JPH0754898B2 - レベル変換のための集積可能な回路装置 - Google Patents

レベル変換のための集積可能な回路装置

Info

Publication number
JPH0754898B2
JPH0754898B2 JP62178837A JP17883787A JPH0754898B2 JP H0754898 B2 JPH0754898 B2 JP H0754898B2 JP 62178837 A JP62178837 A JP 62178837A JP 17883787 A JP17883787 A JP 17883787A JP H0754898 B2 JPH0754898 B2 JP H0754898B2
Authority
JP
Japan
Prior art keywords
terminal
mosfet
circuit device
depletion
signal voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62178837A
Other languages
English (en)
Other versions
JPS6331313A (ja
Inventor
クリスチーネ、フエリンガー
ヨーゼフ、アインチンガー
ルードウイツヒ、ライポルト
イエネ、チハニ
ローラント、ウエーバー
Original Assignee
シ−メンス、アクチエンゲゼルシヤフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シ−メンス、アクチエンゲゼルシヤフト filed Critical シ−メンス、アクチエンゲゼルシヤフト
Publication of JPS6331313A publication Critical patent/JPS6331313A/ja
Publication of JPH0754898B2 publication Critical patent/JPH0754898B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、供給電圧と関係づけられた第１の信号電圧を
接地電位と関係づけられた第２の信号電圧に変換するた
めの集積可能な回路装置に関する。
〔従来の技術〕
このような回路装置は、供給電圧よりも小さい任意の電
圧が論理両立性の電圧に変換されるべきときに常に必要
とされる。電子論理回路は常に電気的に接地電位に接続
されているので、前記の第１の信号信号が接地電位と関
係づけられた第２の信号電圧に変換されなければならな
い。この第２の信号電圧は電子論理回路内の処理に適し
た大きさを有していなければならない。
〔発明が解決しようとする問題点〕
本発明の目的は、この目的を満足する簡単で集積可能な
回路装置を提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載された構成により達成される。
本発明の実施態様は特許請求の範囲第２項以下に記載さ
れている。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図による回路装置は第１のMOSFET T1および第２のM
OSFET T2から成る直列回路を有する。この直列回路は端
子１および２を経て供給電圧＋Ｕに接続されている。端
子２は接地電位と接続されている。MOSFET T1のゲート
端子は第３の端子と接続されている。T1のドレイン端
子、T2のドレイン端子または端子２と反対側のT2の端子
は第４の端子４と接続されている。第１の端子１と第３
の端子３との間に第１の信号電圧Ｅが与えられる。両端
子の間に、第１の信号電圧を制御するツェナーダイオー
ドD2が位置している。端子２と端子４との間に第２の信
号電圧Ａが現れる。この電圧はツェナーダイオードD1に
より制限される。
MOSFET T1は、図面に記入されている供給電圧の極性に
おいてｐチャネル形式であるエンハンスメント形FETで
ある。MOSFET T2は、この場合ｎチャネル形式のデプレ
ッション形FETである。回路装置が負の供給電圧−Ｕに
接続される場合には、それぞれ相補性のチャネル形式を
使用すべきである。MOSFET T2はオーム抵抗により置換
されてもよい。
端子１および３にT1のカットオフ電圧よりも小さい第１
の信号電圧が与えられると、T1は遮断状態に留まる。T2
のゲート端子はそのソース端子と接続されている。それ
によってT2は電流源として作用し、またT1の遮断状態で
は非常にわずかな内部抵抗を有する。従って端子４の電
位は接地電位となり、この電位が端子４と端子２との間
に接続すべき論理回路によりたとえば信号Ｌとして検出
される。端子１および３にT1のカットオフ電圧を越える
電圧が与えられると、T1は導通状態となり、端子４には
電位＋Ｕと接地電位との間の電位が現れ、その値はツェ
ナーダイオードD1のツェナー電圧により定められてい
る。この電位は、D1の作用を考慮しなければ、T1および
T2を通って流れる電流の比が大きいほど電位＋Ｕに近
い。MOSFET T1およびT2が、導通状態でT1を通って流れ
る電流がT2を通って流れる電流の何倍かの大きさである
ように設計すると好適である。
第２図による回路装置は、１つまたはそれ以上のダイオ
ードD3がT1のソース端子と第１の端子１との間に挿入さ
れている点で第１図の回路装置と相違している。これら
のダイオードはたとえばツェナーダイオードであってよ
い。これにより、端子１、３に与えられる第１の信号電
圧がT1のカットオフ電圧よりも大きくても、T1をスイッ
チオンしないようにすることができる。すなわち、T1
は、第１の信号電圧がカットオフ電圧とD3のしきい電圧
の和とを加えた電圧を越える時に初めてスイッチオンさ
れる。
第３図による回路装置では、第１図による回路装置にく
らべて、追加的なデプレッション形FET T3がT1のドレン
イン端子と端子４またはT2のドレイン端子または端子２
と反対側にある相応の抵抗を示す端子との間に接続され
ている。T3はT1の導通状態で回路を通る横断電流を制限
する。この場合、T1を開く第１の信号電圧が端子１と端
子３との間に与えられると、第１図による回路装置の場
合と比較してわずかな電流が回路を通って流れる。
第１の信号電圧は、第４図中に示されているように、別
のデプレッション形FET T5と直列に端子１と端子２との
間に接続されているバイポーラトランジスタT4により発
生される。T4はたとえば、電力用半導体素子、たとえば
電力用MOSFETの熱接触していてよい。この素子が温度上
昇すると、T4を通って流れる電流が増大する。T4を通っ
て流れる電流が電流源として接続されているFET T5を通
って流れる電流よりも大きくなると、T5の内部抵抗が著
しく増大し、また端子３における電圧が接地電位から出
発して跳躍的に上昇する。この際にT1のカットオフ電圧
が下方超過されると、T1はスイッチオフされ、また端子
４における電位は接地電位に復帰する。
この電位は再び、端子４に接続されている論理回路によ
り信号Ｌとして検出され、また電力用半導体素子の切り
離しが行われ得る。
【図面の簡単な説明】
第１図ないし第３図は本発明の３つの実施例の回路図、
第４図はバイポーラトランジスタによる温度検出への第
３図による回路の応用を示す回路図である。 １〜４……端子、D1〜D3……ツェナーダイオード、T1、
T2……MOSFET、T3……デプレッション形FET、T4……バ
イポーラトランジスタ、T5……デプレッション形FET。
フロントページの続き (72)発明者 イエネ、チハニ ドイツ連邦共和国ミユンヘン70、ウインデ ツクシユトラーセ１ (72)発明者 ローラント、ウエーバー ドイツ連邦共和国ミユンヘン40、ウルズラ シユトラーセ５ (56)参考文献 特開 昭54−85662（ＪＰ，Ａ) 実開 昭51−142830（ＪＰ，Ｕ) 実開 昭53−118425（ＪＰ，Ｕ) 特公 昭60−2681（ＪＰ，Ｂ２)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】供給電圧と関係づけられた第１の信号電圧
    を接地電位と関係づけられた第２の信号電圧に変換する
    ための集積可能な回路装置において、 ａ）第１の端子（１）と第２の端子（２）との間に第１
    の導電型のエンハンスメントMOSFET（T1）およびゲート
    端子とソース端子が接続された第２の導電型のデプレッ
    ションMOSFET（T2）から成る直列回路が設けられ、 ｂ）エンハンスメントMOSFET（T1）のソース端子が第１
    の端子（１）と接続されており、 ｃ）エンハンスメントMOSFET（T1）のゲート端子が第３
    の端子（３）と接続されており、 ｄ）デプレッションMOSFET（T2）のソース端子が第２の
    端子（２）と接続されており、 ｅ）第１の端子（１）と第３の端子（３）との間に、第
    １の信号電圧が印加されかつ第１のツェナーダイオード
    （D2）が接続されており、 ｆ）デプレッションMOSFET（T2）の第２の端子（２）に
    接続されていない端子に第４の端子（４）が接続されて
    おり、 ｇ）第２の端子（２）と第４の端子（４）との間におい
    て、第２の信号電圧が取り出されかつ第２のツェナーダ
    イオード（D1）が接続され、 ｈ）エンハンスメントMOSFET（T1）およびデプレッショ
    ンMOSFET（T2）は、導通状態においてエンハンスメント
    MOSFETを流れる電流がデプレッションMOSFETを流れる電
    流よりも複数倍大きくなるような寸法である、 ことを特徴とするレベル変換のための集積可能な回路装
    置。
  2. 【請求項２】第１の端子（１）とエンハンスメントMOSF
    ET（T1）のソース端子との間に少なくとも１つのダイオ
    ード（D3）が導通方向に接続されていることを特徴とす
    る特許請求の範囲第１項記載の回路装置。
  3. 【請求項３】エンハンスメントMOSFET（T1）のドレイン
    端子と、第２の端子（２）と反対側のデプレッションMO
    SFET（T2）の端子との間に別の抵抗（T3）が接続されて
    いることを特徴とする特許請求の範囲第１項記載の回路
    装置。
  4. 【請求項４】抵抗が、それぞれソースおよびゲート端子
    を互いに接続されているデプレッション形MOSFETである
    ことを特徴とする特許請求の範囲第３項記載の回路装
    置。
JP62178837A 1986-07-21 1987-07-17 レベル変換のための集積可能な回路装置 Expired - Lifetime JPH0754898B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3624565 1986-07-21
DE3624565.8 1986-07-21

Publications (2)

Publication Number Publication Date
JPS6331313A JPS6331313A (ja) 1988-02-10
JPH0754898B2 true JPH0754898B2 (ja) 1995-06-07

Family

ID=6305611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62178837A Expired - Lifetime JPH0754898B2 (ja) 1986-07-21 1987-07-17 レベル変換のための集積可能な回路装置

Country Status (4)

Country Link
US (1) US4801824A (ja)
EP (1) EP0254214B1 (ja)
JP (1) JPH0754898B2 (ja)
DE (1) DE3765203D1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751422B2 (ja) * 1988-06-27 1998-05-18 日本電気株式会社 半導体装置
US5087841A (en) * 1990-04-09 1992-02-11 National Semiconductor Corporation TTL to CMOS translating circuits without static current
JP2642512B2 (ja) * 1990-11-16 1997-08-20 シャープ株式会社 半導体集積回路
DE4108610A1 (de) * 1991-03-16 1992-09-17 Bosch Gmbh Robert Senderendstufe
DE19629056C1 (de) * 1996-07-18 1997-09-18 Siemens Ag Schaltungsanordnung zum Schutz eines Leistungs-MOSFET
US5777862A (en) * 1996-11-15 1998-07-07 Thomson Consumer Electronics, Inc. Fault control circuit for switched power supply
FR2782581B1 (fr) * 1998-08-18 2000-09-22 St Microelectronics Sa Dispositif de protection contre les decharges electrostatiques

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6907915A (ja) * 1968-05-24 1969-11-26
US3746893A (en) * 1969-03-17 1973-07-17 Honeywell Inc Field effect transistor impedance coupling network whose output voltage equals the input voltage
US3947727A (en) * 1974-12-10 1976-03-30 Rca Corporation Protection circuit for insulated-gate field-effect transistors
JPS51142830U (ja) * 1975-05-10 1976-11-17
JPS53118425U (ja) * 1977-02-28 1978-09-20
JPS53110437A (en) * 1977-03-09 1978-09-27 Nec Corp Logic circuit
JPS53126567U (ja) * 1977-03-15 1978-10-07
JPS5485662A (en) * 1977-12-20 1979-07-07 Nec Corp Semiconductor device
JPS54124458U (ja) * 1978-02-21 1979-08-31
EP0009083A1 (de) * 1978-09-19 1980-04-02 Siemens Aktiengesellschaft Schaltungsanordnung zum Wechseln des Bezugspotentials von logischen Signalen
JPS5999819A (ja) * 1982-11-27 1984-06-08 Hitachi Ltd 入力インタ−フエイス回路
JPS602681U (ja) * 1983-06-15 1985-01-10 パイオニア株式会社 コンパクトデイスクケ−ス
JPS6042627A (ja) * 1983-08-19 1985-03-06 Ishizuka Denshi Kk 温度検出装置
US4728821A (en) * 1985-04-19 1988-03-01 Digital Equipment Corporation Source follower current mode logic cells
JPS6220362A (ja) * 1985-07-19 1987-01-28 Hitachi Ltd 積層電気回路用信号伝送回路

Also Published As

Publication number Publication date
EP0254214B1 (de) 1990-09-26
DE3765203D1 (de) 1990-10-31
EP0254214A1 (de) 1988-01-27
US4801824A (en) 1989-01-31
JPS6331313A (ja) 1988-02-10

Similar Documents

Publication Publication Date Title
US4730228A (en) Overtemperature detection of power semiconductor components
US5272399A (en) Circuit limiting the load current of a power MOSFET
JPS62227215A (ja) パワ−ｍｏｓｆｅｔの制御回路
KR930007794B1 (ko) 소오스에 부하가 연결되어 있는 mosfet를 구동시키기 위한 회로배열
KR880012008A (ko) 전원절환회로
KR960039341A (ko) 높은 부의 클램프 전압 및 고장시 안전 동작 기능을 갖춘 모스게이트된 집적 파워 반도체 장치
JPS62120121A (ja) Ｃｍｏｓ出力ドライブ回路
US4811191A (en) CMOS rectifier circuit
JPH0269680A (ja) 負荷の短絡検出回路装置
US4578694A (en) Inverter circuit provided with gate protection
KR860007753A (ko) 반도체 집전회로
KR930006728B1 (ko) 반도체 집적회로
JPH0754898B2 (ja) レベル変換のための集積可能な回路装置
KR890001187A (ko) 반도체 집적회로 장치
JP2770941B2 (ja) シユミツトトリガ回路
KR970072377A (ko) 보호 회로
KR970024162A (ko) 풀업 또는 풀다운 저항을 갖는 반도체 장치(a semiconductor device having pull-up or pull-down resistance)
JPH0531313B2 (ja)
US6057712A (en) Integrated comparator circuit with four MOSFETS of defined transfer characteristics
KR940020669A (ko) 바이어스 회로(bias circuit)
JP3532694B2 (ja) 電力用半導体要素の温度検出用回路装置
JPH0918004A (ja) 半導体集積回路
JPH08308116A (ja) 逆流阻止回路を有する回路装置
EP0282249B1 (en) Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source
US5900775A (en) MOSFET with temperature protection