JPH07297171A - スマートカードのための強靱で柔軟性に富む薄型ダイ - Google Patents

スマートカードのための強靱で柔軟性に富む薄型ダイ

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JPH07297171A
JPH07297171A JP8499795A JP8499795A JPH07297171A JP H07297171 A JPH07297171 A JP H07297171A JP 8499795 A JP8499795 A JP 8499795A JP 8499795 A JP8499795 A JP 8499795A JP H07297171 A JPH07297171 A JP H07297171A
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Richard M Flynn
マイケル フリン リチャード
Fred W Verdi
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AT&T Corp
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Abstract

(57)【要約】 【目的】 本発明は、スマートカードの製造する方法に
関する。 【構成】 約０．００４から０．００７インチの厚さを
有する半導体ダイが化学的応力解放プロセスとＵＶ切断
テープを用いて製造される。ダイは、スマートカードの
実質的に中心軸上に置かれ、それにより機械的たわみへ
の耐性が改善されたスマートカードを提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体の製造プロセス
に関し、特にスマートカードの製造に使用される製造プ
ロセスに関する。
【０００２】
【従来の技術】既存のスマートカードの第一の故障モー
ドは、機械的応力が印加された結果として半導体ダイが
破損することである。不幸にも、機械的応力は、ＰＯＳ
端末、クレジットカード読みとり装置、財布、ポケット
のようなスマートカードの典型的な動作環境に置いて必
然的なものである。半導体ダイの強度は、スマートカー
ドの使用期間と信頼性を判断する際の重要な因子であ
る。ダイの厚さは、たわみと印加された機械的力に耐え
る半導体ダイの能力に直接影響する。
【０００３】既存のスマートカードのパッケージは約
０．０３０インチの厚さを持つ。このサイズのため、パ
ッケージ内に適合する半導体ダイの最大許容厚には制約
がある。ダイそれ自身に加えて、リードの終端、保護、
ラベルの添付、磁気ストライプの形成、及びデスクリー
ト回路要素のための空間が準備されなければならない。
従って、０．０１１インチのオーダーのダイの厚さが採
用され、それはスマートカードパッケージ内に容易に適
合する最大ダイ厚となる。０．０１１インチより薄い半
導体ダイは、そのようなダイは従来製造が困難であり効
果であったので、スマートカードでは一般に使用されて
はいない。さらに、ダイの厚さが薄くなると、ダイは機
械的故障を受けやすくなると専らいわれてきた。以上の
ような全ての理由から、既存のスマートカードは０．０
１１インチより薄いダイを使用してこなかった。
【０００４】既存の０．０１１インチのダイの欠点の１
つは、ダイが機械的たわみに対する最適な耐性を提供し
ないということであった。たわみはスマートカードのよ
うな特定の分野では考慮されなければならない重要な物
理的性質である。この領域で性能を改善するために、既
存の手法では研磨パラメーター、切断パラメーター等の
ような個別の特定の設計パラメーターの最適化を通して
ダイそれ自身の強度に焦点を当ててきた。従来の手法
は、これらの設計パラメーターを広範囲ベースの設計解
に統合するのとは反対に、たわみへの耐性の１つか２つ
のパラメーターだけの影響を考慮するという断片的な手
法を採用してきた。高熱膨張係数を持つ材料系では、設
計パラメーターはシビアな熱遷移条件に対するダイの許
容値を増加させるために最適化されてきた。しかしなが
ら、いままでのダイ強度改善努力は物理的なダイのたわ
みを含む分野を適切には指向してこなかった。
【０００５】既存の化学的応力解放プロセスはダイの強
度の改善という目的に向かっていなかった。むしろ、こ
れらの応力解放プロセスはシリコンを除き、シリコンウ
エハーを薄型化し、たわませられたウエハーを平らに
し、ウエハー研磨により生じたダメージを修復するため
に使用されてきた。ウエハーは一般に処理とテストのた
めに機械的に薄型化されてきた。機械的薄型化は上記の
ウエハーのたわみを生じさせる応力集中にウエハーを置
くこととなる。それは、酸浴のような化学的方法を用い
て修復される。既存の化学的応力解放プロセスの目的は
ウエハーの製造と処理の間に生じるウエハーのダメージ
を修復することである。
【０００６】ダイの強度を改善することに向かう化学的
応力解放プロセスを開発することが望まれている。純粋
なシリコン結晶は固有の最大強度を持つが、現状の技術
と適合して製造される結晶の強度は切り欠き、傷、包
含、及び格子点転位のような結晶学的欠陥のためそれほ
どではない。切り欠きは切断、及び／あるいはダイ取扱
プロセスの間の結果である。これらの欠陥を防止しある
いは除去すれば結晶の実際の強度を増すことができる。
例えば、既存の半導体集積回路は回路の背面とは反対の
側の正面に印加される機械的応力に対しの大きな耐性を
持つ。この現象は、製造プロセスにより生じる結晶学的
欠陥のためである。従って、結晶格子構造内の応力集中
とクラック開始点をなくすように化学的エッチングある
いは分解プロセスを開発することが望まれる。
【０００７】しっかりとしたパッケージングと内部接続
要求のため、また、ダイの厚さが実際のスマートカード
のパッケージの厚さの実質的な部分となるので、従来の
スマートカードのパッキング技術はカードの表面近くに
半導体ダイを置いていた。しかしながら、機械的たわみ
が生じているとき、機械的応力はカードの表面近くで最
大であり、カードの中心軸で、即ちカードの厚さの半分
の深さで、最小値を取る。応力はこの軸で低い値あるい
は０であるので、この位置に半導体ダイを置くことが望
ましい。しかしながら、既存の０．０１１インチのダイ
が中心軸上に置かれたとしても、ダイそれ自身の垂直方
向の厚さのためカードの表面近くの高応力領域にダイを
置くことになる。従って、ダイ全体を中心軸に、あるい
はその近くに置くことができるようなより薄いダイが望
まれる。
【０００８】
【発明の概要】スマートカードを作成する方法を開示す
る。約０．００４から０．００７インチの厚さを有する
半導体ダイが化学的応力解放プロセスとＵＶ切断テープ
を用いて作成される。ダイは、スマートカードの実質的
に中心軸上に置かれ、それにより機械的たわみへの耐性
が改善されたスマートカードを提供する。
【０００９】
【実施例】図１は、改良されたスマートカード製造風呂
プロセスにより実現されるシーケンスを説明するための
フローチャートである。プロセスはブロック１０２で当
業者に良く知られて形式の従来の全厚半導体ウエハーで
始まる。これらのウエハーは後続の処理ステップで特定
のダイを識別できるようにマッピングされ、不良のダイ
の位置が将来の参照時に特定できる。不良のダイを識別
する従来の方法はインクのドットでこれらのダイに印を
付けるものであった。しかしながら、これらのインクの
ドットは有限の高さ、即ち厚さを持ちそれを無視できな
かった。インクドットの高さは、ウエハーの薄型化／研
磨の間に正面側ウエハーの保護のために使用される保護
テープとダイ表面の間に挟まれ、研磨の間局所的な応力
を引き起こす高い点を作り出していた。これらの局所的
応力点はウエハーの結晶格子構造に変位を招きダイを弱
くしていた。ダイ識別のためのウエハーマッピングの使
用により、上記薄型化／研磨から生じるインクドット、
結果的な応力点、及び結果的な弱いダイを除去すること
ができる。
【００１０】ブロック１０４で、ウエハーのアクティブ
面（即ち正面）が保護のための低粘着力ウエハー研磨テ
ープに接着される。次に（ブロック１０６）、ウエハー
は約１５５μの厚さに研磨される。研磨ステップは、例
えば、ストラスバー７ＡＡグラインダーのような当業者
に良く知られたようなインフィード形式の単一チャック
テーブル研磨機を用いて行われる。
【００１１】保護テープは２４時間を越えない間ウエハ
ー上に残されたままである。この２４時間の間にテープ
に接着されたウエハーは研磨され、化学的にエッチング
される（ブロック１０８）。このエッチングプロセス
は、結晶欠陥を除き結晶格子への研磨によるダメージを
修復することにより半導体結晶を強化することに向けら
れている。上記のように、化学的応力解放プロセスによ
りダイの強度の改善という目的に向かうものではない。
むしろ、これらの応力解放プロセスはシリコンを除き、
シリコンウエハーを薄型化し、たわませられたウエハー
を平らにし、ウエハー研磨により生じたダメージを修復
するために使用される。ウエハーは一般に処理とテスト
のために機械的に薄型化される。機械的薄型化のため応
力集中にウエハーが置かれ、上記のウエハーのたわみが
生じる。それは、酸浴のような化学的方法を用いて修復
される。従って、化学的応力解放プロセスの存在の主目
的はウエハーの製造と処理の間に生じるウエハーのダメ
ージを修復することである。
【００１２】ブロック１０８の化学的応力解放プロセス
は、ダイの強度を改善し、応力集中点を最小化し、結晶
格子構造中のクラック開始点を除去することを目指して
いる。純粋なシリコン結晶は固有の最大強度を持つが、
現状の技術と適合して製造される結晶の強度はチップ、
傷、包含、及び格子点転位のような結晶学的欠陥のため
それほどではない。これらの欠陥を防止し除去すれば結
晶の実際の強度を増すことができる。例えば、既存の半
導体集積回路は回路の背面とは反対の側の正面に印加さ
れる機械的応力に対して大きな耐性を持つ。この現象
は、ウエハーの製造プロセスにより生じるクラック開始
点の存在のためである。
【００１３】ブロック１０８の化学的応力解放プロセス
は、室温で約１分間硝酸：フッ化水素酸：酢酸の約７：
２：１からなる酸浴でウエハーを化学的にエッチングす
る。酸浴に続いて、ウエハーは残留酸を除くために約１
０分間ＤＩ水浴中で洗浄され、窒素ガンで吹き付け乾燥
される（ブロック１１０）。ウエハーは、平坦な多孔性
のセラミックウエハーチャック上に置かれ、そこでウエ
ハーからテープが剥がされる。チャックは、テープを剥
がす間ウエハーの屈曲を防ぐようにウエハー表面にほぼ
一様な真空が適用される（ブロック１１２）。
【００１４】保護研磨テープの除去後、ウエハーは高速
回転とＵＶ切断テープを利用する超薄型樹脂接合切断刃
を有するスルーカット低速送り切断機のような高速回転
低速切断機を用いて切断される（ブロック１１４）。そ
のような切断機と刃は当業者には良く知られている。多
くの従来の切断技術とプロセスは、結晶格子、テープ固
着、及びダイの回転に関して刃の負荷、カットの深さ、
送り速度、刃の幅、冷媒、刃の方向のような因子により
ダイの正面端と背部端の両方に切削欠きを生じる。これ
らの因子が切断ステップの間に最適化されると（ブロッ
ク１１４）、切削欠きの集中度とサイズは大いに減少
し、それにより、応力の集中点とクラック開始点を除去
することによりダイの強度を増加できる。
【００１５】特定のダイを扱う技術を選択することによ
りウエハーの結晶格子構造へのダメージを最小にするこ
とができる。例えば、多くの既存のダイ取扱技術は正面
側と背部側にダメージを与え、ダイの強度を著しく減少
させる。ウエハーへの。ダイコレット（受け座）はウエ
ハーの正面端部に切り欠きを生じ、これらの切り欠きは
潜在的にクラック開始点として作用する。ダイ排出ピン
は傷、切り欠き、及び／あるいは結晶転位を生じさせ、
それはダイの全体の強度を減少させる。柔らかいゴム製
のあるいはプラスチック製のダイ取り上げヘッド、ＵＶ
切断テープ、非貫通排出器ピン、及びサーボ、あるいは
プログラム可能ダイナミック排出器ピンが現在利用され
ている方法に関してダイのダメージを減少させる。ダイ
のダメージはまた、ダイ／テープ剥離たわみのような他
のダイ除去装置を用いることにより軽減あるいは除去で
きる。
【００１６】切断後、ウエハーはＵＶ光にさらされる
（ブロック１１６）。ＵＶ光はウエハー上のテープ接着
剤を処置し、ダイの背面でのテープの固着力を減少させ
る。ＵＶ切断テープは切断の間高保持力を提供し、それ
はダイの回転を減らし、結果的にダイの切り欠きを減ら
すように働く。ＵＶ切断テープの付加的な長所は、切断
とＵＶ露光後、テープの接着が大いに減少することであ
る。結果として、テープからダイを排出あるいは取り外
すために必要な力は減少し、排出器ピンによる傷、切り
欠き、及び／あるいは結晶格子変位によるダイのダメー
ジを少なくする。
【００１７】ブロック１１８で、ダイはテープから排出
される。このプロセスは速度制御あるいはプログラム可
能サーボ制御非貫通排出器ピンを用いてなされる。ピン
により排出されたダイは柔らかいダイ取り上げノズルに
より取り上げられ、エポキシコートされたダイパッドの
うえに置かれる。最後にブロック１２０でダイは図２ー
４を参照して以下に詳述するスマートカードに組み込ま
れる。
【００１８】図１のプロセスは約０．００６インチの厚
さを有する半導体ダイを提供するために採用される。こ
れは、従来の０．０１１インチダイと比べて非常に薄い
が、薄型ダイはスマートカードの設計分野に対して多く
の長所を具備する。薄型ダイは厚いダイよりパッケージ
の空間が少なくてすみ、スマートカード内に適合するよ
うにだけ薄いダイと比べてより大きな機械的柔軟性を持
っている。例えば、スマートカードで使用される典型的
な０．０１１インチのダイは、両方が同一の強度を持つ
とすれば、０．００６インチのダイほどにはたわまな
い。
【００１９】１つ以上の設計パラメーターを最適化する
ことに焦点を当てた従来の方法と比べて、図１に示され
る方法は、優れた強度と機械的柔軟性を持つダイを提供
する手法のいくつかを統合する。図１と関連して上で説
明した手順を用いて作成されたダイは、比較的高いダイ
強度を表し、財布、読み出し器／書き込み器への挿入、
及びその他のもののような典型的なスマートカードの動
作環境で生じる機械的たわみへの許容度が大きい。いく
つかの従来技術の手法が機械的力からダイを保護し、及
び／あるいは遮蔽することに向かっているが、図１の方
法はスマートカードの主構成要素としてのダイを概念化
している。
【００２０】機械的たわみの概念が図２に示されてお
り、それは曲げられたスマートカート２００の断面を示
している。スマートカードの故障が避けられるべきなら
ば、スマートカードが通常の使用条件でたわみにさらさ
れることを想定しなければならない。厚さ２＊ｈｌ、上
面、下面２０４、右端２０８、左端２０６を有するスマ
ートカード２００が曲げられ、こうして中心Ｐからの半
径Ｒの円弧状となる。換言すれば、スマートカード２０
０の端部２０６と２０８は共に力が加わり、スマートカ
ードの中央部は上方向に押される。これは、スマートカ
ード２００が表面上に置かれていて、誰かがカードを両
端で親指と他の指先を近づけながら握りるとき起きる。
ダイ２１１は厚さｈ２を有し、スマートカード２００に
組み込まれている。
【００２１】スマートカード２００内の力は力成分Ｆ１
として示されている。これらの力はスマートカード表面
２０２と２０４の近くで最大であり、軸ａ−ａ’に沿っ
て０あるいは最小である。ここで、ａ−ａ’はスマート
カード表面から距離ｈ１にある。換言すれば、スマート
カード表面２０２と２０４の途中あるいは中央である。
力の成分Ｆ１は軸ａ−ａ’からの距離に直接比例する。
最大応力は軸ａ−ａ’からの最大距離にあるスマートカ
ード構成物に働く。結果として、軸ａ−ａ’はスマート
カードの中心軸と呼ばれる。力成分Ｆ１の値を与えて、
即ち曲げに対するＲの値に対応する負荷の量を与えて、
ｈ２を減らすことによりスマートカード内のダイへの応
力の量を減らすことができる。
【００２２】従来のスマートカードパッキング技術は、
厳重なパッキングと内部接続要求のためカードの表面近
くにダイを置く。他方、図１のプロセスを用いて製造さ
れたダイはスマートカード２００の中心軸ａ−ａ’にで
きるだけ近く置かれる。このようにして、たわんでいる
ときスマートカードパッケージによりダイに伝達される
機械的応力の有効レベルは減少できる。スマートカード
パッケージはダイに働く機械的な力を減らすことにより
ダイへ十二分な保護を提供する。
【００２３】図２と関連してスマートカードの平面図が
図３に示される。図３を参照して、スマートカード３０
０は、種々のスマートカード構成物に対する代表的な位
置と共に示されている。例えば、スマートカード３００
はマイクロプロセッサ３０２、電源入力ポート３０４、
及びデータ転送ポート３０６を具備する。
【００２４】図４は、図１の手順と適合して製作された
スマートカード４００の断面図を示す。スマートカード
は、１以上のＰＶＣラベル４０２、４０３、を具備し、
それらは接着層４０４と４０５を有するスマートカード
４００上面と下面に貼られる。ポリエステル構造部材４
１０が空洞を形成するように構成され、その中に半導体
ダイ４１５を取り付ける。ダイ固着エポキシは半導体ダ
イ４１５を銅パッド４１９上に取り付けるために使用さ
れる。銅パッド４１９はポリエステル配線基盤４２６上
に線が延ばされ、それは付加的な銅パッド４２１を含ん
でもよい。これらの付加的な銅パッド４２１の全てある
いはいくらかは１以上のボンディングワイヤ４２３を介
して半導体ダイに電気的に接続される。固着層４０５は
配線基板４２６の下側にＰＶＣラベル４０３を取り付け
るために使用される。
【図面の簡単な説明】
【図１】スマートカード製造プロセスにより実行される
シーケンスを説明するフローチャートである。
【図２】機械的たわみの状態にあるスマートカードを示
す断面図である。
【図３】種々のスマートカード構成物の位置を示すスマ
ートカードの平面図である。
【図４】図１の手順に適合して製造された半導体ダイの
断面図である。
【符号の説明】
２００ スマートカード ２０２ 表面 ２０４ 背面 ２１１ ダイ ３００、４００ スマートカード ４１５ ダイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード マイケル フリン アメリカ合衆国 46060 インディアナ, ノービルスヴィル，アウデュボン コート 16524 (72)発明者 フレッド ウィリアム ヴァーデ アメリカ合衆国 08648 ニュージャーシ ィ，ローレンスヴィル，ラークスパー レ ーン 13

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 スマートカードを作成する方法であっ
    て、 非積層半導体ダイを保護テープ上に置くことと、及テー
    プに接着された非積層半導体ダイを酸浴の中に浸すこと
    とを具備し、ここで、化学的応力の解放が得られ、約
    ０．００４から０．００７インチの厚さを有する半導体
    ダイが製造される方法。
  2. 【請求項２】 前記酸浴は硝酸、フッ化水素酸、及び酢
    酸を含む請求項１記載の方法。
  3. 【請求項３】 前記酸浴は、７：２：１の割合で硝酸、
    フッ化水素酸、及び酢酸を含む請求項２記載の方法。
  4. 【請求項４】 前記半導体ダイは実質的に前記スマート
    カードの中心軸上に置かれ、それにより機械的なたわみ
    に対する改善された耐久力を有するスマートカードを提
    供する請求項１記載の方法。
  5. 【請求項５】 全厚半導体ウエハーから複数のスマート
    カード用半導体ダイを製造する方法であって、 （ａ）前記半導体ウエハーをマッピングして特定半導体
    ダイを識別し、こうして不良のダイあるいは欠陥を有す
    るダイの位置が将来参照したときに特定することを可能
    するステップと、 （ｂ）前記半導体ウエハーの第一の面を保護テープで接
    着するステップと、 （ｃ）前記半導体ウエハーを約１５５μｍの厚さに研磨
    するステップと、 （ｄ）前記保テープが２４時間を越えない間前記ウエハ
    ー上にあることを許すステップと、 （ｅ）ステップ（ｄ）で特定される時間内に、結晶欠陥
    を除き、結晶格子ダメージを修復することにより前記ウ
    エハーを強化するように前記ウエハーを化学的にエッチ
    ングするステップと、ここで、前記エッチングプロセス
    は、室温で約１分間約７：２：１の割合の硝酸、フッ化
    水素酸、酢酸の酸浴中にウエハーを浸すスッテップを具
    備し、 （ｆ）約１０分間イオン除去水浴中で前記ウエハーを洗
    浄し残留酸を除去する、ステップと （ｇ）窒素ガンで前記ウエハーを吹き付け乾燥するステ
    ップと、 （ｈ）前記ウエハーを平坦な多孔性セラミックウエハー
    チャック上に置くステップと、前記チャックは実質的に
    一様な真空を前記ウエハー面に適用してステップ
    （ｊ）の間のウエハーのたわみを防止するステップと、 （ｊ）前記保護テープを前記ウエハーから剥がすステッ
    プと、 （ｋ）ＵＶ切断テープに前記ウエハーを接着するステッ
    プと、 （ｌ）切断機を用いて前記ウエハーを切断するステップ
    と、 （ｍ）前記ウエハーをＵＶ光にさらして前記ウエハー上
    の前記ＵＶ切断テープを処置し、前記ダイへの前記テー
    プの接着力を減らすステップと、及び （ｎ）非貫通排出器ピンと柔軟なゴムあるいはプラスチ
    ックダイ取り上げヘッドを用いて前記ダイを前記ＵＶ切
    断テープから排出してダイのダメージを減少あるいは軽
    減させるステップとを具備する方法。
  6. 【請求項６】 全厚半導体ウエハーから複数のスマート
    カード用半導体ダイを製造する方法であって、 （ａ）前記半導体ウエハーをマッピングして特定半導体
    ダイを識別し、こうして不良のダイあるいは欠陥を有す
    るダイの位置が将来参照したときに特定することを可能
    とするステップと、 （ｂ）前記半導体ウエハーの第一の面を保護テープで接
    着するステップと、 （ｃ）前記半導体ウエハーを約１５５μｍの厚さに研磨
    するステップと、 （ｄ）前記保テープが２４時間を越えない間前記ウエハ
    ー上にあることを許す、ステップと （ｅ）ステップ（ｄ）で特定される時間内に、結晶欠陥
    を除き、結晶格子ダメージを修復することにより前記ウ
    エハーを強化するように前記ウエハーを化学的にエッチ
    ングするステップと、ここで、前記エッチングプロセス
    は、室温で約１分間約７：２：１の割合の硝酸、フッ化
    水素酸、酢酸の酸浴中にウエハーを浸すスッテップを具
    備し、 （ｆ）約１０分間イオン除去水浴中で前記ウエハーを洗
    浄し残留酸を除去する、ステップと （ｇ）前記ウエハーを乾燥させるステップと、 （ｈ）前記ウエハーを実質的に平坦な面上に置き、実質
    的に一様な真空を前記ウエハー面に適用してステップ
    （ｊ）の間のウエハーのたわみを防止するステップと、 （ｊ）前記保護テープを前記ウエハーから剥がすステッ
    プと、 （ｋ）ＵＶ切断テープで前記ウエハーを切断フレームに
    貼り付けるステップと、 （ｍ）切断機を用いて前記ウエハーを切断するステップ
    と、 （ｎ）前記ウエハーをＵＶ光にさらして前記ウエハー上
    の前記ＵＶ切断テープを処置し、前記ダイへの前記テー
    プの接着力を減らすステップと、及び （ｐ）非貫通排出器ピンと柔軟なダイ取り上げヘッドを
    用いて前記ダイを前記ＵＶ切断テープから排出してダイ
    のダメージを減少あるいは軽減させるステップとを具備
    する方法。
  7. 【請求項７】 全厚半導体ウエハーから複数のスマート
    カード用半導体ダイを製造する方法であって、 （ａ）前記半導体ウエハーをマッピングして特定半導体
    ダイを識別し、こうして不良のダイあるいは欠陥を有す
    るダイの位置が将来参照したときに特定することを可能
    とするステップと、 （ｂ）前記半導体ウエハーの第一の面を保護テープで接
    着するステップと、 （ｃ）前記半導体ウエハーを約１５５μｍの厚さに研磨
    するステップと、 （ｄ）前記保テープが２４時間を越えない間前記ウエハ
    ー上にあることを許す、ステップと （ｅ）ステップ（ｄ）で特定される時間内に、結晶欠陥
    を除き、結晶格子ダメージを修復することにより前記ウ
    エハーを強化するように前記ウエハーを化学的にエッチ
    ングするステップと、ここで、前記エッチングプロセス
    は、酸浴中にウエハーを浸すスッテップを具備し、 （ｆ）イオン除去水浴中で前記ウエハーを洗浄し残留酸
    を除去するステップと、 （ｇ）前記ウエハーを乾燥させるステップと、 （ｈ）前記ウエハーを実質的にある面上に置き、実質的
    に一様な真空を前記ウエハー面に適用してステップ
    （ｊ）の間のウエハーのたわみを防止するステップと、 （ｊ）前記保護テープを前記ウエハーから剥がすステッ
    プと、 （ｋ）ＵＶ切断テープで前記ウエハーを切断フレームに
    貼り付けるステップと、 （ｍ）切断機を用いて前記ウエハーを切断するステップ
    と、 （ｎ）前記ウエハーをＵＶ光にさらして前記ウエハー上
    の前記ＵＶ切断テープを処置し、前記ダイへの前記テー
    プの接着力を減らすステップと、及び （ｐ）非貫通排出器ピンと柔軟なダイ取り上げヘッドを
    用いて前記ダイを前記ＵＶ切断テープから排出してダイ
    のダメージを減少あるいは軽減させるステップとを具備
    する方法。
  8. 【請求項８】 スマートカードを作成する方法であっ
    て、 （ａ）約０．００４から０．００７インチの厚さを有す
    る非積層半導体ダイを製造するステップと、及び （ｂ）前記スマートカードの実質的に中心軸上に前記ダ
    イを起置き、機械的たわみに対する改善された抵抗力を
    有するスマートカードを提供するステップとを具備する
    方法。
  9. 【請求項９】 前記ステップ（ａ）は、化学的応力解放
    プロセスを用いてなされる請求項８記載の方法。
  10. 【請求項１０】 前記ステップ（ａ）は、ＵＶ切断テー
    プを用いてなされる請求項８記載の方法。
  11. 【請求項１１】 前記ステップ（ａ）は、化学的応力解
    放プロセスとＵＶ切断テープを用いてなされる請求項８
    記載の方法。
  12. 【請求項１２】 約０．００４から０．００７インチの
    厚さを有する非積層半導体ダイと中心軸を有するスマー
    トカード。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002544669A (ja) * 1999-05-07 2002-12-24 ギーゼッケ ウント デフリエント ゲーエムベーハー スマートカードに組み込むための薄化チップ取扱方法

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US6714625B1 (en) * 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US7158031B2 (en) * 1992-08-12 2007-01-02 Micron Technology, Inc. Thin, flexible, RFID label and system for use
US6054372A (en) * 1995-04-03 2000-04-25 Aptek Industries, Inc. Stress-free silicon wafer and a die or chip made therefrom
US6268237B1 (en) 1995-04-03 2001-07-31 Aptek Industries, Inc. Stress-free silicon wafer and a die or chip made therefrom and method
US5733814A (en) * 1995-04-03 1998-03-31 Aptek Industries, Inc. Flexible electronic card and method
JPH08316411A (ja) * 1995-05-18 1996-11-29 Hitachi Ltd 半導体装置
US5731243A (en) * 1995-09-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning residue on a semiconductor wafer bonding pad
EP0772153A3 (en) * 1995-10-31 1999-06-23 Lucent Technologies Inc. Smart card having a thin die
US5719437A (en) * 1996-04-19 1998-02-17 Lucent Technologies Inc. Smart cards having thin die
US5956601A (en) * 1996-04-25 1999-09-21 Kabushiki Kaisha Toshiba Method of mounting a plurality of semiconductor devices in corresponding supporters
US5786988A (en) * 1996-07-02 1998-07-28 Sandisk Corporation Integrated circuit chips made bendable by forming indentations in their back surfaces flexible packages thereof and methods of manufacture
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US20070122997A1 (en) * 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
BR9804917A (pt) * 1997-05-19 2000-01-25 Hitachi Maxell Ltda Módulo de circuito integrado flexìvel e processos para produzir um módulo de circuito integrado flexìvel e um portador de informação.
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US6294439B1 (en) 1997-07-23 2001-09-25 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
US6184109B1 (en) 1997-07-23 2001-02-06 Kabushiki Kaisha Toshiba Method of dividing a wafer and method of manufacturing a semiconductor device
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US6980085B1 (en) * 1997-08-18 2005-12-27 Micron Technology, Inc. Wireless communication devices and methods of forming and operating the same
US6339385B1 (en) * 1997-08-20 2002-01-15 Micron Technology, Inc. Electronic communication devices, methods of forming electrical communication devices, and communication methods
JP3993918B2 (ja) * 1997-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法
US7786562B2 (en) * 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US20020180605A1 (en) * 1997-11-11 2002-12-05 Ozguz Volkan H. Wearable biomonitor with flexible thinned integrated circuit
WO1999032304A1 (en) * 1997-12-22 1999-07-01 Hitachi, Ltd. Semiconductor device
US6162703A (en) 1998-02-23 2000-12-19 Micron Technology, Inc. Packaging die preparation
US6208019B1 (en) * 1998-03-13 2001-03-27 Kabushiki Kaisha Toshiba Ultra-thin card-type semiconductor device having an embredded semiconductor element in a space provided therein
JP2000099678A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd Ｉｃカード及びその製造方法
US6200265B1 (en) 1999-04-16 2001-03-13 Medtronic, Inc. Peripheral memory patch and access method for use with an implantable medical device
JP3517374B2 (ja) * 1999-05-21 2004-04-12 新光電気工業株式会社 非接触型ｉｃカードの製造方法
DE19931240C2 (de) * 1999-07-07 2001-08-02 Infineon Technologies Ag Chipkarte
JP2001035817A (ja) 1999-07-22 2001-02-09 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
JP2003506883A (ja) * 1999-08-10 2003-02-18 シリコン ジェネシス コーポレイション 低打ち込みドーズ量を用いて多層基板を製造するための劈開プロセス
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
DE19962431B4 (de) * 1999-12-22 2005-10-20 Micronas Gmbh Verfahren zum Herstellen einer Halbleiteranordnung mit Haftzone für eine Passivierungsschicht
US6544862B1 (en) 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
DE10016135A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Gehäusebaugruppe für ein elektronisches Bauteil
US6403449B1 (en) 2000-04-28 2002-06-11 Micron Technology, Inc. Method of relieving surface tension on a semiconductor wafer
US6759121B2 (en) 2000-07-13 2004-07-06 3M Innovative Properties Company Clear adhesive sheet
US6472065B1 (en) 2000-07-13 2002-10-29 3M Innovative Properties Company Clear adhesive sheet
US6690959B2 (en) 2000-09-01 2004-02-10 Medtronic, Inc. Skin-mounted electrodes with nano spikes
JP4780828B2 (ja) * 2000-11-22 2011-09-28 三井化学株式会社 ウエハ加工用粘着テープ及びその製造方法並びに使用方法
US6506681B2 (en) * 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
US6763760B2 (en) * 2001-07-03 2004-07-20 Hansen Conly L Machine for injecting liquids
JP3770820B2 (ja) * 2001-10-03 2006-04-26 日東電工株式会社 保護テープの貼付け方法
JP2003209082A (ja) * 2002-01-15 2003-07-25 Nitto Denko Corp 保護テープの貼付方法およびその装置並びに保護テープの剥離方法
JP2004014956A (ja) * 2002-06-11 2004-01-15 Shinko Electric Ind Co Ltd 微小半導体素子の加工処理方法
WO2004015764A2 (en) * 2002-08-08 2004-02-19 Leedy Glenn J Vertical system integration
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
KR100486290B1 (ko) * 2002-12-23 2005-04-29 삼성전자주식회사 반도체 패키지 조립방법 및 반도체 패키지 공정의보호테이프 제거장치
JP2005026263A (ja) * 2003-06-30 2005-01-27 Nec Compound Semiconductor Devices Ltd 混成集積回路
US7354815B2 (en) * 2003-11-18 2008-04-08 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
US7244663B2 (en) * 2004-08-31 2007-07-17 Micron Technology, Inc. Wafer reinforcement structure and methods of fabrication
JP4668052B2 (ja) * 2005-12-06 2011-04-13 東京応化工業株式会社 剥離装置
US20070290048A1 (en) * 2006-06-20 2007-12-20 Innovatier, Inc. Embedded electronic device and method for manufacturing an embedded electronic device
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US7811900B2 (en) * 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
US8124471B2 (en) * 2008-03-11 2012-02-28 Intel Corporation Method of post-mold grinding a semiconductor package
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US7960247B2 (en) * 2008-04-04 2011-06-14 The Charles Stark Draper Laboratory, Inc. Die thinning processes and structures
US7842548B2 (en) * 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US8758241B2 (en) * 2008-07-15 2014-06-24 The Johns Hopkins University Electronic module with keyed connection to a wearable garment for monitoring physiological functions and method of use
US8330126B2 (en) * 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US20100262208A1 (en) 2009-04-08 2010-10-14 National Ict Australia Limited Electronics package for an active implantable medical device
US8329557B2 (en) * 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
US20130071967A1 (en) * 2011-09-21 2013-03-21 Atomic Energy Council-Institute Of Nuclear Energy Research Method for Making a Nickel Film for Use as an Electrode of an N-P Diode or Solar Cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3631307A (en) * 1970-02-13 1971-12-28 Itt Semiconductor structures having improved high-frequency response and power dissipation capabilities
US3702464A (en) * 1971-05-04 1972-11-07 Ibm Information card
DE2920012B1 (de) * 1979-05-17 1980-11-20 Gao Ges Automation Org Ausweiskarte mit IC-Baustein und Verfahren zur Herstellung einer derartigen Ausweiskarte
US4266334A (en) * 1979-07-25 1981-05-12 Rca Corporation Manufacture of thinned substrate imagers
DE3338597A1 (de) * 1983-10-24 1985-05-02 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Datentraeger mit integriertem schaltkreis und verfahren zur herstellung desselben
JPH0751390B2 (ja) * 1985-07-10 1995-06-05 カシオ計算機株式会社 Ｉｃカ−ド
US4889980A (en) * 1985-07-10 1989-12-26 Casio Computer Co., Ltd. Electronic memory card and method of manufacturing same
US4744550A (en) * 1986-04-24 1988-05-17 Asm America, Inc. Vacuum wafer expander apparatus
US4862490A (en) * 1986-10-23 1989-08-29 Hewlett-Packard Company Vacuum windows for soft x-ray machines
JPH0353546A (ja) * 1989-07-21 1991-03-07 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
FR2653601B1 (fr) * 1989-10-20 1993-10-22 Sgs Thomson Microelectronics Sa Electronique portable connectable a puces.
JP2610703B2 (ja) * 1990-09-05 1997-05-14 住友電気工業株式会社 半導体素子の製造方法
US5250600A (en) * 1992-05-28 1993-10-05 Johnson Matthey Inc. Low temperature flexible die attach adhesive and articles using same
US5127984A (en) * 1991-05-02 1992-07-07 Avantek, Inc. Rapid wafer thinning process
US5261999A (en) * 1991-05-08 1993-11-16 North American Philips Corporation Process for making strain-compensated bonded silicon-on-insulator material free of dislocations
JP3010325B2 (ja) * 1992-02-21 2000-02-21 キヤノン株式会社 液晶パネルの製造方法
US5255430A (en) * 1992-10-08 1993-10-26 Atmel Corporation Method of assembling a module for a smart card
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002544669A (ja) * 1999-05-07 2002-12-24 ギーゼッケ ウント デフリエント ゲーエムベーハー スマートカードに組み込むための薄化チップ取扱方法

Also Published As

Publication number Publication date
EP0676717A2 (en) 1995-10-11
EP0676717B1 (en) 2003-04-09
DE69530244D1 (de) 2003-05-15
US5480842A (en) 1996-01-02
DE69530244T2 (de) 2003-12-11
EP0676717A3 (en) 1997-06-04

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