JPH07106328A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07106328A
JPH07106328A JP5251655A JP25165593A JPH07106328A JP H07106328 A JPH07106328 A JP H07106328A JP 5251655 A JP5251655 A JP 5251655A JP 25165593 A JP25165593 A JP 25165593A JP H07106328 A JPH07106328 A JP H07106328A
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伸太朗 南
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Susumu Tajima
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Abstract

(57)【要約】 【目的】 多層配線構造を有する半導体装置の電気特性
などの長期信頼性を向上し、加えて工程の簡略化をでき
るようにすることを目的とする。 【構成】 層間膜を構成している樹脂膜５が、（ＨＯ）
2（Ｒ2Ｓｉ2Ｏ3 ）nＨ2で示されるシリコーンラダーポ
リマーを有している塗布液を用いた一回の塗布で形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置およびその製造方法に関し、特にシリコー
ンラダー系樹脂膜を用いた層間絶縁膜を有する半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩなどの半導体装置の高集積化に伴
い、その配線構造は、高密度化だけでなく多層化が進ん
できている。そのため配線層が多層に形成された上層部
では段差が激しくなり、この上に微細な配線パターンを
形成すると断線など信頼性に問題を生じる。したがっ
て、多層配線を容易にするためには層間膜の平坦化は重
要な技術であり各種方法が開発されている。特に、ＳＯ
Ｇ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）塗布法は、段差を有
する半導体基板表面に液状絶縁材料を塗布し、平坦な表
面を有する層間絶縁膜を形成する方法であり、プロセス
が容易なためしばしば用いられている。
【０００３】ただし、この方法を用いると、ＳＯＧ材料
から放出される水分等によってＡｌなどの配線に不良が
起こり電気特性の劣化など長期信頼性に問題を生じる恐
れがある。この問題を防ぐために、ＳＯＧ膜と配線とが
直接に接することがないように、層間膜に３層構造をと
る方法が行われている。例えば、特開平３−６２５５４
公報に記載されているように、プラズマ気相成長により
形成される酸化膜でＳＯＧ膜を挾んだ構造をもつ３層構
造の層間絶縁膜を形成する方法がとられている。
【０００４】ここで、この３層構造の層間絶縁膜の製造
方法について以下に簡単に示す。まず図５（ａ）に示す
ように、半導体基板１、絶縁膜２の上に第１のＡｌ配線
層３のパターンを形成する。次いで、図５(ｂ)に示すよ
うに、第１のアルミニミウム（Ａｌ）配線層３のパター
ン上にプラズマＣＶＤ法により堆積形成される酸化シリ
コン（ＳｉＯ2 ）膜４を成膜し、この表面にスピンコー
ターでＳＯＧ膜８を塗布形成する。次いで、図５（ｃ）
に示すようにＳＯＧ膜８表面にプラズマＣＶＤ法により
堆積形成される酸化シリコン膜６を成膜する。次に、こ
れら３層構造の層間絶縁膜の所定部分をＲＩＥ（Ｒｅａ
ｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）法によってエッチ
ングしてコンタクトホールを形成する。そして、図５
（ｄ）に示すように、この上に第２のＡｌ配線層７をス
パッタリング法などを用いて形成し、所望の形状にパタ
ーニングする。
【０００５】ここで、第２のＡｌ配線７を精度良く形成
するために、下地は平坦にしておく必要がある。３層構
造の層間絶縁膜の中間に形成されるＳＯＧ膜８は、平坦
化をするために形成するが、このＳＯＧ膜８の形成を無
機のＳＯＧ材料を用いて一度に厚膜に塗布して形成する
と、熱硬化の際の収縮などでこのＳＯＧ膜８にクラック
が生じやすいという問題がある。このため、無機のＳＯ
Ｇ材料は薄く塗布して熱硬化させる必要がある。そし
て、平坦性を向上させるためには、このＳＯＧ膜の薄い
形成を数回繰り返して、多層に塗布されたＳＯＧ膜８を
形成する必要がある。しかし、これではこの平坦化のた
めの工程数の増加は避けれない。また、無機のＳＯＧ材
料は、元々１回の塗布では厚い膜が形成しにくいもので
ある。
【０００６】これに対して、シリコーン樹脂など有機系
のＳＯＧ材料を用いた場合は、１回の塗布で厚い膜が形
成しやすく、また、１回の塗布で厚く形成した膜でも、
熱硬化の時の耐クラック性がよいという特徴を有してい
る。しかしながら、従来の有機系ＳＯＧ材料では、一度
塗りが可能となり無機のＳＯＧ材料に比べれば塗布によ
る平坦性は良いが、多層配線構造において要求される平
坦性にはまだ不十分である。また、従来の有機系のＳＯ
Ｇ材料では、膜中に存在する水分等によるガス放出量が
無機系のＳＯＧ材料と大差なく、単層で層間膜として用
いるとこの水分などのガスが上や下の半導体層や金属層
に悪影響を及ぼす。従って、前述したように、無機の酸
化シリコン膜で上下を挾んだ３層構造として層間膜に用
いている。
【０００７】ところが、３層の層間絶縁膜構造を用いた
場合でも、配線接続のためのスルーホールを形成する
と、中間層であるＳＯＧ膜が露出することになる。この
ため、スルーホール中のＡｌなどの配線に不良が起こり
電気特性の劣化など長期信頼性に問題を生じる。これを
回避するために、平坦化する下層の配線層の配線パター
ン上にはＳＯＧ膜が残らないようにエッチバックして、
下層の配線パターン上に形成するスルーホール中に有機
ＳＯＧが露出しない構造にして用いるのが一般的であ
る。
【０００８】この点、有機ＳＯＧ材料としてシリコーン
ラダー系樹脂を用いると、一度に十分な厚膜を得ること
が可能であるだけでなく−ＯＨ基が少ないことから脱水
縮合により発生する水分のガス放出量も少なくなる。つ
まり、スルーホール中にシリコーンラダー系樹脂が露出
してもＡｌなどの配線に不良は生じないことから、半導
体装置の構造上への制約はなくなり、工程数の削減も図
ることができる。この種のシリコーンラダー系樹脂に関
連するものとしては、例えば特開昭５６−４９５４０号
公報を挙げることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記で
用いられているシリコーンラダー系樹脂は、水分などの
ガス放出量が少なく配線の信頼性の点では優れている
が、−ＯＨ基が少ないため他の層との接着性に劣り、下
地膜や上敷膜との間で剥離が生じやすい。特に、分子鎖
の末端が−ＣＨ3 基や−Ｃ2 Ｈ5 基となっていて、ここ
に−ＯＨ基を持たないものや、分子量が１０００００を
越えていて−ＯＨ基の極端に少ないものについては、こ
の接着性が劣る傾向が顕著である。しかし、分子鎖の側
鎖に−ＯＨ基が有るものでは、ガス放出量が多くなって
しまう。
【００１０】ところで、前述した多層配線構造の３層の
層間絶縁膜構造の形成プロセスでは、エッチバックやス
ルーホール形成工程で、プラズマＣＶＤなどにより形成
される無機のシリコン酸化膜とこの有機ＳＯＧ膜とを同
時エッチングする。このため、有機ＳＯＧ膜とシリコン
酸化膜のエッチングレートの差を小さくする必要があ
る。有機ＳＯＧ膜とシリコン酸化膜とは層間膜として隣
接して形成され、結果として同一の層として扱われるこ
とになる。ここで、これらをエッチング加工するとき、
このエッチングを２種類の層同時に行おうとすると、２
つの材料でエッチングレートが大きく異なると２つの材
料のエッチング界面が一致せず、所望の加工形状を得る
ことはできない。例えば、エッチバック法により下層を
平坦化をするときは、上下の層のエッチングレートを同
一にしておく必要がある。
【００１１】実際には、ドライエッチングにおいて、一
般的に有機ＳＯＧは無機ＳＯＧに比べてエッチングレー
トが遅い。これは有機ＳＯＧが炭素を有するためであ
り、無機材料をエッチング対象とした条件のドライエッ
チングでは、エッチングする材料中の炭素量が多い程エ
ッチングレートは遅くなる。ここで、ドライエッチング
で用いるエッチングガスに酸素を含有する系を用いる
と、炭素を含有する有機ＳＯＧのエッチングレートを早
くすることができる。このようにして、無機材料である
シリコン酸化膜と、有機材料である有機ＳＯＧのドライ
エッチングにおけるエッチングレートを同一にすれば、
これら２層構造の層間膜の同時エッチングが可能とな
る。
【００１２】ところで、シリコーンラダー系樹脂のよう
な炭素含有量の多いもののドライエッチングレートを、
炭素を全く含有しないシリコン酸化膜と同一にするに
は、エッチングガスに添加する酸素の量も多く必要とす
る。しかしながら、エッチングガスに酸素を多く添加す
ると、パターン形成のためのマスクとして用いるレジス
トも多くエッチングするようになる。従って、エッチン
グ対象のシリコーンラダー系樹脂とマスクとなるレジス
トとのエッチングの選択比が低くなる。このため、スル
ーホール形成などのパターニングに支障を生じるため、
酸素の添加量には限界がある。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、多層配線構造を有する半導体
装置の電気特性などの長期信頼性を向上し、加えて工程
の簡略化をできるようにすることを目的とする。
【００１４】
【課題を解決するための手段】この発明の半導体装置
は、層間絶縁層がシリコーンラダー系樹脂からなる平坦
化膜から構成されていることを特徴とする。そしてこの
平坦化膜が、化学式（ＨＯ）2（Ｒ2Ｓｉ2Ｏ3）nＨ2で示
され、この化学式中のｎがこの化合物の重量平均分子量
が２０００〜１０００００を得るに十分な整数であり、
この化学式中の個々のＲが水素原子，低級アルキル基ま
たはフェニル基のいずれかであるシリコーンラダーポリ
マーのうち少なくとも１種類以上を含む樹脂物からなる
硬化膜であることを特徴とする。
【００１５】またこの発明の半導体装置の製造方法は、
化学式（ＨＯ）2（Ｒ2Ｓｉ2Ｏ3）nＨ2 で示され、この
化学式中のｎがこの化合物の重量平均分子量が２０００
〜１０００００を得るに十分な整数であり、この化学式
中の個々のＲが水素原子，低級アルキル基またはフェニ
ル基のいずれかであるシリコーンラダーポリマーのうち
少なくとも１種類以上を含む樹脂物を用い、この樹脂物
を芳香族系有機溶剤，アルコール系有機溶剤，エステル
系有機溶剤およびエーテル系有機溶剤，ケトン系有機溶
剤のうち少なくとも１種類以上の溶剤を加えて、樹脂濃
度を５〜３０ｗｔ％とした樹脂溶液を塗布して塗布膜を
形成し、この塗布膜を加熱して硬化させることにより平
坦化膜を形成することを特徴とする。また、樹脂膜の上
と下の層に酸化シリコンからなる無機膜を形成する工程
を有し、樹脂溶液の炭素含有量を所定の値に制御するこ
とを特徴とする。そして、脱炭素処理により樹脂膜の表
面改質をすることを特徴とする。
【００１６】
【作用】一度塗りで優れた平坦性を有する層間絶縁層が
形成され、この層間絶縁層より脱ガスがほとんど無い。
また、層間絶縁層が無機の酸化シリコン膜とシリコーン
系樹脂からなる平坦化膜とから構成されているとき、こ
の２つの膜でエッチングレートが同一になる。そして、
平坦化膜が酸素の含有量が低いもしくは酸素を含有しな
いガスでもエッチングレートが遅くならない。
【００１７】
【実施例】まず、この発明の概要について説明する。こ
の発明では、半導体基板上の多層配線構造における層間
絶縁膜として、シリコーンラダー系樹脂膜を用いること
を特徴とし、シリコーン系樹脂としては以下に示す化１
で示されるシリコーンラダーポリマーの硬化膜を用いる
ことを特徴とする（請求項１）。これにより、脱ガスが
ほとんど無く、一度塗りで優れた平坦性を有する層間絶
縁層が得られる。
【００１８】
【化１】 式中、個々のＲそれぞれは、水素原子，低級アルキル基
またはフェニル基であり、また個々のＲは同種でもよく
異種でもよい。また、ｎは重量平均分子量が２０００〜
１０００００を得るに十分な整数を示す。
【００１９】このシリコーンラダーポリマーは、分子鎖
の末端が「−ＯＨ」なので下地との接着性が良いが、側
鎖に「−ＯＨ」が無いので、他の層に悪影響を及ぼすガ
スの放出（脱ガス）がほとんど無い。また、このシリコ
ーンラダーポリマーの分子量は、２０００未満だとクラ
ック耐性が悪く、１０００００を越えると穴埋め性に劣
る。ここで、この硬化膜が、ヒドロゲンシルセスキオキ
サンや、側鎖に水酸基を含むシリコーンラダーポリマー
を含んでいても良く（請求項２，３）、またこの硬化膜
がシランカップリング剤を１５０〜１００００ｐｐｍ含
んでいても良い（請求項４）。このことにより、上下層
との接着性が向上する。
【００２０】一方、この発明では、平坦化膜を樹脂溶液
を塗布して熱硬化することで形成し、その樹脂溶液の組
成は、化１で示したシリコーンラダーポリマーに有機溶
剤を加えた５〜３０ｗｔ％濃度溶液とする（請求項
５）。これは、固形分濃度が５％を下回ると平坦性に乏
しくなり、３０％を越えると穴埋め性に劣るようになる
からである。また、有機溶剤としては、芳香族系有機溶
剤，アルコール系，エステル系およびエーテル系有機溶
剤，ケトン系有機溶剤単体もしくはそれらの混合溶液を
用いればよい（請求項５）。
【００２１】芳香族系有機溶剤にはメトキシベンゼン，
エトキシベンゼン，トルエン， １,２,３,４−テトラヒ
ドロナフタレンなどの単体もしくは混合溶液、アルコー
ル系有機溶剤にはメタノール，エタノール，１−プロパ
ノール，２−プロパノール，１−ブタノール，２−ブタ
ノール，ｔｅｒｔ−ブタノールなどの単体もしくは混合
溶液、エステル系有機溶剤にはメチルアセテート，エチ
ルアセテート，プロピルアセテート，イソプロピルアセ
テート，ブチルアセテート，イソブチルアセテート，ｓ
ｅｃ−ブチルアセテート，ペンチルアセテート，イソペ
ンチルアセテートなどの単体もしくは混合溶液がある。
そして、ケトン系機溶剤にはアセトン，メチルエチルケ
トン，メチルイソブチルケトン，シクロヘキサノン、エ
ーテル系有機溶剤にはエチレングリコールジメチルエー
テル，エチレングリコールジエチルエーテル，ジエチレ
ングリコールジメチルエーテル，ジエチレングリコール
ジエチルエーテルなどの単体もしくは混合溶液がある。
【００２２】本発明では、シリコーンラダーポリマーの
下地との接着性を向上させることを目的として、分子量
の大きいものと小さいものとを混合したものを用いるよ
うにした（請求項６）。３００００以上の重量平均分子
量を有するシリコーンラダーポリマーに３００００未満
の低分子量のシリコーンラダーポリマーを混合したもの
を用いるのが望ましい。このとき混合する低分子量のシ
リコーンラダーポリマーの種類は、高分子量のシリコー
ンラダーポリマーと同種でも異種でもよく、低分子量品
の添加量は高分子量品に対して２０ｗｔ％以上が望まし
い。低分子量品の添加は下地との接着性だけでなく、塗
布特性の変化をもたらし塗布の際の平坦性や穴埋め性に
対しても効果がある。
【００２３】また、上記の目的に対しては、ヒドロゲン
シルセスキオキサン、もしくは、側鎖に水酸基を含むシ
リコーンポリマーである他の無機ＳＯＧ、有機ＳＯＧ溶
液の添加も効果的である（請求項７，８）。ヒドロゲン
シルセスキオキサンの添加量は、シリコーンラダーポリ
マーに対して２０〜６０ｗｔ％が好ましく、２０ｗｔ％
未満だと効果が現れず、６０ｗｔ％を越えると耐クラッ
ク性に劣るようになる。上述の無機ＳＯＧもしくは有機
ＳＯＧ溶液の添加量は、いずれもシリコーンラダー系樹
脂塗布液に対して５〜４０ｗｔ％が好ましく、５ｗｔ％
未満だと効果が現れず、４０ｗｔ％を越えるとガス放出
量が多くなり配線の信頼性に問題を生じる可能性があ
る。
【００２４】ここで用いられる無機ＳＯＧ溶液として
は、市販品であるＯＣＤＴ−２（東京応化製），ＳＦ２
７００（住友化学製），ＨＳＧ−２０００（日立化成
製）などが挙げられるまた、有機ＳＯＧ溶液としては、
やはり市販品であるＯＣＤＴ−７（東京応化製），ＳＦ
１０００（住友化学製），ＨＳＧ−２２００（日立化成
製）などが挙げられる。
【００２５】さらに、本発明では、接着性を向上させる
ために、シリコーンラダー系樹脂塗布液に、樹脂分に対
して１５０〜１００００ｐｐｍのシランカップリング剤
を添加するものである（請求項９）。ここで、このシラ
ンカップリング剤の添加量が１５０ｐｐｍ未満だと接着
性向上の効果が現れず、添加量が１００００ｐｐｍを越
えると熱硬化成膜後のシリコーンラダー系樹脂膜の膜質
が悪くなる。
【００２６】ところで、シリコーン系樹脂膜のパターニ
ング方法としては、前述したように、酸素を含むＣＦ4
とＣＨＦ3 の混合ガスを用いたドライエッチングが一般
的であり、酸素の添加量によってエッチングレート比を
制御している。しかしながら、この方法を用いると、エ
ッチングガス中の酸素量の変化によってパターニング時
に用いるレジストとの選択性に問題を生じたりして、他
のプロセスに悪影響を及ぼす。例えば、化１に示した化
学式の側鎖にフェニル基を有するシリコーンラダーポリ
マーは、耐熱性を必要とする層間膜に有効であるが、炭
素含有量が多いためパターニング時のエッチングガスに
は酸素量の多いガスを必要とする。このため、パターニ
ング時に用いるレジストマスクとのエッチング比を大き
くできず、パターニングの精度が得られない。
【００２７】そこで、本発明者らはこの問題を解決する
ため検討を進めた結果、エッチングレートの制御を層間
膜に含まれる炭素含有量によって制御できることを見い
だした（請求項１０）。これは、シリコーン系樹脂のエ
ッチングレートは、同種のプロセスで成膜した場合、シ
リコーン樹脂中に含まれる炭素量にのみに依存し、シリ
コーン樹脂を構成する有機基の構造等には影響を受けな
いということである。すなわち、炭素含有量の制御は、
化１で示したシリコーンラダーポリマーの側鎖の種類を
選択することによって可能である。また、炭素含有量の
異なる２種類以上のシリコーンラダーポリマーを混合す
ることによっても可能である。さらに、シリコーンラダ
ーポリマーと無機のヒドロゲンシルセスキオキサンとの
混合比や、シリコーン系樹脂塗布液に添加する無機ＳＯ
Ｇ溶液、または有機ＳＯＧ溶液の量で調整することも可
能である。
【００２８】一方、炭素含有量の多いシリコーンラダー
系樹脂などの有機ＳＯＧをエッチングする場合は、上述
の目的のために、脱炭素処理を行っても良い（請求項１
１）。この処理方法として不活性ガスを用いたプラズマ
処理等がある。この脱炭素処理により、シリコーンラダ
ー系樹脂膜が表面改質されて無機の酸化膜が形成するの
で、パターン形成のためのドライエッチングで酸素無添
加のエッチングガスが使用可能となる。このため、パタ
ーニング時に用いるレジストマスクとのエッチング比を
大きくでき、精度の良いパターニングが可能となり、通
常の酸素無添加ガスのドライエッチングによるプロセス
で層間膜にスルーホールを形成することができる。
【００２９】また、上述のようにエッチングレートを制
御することで、層間膜がこのシリコーンラダー系樹脂膜
と酸化シリコンからなる無機の膜との多層構造を有して
いても、それら無機の膜とのエッチング比を同様にする
ことが可能となる（請求項１２）。このことにより、シ
リコーンラダー系樹脂膜と酸化シリコンからなる無機の
膜との多層構造の層間膜でも、１回のエッチング処理で
側壁に凹凸などの無いコンタクトホールの形成が可能と
なる。
【００３０】以下、この発明の１実施例を図を参照して
詳細に説明する。 実施例１．図１は、この発明の１実施例である半導体装
置の一部を示す断面図である。同図において、１はシリ
コンからなる半導体基板、２は半導体基板１上に形成さ
れた絶縁膜、３は絶縁膜２上に形成された第１のＡｌ配
線層、４は第１のＡｌ配線層３上に被覆するようにプラ
ズマＣＶＤ法により形成された酸化シリコン膜、５は酸
化シリコン膜４上に形成された上述したか１で示される
シリコーンラダー系の樹脂からなる樹脂膜、６は樹脂膜
５上に形成された酸化シリコン膜、７は酸化シリコン膜
６上に形成された第２のＡｌ配線層である。第１のＡｌ
配線層３と第２のＡｌ配線層７とは、酸化シリコン膜
４，樹脂膜５，酸化シリコン膜６等からなる層間膜の所
定の位置に開けられたコンタクトホールを介して接続し
ている。
【００３１】ここで、図１（ａ）は、第１のＡｌ配線層
３と第２のＡｌ配線層７とを、酸化シリコン膜４，樹脂
膜５，酸化シリコン膜６からなる３層構造の層間膜で層
間分離している状態を示している。また図１（ｂ）は、
第１のＡｌ配線層３と第２のＡｌ配線層７とを、樹脂膜
５，酸化シリコン膜６からなる２層構造の層間膜で層間
分離している状態を示している。また図１（ｃ）は、第
１のＡｌ配線層３と第２のＡｌ配線層７とを、酸化シリ
コン膜４，樹脂膜５からなる２層構造の層間膜で層間分
離している状態を示している。そして、図１（ｄ）は、
第１のＡｌ配線層３と第２のＡｌ配線層７とを、樹脂膜
５の１層からなる層間膜で層間分離している状態を示し
ている。なお、樹脂膜５の上や下にＣＶＤ法などにより
形成される酸化シリコン膜を形成することにより、強度
や電気的な特性など半導体装置の信頼性をより向上する
ことができる。
【００３２】次に、図１（ａ）に示した半導体装置の製
造方法を、図２を用いて説明する。まず、熱酸化などに
より絶縁膜２が形成された半導体基板１上にスパッタ法
などによりＡｌ膜を堆積形成し、これを所定のフォトリ
ソグラフィ技術を用いてパターニングして、第１のＡｌ
配線層３を形成する。ついで、第１のＡｌ配線層３を形
成した半導体基板１上に酸化シリコン膜４をプラズマＣ
ＶＤ法により形成する。その上に、シリコーンラダーポ
リマー溶液を回転塗布した。
【００３３】このシリコーンラダーポリマー溶液は主溶
質として、以下の化２で示される重量平均分子量が２０
０００であるシリコーンラダーポリマーを用いた。この
シリコーンラダーポリマー溶液の溶媒としては、ｎ−ブ
チルアセテート／１−ブタノール（４／１）混合溶液を
用い、上述の溶質を１５重量％濃度に溶解して用いた。
また添加剤としては、上述のシリコーンラダーポリマー
樹脂分に対して１０００ｐｐｍ濃度のシランカップリン
グ剤であるγ−グリシドキシプロピルトリメトキシシラ
ン（ＫＢＭ−４０３Ｅ：信越化学工業(株)製）を用い
た。なお、シランカップリング剤の添加方法は、上記の
ように後でシリコーンラダーポリマー樹脂溶液に加えて
も良いし、また先に溶剤に溶かしておいてから、これに
後でシリコーンラダーポリマー樹脂を溶かしても良く、
またそれぞれを溶かした溶液を混合しても良い。
【００３４】
【化２】 なお、式中ｎは重量平均分子量が２００００を得るに十
分な整数を示す。
【００３５】シリコンラダーポリマー溶液を回転塗布し
た後、これを１５０℃と２５０℃とでそれぞれ３０分間
の熱処理をした後、４００℃で１時間の熱処理を行い、
塗布したシリコーンラダーポリマー膜を熱硬化させ、樹
脂膜５を形成する。なお、化２に示す、末端に水酸基を
有するシリコーンラダーポリマーは、特願平４−３４０
６３８号に記載された方法によって作成されたものであ
る。
【００３６】この方法により作製したシリコーンラダー
ポリマーは、ナトリウム、カリウム、鉄、銅、鉛および
塩化水素の各含有量が１ｐｐｍ以下であり、ウランおよ
びトリウムの各含有量も１ｐｐｂ以下と不純物の含有量
がきわめて少ない高純度品である。このため、このシリ
コーンラダーポリマーを用いた層間絶縁膜は耐熱性に優
れ、また分子量分布も１０以下と制御性もよく特性のば
らつきも少ないため、信頼性の向上にも寄与している。
【００３７】次に、図２（ｂ）に示すように、樹脂膜５
をＣＦ4 系のガスで等方性エッチングして、平坦性を向
上させ、かつ、第１のＡｌ配線層３の配線パターン上の
部分を除去もしくは薄くする。次いで、樹脂膜５の上に
酸化シリコン膜６をＣＶＤ法により成膜して３層構造の
層間絶縁膜を形成し、図２（ｃ）に示すように、通常の
方法でこれら３層構造の層間絶縁膜の所定部分をエッチ
ングしてコンタクトホールを形成する。次に、この上
に、図２（ｄ）に示すように、第２のＡｌ配線層７をス
パッタリング法などにより形成し、所望の形状にパター
ニングして第２のＡｌ配線層７と第１のＡｌ配線層３と
を接続する。
【００３８】このように、この実施例１における半導体
装置の層間絶縁膜は、平坦化に分子量の高いシリコーン
ラダー系の樹脂からなる樹脂膜５を用いたので、一度塗
りで厚膜を形成してもクラックの無い良好な平坦性を得
ることができる。また、この膜は、シランカップリング
剤を添加したので、下地膜や上敷膜との接着性が良好で
ある。そして、５００℃以下の温度ではガス放出量が少
なく、樹脂膜５が露出しているスルーホールにアルミ配
線７を形成しても、このアルミ配線７に不良は発生しな
いため長期信頼性に優れている。
【００３９】実施例２．この発明の図１（ｂ）の半導体
装置を、実施例１と同様の方法を用いて作製した。ただ
し、図２（ａ）の工程で、第１のＡｌ配線層３をパター
ニングした後の酸化シリコン膜４の成膜を省略し、第１
のＡｌ配線層３のパターニング後に樹脂膜５を形成し
た。この実施例２の半導体装置においても、耐クラック
性、平坦性が良好な層間膜が得られた。さらに、下地や
上敷膜との接着性にすぐれ、また、第１のＡｌ配線層３
やスルーホール中のアルミニウムにおいても不良は発生
しない。
【００４０】実施例３．この発明の図１（ｃ）の半導体
装置を、実施例１と同様の方法を用いて作製した。ただ
し、図２（ｃ）の工程で、樹脂膜５をエッチバックした
後の酸化シリコン膜６の成膜を省略し、樹脂膜５のエッ
チバック後にスルーホールを形成し、２層目の第２のＡ
ｌ配線層７の形成を行った。この実施例３の半導体装置
においても、耐クラック性、平坦性が良好な層間膜が得
られた。さらに、下地膜や上敷との接着性に優れ、ま
た、第２のＡｌ配線層７やスルーホール中のアルミニウ
ムにおいても不良は発生しない。
【００４１】実施例４．この発明の、図１（ｄ）の半導
体装置を実施例１と同様の方法を用いて作製した。ただ
し、酸化シリコン膜４と酸化シリコン膜６の成膜を省略
し、樹脂膜５だけからなる層間絶縁膜とし、ここにスル
ーホールを形成して２層目のＡｌ配線層の形成を行っ
た。この実施例４の半導体装置においても、耐クラック
性、平坦性が良好な層間膜が得られた。さらに、下地や
上敷との接着性に優れ、また、第１のＡｌ配線層３、第
２のＡｌ配線層７やスルーホール中のアルミニウムにお
いても不良は発生しない。
【００４２】実施例５．〜１６．ところで、上記実施例
１〜４では、樹脂膜５の形成に、このシリコーンラダー
ポリマー溶液の主溶質として、化２で示した重量平均分
子量が２００００であるポリメチルシルセスキオキサン
を主溶質とし、ｎ−ブチルアセテート／１−ブタノール
（混合比４／１）混合溶液を溶媒として上述の溶質を１
５重量％濃度に溶解し、添加剤として上述のシリコーン
ラダーポリマー樹脂分に対して１０００ｐｐｍ濃度のγ
−グリシドキシプロピルトリメトキシシランを添加した
ものを用いていたが、これに限るものではない。樹脂膜
５を形成するためのシリコーンラダーポリマー溶液の組
成を、以下の表１に示すように組合わせても良い。
【００４３】
【表１】
【００４４】なお、表１のシリコーンラダーポリマー
は、以下の化３で示される構造を有し、特願平４−３４
０６３８号、特願平４−２０８９９４号に記載された方
法や、特開平１−９２２２４号公報に開示された方法に
よって作られたものである。
【００４５】
【化３】 なお、式中、Ｒはメチル基またはフェニル基であり、個
々のＲはそれぞれ同種でもよく異種でもよい。また、ｎ
は重量平均分子量が２０００〜１０００００を得るに十
分な整数を示す。
【００４６】表１に示したシリコーンラダーポリマー
も、ナトリウム、カリウム、鉄、銅、鉛および塩化水素
の各含有量が１ｐｐｍ以下であり、ウランおよびトリウ
ムの各含有量も１ｐｐｂ以下と不純物の含有量がきわめ
て少ない高純度品である。このため、このシリコーンラ
ダーポリマーを用いた樹脂膜５（層間絶縁膜）は耐熱性
に優れ、また分子量分布も１０以下と制御性もよく特性
のばらつきも少ないため、信頼性の向上にも寄与してい
る。
【００４７】また、表１に示した、実施例５〜１７の組
み合わせのシリコーンラダーポリマー溶液による樹脂膜
５を用いた半導体装置においても、耐クラック性や平坦
性が良好な層間膜が得られた。さらに、下地層や上敷層
との接着性に優れ、また、第１のＡｌ配線層３、第２の
Ａｌ配線層７やスルーホール中のアルミニウムにおいて
も不良は発生しない。
【００４８】実施例１７．〜２０．なお、上記実施例で
は、用いるシリコーンラダーポリマーは１種類であった
が、これに限るものではない。前述したように、重量平
均分子量が３００００以上と大きいシリコーンラダーポ
リマーの下地との接着性を向上させるために、以下の表
２に示すように、より分子量の低いシリコーンラダーポ
リマーを混合して用いる。
【００４９】
【表２】
【００５０】例えば、実施例１８に示すように、重量平
均分子量が５００００と５０００のポリメチルシルセス
キオキサンを１：１に混合してｎ−ブチルアセテートに
濃度１５ｗｔ％となるように溶解し、これにγ−グリシ
ドキシプロピルトリメトキシシランをシリコーンラダー
ポリマーに対して１０００ｐｐｍとなるように添加した
シリコーンラダーポリマー溶液を用い、樹脂膜５（図
２）を形成するようにしても良い。これらの実施例の半
導体装置においても、耐クラック性、平坦性が良好な層
間膜が得られた。さらに下地や上敷との接着性に優れ、
Ａｌ配線層３、７やスルーホール中のアルミニウムにお
いても不良は発生しない。
【００５１】実施例２１．〜３０．ところで、上記実施
例では、接着性の向上のためのシランカップリング剤で
あるγ−グリシドキシプロピルトリメトキシシランを１
０００ｐｐｍ添加するようにしていたがこれに限るもの
ではない。以下の表３に示すように、１５０〜１０００
０ｐｐｍの範囲で添加量を変えたり、他のシランカップ
リング剤を用いても同様である。これらの実施例の半導
体装置においても、耐クラック性、平坦性が良好な層間
膜が得られ、さらにこの層間膜は下地や上敷との接着性
に優れ、スルーホール中のアルミニウムにおいても不良
は発生しない。
【００５２】
【表３】
【００５３】実施例３１．〜３３．ここで、上記実施例
では、接着性の向上のための添加剤として、シランカッ
プリング剤を用いていたが、これに限るものではなく、
ヒドロゲンシルセスキオキサンや他の無機ＳＯＧや有機
ＳＯＧ溶液を添加しても同様の効果を奏する。以下の表
４に示すように、ヒドロゲンシルセスキオキサン（ＨＳ
Ｑ）を２０〜６０ｗｔ％の範囲で添加すればよい。ここ
で、ＨＳＱの添加量が２０ｗｔ％未満だと接着性向上の
効果が現れず、６０ｗｔ％を越えると、熱硬化における
耐クラック性に劣るようになる。
【００５４】
【表４】
【００５５】実施例３４．〜３９．また、他の無機ＳＯ
Ｇや有機ＳＯＧ溶液に関しては、以下の表５に示すよう
に、市販のＳＯＧ溶液を用いれば、やはり同様に、接着
性の向上が認められる。なお、表５において、Ｔ−７
（１２５００Ｔ）は有機ＳＯＧであり、Ｔ−２（Ｐ−４
８３４０）は無機ＳＯＧである。
【００５６】
【表５】
【００５７】比較例１．〜１２．ここで、上記実施例に
対する比較例として、以下の表６に示す配合のシリコー
ンラダーポリマー溶液を用いて図２に示す樹脂膜５に対
応するシリコーンラダーポリマー膜を形成した。
【００５８】
【表６】
【００５９】表６の比較例１に示すように、シランカッ
プリング剤を添加しないと、形成したシリコーンラダー
ポリマー膜と下地との間に剥離が生じた。特に第１のＡ
ｌ配線層３の上部で剥離が生じやすい。
【００６０】また、表６の比較例２に示すようにシラン
カップリング剤の添加量が少ない場合は下地との接着性
に劣り、比較例３に示すように多い場合は形成したシリ
コーンラダーポリマーの膜質に難を生じる。また、表６
の比較例４，５に示すように、分子量が１０００００を
越えるものは塗布における穴埋め性が悪く、また、末端
の−ＯＨ基が少ないため下地との接着性も劣る。一方、
表６の比較例６に示す、ポリマー濃度の低いものは、塗
布における平坦性に劣る。
【００６１】また、表６の比較例７，８に示すように、
ＨＳＱの添加量についても、シランカップリング剤と同
様であり、添加量が少ないと接着性に劣り、多いと膜質
に問題を生じる。そして、ＳＯＧの添加については、表
６の比較例９や比較例１１に示すように添加量が少ない
と接着性に劣り、比較例１０や１２に示すように添加量
が多いと、Ａｌ配線に対して悪影響を与える。
【００６２】実施例４１．図３は、シリコーン樹脂の炭
素含有量とエッチングレートの関係とを示した説明図で
ある。同図において、３１，３１ａはポリメチルシルセ
スキオキサン、３２，３２ａはポリフェニルシルセスキ
オキサン、３３，３３ａはＴ−７（１２５００Ｔ）［東
京応化製有機ＳＯＧ材料］、３４，３４ａはＴ−７（１
２５００ＴＡ）［東京応化製有機ＳＯＧ材料］、３５，
３５ａはＳＦ１０１４［住友化学製有機ＳＯＧ材料］を
示し、それぞれエッチングガスに酸素を含む場合と含ま
ない場合とについて示してある。また３６，３６ａ，は
プラズマＣＶＤによる酸化シリコン膜のエッチングレー
トを示すものであり、酸化シリコン膜は炭素含有量が０
％のものである。それぞれの膜中炭素含有量は、測定し
た結果である。
【００６３】同図に示すように、エッチングレートは膜
中に含まれる有機基の種類やポリマーの構造等に関係な
く、炭素含有量にのみ依存している。ここで、図３に示
されるエッチング条件で酸素無添加のガスを用いた場
合、例えばエッチングレートを１０００（Å／ｍｉｎ）
に制御するためには、炭素含有量を約４０ｗｔ％にする
と良いことがわかる。
【００６４】炭素含有量を４０ｗｔ％に制御した層間平
坦化膜を得るため、特願平４−２０８９９４号に記載さ
れた方法により、メチル基とフェニル基の比率が４０．
１：５９．９から成る化３に示したポリメチルフェニル
シルセスキオキサンを合成した。そしてこのポリマーの
塗布液を作製し、これによる層間平坦化膜を形成した。
この膜のエッチングレートを測定したところ９８３（Å
／ｍｉｎ）が得られ、設計した値とほぼ等しい値が得ら
れた。
【００６５】実施例４２．実施例４１と同様に、１００
０（Å／ｍｉｎ）のエッチングレートを得るため炭素含
有量を４０ｗｔ％に制御したシリコーンラダーポリマー
を作成した。ここでは、化２に示したポリメチルシルセ
スキオキサン（重量平均分子量：２００００）と、下記
の化４に示すポリフェニルシルセスキオキサン（重量平
均分子量：２０００）を４０．１：５９．９の重量比で
混合した塗布液を作製し、層間平坦化膜を形成した。こ
の膜のエッチングレートを測定したところ、設計した値
にほぼ等しい９９１（Å／ｍｉｎ）を得た。なお、化４
に示す末端に水酸基を有するシリコーンラダーポリマー
は、特開平１−９２２２４号公報に開示された方法によ
って作られたものである。
【００６６】
【化４】 なお、式中、Ｐｈはフェニル基を示し、ｎは重量平均分
子量が２０００を得るに十分な整数を示す。
【００６７】実施例４３．実施例４１と同様に、１００
０（Å／ｍｉｎ）のエッチングレートを得るため炭素含
有量を４０ｗｔ％に制御したシリコーンラダーポリマー
を作成した。ここでは、化４に示したポリフェニルシル
セスキオキサン（重量平均分子量：２０００）と、ヒド
ロゲンシルセスキオキサン７３．０：２７．０の重量比
で混合した塗布液を作製し、層間平坦化膜を形成した。
この膜のエッチングレートを測定したところ、設計した
値にほぼ等しい１０１２（Å／ｍｉｎ）を得た。
【００６８】実施例４４．実施例４１と同様に、１００
０（Å／ｍｉｎ）のエッチングレートを得るため炭素含
有量を４０ｗｔ％に制御したシリコーンラダーポリマー
を作成した。ここでは、化４に示したポリフェニルシル
セスキオキサン（重量平均分子量：２０００）の２０ｗ
ｔ％溶液と、市販有機ＳＯＧ溶液（Ｔ−７［１２５００
ＴＡ］、東京応化製）を７１．８：２８．２の重量比で
混合した塗布液を作製し、層間平坦化膜を形成した。こ
の膜のエッチングレートを測定したところ、設計した値
とほぼ等しい９６６（Å／ｍｉｎ）を得た。
【００６９】実施例４５．実施例４１と同様に、１００
０（Å／ｍｉｎ）のエッチングレートを得るため炭素含
有量を４０ｗｔ％に制御したシリコーンラダーポリマー
を作成した。ここでは、化４に示したポリフェニルシル
セスキオキサン（重量平均分子量：２０００）の８．４
ｗｔ％溶液と、市販無機ＳＯＧ溶液（Ｔ−２［Ｐ−４８
３４０］、東京応化製）を７３．０：２７．０の重量比
で混合した塗布液を作製し、層間平坦化膜を形成した。
この膜のエッチングレートを測定したところ、設計した
値にほぼ等しい９８１（Å／ｍｉｎ）を得た。
【００７０】実施例４６．以上示したように、異なる炭
素含有量の樹脂を混ぜることにより、作成した樹脂膜の
炭素含有量を制御し、これによりエッチングレートが制
御できるようになる。ここで、プラズマＣＶＤによる酸
化シリコン膜とシリコーンラダー系樹脂膜との多層構造
の層間平坦化膜を形成したときに、酸化シリコン膜と樹
脂膜とのエッチングレートをほぼ同一にする場合につい
て説明する。
【００７１】図３に示した酸素を用いるエッチング条件
でプラズマＣＶＤによる酸化シリコン膜と同一のエッチ
ングレートを得られるシリコーンラダー系樹脂は、同図
より明らかなように、炭素含有量を約８ｗｔ％とすれば
よいことがわかる。ここで、炭素含有量が約８ｗｔ％の
シリコーンラダー系樹脂を得るためには、重量平均分子
量約２００００のポリシルセスキオキサンとヒドロゲン
シルセスキオキサンとを５６．７：４３．３の重量比で
混合したものを用いるようにすればよい。
【００７２】このようにして形成された膜のエッチング
レートを測定したところ、４４３１Å／ｍｉｎであった
ので、ほぼ目的の結果を得たことになる。従って、この
方法を用いることにより、エッチングガスの酸素含有量
を増やすことなく、シリコーンラダー系樹脂による層間
膜のエッチングレートを制御できるのので、この層にパ
ターンを形成するときに用いるレジストのマスクとのエ
ッチングの選択制にも問題は生じない。
【００７３】実施例４７．ところで、シリコーンラダー
系樹脂とプラズマＣＶＤによる酸化シリコン膜とによる
層間絶縁膜を形成したときに、これら異なる膜のエッチ
ングレートを同一にすることを、シリコーンラダー系樹
脂膜を改質することにより行っても良い。図４は、この
シリコーンラダー系樹脂膜の改質によりエッチングレー
トを制御する方法を説明するための工程断面図である。
ここでは、シリコーンラダー系樹脂膜としてポリフェニ
ルシルセスキオキサンを用い、図１（ａ）に示した構造
を有する半導体装置を形成する工程を示したものであ
る。
【００７４】この実施例では、エッチングするポリフェ
ニルシルセスキオキサンからなる樹脂膜５を脱炭素処理
による表面処理をすることによって無機質化し、エッチ
ング速度をプラズマＣＶＤにより形成された酸化シリコ
ン膜４，６に近づけるものである。このため、スルーホ
ール形成のためのエッチングにおいて酸素無添加の通常
のＣＦ4 とＣＨＦ3 との混合系ガスを用いることが可能
である。
【００７５】以下、本発明の製造方法を図４を用いて説
明する。まず、図４（ａ）に示すように半導体素子を形
成した半導体基板１上に絶縁膜２を形成し、この上に第
１のＡｌ配線層３のパターンを形成した後、酸化シリコ
ン膜４をＣＶＤ法により形成する。その上に、化４で示
した、重量平均分子量が２０００であるシリコーンラダ
ーポリマーのメトキシベンゼン／エトキシベンゼン（１
／１）混合溶液［２０ｗｔ％濃度］を回転塗布し、１５
０℃、２５０℃でそれぞれ３０分間そして４００℃で１
時間熱処理を行い樹脂膜５を形成する。
【００７６】次に、シリコーンラダーポリマー膜をＣＦ
4 系のガスによる等方性エッチングでエッチバックし、
平坦性を向上させるだけでなく第１のＡｌ配線層３上の
樹脂膜５を除去するかもしくは薄くする。このとき、エ
ッチングレートおよび均一性を向上させるためエッチン
グガスに酸素を２０％以下の割合で混合することが望ま
しい。そして、次に示すことがこの実施例のポイントで
あるが、残った樹脂膜５の表面を窒素ガスのプラズマで
表面処理をすることにより、無機のＳｉＯ2 層５’を形
成し、図４（ｂ）に示すように、第１のＡｌ配線層３上
には樹脂膜５が残らないようにする。この窒素ガスのプ
ラズマによる表面処理が、残った樹脂膜５の表面より脱
炭素を行う処理となる。
【００７７】次いで、図４（ｃ）に示すように、樹脂膜
５の無機のＳｉＯ2 層５’の上に酸化シリコン膜６をＣ
ＶＤ法により成膜し、図４（ｃ）に示すように、通常の
酸素無添加のＣＦ4とＣＨＦ3の混合系ガスを用いた方法
でこれら３層構造の層間絶縁膜の所定部分をエッチング
してコンタクトホールを形成する。次いで、図４（ｄ）
に示すように、第２のＡｌ配線層７をスパッタリング法
などを用いて形成し、これを所望の形状にパターニング
し第１のＡｌ配線層３と接続する。
【００７８】この半導体装置の製造方法は、樹脂膜５が
ポリフェニルシルセスキオキサンの場合に限らず、あら
ゆる有機基を含む膜に対しても有効である。また、表面
処理においてはアルゴン、ネオンなど他の不活性ガスプ
ラズマの場合や、酸素ガスのプラズマであっても同様の
効果を奏する。このように、耐熱性に有利なポリフェニ
ルシルセスキオキサンを層間平坦化膜として用いた場合
でも、炭素含有量に関係なく、シリコーン系樹脂膜の表
面改質処理を行い酸化膜を形成することにより、酸素無
添加のガスが使用可能となる。この発明により通常のプ
ロセスでスルーホールを形成することができる。
【００７９】
【発明の効果】以上の説明したように、この発明によれ
ば、配線層間に形成される層間絶縁層の平坦化膜として
シリコーンラダーポリマーを用いるので、この膜は耐ク
ラック性が優れ厚塗りが可能であり、一度塗りで優れた
平坦性を得ることができることから工程の簡略化が図れ
るという効果を有する。その上、ガス放出量も少なく、
他の層との接着性もよいことからＡｌ配線の長期信頼性
に優れた半導体装置を得ることが可能となる。また、こ
の膜の炭素含有量を制御することによりプロセスに合っ
たエッチングレートを得ることが可能となり、層間絶縁
層を無機の酸化シリコン膜とシリコーンラダーポリマー
からなる平坦化膜とで組合わせて形成した場合でも、問
題なくコンタクトホールを形成できる。
【００８０】そして、シリコーンラダーポリマーからな
る平坦化膜を不活性ガスのプラズマの表面処理などによ
る脱炭素処理により無機膜へ表面改質することで、これ
らの酸素無添加のガスによるエッチングが可能となる。
このため、他の層とのエッチングの選択比を同一とした
り、エッチングによるパターン形成時のレジストマスク
との選択比を大きく異なるようにすることができる。
【図面の簡単な説明】
【図１】この発明の１実施例である半導体装置の構成を
示す断面図である。
【図２】この発明の１実施例である半導体装置の製造方
法を工程順に示す断面図である。
【図３】シリコーン樹脂の炭素含有量とエッチングレー
トの関係とを示した説明図である。
【図４】この発明の他の実施例である半導体装置の製造
方法を工程順に示す断面図である。
【図５】従来の半導体装置の製造方法を工程順に示す断
面図である。
【符号の説明】
１ 半導体基板 ２ 絶縁膜 ３ 第１のアルミニウム（Ａｌ）配線層 ４ 酸化シリコン膜 ５ 樹脂膜 ５’ 無機のＳｉＯ2 層 ６ 酸化シリコン膜 ７ 第２のＡｌ配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 茂之 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社生産技術研究所内 (72)発明者 南 伸太朗 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社生産技術研究所内 (72)発明者 原田 繁 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 田島 享 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 萩 公男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 所定の配線パターンが形成された第１の
    配線層と、コンタクトホールを有し前記第１の配線層に
    よる凹凸を吸収するようにこの第１の配線層上に形成さ
    れた層間絶縁層と、前記層間絶縁層上に所定のパターン
    を有して形成された第２の配線層とを有し、この第２の
    配線層と前記第１の配線層とが前記層間膜の所定の位置
    に形成されたコンタクトホールを介して接続した半導体
    装置であって、 前記層間絶縁層が平坦化膜から構成されており、この平
    坦化膜が、化学式（ＨＯ）2（Ｒ2Ｓｉ2Ｏ3 ）nＨ2 で示
    され、この化学式中のｎがこの化合物の重量平均分子量
    が２０００〜１０００００を得るに十分な整数であり、
    この化学式中の個々のＲが水素原子，低級アルキル基ま
    たはフェニル基のいずれかであるシリコーンラダーポリ
    マーのうち少なくとも１種類以上を含む樹脂物からなる
    硬化膜であることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記樹脂物がヒドロゲンシルセスキオキサンを含むこと
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 前記平坦化膜が側鎖に水酸基を含むシリコーンポリマー
    を含むことを特徴とする半導体装置。
  4. 【請求項４】 請求項１から請求項３のいずれか１項に
    記載の半導体装置において、 前記樹脂物がシランカップリング剤を１５０〜１０００
    ０ｐｐｍ含有していることを特徴とする半導体装置
  5. 【請求項５】 所定の配線パターンが形成された第１の
    配線層を形成し、前記第１の配線層による凹凸を吸収す
    るようにこの第１の配線層上にシリコーンラダー系樹脂
    からなる平坦化膜を含む層間絶縁層を形成し、前記層間
    絶縁膜の前記第１の配線層上の所定の部分にコンタクト
    ホールを形成し、前記層間絶縁層上に所定のパターンを
    有した第２の配線層を形成するとともに、前記層間絶縁
    層に形成したコンタクトホールを介して前記第１の配線
    層と第２の配線層とを接続する半導体装置の製造方法で
    あって、 化学式（ＨＯ）2（Ｒ2Ｓｉ2Ｏ3）nＨ2で示され、この化
    学式中のｎがこの化合物の重量平均分子量が２０００〜
    １０００００を得るのに十分な整数であり、この化学式
    中の個々のＲが水素原子，低級アルキル基またはフェニ
    ル基のいずれかであるシリコーンラダーポリマーのうち
    少なくとも１種類以上を含む樹脂物を用い、 この樹脂物を芳香族系有機溶剤，アルコール系有機溶
    剤，エステル系有機溶剤およびエーテル系有機溶剤，ケ
    トン系有機溶剤のうち少なくとも１種類以上の溶剤を加
    えて、樹脂濃度を５〜３０ｗｔ％とした樹脂溶液を塗布
    して塗布膜を形成し、 この塗布膜を加熱して硬化させることにより前記平坦化
    膜を形成することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて、 前記樹脂溶液が、前記シリコーンラダーポリマーの分子
    量が３００００以上の高分子量物と、この高分子量物に
    対して２０ｗｔ％以上の分子量が３００００未満の低分
    子量物とを含むことを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 請求項５記載の半導体装置の製造方法に
    おいて前記樹脂溶液がヒドロゲンシルセスキオキサンを
    含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項５記載の半導体装置の製造方法に
    おいて、 前記樹脂溶液が、側鎖に水酸基を含むシリコーンポリマ
    ーの濃度が５〜４０ｗｔ％の溶液を含むことを特徴とす
    る半導体装置の製造方法。
  9. 【請求項９】 請求項５から請求項８のいずれか１項に
    記載の半導体装置の製造方法において、 前記樹脂溶液が樹脂分に対して１５０〜１００００ｐｐ
    ｍのシランカップリング剤を含むことを特徴とする半導
    体装置の製造方法。
  10. 【請求項１０】 請求項５から請求項９のいずれか１項
    に記載の半導体装置の製造方法において、 前記樹脂溶液の炭素含有量を所定の値に制御することを
    特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項５から請求項９のいずれか１項
    に記載の半導体装置の製造方法において、 脱炭素処理による前記樹脂膜の表面改質をする工程を有
    することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１０もしくは請求項１１に記載
    の半導体装置の製造方法において、 前記樹脂膜の上および下の少なくともどちらかの層に酸
    化シリコンからなる無機膜を形成する工程を有すること
    を特徴とする半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2312325B (en) * 1996-04-19 2001-01-17 Nec Corp A semiconductor device and method for forming the same
US6891368B2 (en) 2002-04-19 2005-05-10 Mitsubishi Denki Kabushiki Kaisha Magnetoresistive sensor device
JP2005535465A (ja) * 2002-08-17 2005-11-24 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング シリコン層とパッシベーション層とを備えた層系、シリコン層上にパッシベーション層を作成する方法及びその使用
JP2005338380A (ja) * 2004-05-26 2005-12-08 Tokyo Ohka Kogyo Co Ltd 反射防止膜形成用組成物、該反射防止膜形成用組成物からなる反射防止膜、および該反射防止膜形成用組成物を用いたレジストパターン形成方法
US7144361B2 (en) 2003-04-28 2006-12-05 Hitachi Koki Co., Ltd. Continuous flow type centrifuge having rotor body and core body disposed therein
JP2009170544A (ja) * 2008-01-11 2009-07-30 Rohm Co Ltd 半導体装置
US7794383B2 (en) 2003-10-17 2010-09-14 Hitachi Koki Co., Ltd. Centrifugal separator with isolated rotor part
US7874973B2 (en) 2007-05-31 2011-01-25 Hitachi Koki Co., Ltd. Centrifuge with steam sterilization
JP5767971B2 (ja) * 2009-09-29 2015-08-26 電気化学工業株式会社 硬化性樹脂組成物
KR20160122204A (ko) 2014-11-12 2016-10-21 신닛테츠스미킹 마테리알즈 가부시키가이샤 평탄화막 형성 도포액 및 평탄화막을 구비한 금속박 코일

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
JP2679680B2 (ja) * 1995-04-24 1997-11-19 日本電気株式会社 半導体装置の製造方法
US5971253A (en) 1995-07-31 1999-10-26 Tessera, Inc. Microelectronic component mounting with deformable shell terminals
US6211572B1 (en) * 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
TW439003B (en) * 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
US6800875B1 (en) * 1995-11-17 2004-10-05 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-luminescent display device with an organic leveling layer
US5940732A (en) 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
US6294799B1 (en) * 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
TW309633B (ja) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
US6225218B1 (en) 1995-12-20 2001-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
US6114186A (en) * 1996-07-30 2000-09-05 Texas Instruments Incorporated Hydrogen silsesquioxane thin films for low capacitance structures in integrated circuits
JP3123449B2 (ja) * 1996-11-01 2001-01-09 ヤマハ株式会社 多層配線形成法
JP3725266B2 (ja) 1996-11-07 2005-12-07 株式会社半導体エネルギー研究所 配線形成方法
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US6492282B1 (en) * 1997-04-30 2002-12-10 Siemens Aktiengesellschaft Integrated circuits and manufacturing methods
US6670265B2 (en) * 1997-05-12 2003-12-30 Advanced Micro Devices, Inc. Low K dielectic etch in high density plasma etcher
EP0881668A3 (en) 1997-05-28 2000-11-15 Dow Corning Toray Silicone Company, Ltd. Deposition of an electrically insulating thin film with a low dielectric constant
JPH1140558A (ja) * 1997-07-22 1999-02-12 Sony Corp 誘電体膜の製造方法
US5866945A (en) * 1997-10-16 1999-02-02 Advanced Micro Devices Borderless vias with HSQ gap filled patterned metal layers
US5888911A (en) * 1997-10-23 1999-03-30 Advanced Micro Devices, Inc. HSQ processing for reduced dielectric constant
US6093635A (en) * 1997-12-18 2000-07-25 Advanced Micro Devices, Inc. High integrity borderless vias with HSQ gap filled patterned conductive layers
US6083850A (en) * 1997-12-18 2000-07-04 Advanced Micro Devices, Inc. HSQ dielectric interlayer
US6030891A (en) * 1997-12-18 2000-02-29 Advanced Micro Devices, Inc. Vacuum baked HSQ gap fill layer for high integrity borderless vias
KR100448245B1 (ko) * 1997-12-30 2004-11-16 주식회사 하이닉스반도체 반도체 소자의 금속배선간 절연막 형성방법
JP3211950B2 (ja) * 1998-01-19 2001-09-25 日本電気株式会社 半導体装置およびその製造方法
KR100314806B1 (ko) 1998-10-29 2002-02-19 박종섭 스핀온글래스막형성방법
US6121130A (en) * 1998-11-16 2000-09-19 Chartered Semiconductor Manufacturing Ltd. Laser curing of spin-on dielectric thin films
US6444564B1 (en) 1998-11-23 2002-09-03 Advanced Micro Devices, Inc. Method and product for improved use of low k dielectric material among integrated circuit interconnect structures
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6503818B1 (en) * 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
US6329280B1 (en) * 1999-05-13 2001-12-11 International Business Machines Corporation Interim oxidation of silsesquioxane dielectric for dual damascene process
US6211063B1 (en) 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures
JP2003502866A (ja) * 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
US6369452B1 (en) * 1999-07-27 2002-04-09 International Business Machines Corporation Cap attach surface modification for improved adhesion
JP2001077086A (ja) * 1999-08-31 2001-03-23 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
US20050158666A1 (en) * 1999-10-15 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
JP2001291427A (ja) * 2000-04-06 2001-10-19 Dow Corning Toray Silicone Co Ltd 電気絶縁性薄膜形成性樹脂組成物、および電気絶縁性薄膜の形成方法
US6720249B1 (en) 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
DE10116069C2 (de) * 2001-04-02 2003-02-20 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung
JP4124315B2 (ja) * 2001-05-01 2008-07-23 東京応化工業株式会社 被膜の処理方法およびこの方法を用いた半導体素子の製造方法
EP1296365B1 (en) 2001-09-25 2010-09-22 JSR Corporation Method of film formation
JP2003200990A (ja) 2002-01-09 2003-07-15 Sumitomo Bakelite Co Ltd 電子部品包装用カバーテープ
US20040222518A1 (en) * 2003-02-25 2004-11-11 Tessera, Inc. Ball grid array with bumps
KR101357765B1 (ko) * 2005-02-25 2014-02-11 테세라, 인코포레이티드 유연성을 갖는 마이크로 전자회로 조립체
KR100831153B1 (ko) * 2006-10-26 2008-05-20 제일모직주식회사 반도체 조립용 접착 필름 조성물, 이에 의한 접착 필름 및이를 포함하는 다이싱 다이본드 필름
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
KR101249798B1 (ko) * 2010-08-18 2013-04-03 한국과학기술연구원 선택적으로 구조가 제어된 폴리실세스퀴옥산의 제조방법 및 이로부터 제조된 폴리실세스퀴옥산
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
WO2016014762A1 (en) 2014-07-23 2016-01-28 Crystal Is, Inc. Photon extraction from ultraviolet light-emitting devices
DE102014113928B4 (de) 2014-09-25 2023-10-05 Suss Microtec Lithography Gmbh Verfahren zum Beschichten eines Substrats mit einem Lack sowie Vorrichtung zum Planarisieren einer Lackschicht

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046826B2 (ja) * 1979-06-21 1985-10-18 富士通株式会社 半導体装置
US4349609A (en) * 1979-06-21 1982-09-14 Fujitsu Limited Electronic device having multilayer wiring structure
DE3065150D1 (en) * 1979-06-21 1983-11-10 Fujitsu Ltd Improved electronic device having multilayer wiring structure
US4855191A (en) * 1986-10-20 1989-08-08 Fuji Photo Film Co., Ltd. Radiation image converting material
JPH0192224A (ja) * 1987-04-20 1989-04-11 Mitsubishi Electric Corp 高純度フェニルシリコーンラダーポリマーの製造法
JPH01199678A (ja) * 1988-02-03 1989-08-11 Mitsubishi Electric Corp 高純度ＳｉＯ↓２薄膜の形成方法
US5081202A (en) * 1989-11-17 1992-01-14 Mitsubishi Denki Kabushiki Kaisha High purity phenyl silicone ladder polymer and method for producing the same
JP2928341B2 (ja) * 1990-07-03 1999-08-03 三菱電機株式会社 シリコーンラダー系樹脂塗布液組成物
JPH0362554A (ja) * 1990-08-06 1991-03-18 Fuji Xerox Co Ltd 半導体装置及びその製造方法
JPH04208994A (ja) * 1990-12-05 1992-07-30 Sharp Corp 液晶表示装置の駆動回路
JPH04261049A (ja) * 1991-01-31 1992-09-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH04340638A (ja) * 1991-05-17 1992-11-27 Fuji Xerox Co Ltd ディスクキャシュ制御方式
JPH05190684A (ja) * 1992-01-16 1993-07-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05326718A (ja) * 1992-05-25 1993-12-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0799271A (ja) * 1993-06-16 1995-04-11 Mitsubishi Electric Corp 半導体装置
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5399441A (en) * 1994-04-12 1995-03-21 Dow Corning Corporation Method of applying opaque coatings
US5548159A (en) * 1994-05-27 1996-08-20 Texas Instruments Incorporated Porous insulator for line-to-line capacitance reduction
US5534731A (en) * 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
US5530293A (en) * 1994-11-28 1996-06-25 International Business Machines Corporation Carbon-free hydrogen silsesquioxane with dielectric constant less than 3.2 annealed in hydrogen for integrated circuits

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2312325B (en) * 1996-04-19 2001-01-17 Nec Corp A semiconductor device and method for forming the same
US6891368B2 (en) 2002-04-19 2005-05-10 Mitsubishi Denki Kabushiki Kaisha Magnetoresistive sensor device
JP2005535465A (ja) * 2002-08-17 2005-11-24 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング シリコン層とパッシベーション層とを備えた層系、シリコン層上にパッシベーション層を作成する方法及びその使用
US7872333B2 (en) 2002-08-17 2011-01-18 Robert Bosch Gmbh Layer system comprising a silicon layer and a passivation layer, method for production a passivation layer on a silicon layer and the use of said system and method
US7144361B2 (en) 2003-04-28 2006-12-05 Hitachi Koki Co., Ltd. Continuous flow type centrifuge having rotor body and core body disposed therein
US7794383B2 (en) 2003-10-17 2010-09-14 Hitachi Koki Co., Ltd. Centrifugal separator with isolated rotor part
JP2005338380A (ja) * 2004-05-26 2005-12-08 Tokyo Ohka Kogyo Co Ltd 反射防止膜形成用組成物、該反射防止膜形成用組成物からなる反射防止膜、および該反射防止膜形成用組成物を用いたレジストパターン形成方法
JP4563076B2 (ja) * 2004-05-26 2010-10-13 東京応化工業株式会社 反射防止膜形成用組成物、該反射防止膜形成用組成物からなる反射防止膜、および該反射防止膜形成用組成物を用いたレジストパターン形成方法
US7874973B2 (en) 2007-05-31 2011-01-25 Hitachi Koki Co., Ltd. Centrifuge with steam sterilization
JP2009170544A (ja) * 2008-01-11 2009-07-30 Rohm Co Ltd 半導体装置
JP5767971B2 (ja) * 2009-09-29 2015-08-26 電気化学工業株式会社 硬化性樹脂組成物
KR20160122204A (ko) 2014-11-12 2016-10-21 신닛테츠스미킹 마테리알즈 가부시키가이샤 평탄화막 형성 도포액 및 평탄화막을 구비한 금속박 코일
US10472543B2 (en) 2014-11-12 2019-11-12 Nippon Steel Chemical & Material Co., Ltd. Coating liquid for forming planarization film and metal foil coil with planarization film

Also Published As

Publication number Publication date
JP3214186B2 (ja) 2001-10-02
US5728630A (en) 1998-03-17
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DE19509203B4 (de) 2004-06-17
DE19509203A1 (de) 1996-09-19

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