JPH06501124A - 拡張可能ｒｉｓｃマイクロプロセッサ・アーキテクチャ - Google Patents

拡張可能ｒｉｓｃマイクロプロセッサ・アーキテクチャ

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JPH06501124A
JPH06501124A JP5502153A JP50215393A JPH06501124A JP H06501124 A JPH06501124 A JP H06501124A JP 5502153 A JP5502153 A JP 5502153A JP 50215393 A JP50215393 A JP 50215393A JP H06501124 A JPH06501124 A JP H06501124A
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ハギワラ，ヤスアキ
ワン，ジョハネス
ラウ，ティーリ
トラン，クワン　エイチ．
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 拡張可能ＲＩＳＣマイクロプロセッサ・アーキテクチャ ｔ　参昭 以下に列挙した米国特許出願は本件特許出願と同時に米国特許出願され、係属中 のものである力Ｓ、これらの米国特許出願に開示されており、かつそれぞれ対応 して出願された日本での特許出願に開示されてし）る事項は、その出願番号を本 明細書で引用することにより本明細書の一部を構成するものとする。
１、発明の名称「高性能ＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（Ｈ ｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａ ｒｃｈｉｔｅｃｔｕｒｅ）　ＳＭＯＳ　７９８４　ＭＣＦ／ＧＢＲ。
米国特許出願第０７／７２７．００６号、１９９１年７月８日出願、発明者Ｌｅ 　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平号。
２、「アーキテクチャ上の依存関係を隔離したＲＩＳＣマイクロプロセッサ・ア ーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃ ｔｕｒｅ　ｗｉｔｈ　ｌ５ｏｌａｔｅｄＡｒｃｈｉｔｅｃｔｕｒａｌ　Ｄｅｐｅ ｎｄｅｎｃｉｅｓ）　ＳＭＯＳ　７９８７　ＭＣＦ／ＧＢＲ。
米国特許出願第０７／７２６．７４４号、１９９１年７月８日出願、発明者Ｌｅ 　Ｔ、　Ｎｇｕｙｅｎ他、およびこれに対応する特願平号。
３、発明の名称「複数型レジスタ・セットを採用したＲＩＳＣマイクロプロセッ サ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉ ｔｅｃｔｕｒｅ　Ｉａ＋ｐｌｅｍｅｎｔｉｎｇＭｕｌｔｉｐｌｅ　Ｔｙｐｅｄ　 Ｒｅｇｉｓｔｅｒ　５ｅｔｓ）　ＳＭＯＳ　７９８８　ＭＣＦ／ＧＢＲ／ＲＣＣ ，米国特許出願第０７７７２６．７７３号、１９９１年７月８日出願、発明者５ ａｎｊｉｖ　Ｇａｒｇ他、およびこれに対応する特願平−号。
４、発明の名称「高速トラップと例外状態をインプリメントしたＲＩＳＣマイク ロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　 ＡｒｃｈｉｔｅｃｔｕｒｅＩｍｐｌｅｍｅｎｔｉｎｇ　Ｆａｓｔ　Ｔｒａｐ　ａ ｎｄ　Ｅｘｃｅｐｔｉｏｎ　Ｓｔａｔｅ）ＳＭＯＳ　７９８９　ＭＣＦ／ＧＢＲ ／ＷＳＷ、米国特許出願第０７／７２６．９４２号、　１９９１年７月８日出願 、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。
５、発明の名称「シングル・チップ・ページ・プリンタ・コントローラＪ　（Ｓ ｉｎｇｌｅ　Ｃｈｉｐ　Ｐａｇｅ　Ｐｒ１ｎｔｅｒＣｏｎｔｒｏｌｌｅｒ）　Ｓ ＭＯＳ　７９９１　ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２６．９２９号、 １９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌｅｎｔｚ他、およびこれに 対応する特願平−号・ ６、発明の名称「複数の異種プロセッサをサポートすることのできるマイクロプ ロセッサ・アーキテク５ＭＯ３７９９２ＭＣＦ／ＷＭＢ、米国特許出願第０７／ ７２６．８９３号、１９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌａｎｔ ｚ他、およびこれに対応する特願平−号。
免豆二１１ １、発明の分野 本発明は、一般的にＲＩＳＣ型マイクロプロセッサ・アーキテクチャの設計に関 し、特に、特定の計算機能に合わせてチューン（調整）したものを含めて、機能 的な計算エレメントをアーキテクチャに追加することによって計算スルーブツト を向上するために容易に拡張することのできるＲＩＳＣマイクロプロセッサ・ア ーキテクチャに関する。
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願０７／７２７ ．０５８号の明細書の記載に基づくものであって、当該米国特許出願の番号を参 照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を 構成するものとする。
２・１１汰工旦ｌｊ 最近は、マイクロプロセッサ・アーキテクチャの設計は、複合命令セット・コン ピュータ　（ＣｏｍｐｌｅｘＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ、　Ｃｏｍｐｕｔ ｅｒ−ＣＩＳＣ）の使用からより単純化された縮小命令セット・コンピュータ　 （ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ　−ＲＩ ＳＣ）アーキテクチャまでに成熟している。Ｃｌ５Ｃアーキテクチヤの特徴は、 命令実行バイブラインの実現とサポートが大部分ハードウェアで行われているこ とである。従来の代表的バイブライン構造は、命令フェッチ・ステージ、命令デ コード・ステージ、データ・ロード・ステージ、命令実行ステージおよびデータ ・ストア・ステージを一定の順序で含んでいる。命令セットの異なる部分をバイ ブラインのそれぞれのステージを通して同時並行に実行させると、パフォーマン スの向上が得られる。バイブラインが長くなると、利用できる実行ステージの数 がそれだけ多くなり、かつ同時並行に実行できる命令数が多くなる。
Ｃｌ５Ｃバイブライン・アーキテクチャの効率を制約する一般的問題として、２ つある。最初の問題は、先行する条件コード設定命令がバイブラインを通して実 質的に実行を完了するま）条件付きブランチ命令を評価できないことである。
従って、条件付き命令の以後の実行が遅延または停止（ｓｔａｌｌ）されるので 、い（つかのバイブライン・ステージは複数のプロセッサ・サイクルの間インア クティブのままになっている０代表例として、条件コードがプロセッサ・ステー タス（状況）レジスタ（ｐｒｏｃｅｓｓｏｒ　５ｔａｔｕｓ　ｒｅｇｉｓｔｅｒ 　−ＰＳＲ）とも呼ばれる条件コード・レジスタに書かれるのは、実行ステージ を通して命令の処理が完了したときだけである。そのため、ブランチ条件コード が判断されるまで、条件付きブランチ命令を複数のプロセッサ・サイクルの間デ コード・ステージに残したままバイブラインを停止させなければならない。バイ ブラインが停止すると、スルーブツトが大幅に損失することになる。さらに、コ ンピュータの平均的スルーブツトは、条件付きブランチ命令がプログラム命令ス トリームの中で条件コード設定命令のあとに近接して何回現れるかによって左右 される。
もう１つの問題は、プログラム命令ストリームの中で近接して現れる命令がプロ セッサ・レジスタ・ファイルの同じレジスタを参照する傾向にあるという事実か ら起こる。データ・レジスタは順次の命令のストア・ステージとロード・ステー ジでデータの宛先またはソースとしてよく使用される。一般的に、データをレジ スタ・ファイルにストアする命令は、次の命令のロード・ステージ処理がレジス タ・ファイルをアクセスできるようにする前に、少なくとも実行ステージでの処 理を完了していなければならない。多くの命令は、ストア・データを得るために その実行に１つの実行ステージで複数のプロセッサ・サイクルを必要とするので 、実行ステージのオペレーションが持続している間、バイブライン全体が停止さ れるのが代表的である。その結果、コンピュータの実行スルーブツトは、実行さ れる命令ストリームの内部順序に実質的に左右される。
第３の問題は命令自体の実行が原因で起こるのではなく、マイクロプロセッサ自 体のハードウェアがサポートする命令実行環境、つまり、マシンの状態（ｓｔａ ｔｅ−ｏｆ−ｔｈｅ　ｍａｃｈｉｎｅ）の維持から起こる問題である。現在のＣ ｌ５Ｃマイクロプロセツサ・ハードウェア・サブシステムは命令の実行中にトラ ップ条件が現れたことを検出することができる。トラップには、ハードウェア割 込み、ソフトウェア・トラップおよび例外がある。各トラップが現れたときは、 対応するトラップ処理ルーチンをプロセッサに実行させる必要がある。
トラップが検出されたときは、トラップ処理ルーチンの即時実行を可能にするた めに実行バイブラインをクリアする必要がある。それと同時に、トラップが生起 した正確な点で、つまり、そのとき実行中の最初の命令が割込みとトラップのた めに終了したときであり、かつ、例外が原因で失敗した命令の直前に生起した正 確な点でその時点のマシンの状態を設定する必要がある。引続き、マシンの状態 と、この場合も、トラップの内容に応じて、実行中の命令自体を処理ルーチンの 完了時に復元する必要がある。その結果、各トラップまたは関連事象が発生する と、処理ルーチンの開始時と終了時、および正確なマシンの状態のストアと返却 時の双方においてバイブラインをクリアすることにより待ち時間が生じ、プロセ ッサのスルーブツトがそれに応じて減少することになる。
これらの問題を解決するために、Ｃｌ５Ｃアーキテクチヤの潜在的スルーブツト を向上するための種々の試みが行われている。条件付きブランチ命令が正しく実 行されたことを想定すれば、ブランチ条件コードが最終的に判断される前にバイ ブライン実行を暫定的に進めることができる。また、レジスタが変更されるかど うかについても想定を行うことにより、そのあとに続（命令を暫定的に実行させ ることもできる。最後に、ハードウェアを実質的に追加すれば、処理ルーチンの 実行を必要とする例外の発生を最小にすることができるので、プログラム命令ス トリームの処理に割込みをかける（中断させる）例外の発生回数を少な（するこ とができる。
これらの解決方法は、ハードウェアをさらに実質的に複雑化することは明らかで あるが、その解決方法自身にもそれぞれの問題がある。ブランチ条件またはレジ スタ・ファイル・ストア・アクセスのいずれかが最終的に解決する前に命令の実 行を継続させるためには、条件付きブランチのロケーションを含むプログラム命 令ストリーム内の複数の点のいずれか、レジスタ・ファイルの各変更、および例 外が何か発生した場合には、最後のいくつかの命令の実行が完全に終了する以前 の点にマシンの状態を復元可能にする必要がある。その結果、これをサポートす るためのハードウェアが別に必要になり、しかも、どのバイブライン・ステージ のサイクル・タイムも、大幅に増加しないように特別に設計しなければならない 。
ＲＩＳＣアーキテクチャでは、上述した問題の多くを回避するために、マイクロ プロセッサ・アーキテクチャのハードウェアによる実現を大幅に簡略化すること を試みている。極端な場合には、各ＲＩＳＣ命令は、ロード・サイクル、実行サ イクル、およびストア・サイクルを含む３つのバイブライン化プログラム・サイ クルにおいてのみ実行される。公知のＲＩＳＣアーキテクチャでは、ロードとス トア・データをバイパスする手法を用いることによって、３ステージ・バイブラ インでサイクルごとに１つの命令を実行することを可能にしている。
可能な限り、ＲＩＳＣアーキテクチャにおけるハードウェア・サポートは、必要 とする機能を実行するためのソフトウェア・ルーチンに有利になるように最小化 されている。その結果、ＲＩＳＣアーキテクチャは、最適に適合されたバイブラ インによって実行される単純なロード／ストア命令セットを使用することにより 大幅な柔軟性と高速化が得られるという希望を与えている。しかも、実際には、 ＲＩＳＣアーキテクチャは、高性能バイブラインを短くすることと、必要とする すべての機能を実現する命令数を実質的に増加して実行する必要性とをバランス よく調和させると、利点が得られることか判明している。
ＲＩＳＣアーキテクチャの設計は、一般的に、ブランチ、レジスタ参照および例 外の面でｃｒｓｃアーキテクチャに起こっている問題を回避し、あるいは最小化 する。ＲＩＳＣアーキテクチャに関係するバイブラインは短（、スピードの面で 最適化されている。バイブラインを短くすると、バイブライン停止（ｐｉｐｅｌ ｉｎｅ　５ｔａｌｌ）またはクリアが起こったときの結果が最小になり、マシン の状態を以前の実行個所に復元する際の問題が最小になる。
しかし、一般的に認識されている現在のレベル以上にスルーブツト・パフォーマ ンスを大幅に向上させることは、公知のＲＩＳＣアーキテクチャでは容易に達成 することができない。その結果、いわゆるスーパースカラー（ｓｕｐｅｒ−ｓｃ ａｌａｒ）と呼ばれる代替アーキテクチャが種々提案されている。これらのアー キテクチャは、一般的に、複数の命令を同時並行に実行することにより、プロセ ッサのスルーブツトを比例的に増加させることを試みている。残念ながら、この ようなアーキテクチャの場合も、ｃｒｓｃアーキテクチャに起こっている問題と 同一ではないが、類似した条件ブランチ、レジスタ参照、および例外処理の問題 が起こっている。
従来のスーパースカラー型アーキテクチャに特に起こっている問題は、一般的に 、アーキテクチャ自体に複雑性が内在しているため、アーキテクチャの基礎面を 大幅に設計し直さない限り、アーキテクチャの変更ができないことである。同時 並行に実行される複数の命令の実行を処理する場合は、命令ストリームの実行の 正確さを確実に保つためには、アーキテクチャに実質的な制御上の制約がある。
事実、ある種の命令は、プログラム命令ストリームの中で先に置かれてし）る命 令の実行前に、その実行が完了することがある場合力Ｓある。その結果、命令実 行の基礎面を管理する制御ロジックさえも設計し直さなければ、特定の命令の実 行フローに影響を与えるアーキテクチャ上の変更ができない場合がよくある。
１豆立互Ｉ 従って、本発明の一般的目的は、ＲＩＳＣベースの高性能スーパースカラー型プ ロセッサ・アーキテクチャを提供することである。このアーキテクチャによれ＆ ｆ、計算を補強する機能ユニットを追加し、変更することによりアーキテクチャ 機能の強化が容易化されてｌ／Ｘる。
上記目的は１本発明によれば、命令セットを命令ストア（ｓｔｏｒｅ）からフェ ッチするための命令フェッチ・ユニット（ｉｎｓｔｒｕｃｔｉｏｎ　ｆｅｔｃｈ 　ｕｎｉｔ＞と、機能ユニットの並列アレイを通して複数の命令を同時並行に実 行する機能を備えた実行ユニット（ｅｘｅｃｕｔｉｏｎ　ｕｎｉｔ）を含むマイ クロプロセッサ・アーキテクチャを提供することによって達成される。フェッチ ・ユニットは、一般的に、所定数の命令を命令バッファにおいて維持している。
実行ユニットは、命令バッファに接続されて、実行すべき命令を選択するための 命令選択ユニットと、命令で指定された機能オペレーションを実行するための複 数の機能ユニット（ｆｕｎｃｔｉｏｎａｌ　ｕｎｉｔ）を含んでいる。
命令選択ユニットは、命令バッファに結合されて、実行すべき命令が使用可能か どうかを判断するための命令デコーダと関連ロジック、およびそれぞれの実行ス テータス（状況）を判断する機能ユニットの各々に結合されて、機能ユニットを 通した命令の処理の開始をスケジュールするための命令スケジェーラを含んでい ることが好ましい。命令スケジューラは実行のために使用可能であると判断され 、かつ必要とする計算機能をもつ機能ユニットの少なくとも１つが使用可能であ ると命令スケジェーラが判断した命令をスケジュールする。
その結果、本発明の利点は、機能ユニットのいずれか、あるいはすべてによって 実行される機能に所望の変更を行うことについて、実行ユニットを容易に変更で きることである。この中には、前記機能ユニットのうちのあらかじめ定めた１つ によって実行される機能の変更が原因で行われる変更、および追加の機能ユニッ トを設けたことから起こる変更も含まれる。機能ユニットを変更したり、追加し たりする場合、基本的には、変更または追加した各機能ユニットによって実行さ れる命令の違いを考慮に入れて、命令スケジューラをそれに応じて変更すること のみが要求される。
本発明のもう１つの利点は、実行ユニットを通る実行データ経路を複数設けたア ーキテクチャになっており、その場合、各実行データ経路がデータに対して実行 される計算機能のタイプ、つまり、整数型、浮動小数点型、およびプール演算型 に合わせて一般的に最適化されていることである。
本発明のさらにもう１つの利点は、各データ経路に、およびデータ経路間に設け られている機能ユニットの個数、タイプ右よび計算に関する具体的特性が相互に 独立していることである０機能を変更したり、データ経路内の機能ユニットの個 数を増加しても、他のデータ機能ユニットにアーキテクチャ上の影響を与えるこ とはない。
さらに、本発明の別の利点は、命令スケジューラが統合化されたユニットである ので、実行ユニットに実装されているデータ経路の個数および所与の命令の実行 に最も適合したデータ経路に実装されている機能の数または種類に関係な（、機 能ユニットのすべてに対して命令をスケジュールすることである。
の　な舌日 本発明の上記および他の利点と特徴は、添付図面を参照して下達する本発明の詳 細な説明から容易に理解されるはずであろう。りお、添付図面において、同種部 分には同一の参照符号を付して示しである。
第１図は、本発明を実施する好適実施例のマイクロプロセッサ・アーキテクチャ を示す簡略ブロック図である。
第２図は、本発明に従って構築された命令フェッチ・ユニットを示す詳細ブロッ ク図である。
第３図は、本発明に従って構築されたプログラム・カウンタ・ロジック・ユニッ トを示すブロック図である。
第４図は、プログラム・カウンタ・データと制置経路ロジックを示す別の詳細ブ ロック図である。
第５図は１本発明の命令実行ユニットを示す簡略ブロック図である。
第６ａ図は、本発明の好適実施例において使用されているレジスタ・ファイル・ アーキテクチャを示す簡略ブロック図である。
第６ｂ図は、本発明の好適実施例において使用されている一部バッファ・レジス タ・ファイルの記憶レジスタ形式を図形で示す図である。
第６ｃ図は、本発明の命令ＦＩＦＯユニットの最後の２ステージに存在している ときの１次および２次命令セットを図形で示す図である。
第７ａ図ないし第７Ｃ図は１本発明の好適実施例に従って設けられた１次整数レ ジスタ・セットの再構成可能ステート（状態）を図形で示す図である。
第８図は、本発明の好適実施例に従って設けられた再構成可能浮動小数点および ２次整数レジスタ・セットを図形で示す図である。
第９図は、本発明の好適実施例において設けられた３次プール・レジスタ・セッ トを図形で示す図である。
第１０図は、本発明の好適実施例に従って構成された命令実行ユニットの１次整 数処理データ経路部分を示す詳細ブロック図である。
第１１図は、本発明の好適実施例に従って構成された命令実行ユニットの１次浮 動小数点データ経路部分を示す詳細ブロック図である。
第１２図は、本発明の好適実施例に従って構成された命令実行ユニットのプール 演算データ経路部分を示す詳細ブロックズである。
第１３図は、本発明の好適実施例に従って構成されたロード／ストア・ユニット を示す詳細ブロック図である。
第１４図は、本発明に従って複数の命令を実行する際の、本発明の好適実施例の 好ましいオペレーション・シーケンスを示すタイミング図である。
第１５図は、本発明の好適実施例に従って構成された仮想メモリ制御ユニットを 示す簡略ブロック図であ第１６図は、本発明の好適実施例で使用される仮想メモ リ制御アルゴリズムを図形で示す図である。
第１７図は、本発明の好適実施例で使用されるキャッシュ制御ユニットを示す簡 略ブロック図である。
１且立１亙皇且ｊ １、　マイクロプロセッサ・アーキテクチャの概要、、、、、、、、、、、、、 、、、、、、、１７Ｈ，命令フェッチ・ユニット、、、、、、、、、２２Ａ）　 ＩＦＵデータ経路、、、、、、、、、、、、２２Ｂ）　ＩＦＵ制御経路、、、、 、、、、、、、、、２９ｃ）　ｒＦＵ／ＩＥＵ制御インク７ｚ−スツク、、、、 ４２０）　ＰＣロジック・ユニットの詳細、、、、、、４５１１　ＰＦおよびＥ ｘＰＣ制＠／制御／データットの詳細、、、、、、、、、、、、、５ｉ２）　Ｐ Ｃ制御アルゴリズムの詳細、、、、５ｉＥ）割込みおよび例外の処理、、、、、 、、、７７１）概要、、１．、、、、、、、、、、　７７２）　非同期割込み、 、、、、、、、、、７９３）　同期例外、、、、、、、、、、、、、８１４）ハ ンドラ・ディスバッチと ６）トラップ一覧表、、、、、、、、、９３ＩＩ１．命令実行ユニット、、、、 、、、、、、、、９５Ａ）　ＩＥＵデータ経路の詳細、　、　、　、　、　、　 、　、　、　１０３１）　レジスタ・ファイルの詳細、　、　、　、　１０３２ ）整数データ経路の詳細、　、　、　、　、　、　１１５３）浮動小数点データ 経路の詳細、　、　、　１２１４）　プール・レジスタ・データ 経路の詳細、　、　、　、　、　、　、　、　、　、　１２４Ｂ）　ロード／ス トア制御ユニット、　、　、　、　、　、　１３１Ｃ）　ＩＥＵ制御経路の詳細 、　、　、　、　、　、　、　、　、　、　１３５１）　Ｅデコード・ユニット の詳細、　、　、　１３６２）　キャリー・チェッカ・ユニットの詳細、　、　 、　、　、　、　、　、　、　、　、　、　、　１４０３）　データ依存関係チ ェッカ・ユニットの詳細、　、　、　、　、　、　、　、　＋　、　、　、　１ ４２４）　レジスフ改名ユニットの詳細、　、　、　１４３５）命令発行ユニッ トの詳細、　、　、　、　、　１４５６）　完了制御ユニットの詳細、　、　、 　、　、　１４９７）退避制御ユニットの詳細、　、　、　、　、　１５０８） 制御フロー制御ユニットの詳細、　、　１５０９）　バイパス制御ユニットの詳 細、　、　、　１５２ＩＶ、仮想メモリ制御ユニット、　、　、　、　、　、　 、　、　、　１５３■、　キャッシュ制御ユニット、　、　、　、　、　、　、 　、　、　１５６ｖｒ、要約と結論、　、　、　、　、　、　、　、　、　、　 、　、　、　、　、　１５９■、マイクロプロセッサ・アーキテクチャの第１図 は、本発明のアーキテクチャ１００の概要を示すものである。命令フェッチ・ユ ニット（ＩＦ［Ｊ）　１（１２と命令実行ユニット（ＩＥＵ）　１０４は、アー キテクチャ１（１０の中心となる機能要素である。仮想メモリ・ユニット（ＶＭ Ｕ）　１０ｇ　、キャッシュ制御ユニット（ＣＵＵ）　１０６　、およびメモリ 制御ユニット（ＭＣＵ）　１１０は、ＩＦＵ　１０２とＩＥＵ　１０４の機能を 直接にサポートするためのものである。また、メモリ・アレイ・ユニット（ＭＡ Ｄ）　１１２は基本的要素として、アーキテクチャ１００を動作させるためのも のである。もっとも、ＭＡＤ　１１２はアーキテクチャ１００の１つの一体的な コンポーネントとして直接的に存在しない。つまり、本発明の好適実施例では、 ＩＦＵ　１０２、　ＩＥＵ　１．０４、ＶＭＵ　１０ｇ、ＣＣＵ　１０６、およ びＭＣＵ　１１０は従来の０．８ミクロン設計ルールの低電力ＣＭＯＳプロセス を利用してシングル・シリコン・チップ上に実装され、約１，２００．０００個 のトランジスタから構成されている。アーキテクチャ１００の標準プロセッサま たはシステムのクロック速度は４０　ＭＨｚである。しかし、本発明の好適実施 例によれば、プロセッサの内部クロック速度は１６０　ＭＨｚである。
ＩＦＩＪ　１０２の基本的役割は命令をフェッチし、ＩＥＵ１０４による実行が 保留されている間命令をバッファに置いておき、一般的には、次の命令をフェッ チするとき使用される次の仮想アドレスを計算することである。
本発明の好適実施例では、各命令は長さが３２ビツトに固定されている。命令セ ット、つまり、４個の命令からなる「パケットＪ　（ｂｕｃｋｅｔ）は、ｃｃｕ 　ｉｏｅ内の命令用キャッシュ１３２から１２８ビット幅の命令バス１１４を経 由してＩＦＵ　１０２によって同時にフェッチされる。命令セットの転送は、制 御ライン１１６経由で送られてきた制御信号によって調整されて、ＩＦＵ　１０ ２とＣＣＵ　１０６間で行われる。フェッチされる命令セットの仮想アドレスは 、ＩＦＵ仲裁、制御およびアドレスを兼ねたバス１１８経由テＩＦＵ　１０２　 カら出力され、さらにＩＥＩＪ　１０４とＶＭＵ　１０８間を結合する仲裁、制 御およびアドレス共用バス１２０上に送出される。ＶＭＵ　１０１へのアクセス の仲裁（ａｒｂｉｔｒａｔｉｏｎ）は、ＩＦｔＪ　１０２とＩＥＵ　１０４の両 方がＶＭＵ　１０８を共通の共用資源として利用することから行われる。本発明 の好適実施例では、仮想アドレスの物理ページ内のアドレスを定義する下位ビッ トは、ＩＦＵ１０２から制御ライン１１６を経由して直接にキャッシュ制御ユニ ット１０６へ転送される。　ＩＦＵ　１０２から与えられる仮想アドレスの仮想 上位ビットはバス１１８．１２０のアドレス部分によってＶＭＵ　ｉｏｇへ送ら れ、そこで対応する物理ページ・アドレスに変換される。ＩＦＵ　１０２では、 この物理ページ・アドレスは、変換要求がＶＭ［Ｊ１０８に出されたあと内部プ ロセッサ・クロック・サイクルの１７２の間に、ＶＭＵ　１０８からアドレス制 御ライン１２２経由で直接にキャッシニ制御ユニット１０６へ転送される。
ＩＦＵ　１０２によってフェッチされた命令ストリームの方は命令ストリーム・ バス１２４経由でＩＥＵ　１０４に渡される。制御信号は、制御ライン１２６を 介してＩＦＵ　１０２とＩＥＵ　ＬＯ４間でやりとりされる。さらに、ある種の 命令フェッチ・アドレス、例えば、ＩＥＵ　１０４内に存在するレジスタ・ファ イルへのアクセスを必要とするアドレスは、制御ライン１２６内のターゲット・ アドレス・リターン・バスを経由してＩＦＵへ送り返される。
ＩＥＵ　１０４は、ＣＣＵ　１０Ｂ内に設けられたデータ用キャッシュ１３４と の間で８０ビット幅双方向データ・バス１３０を通してデータをストアし、デー タを取り出す。ＩＥＵがデータ・アクセスするときの物理アドレス全体は制御バ ス１２８のアドレス部分によってＣＣＵ　１０６へ渡される。また、制御バス１ ２８を通して、データ転送を管理するための制御信号をＩＥＵ　１０４とＣＣＵ 　１０６と　・の間でやりとりすることもできる。ＩＥＵ　１０４は、仮想デー タ・アドレスをＣＣＵ　１０６へ渡すのに適した物理データ・アドレスに変更す るための資源としてＶＭＵ１０８を使用する。データ・アドレスの仮想化部分は 、仲裁、制御およびアドレス・バス１２０を経由してＶＭＬ１１０８へ渡される 。ｒＦＵ　１０２に対するオペレーションと異なり、ＶＭＵ　１０ｇは対応する 物理アドレスをバス１２０経由でｒＥＵ　１０４へ返却する。アーキテクチャ１ ００の好適実施例では、ＩＥＵ　１０４は物理アドレスを使用して、ロード／ス トア・オペレーションが正しいプログラム・ストリーム順序で行われていること を確がめでいる。
ｃｃｕ　ｉｏｅは、物理アドレスで定義したデータ要求を命令用キャッシュ１３ ２とデータ用キャッシュ１３４のどちらか該当する方から満足できるがどうかを 判断する従来のハイレベル機能を備えている。アクセス要求が命令用キャッシュ １３２またはデータ用キャッシュ１３４ヘアクセスすることで正しく満足できる 場合は、ＣＣＵ１０６はデータ・バス１１４．１２８を経由するデータ転送を調 整して、その転送を行う。
データ・アクセス要求が命令用キャッシェ１３２またはデータ用キャッシュ１３ ４から満足できない場合は、ＣＣＵ　１０６は対応する物理アドレスをＭＣＵ　 １１０へ渡し、ＭＡＵ　１１２が要求しているのは読取りアクセスであるか書込 みアクセスであるかを判別し、各要求ごとにｃｃＵ１０６のソースまたは宛先キ ャッシュ１３２．１３４を識別するのに十分な制御情報および要求オペレーショ ンをＩＦＵ　１０２またはＩＥＵ　１０４がら出された最終的データ要求と関係 づけるための追加識別情報も一緒に渡される。
ＭＣＬＩ　１１０は、好ましくは、ボート・スイッチ・ユニット１４２を備えて おり、このユニットは単方向データ・バス１３６によってＣＣＵ　１０６の命令 用キャッシュ１３２に接続され、双方向データ・バス１３８によってデータ用キ ャッシュ１３４に接続されている。ボート・スイッチ１４２は基本的には、大き なマルチプレクサであり、制御バス１４０から得た物理アドレスを複数のボート Ｐ。Ｐ、　１４６゜−０のいずれかへ送ることを可能にし、また、ボートからデ ータ・バス１３６．１３８へのデータの双方向転送を可能にする。ＭＣＵ　１１ ０によって処理される各メモリ・アクセス要求は、ＭＡＵ　１１２をアクセスす るとき要求されるメイン・システム・メモリ・バス１６２へのアクセスを仲裁す る目的でボート１４６゜−０の１つと関連づけられる。データ転送の接続が確立 されると、ＭＣＵは制御情報を制御バス１４０経由でＣＣＵ　１０６に渡して、 ボート１４１およびボート１４６゜−１のうち対応する１つを経由して命令用キ ャッシュ１３２またはデータ用キャッシュ１３４とＭＡＵ　１１２との間でデー タを転送することを開始する。アーキテクチャ１００の好適実施例では、ＭＣＵ 　１１０は、実際には、ＣＣＬＩ　１０６とＭＡＵ　１１２間を転送する途中に あるデータをストアまたはラッチしない。このようにしたのは、転送の待ち時間 を最小にし、ＭＣＵ　１．１０に１つだけ存在するデータを追跡または管理しな いですむようにするためである。
■工、Ａフェッチ・ユニット 命令フェッチ・ユニット１０２の主要エレメントを第２図に示す。これらのエレ メントのオペレーションおよび相互関係を理解しやすくするために、以下では、 これらのエレメントがＩＦＵデータ経路と制御経路に関与する場合を考慮して説 明する。
Ａ）ＩＦＵ７”ニヱ旦１ １ＦＵデータ経路は、命令セットを受け取ってプリフェッチ・バッファ２６０に 一時的にストアしておく命令バス１１４から始まる。プリフェッチ・バッファ２ ６０からの命令セットは■デコード・ユニット２６２を通ってＩＦＩＦＯユニッ ト２６４へ渡される。命令ＰＩＦ０２６４の最後の２ステージにストアされた命 令セットは、データ・バス２７８．２８０を通してＩＥＵ　１０４に連続的に取 り出して利用することができる。
プリフェッチ・バッファ・ユニット２６０は、一度に１つの命令セットを命令バ ス１１４から受け取る。完全な１２８ビット幅命令セットは、一般に、プリフェ ッチ・バッファ２６０のメイン・バッファ（ＭＢＵＦ）　１８８部分の４つの１ ２８ビット幅プリフェッチ・バッファ・ロケーションの１つに並列に書き込まれ る。追加の命令セットは最高４つまで同じように、２つの１２８ビット幅ターゲ ット・バッファ（ＴＢＵＦ）　１９０のプリフェッチ・バッファ・ロケーション にまたは２つの１２８ビット幅プロシージャ・バッファ（ＥＢＵＦ）　１９２の ブリフエツチ・バッファ・ロケーションに書き込むことが可能である。好適アー キテクチャ１００では、ＭＢＵＦ　１８ｇ、ＴＢＵＦ　１９０またはＥＢＵＦ１ ９２内のブリフェッチ・バッファ・ロケーションのいずれかに置かれている命令 セットは、ブリフェッチ・バッファ出力バス１９６へ転送することが可能である 。さらに、直接フォールスルー（ｆａｌｌ　ｔｈｒｏｕｇｈ）命令セット・バス １９４は、命令バス１１４をブリフェッチ・バッファ出力バス１９６と直接に接 続することによって、ＭＢＵＦ　ＩＬ８、ＴＢＵＦ　１９０およびＥＢＵＦ　１ ９２をバイパスするためのものである。
好適アーキテクチャ１００では、ＭＢＵＦ　１１ｇは名目的またはメイン命令ス トリーム中の命令セットをバッファするために利用される。　ＴＢＵＦ　１９０ は、試行的なターゲット・ブランチ命令ストリームからプリフェッチした命令セ ットをバッファするために利用される。その結果、ブリフェッチ・バッファ・ユ ニット２６０を通して、条件付きブランチ命令のあとに置かれている可能性のあ る両方の命令ストリームをブリフェッチすることができる。この機能により、Ｍ ＡＤ　１１２の待ち時間は長くなるとしても、少な（ともＣＣＵ　１１２への以 後のアクセス待ち時間がなくなるので、条件付きブランチ命令の解決時にどの命 令ストリームが最終的に選択されるかに関係なく１条件付きブランチ命令のあと に置かれた正しい次の命令セットを得て、実行することができる。本発明の好適 アーキテクチャ１００では、ＭＢＵＦ　１８ｇとＴＢＵＦ　１９０があるために 、命令フェッチ・ユニット１０２は、現れる可能性のあ委両方の命令ストリーム をブリフェッチすることができ、命令実行ユニット１０４に関連して以下に説明 するように、正しいと想定された命令ストリームを引き続き実行することができ る。条件付きブランチ命令が解決されたとき、正しい命令ストリームがブリフェ ッチされて、ＭＢＵＦ　１８ｇに入れられた場合は、ＴＢＵＦ　１９０に残って いる命令セットは無効にされるだけである。他方、正しい命令ストリームの命令 セットがＴＢＵＦ　１９０に存在する場合は、命令プリフェッチ・バッファ・ユ ニット２６０ヲ通して、これらの命令セットがＴＢＵＦ　１９０から直接に、並 行にＭＢＵＦ　１８ｇ内のそれぞれのバッファ・ロケーションヘ転送される。そ れ以前にＭＢＵＦ　１８ｇにストアされた命令セットは、ＴＢＵＦ１９０から転 送された命令セットを重ね書きすることによって、事実上無効にされる。
ＭＢＵＦロケーションへ転送するＴＢＵＦ命令セットがなければ、そのロケーシ ョンには無効の印が付けられるだけである。
同様に、ＥＢＵＦ　１９２は、ブリフェッチ・バッファ２６０を経由する別の代 替プリフェッチ経路となるものである。　ＥＢＵＦ　１９２は、好ましくは、Ｍ ＢｔｌＦ　１８８命令ストリームに現れた単一の命令、つまり、「プロシージャ 」命令で指定されたオペレーションを実現するために使用される代替命令ストリ ームをブリフェッチする際に利用される。このようにすると、複雑な命令や拡張 された命令はソフトウェア・ルーチンまたはプロシージャを通して実現すること ができ、すでにブリフェッチされてＭＢＵＦ　１８ｇに入れられた命令ストリー ムを乱すことなくブリフェッチ・バッファ・ユニット２６０を通して処理するこ とができる。一般的には、本発明によれば、最初にＴＢＵＦ１９０に現れたプロ シージャ命令を処理することができるが、プロシージャ命令ストリームのブリフ ェッチは保留され、以前に現れた保留中の条件付きブランチ命令ストリームがす べて解決される。これにより、プロシージャ命令ストリームに現れた条件付きブ ランチ命令は、ＴＢＵＦ　１９０の使用を通して矛盾なく処理されることになる 。従って、プロシージャ・ストリームでブランチが行われる場合は、ターゲット 命令セットはすでにブリフェッチされてＴＢＵＦ　１９ｏに入れられているので 、ＥＢＵＦ　１９２へ並列に転送することかで最後に、ＭＢＵＦ　１８８．ＴＢ ＵＦ　１９０およびＥＢ［ＪＦ　１９２の各々はブリフェッチ・バッファ出力バ ス１９６に接続され、ブリフェッチ・ユニットによってストアされた命令セット を出力バス１９６上に送出するようになっている。さらに、バス１９４を通過す るフローは、命令セットを命令バス１１４から直接に出力バス１９Ｂへ転送する ためのものである。
好適アーキテクチャ１００では、ＭＢＵＦ　１８ｇ、ＴＢＵＦ　１９０、ＥＢＵ Ｆ　１９２内のブリフェッチ・バッファは直接的にはＦＩＦＯ構造を構成してい ない。その代わりに、どのバッファ・ロケーションも出力バス１９６に接続され ているので、命令用キャッシュ１３２から取りａされた命令セットのプリフェッ チ順序に大幅な自由度をもたせることができる。つまり、命令フェッチ・ユニッ ト１０２は命令ストリームに一定順序で並んだ命令類に命令セットを判断して、 要求するのが一般的になっている。しかし、命令セットがＩＦＬＩ　１０２へ返 されるときの順序は、要求したある命令セットが使用可能で、ＣＣＵ　１０６だ けからアクセス可能であり、他の命令セットはＭＡＤ　１０２のアクセスを必要 とするような場合に合わせて、順序外に現れることも可能である。
命令セットは一定順序でブリフェッチ・バッファ・ユニット２６０へ返されない 場合があっても、ａカバス１９６上に出力される命令セットの列は、一般的に、 ＩＦＵ　１０２から出された命令セット要求の順序に従っていなければならない 。順序内（ｉｎ−ｏｒｄｅｒ）の命令ストリーム列は、例えば、ターゲット・ブ ランチ・ストリームの試行的実行に影響されるためである。
ニブコード・ユニット２６２は、ｒＦＩＦｏユニット２６４のスペースが許すか ぎり、ブリフェッチ・バッファ圧個の命令からなる各セットはＩデコード・ユニ ット２６２によって並列にデコードされる。関係の制御フロー情報がＩＦｔｌ　 １０２の制御経路部分のためにライン３１８から抜き出されている間は、命令セ ットの内容はＩデコード・ユニット２６２によって変更されない。
■デコード・ユニット１６２からの命令セットはＩＦＩＦＯユニット２６４の１ ２８ビット幅入カバス１９８上に送出される。内部的には、ＩＦＩＦＯユニット ２６４はマスタ／スレーブ・レジスタ２００，２０４．２０８．２１２．２１６ ．２２０．２２４の列から構成されている。各レジスタはその後続レジスタに接 続され、マスク・レジスタ２００゜２０８．２１６の内容がＦＩＦＯオペレーシ ョンの内部プロセッサ・サイクルの前半時にスレーブ・レジスタ２０４゜２１２ ．２２０へ転送され、そのあとオペレーションの後半サイクル時に次の後続マス ク・レジスタ２０８．２１６゜２２４へ転送されるようになっている。入力バス ｌ’ｌはマスク・レジスタ２００，２０８．２１６．２２４の各々の入力に接続 され、ＦＩＦＯオペレーションの後半サイクル時に命令セットが１デコード・ユ ニット２６２からマスク・レジスタに直接にロードされるようになっている。し かし、マスク・レジスタを入力バス１９８からロードすることは、ＩＦＩＦＯユ ニット２６４内でデータをＦＩＦＯシフトすることと同時に行う必要はない。そ の結果、命令ＦＩＦＯユニット２６４内にストアされた命令セットの現在の深さ に関係なく、さらに、ｒＦＩＦＯユニット２６４内でデータをＦＩＦＯシフトす ることから独立して、入力バス１９８から連続的にＩＦＩＦＯユニット２６４に 入れていくことができる。
マスタ／スレーブ・レジスタ２００．２０４．２０８．２１２．２１６．２２０ ．２２４の各々は、１２８ビット幅命令セットの全ビットを並列にストアできる ほかに、制御情報のいくつかのビットをそれぞれの制御レジスタ２０２．２０６ ．２１０．２１４．２１８．２２２．２２６にストアすることもできる。好まし くは、制御ビットのセットは１例外不一致（ｅｘｃｅｐｔｉｏｎ　ｍ１ｓｓ）と 例外修正（ｅｘｃｅｐｔｉｏｎ　ｍｏｄｉｆｙ）（ＶＭＵ）　、メモリなしくＭ ＣＵ）、　ブランチ・バイアス、ストリーム、およびオフセット（ＩＦＬＩ）か らなっている。この制御情報は、ＩＦＩＦＯマスタ・レジスタに入力バス１９８ から新しい命令セットをロードするのと同時に、ＩＦＵ　ｔｏｚの制御経路部分 から発生する。そのあと、制御レジスタ情報は命令セットと並行してＩＦＩＦＯ ユニット２６３内で並列にシフトされる。
最後に、好適アーキテクチャ１００では、ＩＦＩＦＯユニット２６４からの命令 セットの出力は最後の２マスク・レジスタ２１６，２２４から同時に得られて、 ＩＪｕｃｋｅｔ−０とＩ−Ｂｕｃｋｅｔ−１命令セット出力バス２７８．２８０ 上に送出される。さらに、対応する制御レジスタ情報がＩＢＡＳＶＯトＩＢＡＳ Ｖ１制御フィールド・バス２８２．２８４上に送出される。これらの出力バス２ ７８．２８２．２８０．２８４はすべてＩＥＵ　１０４へ通じる命令ストリーム ・バス１２４となるものである。
Ｂ）　■１Ｊ」【１通 ＩＦＵ　１０２制御経路は、ブリフェッチ・バッファ・ユニット２６０、　ニブ コード・ユニット２６２およびＩＦＩＦＯユニット２６４のオペレーションを直 接にサポートする。ブリフェッチ制御ロジック・ユニット２６６は主にブリフェ ッチ・バッファ・ユニット２６０のオペレーションを管理する。ブリフェッチ制 御ロジック・ユニット２６６とＩＦＵ　１０２は一般的には、クロック・ライン ２９０からシステム・クロック信号を受信して、ＩＦＵのオペレーションとｒＥ Ｕ　１０４、ＣＣＬＩ　１０６およびＶＭＩＪ　１０８のオペレーションとの同 期をとるようにしている。命令セットを選択して、ＭＢＵＦ　１８１１、ＴＢＵ Ｆ　１９０およびＥＢＵＦ　１９２に書き込むための制御信号は制御ライン３０ ４上に送出される。
多数の制御信号は、制御ライン３１６上に送出されて、ブリフェッチ制御ロジッ ク・ユニット２６６へ送られる。具体的には、フェッチ要求制御信号はブリフェ ッチ・オペレーションを開始するために送出される。制御ライン３１６上に送出 される他の制御信号は要求したブリフェッチ・オペレーションが目標とする宛先 がＭＢＵＦ　１８８であるか、ＴＢＵＦ　１９０であるか、ＥＢＵＦ　１９２で あるかを指定している。ブリフェッチ要求を受けて、プリフェッチ制御ロジック ・ユニット２６６は１０値を生成し、プリフェッチ要求をＣＣ：Ｕ　１０６に通 知できるかどうかを判断する。ＩＤ値の生成は、循環４ビツト・カウンタを使用 して行われる。
４ビツト・カウンタの使用は、次の３つの点で重要である。第１は、最大９個ま での命令セットをブリフェッチ・バッファ・ユニット２６０で一度にアクティブ にできることである。すなわち、ＭＢＵＦ　１８８での４命令セツト、ＴＢＵＦ 　１９０での２命令セツト、ＥＢＵＦ　ｌ’１２での命令セット、およびフロー ・スルー・バス１９４経由で直接に１デコード・ユニット２６２に渡される１命 令セツトである。第２は、命令セットが各々４バイトの４個の命令からなること である。その結果、フェッチする命令を選択するどのアドレスも、その最下位４ ビツトは余分になっている。最後は、ブリフェッチ要求アドレスの最下位４ビツ トとして挿入することで、プリフェッチ要求ＩＤをプリフェッチ要求と容易に関 連づけることができることである。これにより、ＣＣＵ１０６とのインタフェー スとなるために必要な総アドレス数が減少することになる。
ＩＦＵ　１０２から出されたプリフェッチ要求の順序に対して順序外で命令セッ トがＣＣＵ　１０６から返却されるようにするために、アーキテクチャ１００で は、ＣＧＩＪ　１０６からの命令セットの返却と一緒にＩＤ要求値が返されるよ うになっている。しかし、順序外の命令セット返却機能によると、１６個の固有 ＩＤが使いつくされるおそれがある。条件付き命令の組合せが順序外で実行され ると、要求されたが、まだ返却されていない追加のプリフェッチと命令セットが あるので、ＩＤ値を再使用することが可能になる。従って、４ビツト・カウンタ は保持しておくのが好ましく、それ以降の命令セットのプリフェッチ要求が出さ れないことになり、その場合には、次のＩＤ値は、未処理のまま残っているフェ ッチ要求やそのときブリフェッチ・バッファ２６０に保留されている別の命令セ ットに関連づけられたものとなる。
プリフェッチ制御ロジック・ユニット２６６はプリフェッチ状況配列（アレイ） ２６８を直接に管理し、この配列はＭＢＵＦ１８８、ＴＢＵＦ　１９０およびＥ ＢＵＦ　１９２内の各命令セット・ブリフェッチ・バッファ・ロケーションに論 理的に対応する状況記憶ロケーションからなっている。ブリフェッチ制御ロジッ ク・ユニット２６６は、選択およびデータ・ライン３０６を通して、データをス キャンし、読み取って、状況レジスタ配列２６８に書き込むことができる。配列 ２６８内では、メイン・バッファ・レジスタ３０８は、４個の４ビツトＩＤ値（ ＭＢ　ＩＤ）　、４個の１ビツト予約フラグ（ＭＢ　ＲＥＳ）および４個の１ビ ツト有効フラグ（ＭＢ　ＶＡＬ）をストアしておくためのものであり、これらの 各々は論理ビット位置別にＭＢＵＦ　１８０内のそれぞれの命令セット記憶ロケ ーションに対応づけられている。同様に、ターゲット・バッファ・レジスタ３１ ０と拡張バッファ・レジスタ３１２は、それぞれ２個の４ビツトＩＤ値（ＴＢ　 ＩＤ、　ＥＢ　ＩＤ）、２個の１ビツト予約フラグ（ＴＢ　ＲＥＳ、　ＥＢ　Ｒ ＥＳ）および２個の１ビツト有効フラグ（ＴＢ　ＶＡＬ、ＥＢ　ＶＡＬ）をスト アしておくためのものである。最後に、フロー・スルー状況レジスタ３１４は１ 個の４ビツトＩＤ値（ＦＴ　ＴＤ）　、１個の予約フラグ・ビット（ＦＴ　ＲＥ Ｓ）および１個の有効フラグ・ビット（ＦＴ　ＶＡＬ）をストアしてお（ための ものである。
状況レジスタ配列２６８が最初にスキャンされ、該当するときは、プリフェッチ 要求がＣＣＵ　２６６に出されるたびにブリフェッチ制御ロジック・ユニット２ ６６によって更新され、そのあとは、命令セットが返されるたびにスキャンされ 、更新される。具体的に説明すると、制御ライン３１６からプリフェッチ要求信 号を受け取ると、ブリフェッチ制御ロジック・ユニット２１６は現在の循環カウ ンタ生成ＩＤ値をインクリメントし、状況レジスタ配列２６８をスキャンして、 使用可能なＩＤ値があるかどうか、ブリフェッチ要求信号で指定されたタイプの ブリフェッチ・バッファ・ロケーションが使用可能であるかどうかを判断し、Ｃ ＣＩＪ　ＩＢＵＳＹ制御ライン３００の状態を調べてＣＣＵ　１０６がプリフェ ッチ要求を受け付けることができるかどうかを判断し、受付は可能ならば、制御 ライン２９８上のＣＣＵ　ＩＲＥＡＤ制御信号を肯定し、インクリメントされた ＩＤ値をＣＣＵ　１０６と結ばれたｃｃｕ　ｒｏ出力バス２９４上に送出する。
プリフェッチ記憶ロケーションは、対応する予約状況フラグと有効状況フラグが 共に偽である場合に使用が可能である。
ブリフェッチＩＤは、要求がＣＣＵ　１０６に出されるのと並行して、ＭＢＵＦ 　１８８、ＴＢＵＦ　１９０、またはＥＢＵＦ　１９２内の目標とする記憶ロケ ーションに対応する、状況レジスタ配列２６８内のＩＯ記憶ロケーションに書き 込まれる。さらに、対応する予約状況フラグが真にセットされる。
（：ＣＵ　１．０６が以前に要求された命令セットをｒＦｔＪ　１０２へ返却で きるときは、ＣＣＵ　ＩＲＥＡＤＹ信号が制御ライン３０２上で肯定され、対応 する命令セットＩＤがＣＣＵ　ＩＤ制御ライン２９６上に送出される。ブリフェ ッチ制御ロジック・ユニット２６６は状況レジスタ配列２６８内のＩＤ値と予約 フラグをスキャンして、ブリフェッチ・バッファ・ユニット２６０内の命令セッ トの目標とする宛先を判別する。一致するものは１つだけが可能である。
判別されると、命令セットはバス１１４を経由してブリフェッチ・バッファ・ユ ニット２６０内の該当ロケーションに書き込まれ、フロー・スルー要求と判別さ れたときは、直接にニブコード・ユニット２６２に渡される。どちらの場合も、 対応する状況レジスタ配列に入っている有効状況フラグは真にセットされる。
ＰＣロジック・ユニット２７０ば、以下で詳しく説明するように、ＩＦＵ　１０ ２全体を調べて、　ＭＢＵＦ　１８ｇ、ＴＢＵＦ１９０およびＥＢＵＦ　１９２ 命令ストリームの仮想アドレスを探し出す。この機能を実行する際、ＰＣロジッ ク・ブロック２７０はニブコード・ユニット２６２を制御すると同時に、そこか ら動作する。具体的には、■デコード・ユニット２６２によってデコードされ、 プログラムの命令ストリームのフローの変化と係わりがある可能性のある命令部 分はバス３１８を経由して制御フロー検ａユニット２７４へ送られると共に、直 接にＰＣロジック・ブロック２７０へ送られる。制御フロー検出ユニット２７４ は、条件付きブランチ命令と無条件ブランチ命令、コール型命令、ソフトウェア ・トラップ・プロシージャ命令および種々のリターン命令を含む制御フロー命令 を構成する各命令を、デコードされた命令セットの中から判別する。制御フロー 検出ユニット２７４は制御信号をライン３２２を経由してＰＣロジック・ユニッ ト２７０へ送る。この制御信号は、ニブコード・ユニット２６２に存在する命令 セット内の制御フロー命令のロケーションと種類を示している。これを受けて、 ＰＣロジック・ユニット２７０は、一般的には、命令に入れられて、ライン３１ ８経由でＰＣロジック・ユニットへ転送されたデータから制御フロー命令のター ゲット・アドレスを判断する。例えば、条件付きブランチ命令に対して先に実行 するためにブランチ・ロジック・バイアスが選択された場合は、ＰＣロジック・ ユニット２７０は条件付きブランチ命令ターゲット・アドレスから命令セットを ブリフェッチすることを指示し、別々に追跡することを開始する。従って、制御 ライン３１６上のブリフェッチ要求を次に肯定すると、ＰＣロジック・ユニット ２７０はさらにライン３１６を経由する制御信号を肯定し、先行するプリフェッ チ命令セットがＭＢＵＦ１８８またはＥＢＵＦ　１９２へ送られたものと想定す ると、ブリフェッチの宛先をＴＢＵＦ　１９０として選択する。プリフェッチ要 求をＣＣＵ　１０Ｇへ渡すことができるとプリフェッチ制御ロジック・ユニット ２６６が判断すると、−ブリフェッチ制御ロジック・ユニット２６６は、この場 合もライン３１６を経由してイネーブル（許可）信号をＰＣロジック・ユニット ２７０へ送って、ターゲット・アドレスのページ・オフセット部分　（ＣＣＵ　 ＰＡＤＤＲ［１３：４］）をアドレス・ライン３２４を経由して直接にＣＣＵ　 １０６へ渡すことを可能にする。これと同時に、ＰＣロジック・ユニット２７０ は、新しい仮想ページから物理ページへの変換が必要な場合には、さらに、ＶＭ Ｕ要求信号を制御ライン３２８を経由して、ターゲット・ア）’　ｌｚス（７） 仮想化部分（ＶＭＵ　ＶＡＤＤＲ［１３：１４１）をアドレス・ライン３２６を 経由してＶＭＵ　１０ｇへ渡して、物理アドレスに変換する。ページ変換が必要 でない場合は、ＶＭＵ　１０ｇによるオペレーションは必要でない。その代わり に、以前の変換結果がバス１２２に接続された出力ラッチに保存されているので 、ＣＣＵ　１０６によって即時に使用される。
ＰＣロジック・ユニット２７０が要求した仮想から物理への変換時にＶＭＵ　１ ０８にオペレージ３ン・エラーが起こると、ＶＭＵ例外およびＶＭＵ不一致制御 （ｍｉｓｓ　ｃｏｎｔｒｏｌ）ライン３３２．３３４を通して報告される。
ＶＭＵ不一致制御ライン３３４は変換索引緩衝機構（ｔｒａｎｓｌａｔｉｏｎ　 １ｏｏｋａｓｉｄｅ　ｂｕｆｆｅｒ：　ＴＬＢ）の不一致を報告する。ＶＭＵ例 外ライン３３２上のＶＭＵ例外制御信号は、他の例外が起こると発生する。いず れの場合も、ＰＣロジック・ユニットは、命令ストリーム中の現在の実行個所を ストアしておき、そのあと無条件ブランチが行われたのと同じように、それを受 けて、エラー条件を診断し処理するための専用例外処理ルーチン命令ストリーム をブリフェッチすることによって、エラー条件を処理する。ＶＭＵ例外および不 一致制御信号は、発生した例外の種類を示しているので、ＰＣロジック・ユニッ ト２７０は対応する例外処理ルーチンのブリフェッチ・アドレスを判別すること ができる。
ＩＦＩＦＯ制御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４を直接に サポートするためのものである。具体的には、ＰＣロジック・ユニット２７０は 制御ライン３３６を経由して制御信号を出力し、命令セットがニブコード・ユニ ット２６２から入力バス１９ｇ経由で使用可能であることをＩＦＩＦＯ制御ロジ ック・ユニット２７２に通知する。ｒＦＩＦｏ制御ユニット２７２は命令セット を受け取るために、最も奥の使用可能なマスク・レジスタ２００゜２０８．２１ ６．２２４を選択する役割をもっている。マスタ・レジスタ２０２，２１０．２ １８，２２６の各々の出力は制御バス３３８を経由してＩＦＩＦＯ制御ユニット ２７２へ渡される。各マスク制御レジスタによってストアされる制御ビットは２ ビツト・バッファ・アドレス（ＩＦＪｘ−ＡＤＨ）　、単一ストリーム・インジ ケータ・ビット（ＩｊＢｘ−３ＴＲＭ）、および単一有効ビット（ＩＰ−Ｂｘ− ＶＬＤ）からなっている。２ビツト・バッファ・アドレスは対応する命令セット 内の最初の有効命令を指定している。つまり、ＣＣＵ　１０６から返された命令 セットは、例えば、ブランチ・オペレーションのターゲット命令が命令セット内 の最初の命令ロケーラインに置かれるように境界合わせされていないことがある 。従って、バッファ・アドレス値は、実行の対象として考慮される、命令セット 内の最初の命令を一意的に示すために与えられる。
ストリーム・ビットは、条件付き制御フロー命令を含んでいる命令セットのロケ ーシ“ヨンを示し、ＩＦＩＦＯユニット２６４を通る命令のストリームに潜在的 制御フローの変更を引き起こすマーカとして使用されることを基本としている。
メイン命令ストリームは一般にストリーム・ビット値がＯのときＭＢＵＦ　１８ ８を通して処理される。例えば、相対条件付きブランチ命令が現れると、対応す る命令セットはマークがつけられ、ストリーム・ビット値が１となる。条件付命 令セットはニブコード・ユニット２６２によって検出される。条件付制御フロー 命令は最高４つまで命令セットに存在することができる。そのあと、命令セット はＩＦＩＦＯユニット２６４の最も奥の使用可能なマスク・レジスタにストアさ れる。
条件付ブランチ命令のターゲット・アドレスを判断するために、現在のＩＥＵ　 １０４の実行点アドレス（ＤＰＣ）　、ストリーム・ビットで指定された条件付 命令が入っている命令セットの相対ロケーライン、制御フロー検出ユニット２７ ４から得られた命令セット内の条件付命令ロケーション・オフセットは、制御ラ イン３１８を通して対応するブランチ命令フィールドから得た相対ブランチ・オ フセット値と結合される。その結果はブランチ・ターゲットの仮想アドレスとな り、ＰＣロジック・ユニット２７０によってストアされる。ターゲット命令スト リームの最初の命令セットは、このアドレスを使用してブリフェッチしてＴＢＵ Ｆ　１９０に入れることができる。ＰＣロジック・ユニット２７０のために事前 に選択されたブランチ・バイアスに応じて、ＩＦＩＦＯユニット２６４はＭＢＵ Ｆ　１８８またはＴＢＵＦ　１９０からロードが続けられる。１つまたは２つ以 上の条件付フロー命令を含んでいる２番目の命令セットが現れると、その命令セ ットはストリーム・ビット値に０のマークが付けられる。２番目のターゲット・ ストリームはフェッチできないので、ターゲット・アドレスはＰＣロジック・ユ ニット２７０によって計算されてストアされるが、ブリフエッチは行われない、 さらに、それ以降の命令セットはニブコード・ユニット２６２を通して処理する ことができない。少な（とも１条件付きフロー制御命令を含んでいることが分か った命令セットは１つも処理されない。
本発明の好適実施例では、ＰＣロジック・ユニット２７０は、最高２個までの命 令セットに現れた条件付きフロー命令を最高８個まで管理することができる。ス トリーム・ビットの変化でマークが付けられた２命令セツトの各々のターゲット ・アドレスは４つのアドレス・レジスタの配列にストアされ、ターゲット・アド レスは命令セット内の対応する条件付きフロー命令のロケーションに対して論理 的位置に置かれる。
最初の順序内条件付きフロー命令のブランチ結果が解決されると、ＰＣロジック ・ユニット２７０はブランチが行われる場合は、ＴＢＵＦ　１９０の内容をＭＢ ＵＦ　１８ｇに転送し、ＴＢＵＦ　１９０の内容に無効のマークを付けるように 、ライン３１６上の制御信号によってブリフェッチ制御ユニット２６０に指示す る。正しくない命令ストリーム、つまり、ブランチが行われない場合はターゲッ ト・ストリームからの、ブランチが行われる場合はメイン・ストリームからの命 令セットがＩＰＩＦＯユニット２６４があると、ＩＰＩＦＯユニット２６４から クリアされる。２番目またはそれ以降の条件付きフロー制御命令が第１ストリー ム・ビットのマークが付けられた命令セットに存在すると、その命令は統一され た方法で処理される。すなわち、ターゲット・ストリームからの命令セットはブ リフェッチされ、ＭＢＵＦ　１８８またはＴＢＵＦ　１９０からの命令セットは ブランチ・バイアスに応じてＩデコード・ユニット２６２を通して処理され、条 件付きフロー命令が最終的に解決されると、正しくないストリーム命令セットが ＩＰＩＦＯユニット２６４からクリアされる。
ＩＦＩＦＯユニット２６４から正しくないストリーム命令がクリアされたとき、 ２番目の条件付きフロー命令がＩＦＩＦＯユニット２６４に残っていて、最初の 条件付きフロー命令セットにそれ以降の条件付きフロー命令が含まれていないと 、第２ストリーム・ビットのマークが付いた命令セットのターゲット・アドレス はアドレス・レジスタの最初の配列にプロモートされる。いずれの場合も、条件 付きフロー命令を含んでいる次の命令セットは■デコード・ユニット２６２を通 して評価することが可能になる。従って、ストリーム・ビットなトグルとして使 用すると、ブランチ・ターゲット・アドレスを計算する目的のために、また、ブ ランチ・バイアスが特定の条件付きフロー制御命令では正しくなかったとあとで 判断された場合に、それより上をクリアすべき命令セット・ロケーションにマー クを付ける目的のために、潜在的制御フローの変化にマークを付けておき、ＩＦ ＩＦＯユニット２６４を通して追跡することができる。
命令セットをマスク・レジスタから実際にクリアするのではなく、ＩＦＩＦＯ制 御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４の対応するマスク・レ ジスタの制御レジスタに入っている有効ビット・フラグをリセ・ソトするだけで ある。このクリア・オペレーションはライン３３６に送出される制御信号でＰＣ ロジック・ユニツト２７０によって開始される。マスク制御レジスタ２０２．２ １０．２１８．２２６の各々の入力は状況バス２３０を通してＩＦｒＦＯ制御ロ ジック・ユニット２７２が直接にアクセスすることができる。好適実施例のアー キテクチャ１００では、これらのマスク制御レジスタ２０２，２１０゜２１８． ２２６内のビットは、ＩＦＩＦＯユニット２６４によるデータ・シフト・オペレ ーションと並行してまたは独立してＩＦＩＦＯ制御ユニット２７２によってセッ トすることが可能である。この機能により、ＩＥＵ　１０４のオペレーションと 非同期に、命令セットをマスク・レジスタ２００．２０８．２１６．２２４のい ずかに書き込み、対応する状況情報をマスク制御レジスタ２０２．２１０．２１ ８．２２６に書き込むことができる。
最後に、制御および状況バス２３０上の追加の制御ラインはＩＦＩＦＯユニット ２６４のＩＦＩＦＯオペレーションを可能にし、指示する。ＩＦＩＦＯシフトは 、制御ライン３３６を通してＰＣロジック・ユニット２７０から出力されたシフ ト要求制御信号を受けてｒＦＩＦＯユニット２６４によって行われる。ＩＦＩＦ Ｏ制御ユニット２７２は、命令セットを受け入れるマスク・レジスタ２００．２ ０８．２１６．２２４が使用可能であると、制御信号をライン３１６を経由して プリフェッチ制御ユニット２６６に送って、プリフェッチ・バッファ２６０から 次の該当命令セットを転送することを要求する。命令セットが転送されると、配 列２６６内の対応する有効ビットがリセットされる。
Ｃ）　ＩＦＵ／ＩＥＵ　’インタフェースＩＦＵ　１０２とＩＥＵ　１０４とを 結ぶ制御インタフェースは制御バス１２６によって提供される。この制御バス１ ２６はＰＣロジック・ユニット２７０に接続され、複数の制御、アドレスおよび 特殊データ・ラインから構成されている。割込み要求と受信確認制御信号を制御 ライン３４０を経由して渡すことにより、ＩＦＵ　１０２は割込みオペレーショ ンを通知し、ＩＥＩＪ　１０４との同期をとることができる。外部で発生した割 込み信号はライン２９２経由テロシツク・ユニット２７０へ送られる。これを受 けて、割込み要求制御信号がライン３４０上に送出されると、ＩＥＵ　１０４は 試行的に実行された命令をキャンセルする。割込みの内容に関する情報は、割込 み情報ライン３４１を通してやりとりされる。ＩＥＵ　１０４がＰＣロジック・ ユニット２７０によって判断された割込みサービス・ルーチンのアドレスからブ リフェッチされた命令の受信を開始する準備状態になると、ＩＥＵ　１０４はラ イン３４０上の割込み受信確認制御信号を肯定する。ＩＦＵ１０２によってブリ フェッチされた割込みサービス・ルーチンがそのあと開始される。
ＩＦＩＦＯ読取り（ＩＦＩＦＯＲＤ）制御信号はＩＥ（Ｊ　１０４から出力され 、最も奥のマスク・レジスタ２２４に存在する命令セットが実行を完了したこと および次の命令セットが必要であることを通知する。この制御信号を受けると、 ＰＣロジック・ユニット２７０はＩＦＩＦＯユニット２６４でＩＦＩＦＯシフト ・オペレーションを実行するようにＩＦＩＦＯ制御ロジック・ユニット２７２に 指示する。
ＰＣインクリメント要求とサイズ値（ＰＣＩＮＧ／５ＩＺＥ）は制御ライン３４ ４上に送出されて、現在のプログラム・カウンタ値を命令の対応するサイズ数だ け更新するようにＰＣロジック・ユニット２７０に指示する。これにより、ＰＣ ロジック・ユニット２７０は、現在のプログラム命令ストリーム中の最初の順序 内実付命令のロケーションを正確に指した個所に実行プログラム・カウンタ（Ｄ ＰＣ）を維持することができる。
ターゲット・アドレス（ＴＡＲＧＥＴ　ＡＤＤＲ）はアドレス・ライン３４６を 経由してＰＣロジック・ユニット２７０に返される。このターゲット・アドレス は、ＩＥＵ　１０４のレジスタ・ファイルにストアされているデータによって決 まるブランチ命令の仮想ターゲット・アドレスである。従って、ターゲット・ア ドレスを計算するためにＩＥＵ　１０４のオペレーションが必要である。
制御フロー結果（ＣＦ　ＲＥＳＵＬＴ）制御信号は制御ライン３４８を経由して ＰＣロジック・ユニット２７０へ送られて、現在保留されている条件付きブラン チ命令が解決されたかどうか、その結果がブランチによるものなのか、ブランチ によらないものなのかを示している。これらの制御信号に基づいて、ＰＣロジッ ク・ユニット２７０は、条件付きフロー命令の実行の結果として、ブリフェッチ ・バッファ２６０とＩＦＩＦＯユニット２６４に置かれている命令セットのどれ をキャンセルする必要があるかを判断することができる。
い（つかのＩＥＵ命令リターン型制御信号（ｉＥＵリターン）が制御ライン３５ ０上を送出されて、ＩＥＵ　１０４によっである命令が実行されたことをＩＥＵ 　１０２に通知する。これらの命令には、プロシージャ命令からのリターン、ト ラップからのリターンおよびサブルーチン・コールからのリターンがある。トラ ップからのリターン命令はハードウェア割込み処理ルーチンとソフ！・ウェア・ トラップ処理ルーチンで同じように使用される。サブルーチン・コールからのリ ターンもジャンプとリンク型コールと併用される。どの場合も、リターン制御信 号は、以前に割込みがかけられた命令ストリームに対して命令フェッチ・オペレ ーションを再開するようにＩＦＵ　１０２に通知するために送られる。これらの 信号をＩＥＵ　１０４から出すことにより、システム１００の正確なオペレーシ ョンを維持することができる。「割込みがかけられた」命令ストリームの再開は リターン命令の実行個所から行われる。
現命令実行ＰＣアドレス（現ＩＦ−ＰＣ）はアドレス・バス３５２を経由してＩ ＥＵ　１０４へ送られる。このアドレス値（ＤＰＣ）はＩＥＵ　１０４によって 実行される正確な命令を指定している。つまり、ＩＥ［］　１０４が現在のＩＦ −ＰＣアドレスを通過した命令を先に試行的に実行している間は、このアドレス は、割込み、例外、その他に正確なマシンの状態が分かっていることが必要な事 象の発生に対してアーキテクチャ１００を正確に制御するために保持されていな ければならない。現在実行中の命令ストリームの中の正確なマシンの状態を進め ることが可能であるとＩＥＵ　１０４が判断すると、ＰＣＩｎｃ／５ｉｚｅ信号 がＩＦＵ　１０２に送られ、即時に現在のＩＦＪＣアドレス値に反映される。
最後に、アドレスおよび双方向データ・バス３５４は特殊レジスタのデータを転 送するためのものである。
このデータはＩＥＵ　１０４によってＩＦＵ　１０２内の特殊レジスタに入れら れ、あるいはそこから読み取られるようにプログラムすることが可能である。特 殊レジスタのデータは一般にＩＦＵ　１０２が使用できるように、ＩＥＵ１０４ によってロードされ、あるいは計算される。
Ｄ）　ＰＣロジック・ユニットの゛細 ＰＣ制御ユニット３６２、割込み制御ユニット３６３、ブリフェッチＰＣ制御ユ ニット３６４および実行ＰＣ制御ユニット３６６を含むＰＣロジック・ユニット ２７０の詳細図は第３図に示されている。ＰＣ制御ユニット３６２はインタフェ ース・バス１２６を通してブリフェッチ制御ユニット２６６１．ＩＦＩＦＯ制御 ロジック・ユニット２７２、およびＩＥＵ　１０４から制御信号を受けて、ブリ フェッチおよび実行ＰＣ制御ユニット３６４．３６６に対してタイミング制御を 行う。割込み制御ユニット３６３は、ブリフェッチ・トラップ・アドレス・オフ セットを判断してそれぞれのトラップ・タイプを処理する該当処理ルーチンを選 択することを含めて、割込みと例外の正確な管理を担当する。ブリフェッチＰＣ 制画ユニット３６４は、特に、トラップ処理とプロシージャ・ルーチン命令のフ ローのためのリターン・アドレスをストアすることを含めて、ブリフェッチ・バ ッファ１８８．１９０．１９２をサポートするために必要なプログラム・カウン タの管理を担当する。このオペレーションをサポートするために、ブリフェッチ ＰＣ制御ユニット３６４は、物理アドレス・バス・ライン３２４上のＣＣＵ　Ｐ ＡＤＤＥＲアドレスとアドレス・ライン３２６上のＶＭＵ　ＶＭＡＤＤＲアドレ スを含むプリフェッチ仮想アドレスを生成することを担当する。その結果、プリ フェッチＰＣ制御ユニット３６４は、現在のブリフェッチＰＣ仮想アドレス値を 保持することを担当する。
ブリフェッチ・オペレーションは一般に制御ライン３１６上を送出された制御信 号を通してＩＦＩＦＯ制御口シック・ユニット２７２によって開始される。これ を受けて、ＰＣ制御ユニット３６２はいくつかの制御信号を生成して制御ライン ３７２上にａカし、プリフェッチＰＣ制御ユニットを動作させて、アドレス・ラ イン３２４．３２６上にＰＡＤＤＲアドレスと、必要に応じてＶＭＡＤＤＲアド レスを生成する。値がＯから４までのインクリメント信号も制御ライン３７４上 に送出される場合もあるが、これは、ＰＣ制御ユニット３６２が現在のブリフェ ッチ・アドレスから命令セットのフェッチを再実行しているか、一連のプリフェ ッチ要求の中の２番目の要求に対して位置合わせを行っているか、プリフェッチ のために次の全順次命令セットを選択しているか、によって決まる。最後に、現 在のブリフェッチ・アドレスＰＦ−ＰＣがバス３７０上に送出され、実行ＰＣ制 御ユニット３６６へ渡される。
新しいブリフェッチ・アドレスは、いくつかのソースから発生する。アドレスの 主要なソースは、バス３５２経由で実行ＰＣ制御ユニット３６６から送出された 現在のＩＦ−ＰＣアドレスである。原理的には、ＩＦ−ＰＣアドレスからはリタ ーン・アドレスが得られ、これは、初期コール、トラップまたはプロシージャ命 令が現れたとき、ブリフェッチＰＣ制御ユニットによってあとで使用されるもの である。Ｉ　Ｐ、、−ＰＣアドレスは、これらの命令が現れるたびに、プリフェ ッチＰＣ制御ユニット３６４内のレジスタにストアされる。このようにして、Ｐ Ｃ制御ユニット３６２は制御ライン３５０を通してＩＥＵリターン信号を受けた とき、ブリフェッチＰＣ制御ユニット３６４内のリターン・アドレス・レジスタ を選択して新しいプリフェッチ仮想アドレスを取り出すだけでよく、これによっ て元のプログラム命令ストリームを再開する。
ブリフェッチ・アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６か ら相対ターゲット・アドレス・バス３８２を経由して、あるいはＩＥＵ　１０４ から絶対ターゲット・アドレス・バス３４６を経由して送出されたターゲット・ アドレス値である。相対ターゲット・アドレスとは、実行ＰＣ制御ユニット３６ ６によって直接に計算できるアドレスである。絶対ターゲット・アドレスは、こ れらのターゲット・アドレスがＩＥＵレジスタ・ファイルに入っているデータに 依存するので、ＩＥＵ　１０４に生成させる必要がある。ターゲット・アドレス はターゲット・アドレス・バス３８４を通ってブリフェッチＰＣ制御ユニット３ ６４へ送られ、プリフェッチ仮想アドレスとして使用される。相対ターゲット・ アドレスを計算する際、対応するブランチ命令のオペランド部分もＩデコード・ ユニット２６２からバス３１８のオペランド変位部分を経由して送られる。
プリフェッチ仮想アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６ である。リターン・アドレス・バス３５２゛は、現在のＩＦ−ＰＣ値（ＤＰＣ） をブリフェッチＰＣ制御ユニット３６４へ転送するためのものである。
このアドレスは、割込み、トラップ、その他にコールなどの制御フロー命令が命 令ストリーム内に現れた個所でリターン・アドレスとして使用される。プリフェ ッチＰＣ制御ユニット３６４は、新しい命令ストリームをブリフェッチするため に解放される。ＰＣ制御ユニット３６２は、対応する割込みまたはトラップ処理 ルーチンまたはサブルーチンが実行されると、ＩＥＵ１０４からライン３５０を 経由してＩＥＬＩリターン信号を受け取る。他方、ＰＣ制御ユニット３６２はラ イン３７２上のＰＦＰＣ信号の１つを通して、およびライン３５０経由で送られ てきて実行されたリターン命令のＩＤに基づいて、現在のリターン仮想アドレス を収めているレジスタを選択する。そのあと、このアドレスが使用されて、ＰＣ ロジック・ユニット２７０によるブリフェッチ・オペレーションを続行する。
最後に、ブリフェッチ仮想アドレスが取り出されるもう１つのソースは、特殊レ ジスタ・アドレスおよびデータ・バス３５４である。ＩＥＵ　１０４によって計 算またはロードされたアドレス値、または少なくともベース・アドレス値は、デ ータとしてバス３５４を経由してプリフェッチＰＣ制御ユニット３６４へ転送さ れる。ベース・アドレスは、トラップ・アドレス・テーブル、高速トラップ・テ ーブル、およびベース・プロシージャ命令ディスバッチ・テーブルのアドレスを 含んでいる。バス３５４を通して、ブリフェッチおよびＰＣ制御ユニット３６４ ，３６６内のレジスタの多くを読み取ることもできるので、マシンの状態の対応 する側面をＩＥＵ　１０４を通して処理することが可能である。
実行ＰＣ制御ユニット３６６は、ＰＣ制御ユニット３６２の制御を受けて、現在 のＩＦＪＣアドレス値を計算することを主な役割としている。この役割において 、実行ＰＣ制御ユニット３６６はｐｃ制御ユニット３６２からＥｘＰＣｉｉｌＪ ＠ライン３７８を経由して送られてきた制御信号と、制御ライン３８０を経由し て送られてきたインクリメント／サイズ制御信号を受けて、ＩＦ−ＰＣアドレス を調整する。これらの制御信号は、主に、ライン３４２経由で送られてきたｒＦ ＩＦＯ読取り制御信号とＩＥＵ　１０４から制御ライン３４４経由で送られてき たＰＣインクリメント／サイズ値を受けると生成される。
１）　ＰＦおよびＥｘＰＣ′　データ・ユニットの詳細第４図は、プリフェッチ および実行ＰＣ制御ユニット３６４．３６６の詳細ブロック図である。これらの ユニットは主に、レジスタ、インクリメンタ（増分器）その他の類似部品、セレ クタおよび加算器ブロックから構成されている。これらのブロック間のデータ転 送を管理する制御は、ＰＦＰＣ！Ｉｌ＠ライン３７２　、ＥｘＰＣ！１１ｍライ ン３７８オよびインクリメント制御ライン３７４．３８０を通してｐＨＷＪユニ ット３６２によって行われる。説明を分かりやすくするために、第４図のブロッ ク図には、これらの個々の制御ラインは示されていない。しかし、これらの制御 信号が以下に説明するように、これらのブロックへ送られることは勿論である。
ブリフェッチＰＣ制御ユニット３６４の中心となるものはブリフェッチ・セレク タ（ＰＦＪＣ５ＥＬ）であり、これは現ブリフェッチ仮想アドレスの中央セレク タとして動作する。この現ブリフェッチ−アドレスはプリフェッチ・セレクタか ら出力バス３９２を通ってインクリメンタ・ユニット３９４へ送られて、次のプ リフェッチ・アドレスを生成する。この次のプリフェッチ・アドレスはインクリ メンタ出力バス３９６を通ってレジスタＭＢＵＦ　ＰＦｎＰＣ３９ｇ、ＴＢＵＦ 　ＰＦｎＰＣ４００、およびＥＢＵＦ　ＰＦｎＰＣ４０２の並列配列へ送られる 。これらのレジスタ３９８．４００．４０２は実効的には次の命令ブリフェッチ ・アドレスをストアしているが、本発明の好適実施例によれば、別々のプリフェ ッチ・アドレスがＭＢＵＦ　１８ｇ、ＴＢＵＦ１９０、およびＥＢＬＩＦ　１９ ２に保持されている。ＭＢＵＦ、　ＴＢＵＦおよびＥＢＩＪＦ　ＰＦｎＰＣレジ スタ３９８．４００．４０２にストアされたプリフェッチ・アドレスは、アドレ ス・バス４０４．４０８．４１０からプリフェッチ・セレクタ３９０へ渡される 。従って、ＰＣ＠Ｊ御ユニツユニット３６２フェッチ・レジスタ３９８．４００ ．４０２の別の１つをプリフェッチ・セレクタが選択することを指示することだ けでブリフェッチ命令ストリームの即時切替えを指示することができる。ストリ ームの中の次の命令セットをプリフェッチするために、そのアドレス値がインク リメンタ３９４によってインクリメントされると、その値がプリフェッチ・アド レス３９８，４００．４０２のうち該当するレジスタへ返却される。もう１つの 並列レジスタ配列は簡略化のため単一の特殊レジスタ・ブロック４１２として示 されているが、この配列はい（つかの特殊アドレスをストアするためのものであ る。レジスタ・ブロック４１２はトラップ・リターン・アドレス・レジスタ、プ ロシージャ命令リターン・アドレス・レジスタ、プロシージャ命令ディスバッチ ・テーブル・ベース・アドレス・レジスタ、トラップ・ルーチン・ディスパッチ ・テーブル・ベース・アドレス・レジスタ、および高速トラップ・ルーチン・ベ ース・アドレス・レジスタから構成されている。ＰＣ制御ユニット３６２の制御 を受けて、これらのリターン・アドレス・レジスタはバス３５２゛を通して現Ｉ Ｐ−ＰＣ実行アドレスを受け入れろことができる。レジスタ・ブロック４１２内 のリターンおよびベース・アドレス・レジスタにストアされたアドレス値はＩＥ Ｕ　１０４から独立して読み書きすることができる。レジスタが選択され、値が 特殊レジスタ・アドレスおよびデータ・バス３５４を経由して転送される。
特殊レジスタ・ブロック４１２内のセレクタはＰＣ制御ユニット３６２によって 制御され、レジスタ・ブロック４１２のレジスタにストアされたアドレスを特殊 レジスタ出力バス４１６上に送出して、プリフェッチ・セレクタ３９０へ渡すこ とができる。リターン・アドレスは直接にプリフェッチ・セレクタ３９０へ渡さ れる。ベース・アドレス値は割込み制御ユニット３６３から割込みオフセット・ バス３７３経由で送られてきたオフセット値と結合される。ソースからバス３７ ３°経白でプリフェッチ・セレクタ３９０へ渡された特殊アドレスは、新しいブ リフェッチ命令ストリームの初期アドレスとして使用され、そのあとインクリメ ンタ３９４とプリフェッチ・レジスタ３９８．４００．４０２の１つを通るアド レスのインクリメント・ループを続行することができる。
プリフェッチ・セレクタ３９０へ送られるアドレスのもう１つのソースは、ター ゲット・アドレス・レジスタ・ブロック４１４内のレジスタ配列である。プロ・ ツク４１４内のターゲット・レジスタには、好適実施例によれば、８つの潜在的 ブランチ・ターゲット・アドレスがストアされる。これらの８つの記憶ロケーシ ョンはＩＦｒＦＯユニット２６４の最下位の２マスク・レジスタ２］６．２２４ に保持されている８つの潜在的に実行可能な命令に論理的に対応している。これ らの命令のどれでもが、および潜在的にはすべてが条件付きブランチ命令となり 得るので、ターゲット・レジスタ・ブロック４１４は、あらかじめ計算されたタ ーゲット・アドレスをストアしておくので、ＴＢＵＦ　１９０を通してターゲッ ト命令ストリームをプリフェッチするために使用するのを待たせることができる 。特に、ＰＣ制御ユニット３６２がターゲット命令ストリームのプリフェッチを 即時に開始するように条件付きブランチ・バイアスがセットされると、ターゲッ ト・アドレスはターゲット・レジスタ・ブロック４１４からアドレス・バス４１ ８を経由してプリフェッチ・セレクタ３９０へ送られる。インクリメンタ３９４ によってインクリメントされたあと、アドレスはＴＢＵＦ　ＰＦｎＰＣ４００へ 戻されてストアされ、ターゲット命令ストリームをあとでプリフェッチするオペ レージ目ンで使用される。別のブランチ命令がターゲット命令ストリームに現れ ると、その２番目のブランチのターゲット・アドレスが計算され、最初の条件付 きブランチ命令が解決されて使用されるまでの間、ターゲット・レジスタ配列４ １４にストアされていターゲット・レジスタ・ブロック４１４にストアされた、 計算でめたターゲット・アドレスは、実行ＰＣ制御ユニット３６６内のターゲッ ト・アドレス計算ユニットからアドレス・ライン３８２を経由して、あるいはＩ ＥＵ　１０４から絶対ターゲット・アドレス・バス３４６を経由して転送される 。
ブリフェッチＰＦ−ＰＣセレクタ３９０を通って転送されるアドレス値は、完全 な３２ビツト仮想アドレス値である。ページ・サイズは本発明の好適実施例では 、１６にバイトに固定されており、最大ページ・オフセット・アドレス値［１３ ：０］に対応している。従って、現ブリフェッチ仮想ページ・アドレス［２７： １４］に変化がなければ、ＶＭＵベージの変換は不要である。ブリフェッチ・セ レクタ３９０内のコンパレータはそのことを検出する。　ＶＭυ変換要求信号（ ＶＭＸＬＡＴ）は、インクリメントがページ境界をこえて行われたか、制御のフ ローが別のページ・アドレスへブランチしたために、仮想ページ・アドレスが変 化したとき、ライン３７２”を経由してＰＣ制御ユニット３６２へ送られろ、他 方、ＰＣ制御ユニット３６２はライン３２４上のＣＣＵ　ＰＡＤＤＲのほかに、 ＶＭ　ＶＡＤＤＲアドレスをバッファ・ユニット４２０からライン３２６上に送 出し、該当の制御信号をＶＭＬＩ制御ライン３２６、３２８．３３０上に送出し て、ＶＭＵ仮想ページカラ物理ページへの変換を得るように指示する。ページ変 換が必要でない場合は、現物理ページ・アドレス［３１：１４３はバス１２２上 （Ｆ）　ＶＭＵ　：Ｌ　ニット１０ｇ　＋７）出力側のラッチによって保持され る。
バス３７０上に送出された仮想アドレスはインクリメント制御ライン３７４から 送られてきた信号を受けて、インクリメンタ３９４によってインクリメントされ る。
インクリメンタ３９４は、次の命令セットを選択するために、命令セットを表す 値（４命令または１６バイト）だけインクリメントする。　ＣＣＬＩユニット１ ０Ｂへ渡されるプリフェッチ・アドレスの下位４ビツトはゼロになっている。従 って、最初のブランチ・ターゲット命令セット内の実際のターゲット・アドレス 命令は最初の命令ロケーションに置かれていない場合がある。しかし、アドレス の下位４ビツトはＰＣ制御ユニット３６２へ送られるので、最初のブランチ命令 のロケーションをＩＦＵ　１０２が判別することができる。ターゲット・アドレ スの下位ビット［３：２］を２ビツト・バッファ・アドレスとして返して、位置 合わせされていないターゲット命令セットから実行すべき正しい最初の命令を選 択するための検出と処理は、新しい命令ストリーム、つまり、命令ストリームの 中の最初の非順次命令セット・アドレスの最初のプリフェッチのときだけ行われ ろ。命令セットの最初の命令のアドレスと命令セットをプリフェッチする際に使 用されるプリフェッチ・アドレスとの間の非位置合わせの関係は、現順次命令ス トリームが存続している間無視することができ、そのあとも無視される。
第４図に示した機能ブロックの残り部分は実行ＰＣ制御ユニット３６６を構成し ている６本発明の好適実施例によれば、実行ＰＣ制御ユニット３６６は独立に機 能するプログラム・カウンタ・インクリメンタを独自に備えている。この機能の 中心となるのは実行セレクタ（ＤＰＣ５ＥＬ）　４３０である。実行セレクタ４ ３０からアドレス・バス３５２°上に出力されるアドレスはアーキテクチャ１０ ０の現在の実行アドレス（ＤＰＣ）である。この実行アドレスは加算ユニット４ ３４へ送られる。ライン３８０上に送出されたインクリメント／サイズ制御信号 は１から４までの命令インクリメント値を指定しており、この値は加算ユニット ４３４によってセレクタ４３０から得たアドレスに加えられる。加算器４３２が 出力ラッチ機能を実行するたびに、インクリメントされた次の実行アドレスがア ドレス・ライン４３６を経て直接に実行セレクタ４３０に返され、次の命令イン クリメント・サイクルで使用される。
初期実行アドレスとその後のすべての新しいストリーム・アドレスは、アドレス ・ライン４４０を経由して新ストリーム・レジスタ・ユニット４３８から得られ る。新ストリーム・レジスタ・ユニット４３８は、プリフェッチ・セレクタ３９ ０からＰＦＰＣアドレス・バス３７０を経由して送られきた新しい現ブリフェッ チ・アドレスを直接にアドレス・バス４４０に渡すことも、あとで使用するため にストアしておくこともできる。つまり、ブリフェッチＰＣ制御ユニット３６４ が新しい仮想アドレスからプリフェッチを開始することを判断した場合は、新し いストリーム・アドレスは新ストリーム・レジスタ・ユニット４３８によって一 時的にストアされる。ＰＣ制御ユニット３６３は、プリフェッチと実行インクリ メントの両サイクルに関与することによって、実行アドレスが新命令ストリーム を開始した制御フロー命令に対応するプログラム実行個所までに達するまで新ス トリーム・アドレスを新ストリーム・レジスタ４３８に置いておく、新ストリー ム・アドレスはそのあと新ストリームーレジスタ・ユニット４３８から出力され て実行セレクタ４３０へ送られ、新命令ストリーム内の実行アドレスを独立して 生成することを開始する。
本発明の好適実施例によれば、新ストリーム・レジスタ・ユニット４３８は２つ の制御フロー命令ターゲット・アドレスをバッファリングする機能を備えている 。新ストリーム・アドレスを即時に取り出すことにより、殆ど待ち時間がなく実 行ＰＣ制御ユニット３６６を現実行アドレス列の生成から新実行アドレス・スト リーム列の生成に切り替えることができる。
最後に、ＩＪＰＣセレクタ（ＩＦ−ＰＣ５ＥＬＩは最終的に現ＩＦ、−ＰＣアド レスをアドレス・バス３５２上に送出してＩＥＵ　１０４へ送るためのものであ る。ＩＦＪＣセレクク４４２への入力は実行セレクタ４３０または新ストリーム ・レジスタ・ユニット４３８から得た出力アドレスである。殆どの場合、ＩＦＪ Ｃセレクタ４４２はＰＣ制御ユニット２６２の指示を受けて、実行セレクタ４３ ０から出力された実行アドレスを選択する。しかし、新命令ストリームの実行開 始のために使用される新仮想アドレスへ切り替える際の待ち時間をさらに短縮す るために、新ストリーム・レジスタ・ユニット４３８がらの選択したアドレスを バイパスして、バス４４０経由で直接にＩＦＪＣセレクタ４４２へ送り、現ＩＦ −ＰＣ実行アドレスとして得ることができる。
実行ＰＣ制御ユニット３６６は、すべての相対ブランチ・ターゲット・アドレス を計算する機能を備えている。現実行点アドレスと新ストリーム・レジスタ・ユ ニット４３８から得たアドレスは、アドレス・バス３５２′、３４０を経由して 制御フロー・セレクタ（ＣＦＪＣ）４４６に渡される。その結果、ＰＣ制御ユニ ット３６２は大幅な柔軟性をもって、ターゲット・アドレス計算の基となる正確 な初期アドレスを選択することができる。
この初期アドレス、つまり、ベース・アドレスはアドレス・バス４５４を経由し てターゲット・アドレスＡＬ［］４５０へ送られる。ターゲットＡＬＵ　４５０ への入力となるもう１つの値は、制御フロー変位計算ユニット４５２からバス４ ５８経由で送られてくる。相対ブランチ命令は、アーキテクチャ１００の好適実 施例によれば、新相対ターゲット・アドレスを指定した即値モード定数の形態を した変位値を含んでいる。制御フロー変位計算ユニット４５２はニブコード・ユ ニットのオペランド出力バス３１ｇから初めて得たオペランド変位値を受番づ取 る。最後に、オフセット・レジスタ値はライン４５６を経由してターゲット・ア ドレスＡＬＵ　４５０へ送られる。
オフセット・レジスタ４４８はＰＣ制御ユニット３６２から制御ライン３７８° を経由してオフセット値を受け取る。
オフセット値の大きさはアドレス・ライン４５４上を送られるベース・アドレス から相対ターゲット・アドレスを計算するときの現ブランチ命令のアドレスまで のアドレス・オフセットに基づいてＰＣ制御ユニッ（・３６２によって判断され る。つまり、ＰＣ制御ユニット３６２は、ＩＦＵＦＯ制御ロジック・ユニット２ ７２を制御することによって、現実行点アドレスの命令ｃｃｐ−ｐＣ４こよって 要求された）と１デコード・ユニット２６２によって現在処理中の、従ってＰＣ ロジック・ユニット２７０によって処理中の命令を分離している命令の個数を追 跡して、その命令のターゲット・アドレスを判断するつ 相対ターゲット・アドレスがターゲット・アドレスＡＬＵ　４５０によって計算 されると、そのターゲット・・アドレスはアドレス・バス３８２を通して対応す るターゲット・レジスタ４１４に書き込まれる。
２）ＰＣ′　アルゴリズムの； １、メイン命令ストリームの処理：　ＭＢＵＦ　ＰＦｎＰＣｌ、１　次のメイン ・フロー・ブリフェッチ命令のアドレスはＭＢＵＦ　ＰＦｎＰＣにストアされる や１．２　制御フロー命令がないときは、３２ビツト・インクリメンタはＭＢＵ Ｆ　ＰＦｎＰＣに入っているアドレス値を、各プリフェッチ・サイクルごとに１ ６バイト（ｘ１６）だけ調整する。
１．３　無条件制御フロー命令がニブコードされると、命令セットに続いてフェ ッチされたすべてのブリフェッチ・データはフラッシュされ、ＭＢＵＦ　ＰＦｎ ＰＣには、ターゲット・レジスタ・ユニット、ＰＦ−ＰＣセレクタおよびインク リメンタを通して、新しいメイン命令ストリーム・アドレスがロードされる。新 しいアドレスは新ストリーム・レジスタにもストアされる。
１、３．１　相対無条件制御フローのターゲット・アドレスはＩＦＵが保持して いる レジスタ・データからと制御フロー 命令の後に置かれたオペランド・ データからＩＦＵによって計算され る。
Ｌ３゜２　絶対無条件制御フローのターゲット・アドレスはレジスタ基準値。
ベース・レジスタ値、およびイン デックス・レジスタ値からＩＥＩＪに よって最終的に計算される。
１．３゜２．１　命令ブリフェッチ・サイクルは絶対アドレス制御フロー命令に 対してターゲット・アドレスが ＩＥＵから返されるまで停止す る。命令実行サイクルは続行さ れる。
１．４　無条件制御フロー命令から得た次のメイン・フロー・ブリフェッチ命令 のアドレスはバイパスされて、ターゲット・アドレス・レジスタ・ユニット、Ｐ ＦＪＣセレクタおよびインクリメンタを経由して送られ、最終的にＭＢＵＦ　Ｐ ＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
２、プロシージャ命令ストリームの処理；　ＥＢＵＦ　ＰＦｎＰＣ２，１プロシ ージャ命令はメインまたはブランチ・ターゲット命令ストリームの中でプリフェ ッチされる。ターゲット・ストリームの中でフェッチされた場合は、条件付き制 御フロー命令が解決され、プロシージャ命令がＭＢＵＦへ転送されるまでプロシ ージャ・ストリームのプリフェッチを停止する。これにより、プロシージャ命令 ストリームに現れた条件付き制御フローを処理する際にＴＢＵＦを使用できる。
２．１．１　プロシージャ命令はプロシージャ命令ストリームの中に置いてはな らな い、つまり、プロシージャ命令はネ ストしてはならない。プロシージャ 命令からリターンすると、実行は主 命令ストリームに戻る。ネストを可 能にするためには、ネストしたプロ シージャ命令から別の専用リターン が必要である。アーキテクチャはこ の種の命令を容易にサポートできる が、プロシージャ命令をネストする 機能があっても、アーキテクチャの 性能が向上する見込みはない。
２．１．２　メイン命令ストリームにおいては、第１および第２条件付き制御フ ロー 命令を含む命令セットを含んでいる プロシージャ命令ストリームは、第 １命令セツトの中の条件付き制御フ ロー命令が解決し、第２条件付き制 御フロー命令セットがＭＢＵＦへ転送されるまで第２条件付き制御フロー命 令セットに対してプリフェッチを停 止する。
２．２　プロシージャ命令は、命令の即値モード・オペランド・フィールドとし て含まれている相対オフセットによって、プロシージャ・ルーチンの開始アドレ スを示している。
２．２．１　プロシージャ命令から得られたオフセット値はＩＦＵに維持されて いるプ ロシージャ・ベース・アドレス （ＰＢＲ）レジスタに入っている値と結合される。このＰＢＲレジスタは、特 殊レジスタの移動命令が実行される と、特殊アドレスおよびデータ・バ スを通して読み書き可能である。
２．３　プロシージャ命令が現れると、次のメイン命令ストリームＩＦ−ＰＣア ドレスはＤＰＣリターン・アドレス・レジスタにストアされ、プロセッサ・ステ ータス・レジスタ（ＰＳＲ）内のプロシージャ進行中ビット（ｐｒｏｃｅｄｕｒ ｅ−ｉｎ−ｐｒａｇｒｅｓｓ　ｂｉｔ）がセットされる。
２．４　プロシージャ・ストリームの開始アドレスはＰＢＲレジスタ（プロシー ジャ命令オペランド・オフセット値を加えて）からＰｊＰＣセレクタへ送られる 。
２．５　プロシージャ・ストリームの開始アドレスは新ストリーム・レジスタ・ ユニットとインクリメンタへ同時に送られ、（ｘ１６）だけインクリメントする 。インクリメントされたアドレスはそのあとＥＢＵＦ　ＰＦｎＰＣにストアされ る。
２．６　制御フロー命令がないと、３２ビツト・インクリメンタは各プロシージ ャ命令ブリフェッチ・サイクルごとにＥＢＵＦ　ＰＦｎＰＣに入っているアドレ ス値を（ｘ１６）だけ調整する。
２．７　無条件制御フロー命令がニブコードされると、ブランチ命令のあとにフ ェッチされたすべてのブリフェッチ・データはフラッシュされ、ＥＢＵＦ　ＰＦ ｎＰＣには新しいプロシージャ命令ストリーム・アドレスがロードされる。
２．７．１　相対無条件制御フロー命令のターゲット・アドレスはＩＦＵに保持 され ているレジスタ・データからと制御 フロー命令の即値モード・オペラン ド・フィールド内に入っているオペ ランド・データからＩＦＵによって計 算される。
２．７．２　絶対無条件ブランチのターゲット・アドレスはレジスタ基準値、ベ ー ス・レジスタ値およびインデック ス・レジスタ値からＩＥＬＩによって計算される。
２、７．２．１　命令ブリフェッチ・サイクルは絶対アドレス・ブランチに対し てターゲット・アドレスがｒＥＵ から返されるまで停止する。実 行サイクルは続行される。
２．８　次のプロシージャ・プリフェッチ命令セ・ソトのアドレスはＥＢＵＦ　 ＰＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
２．９　プロシージャ命令からのリターンがニブコードされると、プリフェッチ がｕＰＣレジスタにストアされているアドレスから続けられ、そのあと（ｘ１６ ）だけインクリメントされ、あとでプリフェッチするためにＭＢＵＦ　ＰＦｎＰ Ｃレジスタに返される。
３ブランチ命令ストリームの処理：　ＴＢＵＦ　ＰＦｎＰＣ３、Ｉ　ＭＢＵＦ命 令ストリームの中の最初の命令セットに現れた条件付き制御フロー命令がニブコ ードされると、ターゲット・アドレスはそのターゲット・アドレスが現アドレス に対する相対アドレスならばＩＦＵによって、絶対アドレスならばＩＦＵによっ て判断される。
３．２「ブランチを行うバイアス」の場合：３．２．１　ブランチが絶対アドレ スに行われる場合は、ターゲット・アドレスが ＩＥＵから返されるまで命令ブリ フェッチ・サイクルを停止する。実 行サイクルは続行される。
３．２．２　ＰＦ−ＰＣセレクタとインクリメンタを経由して転送することによ ってバラ ランチ・ターゲット・アドレスを ＴＢＵＦ　ＰＦｎＰ（：にロードする。
３、２．３　ターゲット命令ストリームがブリフェッチされてＴＢＵＦに入れら れたあとあとで実行するためにＩＦＩＦＯに送られる。　ＩＦＩＦＯとＴＢＵＦ が一杯になると、ブリフェッチを停止する。
３．２．４　３２ビツト・インクリメンタは各ブリフェッチ・サイクルごとにＴ ＢＵＦ ＰＦｎＰＣに入っているアドレス値を （ｘ１６）だけ調整する。
３、２．５　ターゲット命令ストリーム内の２番目の命令セットに現れた条件付 き制 御フロー命令がニブコードされると ブリフェッチ・オペレーションを、 第１の（主）セット内のすべての条 件付きブランチ命令が解決されるま で停止する（しかし、先に進んで、 相対ターゲット・アドレスを計算し ターゲット・レジスタにストアす る）。
３．２．６　最初の命令セット内の条件付きブランチを「行う」と解釈された場 合： ３．２．６．１　ブランチのソースがプロシージャ進行中ビットから判断され たＥＢＵＦ命令セットであったとき はＭＢＵＦまたはＥＢＵＦに入っている最初の条件付きフロー命令セッ トのあとに置かれた命令セット をフラッシュする。
３．２．６．２　プロシージャ進行中ビットの状態に基づいて、ＴＢＵＦ　ＰＦ ｎＰＣ値をＭＢＵＦ　ＰＦｎＰＣまたはＥＢＵＦへ転送する。
３、２．６．３　プロシージャ進行中ビットの状態に基づいて、ブリフェッチし たＴＢＵＦ命令をＭＢＵＦまたはＥＢＵＦへ転送する。
３、２．６．４　２番目の条件付きブランチ命令セットが１デコードされていな ければ、プロシージャ進行中 ビットの状態に基づいて、ＭＢＵＦ またはＥＢＵＦプリフェッチ・オペ レーションを続行する。
３．２．６．５　２番目の条件付きブランチ命令がニブコードされていれば、そ の命令の処理を開始する（ス テップ３．３．１へ進む）。
れたメイン・ストリームからの 命令のＩＦＩＦＯとｒＥｕをフラッ シュする。
３．３．３．２　プロシージャ進行中ビットの状態から判断した通りに、ＴＢＵ Ｆ ＰＦｎＰＣ値をＭＢＵＦ　ＰＦｎＰＣまたはＥＢＵＦへ転送する。
３、３．３．３　プロシージャ進行中ビットの状態から判断した通りに、ブリ フェッチしたＴＢＵＦ命令をＭＢＵＦまたはＥＢＵＦへ転送する。
３．３．３．４　プロシージャ進行中ビットの状態から判断した通りに、ＭＢＵ Ｆま たはＥＢＵＦプリフェッチ・オペ レーションを続行する。
３、３．４　最初のセット内の条件付き制御フロー命令が「行われない」と解析 さ れた場合： ３．３．４．１　ターゲット命令ストリームからの命令セットのＴＢＵＦをフラ ゾ シュする。
３．３．４．２　２番目の条件付きブランチ命令がニブコードされなかった場合 は、プロシージャ進行中ビット の状態から判断した通りに、 ＭＢＵＦまたはＥＢＵＦブリフェッチ・オペレーションを続ける。
３．３．４．３　２番目の条件付きブランチ命令がニブコードされた場合は、そ の命令の処理を開始する（ス テップ３．４．１へ進む）。
４、割込み、例外およびトラップ命令 ４．１トラツプは広義には次のものからなる。
４、１．１　ハードウェア割込み ４、１．１．１　非同期（外部）発生事象、内部または外部。
４゜１．１．２　いつでも発生し、持続する。
４、１．１．３　アトミック（通常）命令間で優先順にサービスを受け、プロ シージャ命令を一時中止する。
４．１．１．４　割込みハンドラの開始アドレスはトラップ・ハンドラ入口点の 事前定義テーブルまでのペクト ル番号オフセットとして判断さ れる。
４．１．２　ソフトウェア・トラップ命令４．１．２．１　非同期（外部）発生 命令。
４．１．２．２　例外として実行されるソフトウェア命令。
４．１．２．３　トラップ・ハンドラの開始アドレスは、ＴＢＲまたはＦＴＢレ ジス タにストアされたベース・アド レス値と結合されたトラップ番 号オフセットから判断される。
４．１．３　例外 ４、１．３．１　命令と同期して発生する事象。
４．１．３．２　命令の実行時に処理される。
４．１．３．３　例外の結果により、期待された命令とすべての後続実行命令は キャンセルされる。
４．１．３．４　例外ハンドラの開始アドレスは、トラップ・ハンドラ入口点 の事前定義テーブルまでのト ラップ番号オフセットから判断 される。
４．２トラツプ命令ストリーム・オペレーションはそのとき実行中の命令ストリ ームとインラインで実行される。
４．３　トラップ処理ルーチンが次の割込み可能トラップの前にｘＰＣアドレス をセーブすることを条件に、トラップはネストが可能である。
そうしないと、現トラップ・オペレーションの完了前にトラップが現れると、マ シンの状態が壊れることになる。
５、トラップ命令ストリームの処理：　ｘＰＣ５，１トラツプが現れたとき： ５、１．　ｌ　非同期割込みが起こると、そのとき実行中の命令の実行は一時中 止され る。
５．１．２　同期例外が起こると、例外を起こした命令が実行されるとトラップ が処 理される。
５．２トラツプが処理されたとき： ５．２．１　割込みは禁止される。
５、２．２　現在のｒＦＪ（１ニアドレスばｘＰＣトラップ状態リターン・アド レス・レジス タにストアされる。
５゜２．３　ＩＦＪＣアドレスとそのあとのアドレスにあるＩＦＩＦＯとＭＢＵ Ｆブリフェッチ・バッファはフラッシュされる。
５、２．４　アドレスＩＦＪＣとそのあとのアドレスの実行された命令とその命 令の結 果はＩＥＵからフラッシュされる。
５．２．５　ＭＢＵＦ　ＰＦｎＰＣに、トラップ−ハンドラ・ルーチンのアドレ スがロードさ れる。
５、２．５゜１　トラップのソースは、特殊レジスタ群に入っているトラップ番 号によって判断されたトラッ ブ・タイプに応じて、ＴＢＲまた はＦＴＢレジスタをアドレス指定 している。
５、２．６　命令がプリフェッチされ、通常通りに実行するためにＩＦＩＦＯに 入れられる。
５．２．７　トラップ・ルーチンの命令がそのあと実行される。
５．２．７．１　トラップ処理ルーチンはｘＰＣアドレスを所定のロケーション に セーブする機能を備え、割込み を再び可能にする。ｘＰＣレジス タは特殊レジスタ移動命令で、 および特殊レジスタ・アドレス とデータ・バスを通して読み書 きされる。
５．２．８トラツプ命令からのリターンを実行することによってトラップ状態か ら 抜は出る必要がある。
５、２．８．１　以前にセーブしていたときは、ｘＰＣアドレスをその事前定義 口 ケーションから復元してから、 トラップ命令からのリターンを 実行する必要がある。
５．３トラツプ命令からのリターンが実行されたとＥ）　Ｕ入みおよび例外の き： ５、３．１　割込みが可能にされる。
５．３．２　プロシージャ進行中ビットの状態がら判断したとおりに、ｘＰＣア ドレス が現在の命令ストリーム・レジスタ ＭＢＵＦまたはＥＢＵＦ　ＰＦｎＰＣに戻され、プリフェッチがそのアドレスか ら続行 される。
５．３．３　ｘＰＣアドレスが新ストリーム・レジスタを通してＩＦ、、−ＰＣ レジスタに復元される。
（以下余白） のトラップが割込み禁止され、ある種のプロセッサ状ｌ）　■ 割込みと例外は、それらが可能にされている限り、プロセッサがメイン命令スト リームから実行されているか、プロシージャ命令ストリームから実行されている かに関係なく処理される。割込みと例外は優先順にサービスが受けられ、クリア されるまで持続している。トラップ・ハンドラの開始アドレスは、上述するよう に、トラップ・ハンドラの事前定義テーブルまでのベクトル番号オフセットとし て判断される。
割込みと例外は、本実施例では、基本的に２つのタイプがある。すなわち、命令 ストリームの中の特定の命令と同期して引き起こされるものと、命令ストリーム の中の特定の命令と非同期に引き起こされるものである。割込み、例外、トラッ プおよびフォールト（ｆａｕｌｔ）の用語は、本明細書では相互に使い分けて用 いられている。非同期割込みは、命令ストリームと同期して動作していない、オ ン・チップまたはオフ・チップのハードウェアによって引き起こされる。例えば 、オン・チップ・タイマ／カウンタによって引き起こされる割込みは、オフ・チ ップから引き起こされるハードウェア割込みやマスク不能割込み（ｎｏｎ−ｍａ ｓｋａｂｌｅ　ｉｎｔｅｒｒｕｐｔ）（ＮＭＩ）と同じように、非同期である。
非同期割込みが引き起こされると、プロセッサ・コンテキストが凍結され（ｆｒ ｏｚｅｎ）　、すべて況情報がストアされ、プロセッサは受け取った特定の割込 みに対応する割込みハンドラにベクトルを向ける。割込みハンドラがその処理を 完了すると、プログラム実行は割込み発生時に実行中であったストリームの中の 最後に完了した命令のあとに置かれた命令から続けられる。
同期例外とは、命令ストリームの中の命令と同期して引き起こされる例外である 。これらの例外は特定の命令に関連して引き起こされ１問題の命令が実行される まで保留される。好適実施例では、同期例外はプリフェッチ時、命令デコード時 、または命令実行時に引き起こされる。プリフェッチ例外には、例えば、ＴＬＢ 不一致、その他のＶＭＵ例外がある。デコード例外は、例えば、デコード中の命 令が違法命令であるか、プロセッサの現特権レベル（ｐｒｉｖｉｌｅｇｅ　１ｅ ｖｅｌ）に一致していないと、引き起こされる。実行例外は、例えば、ゼロによ る除算といった算術演算エラーが原因で引き起こされる。これらの例外が起こる と、好適実施例では、例外を引き起こした特定命令と例外とを対応づけ、その命 令が退避（ｒｅｔｉｒｅ）されるときまでその状態が維持される。その時点で、 以前に完了した命令がすべて退避され、例外を引き起こした命令からの試行的結 果があれば、試行的に実行された後続の命令の試行的結果と同じように、フラッ シェされる。そのあと、その命令で引き起こされた最高優先度例外に対応する例 外ハンドラに制御が渡される。
ソフトウェア・トラップ命令はＣＦ−ＤＥＴ　２７４　（第２図）によってニブ コード・ステージで検出され、無条件コール命令その他の同期トラップと同じよ うに処理される。つまり、ターゲット・アドレスが計算され、ブリフェッチはそ のときのブリフェッチ待ち行列（ＥＢＵＦまたはＭＢＵＦ）まで続けられる。こ れと同時に、その例外は命令と対応づけられて記録され、命令が退避されるとき 処理される。他のタイプの同期例外はすべて、例外を引き起こした特定命令と対 応づけられて記録され、累積されるだけで、実行時に処理される。
２）　兆ｍ叱正に： 非同期割込みは、割込みライン２９２を通してＰＣロジック・ユニット２７０に 通知される。第３図に示すように、これらのラインはＰＣロジック・ユニット２ ７０内の割込みロジック・ユニット３６３に通知するためのもので、ＮＭＩライ ン、ＩＲＱラインおよび１組の割込みレベル・ライン（ＬＶＬ）からなっている 、　ＮＭＩラインはマスク不能割込みを通知し、外部ソースを起点としている。
これは、八−ドウエア・リセットを除き最高優先度割込みである。　ＩＲＱライ ンも外部ソースを起点としており、外部デバイスがハードウェア割込みをいつ要 求したかを通知する。好適実施例では、外部から起こされるハードウェア割込み は最高３２個までユーザが定義することができ、割込みを要求した特定外部デバ イスは割込みレベル・ライン（ＬＶＬ）上に割込み番号（０−３１）を送出する 。メモリ・エラー・ラインはＭＣＵｌｌｏによってアクティベート（活動化）さ れ、様々な種類のメモリ・エラーを通知する。その他の非同期割込みライン（° 図示せず）も割込みロジック・ユニット３６３に通知するために設けられている 。これらには、タイマ／カウンタ割込み、メモリ入出力（Ｉｌｏ）エラー割込み 、マシン・チェック割込み、およびパフォーマンス・モニタ割込みを要求するた めのラインがある。
非同期割込みの各々は、上述する同期例外と同様に、対応する事前定義トラップ 番号が関連づけられている。これらのトラップ番号は３２個が３２個のハードウ ェア割込みレベルと関連づけられている。これらのトラップ番号のテーブルは割 込みロジック・ユニット３６３に維持されている。一般に、トラップ番号が大き くなると、トラップの優先度が高（なる。
非同期割込みの１つが割込みロジック・ユニット３６３に通知されると、割込み 制御ユニット３６３は割込み要求をＩＮＴ　ＲＥＱ／ＡＣＫライン３４０を経由 してＩＥＵ　１０４へ送出する。また、割込み制御ユニット３６３はブリフェッ チ一時中止信号をライン３４３を経由してＰＣ制画ユニット２６２へ送信し、Ｐ Ｃ制御ユニット２６２に命令をブリフェッチすることを中止させる。ＩＥＵ　１ ０４はそのとき実行中の命令をすべてキャンセルし、すべての試行的結果を中止 するか、一部またはすべての命令を完了させる。好適実施例では、そのとき実行 中の命令をすべてキャンセルすることによって、非同期割込みに対する応答を高 速化している。いずれの場合も、実行ｐｃ制御ユニット３６６内のＤＰＣは、Ｉ ＥＵ　１０４が割込みの受信を確認する前に、最後に完了し、退避された命令に 対応するように更新される。ブリフェッチされてＭＢｔｌＦ、　ＥＢＵＦ、　Ｔ ＢＵＦおよびＩＦＩＦＯ２６４に置かれている他の命令もすべてキャンセルされ る。
ＩＥＵ　１０４は、割込みハンドラから割込みを受け取る準備状態にあるときだ け、割込み受信確認信号をＩＮＴＲＥＱ／ＡＣＫライン３４０を経由して割込み 制御ユニット３６３へ送り返す。この信号を受け取ると、割込み制御ユニット３ ６３は、以下で説明するように、該当するトラップ・ハンドラにディスバッチす る。
３）１凰土３ 同期例外の場合は、割込み制御ユニット３６３は各命令セットごとに４個が１組 の内部例外ビット（図示せず）をもっており、各ビットはセット内の各命令に対 応づけられている。割込み制御ユニット３６３は各命令で見つかったとき、通知 するトラップ番号も維持している。
特定の命令セットがブリフェッチされている途中で、ＶＭＵが几Ｂ不一致または 別のＶＭＵ例外を通知すると、この情報はＰＣロジック・ユニット２７０へ、特 に割込み制御ユニット３３４へＶＭＵ制御ライン３３２，３３４を経由して送ら れる。割込み制御ユニット３６３は、この信号を受信すると、以後のブリフェッ チを一時中止するようにライン３４３を経由してＰＣ制御ユニット３６２に通知 する。これと同時に、割込み制御ユニット３６３は、命令セットが送られる先の ブリフェッチ・バッファに関連するＶＭＪｉｓｓまたはＶＭ−Ｅｘｃｐビットの どちらか該当する方をセットする。そのあと、割込み制御ユニット３６３は、命 令セットの中の命令のどれも有効でないので、その命令セットに対応する４個の 内部例外標識ビット全部をセットし、問題を起こした命令セットの中の４命令の 各々に対応して受信した特定例外のトラップ番号をストアする。問題のある命令 より前の命令のシフトと実行は、問題の命令セットがＩＦＩＦｏ　２６４内で最 低レベルに達するまで通常通りに続行される。
同様に、ブリフェッチ・バッファ２６０、ニブコード・ユニット２６２またはＩ ＦＩＦＯ２６４を通して命令をシフトしている途中で他の同期例外が検出される と、この情報も割込み制御ユニット３６３へ送られ、ユニット３６３は、例外を 引き起こした命令に対応する内部例外標識ビットをセットし、その例外に対応す るトラップ番号をストアする。ブリフェッチ同期例外の場合と同じように、問題 を起こした命令より前の命令のシフトと実行は、問題の命令セットがＩＦＩＦｏ 　２６４内で最低レベルに達するまで、通常通りに続行される。
好適実施例では、ブリフェッチ・バッファ２６０、ニブコード・ユニット２６２ またはＩＦＩＦＯ２６４を通して命令をシフトしている途中で検出される例外は 、ソフトウェア・トラップ命令の１タイプだけである。ソフトウェア・トラップ 命令は、ＣＦ−ＤＥＴユニット２７４によってニブコード・ステージで検出され る。一部の実施例では、他の形態の同期例外がニブコード・ステージで検出され るが、他の同期例外の検出は、命令が実行ユニット１０４に到着するまで待つよ うにするのが好ましい。このようにすれば、特権命令を処理すると起こるような ある種の例外が、命令が実効的に順序内で実行される前に変化するおそれのある プロセッサ状態に基づいて通知されるのが防止される。違法命令のように、プロ セッサ状態に左右されない例外はニブコード・ステージで検出可能であるが、す べての実行前同期例外（ＶＭＵ例外は別として）を同じロジックで検出するよう にすれば、最低限のハードウェアですむことになる。また、そのような例外の処 理は時間を重視することがめったにないので、命令が実行ユニット１０４に届く までの待ちによる時間浪費もない。
上述したように、ソフトウェア・トラップ命令はＣＦ−ＤＥＴユニット２７４に よって１デコード・ステージで検出される。割込みロジック・ユニット３６３内 のその命令に対応する内部例外標識ビットはセットされ、０から１２７までの番 号で、ソフトウェア・トラップ命令の即値モード・フィールドに指定できるソフ トウェア・トラップ番号はトラップ命令に対応づけられてストアされる。しかし 、ブリフェッチ同期例外と異なり、ソフトウェア・トラップは制御フロー命令だ けでなく、同期例外としても扱われるので、割込み制御ユニット３６３は、ソフ トウェア・トラップ命令が検出されたときブリフェッチを一時中止するようにＰ Ｃ制御ユニット３６２に通知しない、その代わりに、命令がＩＦＩＦｏ　２６４ を通してシフトされるのと同時に、ＩＦｔＪ１０２はトラップ・ハンドラをブリ フェッチしてＭＢＵＦ命令ストリーム・バッファに入れる。
命令セットがＩＦＩＦＯ２６４の最低レベルまで達すると、割込みロジック・ユ ニット３６３はその命令セットの例外標識ビットを４ビツト・ベクトルとして５ ＹＮＣＨｊＮＴｊＮＦＯライン３４１経由でＩＥＵ　１０４へ送り、命令セット の中で同期例外の発生源とすでに判断されていた命令があれば、どの命令である かを通知する。
ＩＥＵ　１０４は即時に応答しないで、命令セットの中のすべての命令が通常の 方法でスケジュールされるようにする。整数算術演算例外といった別の例外は、 実行時に引き起こされる場合がある。特権命令が実行されたために起こる例外の ように、マシンの現在状態に左右される例外もこの時点で検出され、マシンの状 態が命令ストリーム内の以前のすべての命令に対して最新となるようにするため に、ＰＳＲに影響を与える可能性のあるすべての命令（特殊な移動やトラップ命 令からのリターンなど）は強制的に順序内で実行される。なんらかの同期命令の 発生源となった命令が退避される直前にあるときだけ、例外が起こったことが割 込みロジック・ユニット３６３に通知される。
ｒＥＵ　１０４は試行的に実行され、同期例外を引き起こした最初の命令に先行 する命令ストリームに現れたすべての命令を退避し、試行的に実行され、命令ス トリームにそのあとに現れた命令からの試行的結果をフラッシュする。例外を引 き起こした特定の命令は、トラップから戻ると再実行されるのが普通であるので 、この命令もフラッシュされる。そのあと、実行ＰＣ制御ユニット３６６内のｒ ＦＪｃは実際に退避された最後の命令に対応するように更新され、例外が割込み 制御ユニット３６３に通知される。
例外の発生源である命令が退避されると、ＩＥＵ　１０４は、退避される命令セ ット（レジスタ２２４）の中に同期例外を起こした命令があれば、どの命令であ るかを示した新しい４ビツト・ベクトルを、命令セット内の最初の例外の発生源 を示した情報と一緒に、５ＹＮＣ）（ｊＮＴ−ＩＮＦＯライン３４１を経由して 割込みロジック・ユニット３６３に返却する。ＩＥＵ　１０４から返却される４ ビツト例外ベクトルに入っている情報は、割込みロジック・ユニット３６３から ＩＥＵ　１０４に渡された４ビツト例外ベクトルとＩＥＵ　１０４で引き起こさ れた例外を累積したものである。ブリフェッチまたはＩデコード時に検出された 例外が原因で割込み制御ユニット３６３にすでにストアされている情報があれば 、その情報と一緒にＩＥＵ１０４から割込み制御ユニット３６３に返却される情 報の残余部分は、割込み制御ユニット３６３が最高優先度同期例外の内容とその トラップ番号を判断するのに十分割込み受信確認信号がライン３４０経由でＩＥ Ｕから受信されるか、あるいはゼロ以外の例外ベクトルがライン３４１経由で受 信された後、現ＤＰＣがリターン・アドレスとして特殊レジスタ４１２（第４図 ）の１つであるｘＰＣレジスタに一時的にストアされる。現プロセッサ状態レジ スタ（ＰＳＲ）は先のＰＳＲ（ＰＰＳＲ）レジスタにもストアされ、そして現状 態比較レジスタＣＣ５Ｒ）が特殊レジスタ４１２の中の旧状態比較レジスタＰＣ ３Ｒ）にセーブされる。
トラップ・ハンドラのアドレスはトラップ・ベース・レジスタ・アドレスにオフ セットを加えたものとして計算される。　ＰＣロジック・ユニット２７０はトラ ップ用に２つのベース・レジスタをもち、これらは共に特殊レジスタ４１２（第 ４図）の一部であり、以前に実行された特殊移動命令によって初期化される。大 部分のトラップでは、ハンドラのアドレスを計算するために使用されるベース・ レジスタはトラップ・ベース・レジスタＴＢＲである。
割込み制御ユニット３６３は現在保留中の最高優先度割込みまたは例外を判断し 、索引（ｌｏｏｋ−ｕｐ）テーブルを通して、それに関連づけられたトラップ番 号を判断する。これは、選択したベース・レジスタまでのオフセットとして、１ 組のＩＮＴ−ＯＦＦＳＥＴライン３７３を経由してブリフェッチＰＣ制御ユニッ ト３６４へ渡される。ベクトル・アドレスは、オフセット・ビットを下位ビット としてＴＢＲレジスタから得た上位ビットに連結するだけでめられるという利点 がある。このため、加算器の遅延が防止される。（本明細書では、２゛ビツトと はｉ°番目のビットのことである。）例えば、トラップの番号が０から２５５ま でで、これを８ビツト値で表すと、ハンドラ・アドレスは８ビツト・トラップ番 号を２２ビツトのＴＢＲストア値の最後に連結するとめられる。トラップ番号に ２桁の下位ビットを付加すると、トラップ・ハンドラ・アドレスは常にワード境 界上に置かれることになる。このようにして作られた連結ハンドラ・アドレスは 入力３７３の１つとしてブリフェッチ・セレクタＰＦＪＣＳｅｌ　３９０　（第 ４図）へ送られ、次のアドレスとして選択されて、そこから命令がブリフェッチ される。ＴＢＲレジスタを使用したトラップのベクトル・ハンドラ・アドレスは すべて１７−ドだけ離れている。従って、トラップ・ハンドラ・アドレスにある 命令は、長くなったトラップ処理ルーチンへの予備的ブランチ命令でなければな らない。しかし、トラップには、システム・パフォーマンスの低下を防止するた めに、その扱いに注意が必要なものがいくつかある０例えば、ＴＬＢ　）ラップ は高速に実行させる必要がある。そのような理由から、好適実施例では、予備的 ブランチの費用を払わないで、小型のトラップ・ハンドラを呼び出せるようにし た高速トラップ・メカニズムが組み込まれている。さらに、高速トラップ・ハン ドラはメモリにも、例えば、オン・チップＲＯＭにも独立に配置させることがで きるので、ＲＡＭの位置（ロケーション）に関連するメモリ・システム問題がな くなる。
好適実施例では、高速トラップとなるトラップは上述したＶＭＵ例外だけである 。高速トラップの番号は他のトラップと区別され、Ｏ〜７の範囲になっている。
しかし、優先度はＭＭＵ例外と同じである０割込み制御ユニット３６３は、高速 トラップがそのとき保留中の最高優先度であると認めると、特殊レジスタ（ＦＴ Ｂ）から高速トラップ・ベース・レジスタ（ＦＴＢ）を選択し、トラップ・オフ セットと結合するためにライン４１６上に送出する。ライン３７３°経由でブリ フェッチ・セレクタＰＦＪＣＳｅｌ　３９０へ送られた結果のベクトル・アドレ スは、ＦＴＢレジスタからの上位２２ビツトを連結したもので、そのあとに高速 トラップ番号を表した３ビツトが続き、そのあとに７個のゼロ・ビットが続いて いる。
従って、各高速トラップ・アドレスは１２８バイト、つまり、３２ワードだけ離 れている。呼び出されると、プロセッサは開始ワードへブランチし、ブロックま たはそこから出たブランチ内でプログラムを実行させる。
３２個またはそれ以下の命令で実現できる標準的な几Ｂ処理ルーチンのような、 小さなプログラムの実行は、実際の実行処理ルーチンへの予備的ブランチが回避 されるので、通常のトラップよりも高速化される。
好適実施例では、すべての命令は同じ４バイト長になっているが（つまり、４つ のアドレス・ロケーションを占有する）、注目すべきことは、命令が可変長にな ったマイクロプロセッサでも高速トラップ・メカニズムが利用できることである 。この場合、高速トラップ・ベクトル・アドレス間には、マイクロプロセッサで 使用できる最短長の命令を少なくとも２つ、好ましくは３２個の平均サイズ命令 を受け入れるだけの十分なスペースが設けられることは勿論である。勿論、マイ クロプロセッサがトラップからのリターン命令を備えている場合には、ベクトル ・アドレス間には、ハンドラ内の少なくとも１つの他の命令をその命令に置ける だけの十分なスペースを設けてお（必要がある。
また、トラップ・ハンドラヘデイスバツチすると、プロセッサはカーネル・モー ドと割込み状態に入る。
これと並行して、状態比較レジスタ（ＣＳＲ）のコピーが以前のキャリー状態レ ジスタ（ＰＣＳＲ＞に置かれ、ＰＳＲのコピーが以前のＰＳＲ（ＰＰＳＲ）にス トアされる。カーネルと割込み状態モードはプロセッサ状況レジスタ（ＰＳＲ） 内のビットで表される。現ＰＳＲの割込み状態ビットがセットされると、シャド ウ・レジスタまたはトラップ・レジスタＲＴ［２４１〜ＲＴ［３１１が上述およ び第７ｂ図に示すように、見えるようになる。割込みハンドラは新しいモードな ＰＳＲに書き込むだけでカーネル・モードから出ることができるが、割込み状態 から出るためには、トラップからのリターン（ＲＴＴ）命令を実行する方法だけ が唯一の方法である。
ＩＥＵ　１０４がＲＴＴ命令を実行すると、ＰＣＳＲはＣＳＲレジスタに復元さ れ、ＰＰ５ＲレジスタはＰＳＲレジスタに復元されるので、ＰＳＲ内の割込み状 態ビットは自動的にクリアされる。　ＰＦ−ＰＣＳＥＬセレクタ３９０は特殊レ ジスタ・セット４１２の中の特殊レジスタｘＰＣを次にそこからブリフェッチす るアドレスとして選択する。ｘＰＣはインクリメンタ３９４とバス３９６を通し て、ＭＢＵＦ　ＰＦｎＰＣまたはＥＢＩＪＦ　ＰＦｎＰＣのどちらか該当する方 に復元される。ｘＰＣをＥＢＵＦ　ＰＦｎＰＣに復元すべきか、またはＭＢＵＦ 　ＰＦｎＰＣに復元すべきかの判断は、復元されたあとのＰＳＲの「プロシージ ャ進行中ｊビットに従って行われる。
注目すべきことは、プロセッサはトラップとブロシージャ命令の両方のリターン ・アドレスをストアするのに同じ特殊レジスタｘＰＣを使用しないことである。
トラップのリターン・アドレスは上述したように特殊レジスタｘＰＣにストアさ れるが、プロシージャ命令のあとリターンする先のアドレスは別の特殊レジスタ ｕＰＣにストアされる。従って、割込み状態は、プロセッサがプロシージャ命令 で呼び出されたエミュレーション・ストリームを実行している間でも、使用可能 のままになっている。他方、例外処理ルーチンは、エミュレーション・ストリー ムが完了したあと例外パンドラへ戻るためのアドレスをストアする特殊レジスタ がないので、いずれのプロシージャ命令をも含んでいてはならない。
５）　エム上： ある種のプロセッサ状況情報は、トラップ・ハンドラ、特に、ＣＳＲ，ＰＳＲ、 リタンＰＣ１およびある意味では”Ａ”レジスタ・セットｒａ［２４］−ｒａ［ ３１１ヘデイスバツチするとき自動的にバックアップがとられるが、他のコンテ キスト情報は保護されていない。例えば、浮動小数点状況レジスタ（ＦＳＲ）の 内容は自動的にバックアップがとられない、トラップ・ハンドラがこれらのレジ スタを変更するためには、独自のバックアップを実行しなければならない。
トラップ・ハンドラヘディスバッチするとき自動的に行われるバックアップが制 限されているために、トラップのネストは自動的に行われない。トラップ・ハン ドラは必要とするレジスタのバックアップをとり、割込み条件をクリアし、トラ ップ処理のために必要な情報をシステム・レジスタから読み取り、その情報を適 当に処理する必要がある。割込みは、トラップ・ハンドラヘディスバッチすると 自動的に禁止される。処理を終えると、ハンドラはバックアップをとったレジス タを復元し、再び割込みを可能にし、ＲＴＴ命令を実行して割込みから戻ること ができる。
ネストされたトラップを可能にするには、トラップ・ハンドラを第１部分と第２ 部分に分割する必要がある。第１部分では、割込みが禁止されている間に、特殊 レジスタ移動命令を使用してｘＰＣをコピーし、トラップ・ハンドラが維持して いるスタック上にブツシュしておく必要がある０次に、特殊レジスタ移動命令を 使用して、トラップ・ハンドラの第２部分の先頭のアドレスなｘＰＣに移し、ト ラップからのリターン命令（ＲＴＴ）を実行する必要がある。　ＲＴＴは割込み 状態を取り除き（ＰＰＳＲをＰＳＲに復元することによって）、制御をｘＰＣ内 のアドレスを移す、　ｘＰＣには、ハンドラの第２部分のアドレスが入っている 。第２部分はこの時点で割込みを可能にして、割込み可能モードで例外の処理を 続けることができる。注目すべきことは、シャドウ・レジスタＲＴ［２４］〜Ｒ Ｔ［３１１はこのハンドラの第１部分でのみ見ることができ、第２部分では見え ないことである。従って、第２部分では、ハンドラは、”Ａ“レジスタ値がハン ドラによって変更される可能性がある場合には、その値を予約しておく必要があ る。トラップ処理ルーチンは終わったときは、バックアップにとったレジスタを すべて復元し、元のｘＰＣをトラップ・ハンドラ・スタップからポツプし、それ を特殊レジスタ移動命令を使用してｘＰＣ特殊レジスタに戻して、別のＲＴＴを 実行する必要がある。これにより、制御はメインまたはエミュレーション命令ス トリームの中の該当命令に返される。
６）−り之！二一二！１： 次の表工は、好適実施例で認識されるトラップのトラップ番号、優先度および処 理モードを示すものである。
（以下余白） 非同期／ Ｆ２１ｉＪＬ３　瓜１ユゴ　１皿−五１エヱ名０−１２７　通常　同期　トラッ プ命令１２８　通常　同期　ＦＰ例外 １２９　通常　同期　整数算術演算例外１３０　通常　同期　ＭＭＵ　（ＴＬＢ 不一致または修正を除（） １３５　通常　同期　不整列メモリアドレス１３６　通常　同期　違法命令 １３７　通常　同期　特権命令 １３８　通常　同期　デバッグ例外 １４４　通常　非同期　性能モニタ １４５　通常　非同期　タイマ／カウンタ１４６　通常　非同期　メモリＩ１０ エラー１６０−１９１　通常　非同期　ハードウェア割込み１９２−２５３　予 約 ２５４　通常　非同期　マシン・チェック２５５　通常　非同期　ＮＭＩ Ｏ高速トラップ　同期　高速ＭＭＵ　ＴＬＢ不一致１　高速トラップ　同期　高 速ＭＭＵ　ＴＬＢ修正２−３　高速トラップ　同期　高速（予約）４−７　高速 トラップ　同期　高速（予約）ｌｌｌ−ｔＡ′−ユニット 第５図は、ＩＥＵ　１０４の制御経路部分とデータ経路部分を示したものである 。主要データ経路は、ｒＦＵ　１０２からの命令／オペランド・データ・バスを 始端としている。データ・バスとして、即値オペランドは才へランド位置合わせ ユニット４７０へ送られ、レジスタ・ファイル（ＲＥＧ　ＡＲＲＡＹ）　４７２ に渡される。レジスタ・データはレジスタ・ファイル４７２からバイパス・ユニ ット４７４を通って、レジスタ・ファイル出力バス４７６を経由し、分配バス４ ８０を経由して機能計算エレメント（ＦＵＯ−、）の並列配列へ送られる６機能 ユニット４７８゜−０によって生成されたデータは、出力バス４８２を経由して バイパス・ユニット４７４またはレジスタ配列４７２または両方へ送り返される 。
ロード／ストア・ユニット４８４によってＩＥＵ　１０４のデータ経路部分が完 成される。ロード／ストア・ユニット４８４はＩＥＵ　１０４とＣＣＵ　１０６ 間のデータ転送の管理を担当する。具体的には、ＣＣＵ　１０６のデータ用キャ ッシュ１３４から取りａしたロード・データはロード／ストア・ユニット４８４ によってロード・データ・バス４８６を経由してレジスタ配列４７２へ転送され る。
ＣＣＵ　１０６のデータ用キャッシュにストアされるデータは機能ユニットの配 分バス４８０から受信される。
ＩＥＵ　１０４の制御経路部分はＩＥＵデータ経路を通る情報の送出、管理、お よびその処理を行うことを担当する０本発明の好適実施例では、ＩＥＵ制御経路 は複数の命令の並行実行を管理する機能を備え、ＩＥＵデータ経路は、ＩＥＵ　 １０４のほぼすべてのデータ経路エレメント間の複数のデータ転送を独立して行 う機能を備えている。ＩＥＵ制御経路は命令／オペランド・バス１２４を経由し て命令を受信すると、それを応じて動作する。具体的には、命令セットはＥデコ ード・ユニット４９０によって受信される１本発明の好適実施例では、Ｅデコー ド・ユニット４９０はＩＰＩＦＯマスタ・レジスタ２１６゜２２４に保持されて いる両方の命令セットを受信して、デコードする。８命令すべてのデコードの結 果は、キャリー・チェッカ（ＣＲＹ　ＣＨＫＲ）ユニット４９２、依存性チェッ カ（ＤＥＰ　ＣＨＫＲ）ユニット４９４、レジスタ改名ユニット（ＲＥＧ　ＲＥ ＮＡＭＥ）　４９６、命令発行（ＩＳＳＵＥＲ）ユニット４９８および退避制御 ユニット（ＲＥＴＩＲＥ　ＣＬＴ）　５００へ送られる。
キャリー・チェッカ・ユニット４９２はＥデコード・ユニット４９０から制御ラ イン５０２を経由して、係属中の保留されている８命令に関するデコード化情報 を受信する。キャリー・チェッカ４９２の機能は、保留されている命令のうち、 プロセッサ状況ワードのキャリー・ビットに影響を与える、あるいはキャリー・ ビットの状態に左右される命令を識別することである。この制御情報は制御ライ ン５０４を経由して命令発行ユニット４９８へ送られる。
保留状態の８命令によって使用されているレジスタ・ファイル４７２のレジスタ を示しているデコード化情報は、制御ライン５０６を経由して直接にレジスタ改 名ユニット４９６へ送られる。この情報は、依存関係チェッカ・ユニット４９４ へも送られる。依存関係チェッカ・ユニット４９４の機能は、保留状態の命令の どれがレジスタをデータの宛先として参照しているか、もしあれば、どの命令が これらの宛先レジスタのいずれかに依存しているかを判断することである。レジ スタに依存する命令は、制御ライン５０８を経由してレジスタ改名ユニット４９ ６へ送られる制御信号によって識別される。
最後に、Ｅデコード・ユニット４９０は保留状態の８命令の各々の特定の内容と 機能を識別した制御情報を制御ライン５１０を経由して命令発行ユニット４９８ へ送る。命令発行ユニット４９８はデータ経路資源、特に、保留状態の命令の実 行のためにどの機能ユニットが使用できるかを判断することを担当する。アーキ テクチャ１００の好適実施例によれば、命令発行ユニット４９８はデータ経路資 源が使用可能であること、キャリーとレジスタ依存関係の制約を条件として、８ 個の保留状態命令のいずれかを順序外で実行できるようにする。レジスタ改名ユ ニット４９６は、実行できるように適当に制約が解除された命令のビット・マツ プを制御ライン５１２を経由して命令発行ユニット４９８へ送る。すでに実行さ れた（完了した）命令およびレジスタまたはキャリーに依存する命令は論理的に ビット・マツプから除かれる。
必要とする機能ユニット４７８゜−１が使用可能であるかどうかに応じて、命令 発行ユニット４９８は各システム・クロック・サイクルに複数の命令の実行を開 始することができる。機能ユニット４７８゜−７の状況は状況バス５１４を経由 して命令発行ユニット４９８へ送られる。
命令の実行を開始し、開始後の実行管理を行うための制御信号は命令発行ユニッ ト４９８から制御ライン５１６を経由してレジスタ改名ユニット４９６へ送られ 、また選択的に機能ユニット４７８゜−７へ送られる。制■信号を受けると、レ ジスタ改名ユニット４９６はレジスタ選択信号をレジスタ・ファイル・アクセス 制御バス５１８上に送出する。バス５１８上に送出された制御信号でどのレジス タが割込み可能にされたかは、実行中の命令を選択することによって、およびレ ジスタ改名ユニット４９６がその特定命令によって参照されたレジスタを判断す ることによって判断される。
バイパス制御ユニット（ＢＹＰＡＳＳ　ＣＴＬ）　５２０は、一般的には、制御 ライン５２４上の制御信号を通してバイパス・データ・ルーチング・ユニット４ ７４の動作を制御する。バイパス制御ユニット５２０は機能ユニット４７８゜− ７の各々の状況をモニタし、制御ライン５２２を経由してレジスタ改名ユニット ４９６から送られてきたしジスタ参照に関連して、データをレジスタ・ファイル ４７２から機能ユニット４７８゜−１へ送るべきかどうか、あるいは機能ユニッ ト４７８゜−〇から出力されるデータをバイパス・ユニット４７４経由で機能ユ ニット宛先バス４８０へ即時に送って、命令発行ユニット４９８によって選択さ れた新発行の命令の実行のために使用できるかどうかを判断する。どちらの場合 も、命令発行ユニット４９８は機能ユニット４７８゜−７の各々への特定レジス タ・データを選択的に使用可能にすることによって、宛先バス４８０から機能ユ ニット４７ｇ、、ヘデータを送ることを直接に制御する。
ＩＥＵ制御経路の残りのユニットには、退避制御ユニット５００、制御フロー制 御（ＣＦ　ＣＴＬ）ユニット５２８、および完了制御（ＤＯＮＥ　ＣＴＬ）ユニ ット５３６がある。退避制御ユニット５００は順序外で実行された命令の実行を 無効または確認するように動作する。ある命令が順序外で実行されると、先行命 令もすべて退避されたならば、その命令は、確認または退避されることができる 。現セット中の保留状態の８命令のどれが実行されたかの識別情報が制御ライン ５３２上に送出されると、その識別情報に基づいて、退避制御ユニット５００は バス５１ｇに接続された制御ライン５３４上に制御信号を送出して、レジスタ配 列４７２にストアされた結果データを順序外で実行された命令の先行実行の結果 として実効的に確認する。
退避制卸ユニット５００は、各命令を退避するとき、ＰＣインクリメント／サイ ズ制御信号を制御ライン３４４を経由してＩＦｔｌ　１０２へ送る。複数の命令 を順序外で実行でき、従って、同時に退避する準備状態に置くことができるので 、退避制御ユニット５００は同時に退避された命令数に基づいてサイズ値を判断 する。最後に、ＩＦＩＦＯマスク・レジスタ２２４のすべての命令が実行され、 退避された場合は、退避制御ユニット５００はＩＦＩＦＯ読取り制御信号を制御 ライン３４２を経由してＩＦＵ　１０２へ送って、ＩＦＩＦＯユニット２６４の シフト・オペレーションを開始することにより、Ｅデコード・ユニット４９０に 追加の４命令を実行保留命令として与える。
制御フロー制御ユニット５２８は各条件付きブランチ命令の論理的ブランチ結果 を検出するという、特定化された機能を備えている。制御フロー制御ユニット５ ２８は現在保留中の条件付きブランチ命令の８ビツト・ベクトル１０をＥデコー ド・ユニット４９０から制御ライン５１０を経由して受信する。８ビツト・ベク トル命令完了制御信号は、同じように完了制御ユニット５４０から制御ライン５ ３８を経由して受信される。この完了制御信号によって、制御フロー制御ユニッ ト５２８は、条件付きブランチ命令が、条件付き制御フロー状況を判断するのに 十分な個所まで完了すると、それを判別することができる。保留中の条件付きブ ランチ命令の制御フロー状況結果は、その実行時に制御フロー制御ユニット５２ ８によってストアされる。条件付き制御フロー命令の結果を判断するために必要 なデータは、レジスタ配列４７２内の一部状況レジスタがら制御ライン５２０を 経由して得られる。各条件付き制御フロー命令が実行されると、制御フロー制御 ユニットは新しい制御フロー結果信号を制御ライン３４８を経由しｒＩＦＵ　１ ０２へ送る。好適実施例では、この制御フロー結果信号は２個の８ビツト・ベク トルを含んでおり、このベクトルは、保留されている可能性のある８個の制御フ ロー命令のそれぞれのビット位置別の状況結果が分かっているかどうか、また、 ビット位置の対応づけによって得られる対応する状況結果状態を定義している。
最後に、完了制御ユニット５４０は機能ユニット４７８゜−１の各々のオペレー ションに関する実行状況をモニタするためのものである０機能ユニット４７８゜ −０のいずれかが命令実行オペレーションの完了を通知すると、完了制御ユニッ ト５４０は対応する完了制御信号を制御ライン５４２上に送出して、レジスタ改 名ユニット４９６、命令発行ユニット４９８、退避制御ユニット５００およびバ イパス制御ユニット５２０にアラート（警告）する。
機能ユニット４７８゜−０を並列配列構成にすることにより、ＩＥＵ　１０４の 制御の一貫性を向上している。命令を正しく認識して、実行のためのスケジニー ルするためには、個々の機能ユニット４７８゜−〇の特性を命令発行ユニット４ ９８に知らせる必要がある０機能ユニット４７８ａ−−は、必要とする機能を実 行するために必要な特定制御フロー・オペレーションを判別し、実行することを 担当する。従って、命令発行ユニット４９８以外は、ＩＥＵ制御ユニットには、 命令の制御フロー処理を独立して知らせる必要はない。命令発行ユニット４９８ と機能ユニット４７８゜−７は共同して、残りの制御フロー管理ユニット４９６ ．５００．５２０．５２８．５４０に実行させる機能を必要な制御信号のプロン プトで知らせる。従って、機能ユニット４７８゜−１の特定の制御フロー・オペ レーションの変更は、ＩＥＵ　１０４の制御オペレーションに影響しない。さら に、既存の機能ユニット４７８゜−９の機能を強化する場合や、拡張精度浮動小 数点乗算ユニットや拡張精度浮動小数点ＡＬＵ　、高速フーリエ計算機能ユニッ ト、三角関数計算ユニットなどの、別の機能ユニット４７８゜−０を１つまたは ２つ以上を追加する場合でも、命令発行ユニット４９８を若干変更するだけです む。必要なる変更を行うには、Ｅデコード・ユニット４９０によって隔離された 対応する命令フィールドに基づいて、特定の命令を認識し、その命令と必要とす る機能ユニット４７８゜−７とを関係づける必要がある。し−ジスタ・データの 選択の制御、データのルーチング、命令完了と退避は、機能ユニット４７８゜− １の他の機能ユニットすべてに対して実行される他のすべての命令の処理と矛盾 がないようになっている。
Ａ）　ＩＥｔｌデータ　の・ ＩＥＵデータ経路の中心となるエレメントはレジスタ・ファイル４７２である。
しかし、本発明によれば、ＩＥＵデータ経路内には、個々の機能用に最適化され た並列データ経路がいくつか用意されている。主要データ経路は整数と浮動小数 点の２つである。各並列データ経路内では、レジスタ・ファイル４７２の一部が そのデータ経路内で行われるデータ操作をサポートするようになっている。
ｌ）　レジスタ・ファイルの・ 第６ａ図は、データ経路レジスタ・ファイル５５０の好適アーキテクチャの概要 図である。データ経路レジスタ・ファイル５５０は一部バッファ５５２、レジス タ・ファイル配列５６４、入力セレクタ５５９、および出力セレクタ５５６を含 んでいる。最終的にレジスタ配列５６４へ送られるデータは、結合データ入力バ ス５５８°を経由して一部バッファ５５２によって最初に受信されるのが代表例 である。つまり、データ経路レジスタ・ファイル５５０へ送られるデータはすべ て入力セレクタ５５９によって多重化されて、複数の入力バス５５８（好ましく は２つの）から入力バス５５８゛上に送出される。制御バス５１ａ上に送出され たレジスタ選択およびイネーブル制御信号は一部バッファ５５２内の受信データ のレジスタ・ロケーションを選択する。一時バッファにストアされるデータを生 成した命令が退避されると、再び制御バス５１８上に送出された制御信号は一部 バッファ５５２からレジスタ・ファイル配列５６４内の論理的に対応づけられた レジスタヘデータ・バス５６０を経由してデータを転送することを許可する。し かし、命令が退避される前は、一時バッファ５５２にストアされたデータは一部 バッファにストアされたデータをデータ・バス５６０のバイパス部分を経由して 出力データ・セレクタ５５６へ送ることにより、後続の命令の実行時に使用する ことが可能である。制御バス５１．Ｓ経由で送られる制御信号によって制御され るセレクタ５５６は、一時バッファ５５２のレジスタからのデータとレジスタ・ ファイル配列５６４のレジスタからのデータのどちらかを選択する。結果のデー タはレジスタ・ファイル出力バス５６４上に送出される。また、実行中の命令が 完了と同時に退避される場合は、つまり、その命令が順序内で実行された場合は 、結果データをバイパス延長部分５５８”を経由して直接にレジスタ配列５５４ へ送るように指示することができる。
本発明の好適実施例によれば、各データ経路レジスタ・ファイル５５０は２つの レジスタ操作を同時に行えるようになっている。従って、入力バス５５８を通し て２つの全レジスタ幅データ値を一部バッファ５５２に書き込むことができる。
内部的には、一時バッファ５５２はマルチプレクサ配列になっているので、入力 データを一部バッファ５５２内の任意の２レジスタへ同時に送ることができる。
同様に、内部マルチプレクサにより一部バッファ５５２の任意の５レジスタを選 択して、データをバス５６０上に出力することができる。レジスタ・ファイル配 列５６４は同じように入出力マルチプレクサを備えているので、２つのレジスタ を選択して、それぞれのデータを同時にバス５６０から受信することも、５つの レジスタを選択してバス５６２経由で送ることもできる。最後に、レジスタ・フ ァイル出力セレクタ５５６は、バス５６０，５６２から受信した１０レジスタ・ データ値のうち任意の５つがレジスタ・ファイル出力バス５６４上に同時に出力 されるように実現するのが好ましい。
一部バッファ内のレジスタ・セットは第６ｂ図にその概要が示されている。レジ スタ・セット５５２゛は８個のシングル・ワード（３２ビツト）レジスタｌ０Ｒ Ｄ、１１ＲＤ、、、ｌ７ＲＤから構成されている。レジスタ・セット５５２“は ４個のダブル・ワード・レジスタｌ０ＲＤ、ｌ０ＲＤ＋１（ＩＯＲＤ４）、ＩＩ ＲＤ、　ＩＩＲＤ＋１（ＩＳＲＤ）、、、ｌ３ＲＤ、　１３ＲＤ＋１（１７ＲＤ ）のセットとして使用することも可能である。
本発明の好適実施例によれば、レジスタ・ファイル配列５６４内の各レジスタを 重複して設ける代わりに、一時バッファ・レジスタ・セット５５２内のレジスタ は２個のｒＦＩＦＯマスタ・レジスタ２１６，２２４内のそれぞれの命令の相対 ロケーションに基づいて、レジスタ改名ユニット４９６によって参照される。本 アーキテクチャ１００で実現される各命令は、最高２つまでのレジスタまたは１ つのダブル・ワード・レジスタを出力として参照して、命令の実行によって生成 されたデータの宛先とすることができる０代表例として、命令は１つの出力レジ スタだけを参照する。従って、その位置を第６ｃ図に示しているように、８個の 係留中命令のうち１つの出力レジスタを参照する命令２　（Ｉｚ）の場合は、デ ータ宛先レジスタｌ２ＲＤが選択されて、命令の実行によって生成されたデータ を受け入れる。命令Ｉ２によって生成されたデータが後続の命令、例えば、■、 によって使用される場合は、ｌ２ＲＤレジスタにストアされたデータはバス５６ ０を経由して転送され、結果のデータは一部バッファ５５２に送り返されて、ｌ ５ＲＤで示したレジスタにストアされる。特に、命令■、は命令工２によって決 まるので、命令Ｉｓは、■２からの結果、データが得られるまでは実行すること ができない、しかし、理解されるように、命令■６は必要とする入力データを一 部バッファ５５２°の命令Ｔ２のデータ・ロケーションから得れば、命令Ｉ２の 退避前に実行することが可能である。
最後に、命令Ｉｚが退避されると、レジスタｌ２ＲＤからのデータは、退避個所 の命令の論理位置から判断されて、レジスタ・ファイル配列５６４ないのレジス タ・ロケーションに書かれる。すなわち、退避制御ユニット５６０は、制御ライ ン５１０経由でＥデコード・ユニット４９０から与えれなレジスタ参照フィール ド・データからレジスタ・ファイル配列内の宛先レジスタのアドレスを判断する 。命令Ｉｏ−ｓが退避されると、ｌ４ＲＤ−ｌ７ＲＤに入っている値は、ＩＦＩ ＦＯユニット２６４のシフトと同時にシフトされて、ｌ０ＲＤ−ｌ３ＲＤに移さ れる。
命令Ｉ２からダブル・ワード結果値が得られる場合は、さらに複雑になる０本発 明の好適実施例によれば、ロケーションｌ２ＲＤとｌ６ＲＤの組合わせが、命令 Ｉ２が退避されるか、さもなければキャンセルまで、その命令から得た結果デー タをストアしておくために使用される。好適実施例では、命令Ｉ４１）？の実行 は、命令工。−１のいずれかによるダブル・ワード出力の参照がレジスタ改名ユ ニット４９６によって検出された場合には、保留される。これにより、一時バツ ファ５５２°全体をダブル・ワード・レジスタのシングル・ランクとして使用す ることが可能になる。命令工。−３が退避されると、一時バッファ５５２゛はシ ングル・ワード・レジスタの２ランクとして再び使用することができる。さらに 、いずれかの命令Ｉ４−７の実行は、ダブル・ワード出力レジスタが必要な場合 には、命令が対応するｌｏ−１にシフトされるまで保留される。
レジスタ・ファイル配列５６４の論理的編成は第７ａ図〜第７ｂ図に示されてい る０本発明の好適実施例によれば、整数データ経路用のレジスタ・ファイル配列 ５６４は４０個の３２ビツト幅レジスタから構成されている。このレジスタ・セ ットはレジスタ・セット”Ａ”を構成し、ベース・レジスタ・セットｒａ［０， ，２３］　５６５、汎用レジスタｒａ［２４，，３１］　５６６からなるトップ ・セット、および８個の汎用トラップ・レジスタｒａ［２４，，３１］からなる シャドウ・レジスタ・セットとして編成されている０通常のオペレーションでは 、汎用レジスタｒａ［ｏ、、３１３５６５．５６６は整数データ経路用のレジス タ・ファイル配列のアクティブＡ“レジスタ・セットを構成している。
第７ｂ図に示すように、トラップ・レジスタｒａ　［２４，。
３１１５６７をスワップしてアクティブ・レジスタ・セット“Ａ”に移しておけ ば、レジスタｒａ［ｏ、、２３］　５６５のアクティブ・ベース・セットと一緒 にアクセスすることが可能である。”Ａ”レジスタ・セットのこの構成は、割込 みの受信が確認されるか、例外トラップ処理ルーチンが実行されると、選択され る。レジスタ・セット”Ａ”のこの状態は、割込み許可命令の実行またはトラッ プからのリターン命令の実行によって第７ａ図に示す状態に明示によって戻るま で維持される。
アーキテクチャ１００によって実現された本発明の好適実施例では、浮動小数点 データ経路は第８図にその概要を示すように拡張精度レジスタ・ファイル配列５ ７２を使用する。レジスタ・ファイル配列５７２は、各々が６４ビツト幅の３２ 個のレジスタｒｆ［０，，３１］　から構成されている。浮動小数点レジスタ・ ファイル５７２は整数レジスタｒｂ［０，，３１］の”Ｂ”セットとして論理的 に参照することも可能である。アーキテクチャ１００では、この”Ｂ”セットの レジスタは浮動小数点レジスタｒｆ［０，，３１］の各々の下位３２ビツトに相 当している。
第３のデータ経路を表すものとして、プール演算子レジスタ・セット５７４が第 ９図に示すように設けれている。これは、プール演算の論理結果をストアする。
このＣ“レジスタ・セット５７４は３２個の１ビツト・レジスタｒｃ［０，，３ １１から構成されている。プール・レジスタ・セット５７４のオペレーションは 、プール演算の結果をプール・レジスタ・セット５７４の任意の命令選択レジス タへ送ることができる点でユニークである。
これは、等しい、等しくない、より大、その他単純なプール状況値などの条件を 表す１ビツト・フラグをストアするシングル・プロセッサ状況ワード・レジスタ を使用するのと対照的である。
浮動小数点レジスタ・セット５７２とプール・レジスタ・セット５７４は、双方 共、第６ｂ図に示す整数一時バッファ５５２と同じアーキテクチャの一部バツフ ァによって補数がとられる。基本的違いは、一時バッファ・レジスタの幅が補数 をとるレジスタ・ファイル配列５７２．５７４の幅と同じなるように定義されて いることである。好適実施例では、幅はそれぞれ６４ビツトと１ビツトになって いる。
多数の追加の特殊レジスタが、レジスタ配列４７２に少なくとも論理的に存在し ている。第７Ｃ図に示すように、レジスタ配列４７２に物理的に存在するレジス タはカーネル・スタック・ポインタ（ｋｅｒｎｅｌ　ｓｔａｃｋｐｏｉｎｔｅｒ ）５６ｇ　、プロセッサ状態レジスタ（ＰＳＲ）　５６９、旧プロセッサ状態レ ジスタ（ＰＰＳＲ）　５７０および８個の一部プロセッサ状態レジスタの配列（ ｔＰｓＲ［０，，７１）　５７１カらなっている。残りの特殊レジスタはアーキ テクチャ１００の各所に分散している。特殊アドレスおよびデータ・バス３５４ はデータを選択して、特殊レジスタおよび”Ａ“と”Ｂ”レジスタ・セット間で 転送するためのものである。特殊レジスタ移動命令は“Ａ”または”Ｂ”レジス タ・セットからレジスタを選択し、転送の方向を選択し、特殊レジスタのアドレ スＩＤを指定するためのものである。
カーネル・スタック・ポインタ・レジスタとプロセッサ状態レジスタは、他の特 殊レジスタとは異なっている。カーネル・スタック・ポインタは、カーネル状態 にあるとき、標準のレジスタ間移動命令を実行することによってアクセス可能で ある。一時プロセッサ状態レジスタは直接にアクセスすることはできない。
その代わりに、このレジスタ配列はプロセッサ状態しジスタの値を伝播して、順 序外で実行される命令で使用できるようにする継承メカニズム　（ｉｎｈｅｒｉ ｔａｎｃｅｍｅｃｈａｎｉｓｍ）を実現するために使用される。初期伝播値はプ ロセッサ状態レジスタの値である。つまり、最後に退避された命令から得た値で ある。この初期値は一部プロセッサ状態レジスタから前方向に伝播され、順序外 で実行される命令が対応する位置にある一部プロセッサ状態レジスタ内の値をア クセスできるようにする。命令が依存し、変更できる条件コード・ビットは、そ の命令がもつ特性によって定義される。命令が依存関係、レジスタまたは条件コ ードによって制約されないことが、レジスタ依存関係チェッカ・ユニット４９４ とキャリー依存関係チェッカ４９２によ−って判断された場合は、命令は順序外 で実行することができる。
プロセッサ状態レジスタの条件コード・ビットの変更は論理的（、′対応するー ・時プロセッサ状態レジスタに指示される。具体的には、変更の可能性があるビ ットだけが一部ブロセッ勺状態レジスタに入っている値に適用され、上位のすべ ての一部プロセッサ状態レジスタに伝播される。その結果、順序外で実行される すべての命令は介在するＰＳ［（変更命令によって適切に変更されたプロセッサ 状態レジスタ値から実行される。命令が退避されたときは、対応する一部ブロセ ッサ状讐レジスタ値だけがＰ　Ｓ、Ｒレジスタ５６９に転送される。
その他の特殊レジスタは表ＩＩに説明されている。
表ＩＩ 扛３］ヨとと２ 特殊移動 区図五２　Ｒ／Ｗ　は土 ＰＣ−Ｒプログラム・カウンタニ一般的には、ＰＣは現在実行中のプログ ラム命令ストリームの次のアド レスを格納している。
ＩＦＪＣＲ／Ｗ　ＩＦＵプログラム・カウンタ：ＩＦＪｑは正確な次の実行アド レ スを格納している。
ＰＦｎＰＣＲブリフェッチ・プログラム・カウンタ：　ＭＢＵＦ、丁ＢＵＦおよ びＥＢＵＦＰＦｎＰＣはそれぞれのプリフェッ チ命令ストリームの次のプリ フェッチ命令アドレスを格納し ている。
ｕＰＣＲ／Ｗ　マイクロ・プログラム・カウンタ：プロシージャ命令のあとに 続く命令のアドレスを格納して いる。これはプロシジャ命令 がリターンしたとき最初に実行 される命令のアドレスである。
ｘＰＣＲ／Ｗ　割込み／例外プログラム・カウンタ：割込みまたは例外（また は両方）のリターン・アドレス を格納している。リターン・ アドレスはトラップ発生時の Ｉ、Ｆ−ＰＣのアドレスである。
ＴＢＲＷ　）−ラップ・ベース・アドレス：トラップ処理ルーチンヘディ スバッチするとき使用されるベ クトル・テーブルのベース・ア ドレス。各エントリはｌワード 長である。割込みロジック・ユ ニット３６３から与えられるト ラップ番号は、このアドレスが 指しているテーブルまでのイン デックスとして使用される。
ＦＴＢ　Ｗ　高速トラップ・ベース・レジスタ：即時トラップ処理ルーチ ン・テーブルのベース・レジス タ。各テーブル・エントリは３２ ワードであり、トラップ処理 ルーチンを直接に実行するため に使用される。割込みロジッ ク・ユニット３６３から与えられ るトラップ番号を３２倍したもの は、このアドレスが指している テーブルまでのオフセットとし て使用される。
ＰＢＲＷ　プロシージャ・ベース・レジスタ：プロシージャ・ルーチンへ ディスバッチするとき使用され るベクトル・テーブルのベー ス・アドレス、各エントリは１ ワード長であり、４ワード境界 に位置合わせされている。プロ シージャ命令フィールドとして 与えられるプロシージャ番号は このアドレスが指しているシー プルまでのインデックスとして 使用される。
ＰＳＲＲ／Ｗ　プロセッサ状態レジスタ：プロセッサ状況ワードを格納してい る。状況データ・ビットは、 キャリー、オーバフロー、ゼ ロ、負、プロセッサ・モード、 現割込みレベル、実行中のプロ シージャ・ルーチン、０による 除算、オーバフロー例外、ハー ドウェア機能割込み可能、プロ シージャ割込み可能、割込み可 能などのビットがある。
ＰＰ５ＲＲ／Ｗ　旧プロセッサ状態レジスタ：命令が正しく完了するか、割込み またはトラップが引き起こされ ると、ＰＳＲからロードされる。
ＣＳＲＲ／Ｗ　状態比較（プール）レジスタ：シングル・ワードとしてアクセ ス可能なプール・レジスタ・ セット。
ＰＣＳＲＲ／Ｗ　旧状態比較レジスタ：命令が正しく完了するか、割込みまたは トラップが引き起こされると、 ＣＳＲからロードされる。
２）−の 本発明の好適実施例に従って構築されるＩＥＵ　１０４の整数データ経路は第１ ０図に示されている。説明の便宜上、整数データ経路５８０と結ばれる多数の制 御経路は図には示していない、これらの接続関係は第５図を参照して説明したと おりである。
データ経路５８０の入力データは位置合わせユニット５８２．５８４および整数 ロード／ストア・ユニット５８６から得られる。整数即値（ｉｎｔｅｇｅｒ　ｉ ｍｍｅｄｉａｔｅ）データ値は、最初は命令埋込み（ｅ＋＋＋ｂｅｄｄｅｄ）デ ータ・フィールドとして与えられ、バス５８８経由でオペランド・ユニット４７ ０から得られる０位置合わせユニット５８２は整数データ値を隔離し、その結果 値を出力バス５９０を経由してマルチプレクサ５９２へ送られる。マルチプレク サ５９２への別の入力は特殊レジスタ・アドレスとデータ・バス３５４である。
命令ストリームから得られる即値（ｉｍｍｅｄｉａｔｅ）オペランドも、データ ・バス５９４経由でオペランド・ユニット５７０から得られる。これらの値は、 出力バス５９６上に送出される前に、位置合わせユニット５８４によって再度右 寄せされる。
整数ロード／ストア・ユニット５８６は外部データ・バス５９８を通してｃｃｕ 　ｉｏｅと双方向でやりとりする。
ＩＥＵ　１０４へのインバウンド・データは整数ロード／ストア・ユニット５８ ６から入力データ・バス６００を経由して入力ラッチ６０２へ転送される。マル チプレクサ５９２とラッチ６０２からの出力データは、マルチプレクサ６０８の マルチプレクサ入力バス６０４，６０６上に送出される０機能ユニット出力バス ４８２゛からのデータもマルチプレクサ６０８に送られる。このマルチプレクサ ６０８はアーキテクチャ１００の好適実施例では、データを同時に出力マルチプ レクサ・バス６１０へ送る２つの通路を備えている。さらに、マルチプレクサ６ ０８を通るデータ転送は、システム・クロックの各半サイクル以内に完了するこ とができる０本アーキテクチャ１００で実現される大部分の命令は、１つの宛先 レジスタを利用するので、最大４つまでの命令によって各システム・クロック・ サイクルの間データを一部バツファ６１２へ送ることができる。
一部バッファ６１２からのデータは一部レジスタ出力バス６１６を経由して整数 レジスタ・ファイル配列６１４へ、あるいは代替一時バッファ・レジスタ・バス ６１ｇを経由して出力マルチプレクサ６２０へ転送することができる。整数レジ スタ配列出力バス６２２は整数レジスタ・データをマルチプレクサ６２０へ転送 することができる。一時バッファ６１２と整数レジスタ・ファイル配列６１４に 接続された出力バスは、それぞれ５個のレジスタ値を同時に出力することを可能 にする。つまり、合計５個までのソース・レジスタを参照する２つの命令を同時 に出すことができる。一時バッファ６１２、レジスタ・ファイル配列６１４およ びマルチプレクサ６２０は、アウトバウンド・レジスタ・データの転送を半シス テム・クロック・サイクルごとに行うことを可能にする。従って、最高４個まで の整数および浮動召集点命令を各クロック・サイクルの間に出すことができる。
マルチプレクサ６２０はアウトバウンド・レジスタ・データ値をレジスタ・ファ イル配列６１４から、あるいは一時バッファ６１２から直接に選択する働きをす る。
これにより、以前に順序外で実行された命令に依存する順序外実行命令をｒＥＵ 　１０４によって実行させることができる。これにより、保留状態の命令を順序 外で実行することによってＩＥＵ整数データ経路の実行スルーブツト能力を最大 化すると共に、順序外のデータ結果を、実行され退避された命令から得たデータ 結果から正確に分離するという２目標を容易に達成することができる。マシンの 正確な状態を復元する必要のあるような割込みや他の例外条件が起こると、本発 明によれば、一時バッファ６１２に存在するデータ値を簡単にクリアすることが できる。従って、レジスタ・ファイル配列６１４は、割込みまたは他の例外条件 が発生する以前に完了し、退避された命令の実行によってのみ得られたデータ値 を正確に収めたままになっている。
マルチプレクサ６２０の各半システム・サイクル・オペレーション時に選択され たレジスタ・データ値は最高５つまでがマルチプレクサ出力バス６２４を経由し て整数バイパス・ユニット６２６へ送られる。このバイパス・ユニット６２６は 、基本的に、マルチプレクサが並列の配列からなり、その入力のいずれかに現れ たデータをその出力のいずれかへ送ることができる。バイパス・ユニット６２６ の入力は、マルチプレクサ５９２から出力バス６０４を経由する特殊レジスタ・ アドレス指定データ値または即値の整数値、バス６２４上に送出される最高５つ までのレジスタ・データ値、整数ロード／ストア・ユニット５８６からダブル整 数バス６００を経由するロード・オペランド・データ、その出力バス５９６を経 由して位置合わせユニット５８４から得た即値オぺランド値、最後に、機能ユニ ット出力バス４８２からのバイパス・データ経路からなっている。このバイパス 経路とデータ・バス４８２はシステム・クロック・サイクルごとに４個のレジス タ値を同時に転送することができる。
データはバイパス・ユニット６２６から浮動小数点データ・バスに接続された整 数バイパス・バス６２８上に出力されて、最高５・つまでのレジスタ・データ値 を同時に転送する機能をもつ２つのオペランド・データ・バスと、整数ロード／ ストア・ユニット５８６へデータを送るために使用されるストア・データ・バス ６３２へ送られる。
機能ユニット分配バス４８０はルータ・ユニット６３４のオペレーションを通し て実現されている。また、ルータ・ユニット６３４はその入力から受信された５ 個のレジスタ値を整数データ通路に設けられた機能ユニットへ送ることを可能に する並列のマルチプレクサ配列によって実現される。具体的には、ルータ・ユニ ット６３４はバイパス・ユニット６２６からバス６３０を経由して送られてきた ５個のレジスタ・データ値、アドレス・バス３５２を経由して送られてきた現Ｉ Ｆ−ＰＣアドレス値、ＰＣ制御ユニツｌ−３６２によって判断され、ライン３７ ８°上に送出された制御フロー・オフセット値を受信する。ルータ・ユニット６ ３４ば、浮動小数点データ経路内に設けられたバイパス・ユニットから取り出さ れたオペランド・データ値をデータ・バス６３６を経由して受信することもでき る（オプション）。
ルータ・ユニット６３４によって受信されたレジスタ・データ値は、特殊レジス タ・アドレスおよびデータ・バス３５４上を転送されて、機能ユニット６４０． ６４２．６４４へ送られる。具体的には、ルータ・ユニット６３４は最高３つま でのレジスタ・オペランド値をルータ出力バス６４６．６４８，６５０を経由し て機能ユニット６４０．６４２．６４４の各々へ送る機能を備えている。本アー キテクチャ１００の一般的アーキ゛テクチャによれば、最高２つまでの命令を同 時に機能ユニツｌ−１１ｙ４０．６４２、６４４に対して出すことが可能である 。本発明の好適実施例によれば、３つの専用整数機能ユニットに、それぞれプロ グラマブル・シフト機能と２つの算術演算ロジック・ユニット機能をもたせるこ とができる。
ＡＬＵＯ機能ユニット６４４　、ＡＬＵＩ機能ユニット６４２およびシフタ機能 ユニット６４０はそれぞれの出力レジスタ・データを機能ユニット・バス４８２ °上に送出する。
ＡＬＵＯとシフタ機能ユニット６４４．６４０から得た出力データも浮動小数点 デー・夕経路に接続された共用整数機能ユニット・バス６５０上に送出される。
類似の浮動小数点機能ユニット出力値データ・バス６５２が浮動小数点データ経 路から機能ユニット出力バス４８２゛へ設けられている。
Ａ　Ｌ　ｔＪ　Ｏ機能ユニット６４４はＩＦＵ　１０２のブリフェッチ操作と整 数ロード／ストア・ユニット５８６のデータ操作の両方をサポートするために仮 想アドレス値を生成する場合にも使用される。ＡＬＵＯ機能ユニット６４４によ って計算された仮想アドレス値はＩＦｔＪ　１０２のターゲット・アドレス・バ ス３４６とＣＣＵ　１０６の両方に接続された出力バス６５４上に送出され、実 行ユニットの物理アドレス（ＥＸ　ＰＡＤＤＲ）が得られる。ラッチ６５６は、 ＡＬＵＯ機能ユニッ）−６４４によって生成されたアドレスの仮想化部分をスト アするためのものである。アドレスのこの仮想化部分は出力バス６５８上に送出 されて、ＶＭＵ　１０８へ送られる。
３）′　ハ　申データ　の・線 法に、第１１図は浮動小数点データ経路を示したものである。初期データは、こ の場合も、即値整数オペランド・バス５８８、即値オペランド・バス５９４およ び特殊レジスタ・アドレス・データ・バス３５４を含む、複数のソースから受信 される。外部データの最終的ソースは外部データ・バス５９８を通してＣＣＵ　 １０６に接続された浮動小数点ロード／ストア・ユニット６２２である。
即値整数オペランドは、位置合わせ出力データ・バス６６８を経由してマルチプ レクサ６６６に渡す前に整数データ・フィールドを右寄せする働きをする位置合 わせユニット６６４によって受信される。マルチプレクサ６６６は特殊レジスタ ・アドレス・データ・バス３５４も受信する。即値オペランドは第２の位置合わ せユニット６７０へ送られ、右寄せされてから出力バス６７２上に送出される。
浮動小数点ロード／ストア・ユニット６６２からのインバウンド・データ（ｉｎ ｂｏｕｎｄ　ｄａｔａ）は。
ロード・データ・バス６７６からラッチ６７４によって受信される。マルチプレ クサ６６６、ラッチ６７４および機能ユニット・データ・リターン・バス４８２ ”からのデータはマルチプレクサ６７８の入力から受信される。マルチプレクサ ６７８は選択可能なデータ経路を備え、２つのレジスタ・データ値がシステム・ クロックの半サイクルごとに、マルチプレクサ出力バス６８２を経由して一部バ ッファ６８０に書き込まれることを可能にする。
一時バッファ６８０は第６ｂ図に示す一部バツファ５５２°と論理的に同じレジ スタ・セットを備えている。一時バッファ６８０はさらに、最高５個までのレジ スタ・データ値を一部バッファ６８０から読み取って、データ・バス６８６を経 由して浮動小数点レジスタ・ファイル配列６８４と、出力データ・バス６９０を 経由して出力マルチプレクサ６８８へ送ることができる。マルチプレクサ６８８ は、データ・バス６９２を経由して、浮動小数点ファイル配列６８４から最高５ 個までのレジスタ・データ値も同時に受信する。マルチプレクサ６８８は最高５ 個までのレジスタ・データ値を選択して、データ・バス６９６を経由してバイパ ス・ユニット６９４へ同時に転送する働きをする。バイパス・ユニット６９４は 、データ・バス６７２、マルチプレクサ６６６からの出力データ・バス６９８、 ロード・データ・バス６７６および機能ユニット・データ・リターン・バス４８ ２”のバイパス延長部分を経由して、位置合わせユニット６７０から与えられた 即値オペランド値も受信する。バイパス・ユニット６９４は最高５個までのレジ スタ・オペランド・データ値を同時に選択して、バイパス・ユニット出カバスフ ００、浮動小数点ロード／ストア・ユニット６６２に接続されたストア・データ ・バス７０２、および整数データ経路５８０のルータ・ユニット６３４に接続さ れた浮動小数点バイパス・バス６３６上に出力するように働（。
浮動小数点ルータ・ユニット７０４は、バイパス・・ユニット出カバスフ００と 整数データ経路バイパス・バス６２８とそれぞれの機能ユニット７１２．７１４ ．７１６に接続された機能ユニット入カバスフ０６．７０８，７１０との間で同 時にデータ経路を選択できる機能を備えている。
アーキテクチャ１００の好適実施例による入カバスフ０６゜７０８、７１０の各 々は、最高３個までのレジスタ・オペランド・データ値を機能ユニット７１２． ７１４．７１６の各々へ同時に転送することが可能である。これらの機能ユニッ ト７１２．７１４．７１６の出力バスは機能ユニット・データ・リターン・バス ４８２“に結合され、データをレジスタ・ファイル入力マルチプレクサ６７８へ 戻すようになっている。整数データ経路機能ユニット出力バス６５０を、機能ユ ニット・データ・リターン・バス４８２”に接続するために設けることも可能で ある。本発明のアーキテクチャ１００によれば、マルチプレクサ機能ユニット７ １２と浮動小数点ＡＬＵ　７１４の機能ユニット出力バスを浮動小数点データ経 路機能ユニット・バス６５２を経由して整数データ経路５００の機能ユニット・ データ・リターン・バス４８２゛に接続することが可能である。
４）　プール・レジス　・データ　の・プール演算データ経路７２０は第１２図 に示されている。このデータ経路７２０は基本的に２種類の命令の実行をサポー トするために利用される。最初のタイプは、オペランド比較命令であり、この命 令では、整数レジスタ・セットと浮動小数点レジスタ・セットからｉ択された、 あるいは即値オペランドとして与えられた２つのオペランドが、ＡＬＵ機能ユニ ットの１つで整数と浮動小数点データ経路を減算することによって比較される。
この比較は、ＡＬＵ機能ユニット６４２．６４４．７１４．７１６のいずかによ る減算によって行われ、その結果の符号とゼし状況ビットは入力セレクタと比較 演算子結合ユニット７２２へ送られる。このユニット７２２は、制御信号を指定 した命令なＥデコード・ユニット４９０から受け取ると、ＡＬＵ機能ユニット６ ４２．６４４．７１４．７１６の出力を選択し、符号およびゼロ・ビットを結合 し、プール比較結果値を抽出する。出カバスフ２３を通して比較演算の結果を入 力マルチプレクサ７２６とバイパス・ユニット７４２へ同時に転送することがで きる。整数および浮動小数点データ経路と同じように、バイパス・ユニット７４ ２は並列のマルチプレクサ配列として実現され、バイパス・ユニット７４２の入 力間で複数のデータ経路を選択して、複数のａカと結ぶことができる。バイパス ・ユニット７４２の他の入力はプール演算結果リターン・データ・バス７２４と データ・バス７４４上の２つのプール・オペランドからなっている。バイパス・ ユニット７４２は、最高２つまでの同時に実行中のプール命令を表したプール・ オペランドを、オペランド・バス７４８を経由してプール演算機能ユニット７４ ６へ転送することができる。また、バイパス・ユニット７４６は最高２個までの シングル・ビット・プール・オペランド・ビット（ＣＦＯｌＣＦＩ）を制御フロ ー結果制御ライン７５０．７５２を経由して同時に転送することができる。
プール演算データ経路の残り部分は、比較結果バス７２３とプール結果バス７２ ４上に送出された比較およびプール演算結果値を、その入力として受信する入カ マルチブレクサ７２６を含んでいる。このバス７２４は最高２個までのプール結 果ビットを同時にマルチプレクサ７２６へ転送することができる。さらに、最高 ２個までの比較結果ビットをバス７２３を経由してマルチプレクサ７２６へ転送 することができる。マルチプレクサ７２６はマルチプレクサの入力端に現れた任 意の２個の信号ビットをマルチプレクサの出力端を経由して、システム・クロッ クの各半サイクル時にプール演算一時バッファ７２８へ転送することができる。
一時バッファ７２８は、２つの重要な点が異なることを除けば、第６ｂ図に示し た一部バッファ７５２°と論理的に同じである。第１の相違点は、一時バッファ ７２８内の各レジスタ・エントリがシングル・ビットからなることである。第２ の相違点は、８個の係留中命令スロットの各々に１つのレジスタだけが設けられ ていることである。これは、ブール演算の結果全部が定義によって１つの結果ビ ットによって定義されるためである。
一時バッファ７２８は最高４個までの出力オペランド値を同時に出力する。これ により、各々２つのソース・レジスタへのアクセスを必要とする２個のプール命 令を同時に実行させることができる。４個のプール・レジスタ値はシステム・ク ロックの各半サイクルごとにオペランド・バス７３６上に送出し、マルチプレク サ７３８へあるいはプール・オペランド・データ・バス７３４を経由してプール ・レジスタ・ファイル配列７３２へ転送することができる。プール・レジスタ・ ファイル配列７３２は、第９図に論理的に示すように、１個の３２ビット幅デー タ・レジスタであり、任意に組み合わせた最高４個までのシングル・ビット・ロ ケ−ジョンを、一時バッファ７２８からのデータで修正し、システム・クロック の各半サイクルごとにプール・レジスタ・ファイル配列７３２から読み取って出 カバスフ４０上に送出することができる。マルチプレクサ７３８はバス７３６． ７４０経由でその出力端から受信したプール・オペランドの任意のベアを、オペ ランド出カバスフ４４上に送出してバイパス・ユニット７４２へ転送する。
プール演算機能ユニット７４６は２個のソース値についてプール演算を幅広（実 行する機能を備えている。
比較命令の場合には、ソース値は整数および浮動小数点レジスタ・セットのいず れかから得たベアのオペランドとＩＥＵ　１０４へ送られる任意の即値オペラン ドであり、プール命令の場合は、プール・レジスタ・オペランドの任意の２つで ある。表ｍと表ＩＶは、本発明のアーキテクチャ１００の好適実施例における論 理比較演算を示すものである。表Ｖは本発明のアーキテクチャ１００の好適実施 例における直接プール演算を示すものである。表ＩＩＩ−Ｖに示されている命令 条件コードと機能コードは対応する命令のセグメントを表している。
また、命令はベアのソース・オペランド・レジスタと、対応するプール演算結果 をストアするための宛先プール・レジスタを指定する。
表ＩＩＩ 命令 張豆°　巳　東庄旦二ヱ ｒｓｌはｒｓ２より大　＞　ｏｏｏ。
ｒｓｌはｒｓ２より大か　＞＝　ｏｏｏｉ等しい ｒｓｌはｒｓ２より小　＜　００１０ ｒｓｌはｒｓ２より小か　＜＝　００１１等しい ｒｓｌはｒｓ２と等しくない　ｔ＝　ｏｉｏ。
ｒｓｌはｒｓ２と等しい　０１０１ 予備　０１１０ 無条件　１１１１ ＊ｒｓ＝　レジスタ・ソース 表ＩＶ 塗ｌ巨り致羞Ｊ旧しム ｒｓｌはｒｓ２より大　＞　ｏｏｏ。
ｒｓｌはｒｓ２より大か等しい　＞＝　０００１ｒｓｌはｒｓ２より小　＜　ｏ ｏｉ。
ｒｓｌはｒｓ２より小か等しい　＜＝　００１１ｒｓｌはｒｓ２と等しくない　 ＋＝　ｏｌｏ。
ｒｓｌはｒｓ２と等しい　０１０１ 無順序　？　１０００ 無順序またはｒｓｌはｒｓ２より大　？＞　１００１無順序、ｒｓｌはｒｓ２よ り大か　？＞＝　１０１０等しい 無順序またはｒｓｌはｒｓ２より小　？＜　１０１１無順序、ｒｓｌはｒｓ２よ り小か　？＜＝　１１００等しい 無順序またはｒｓｌはｒｓ２と等しい　？＝　、１１０１予備　１．１１０−１ １１１ 表Ｖ 命令 ｍ　巳　儂１≦し二上 ＯＺｅｒｏ　００００ ｂｓｌ　＆　ｂｓ２　ＡＮＤ　０００１ｂｓｌ　＆　−ｂｓ２　ＡＮＮ２　００ １０ｂｓｌ　ｂｓｌ　００１１ −ｂｓｌ　＆　ｂｓ２　ＡＮＮＩ　０１００ｂｓ２　ｂｓ２　０１０１ ｂｓｌ　”　ｂｓ２　ＸＯＲ０１１０ ｂｓｌ　ｂｓ２　０Ｒ０１１１ −ｂｓｌ　＆　−ｂｓ２　ＮＯＲ１０００−ｂｓｌ　−ｂｓ２　ＸＮＯＲ１００ １−ｂｓ２　Ｎ０Ｔ２　１０１０ ｂｓｌ　−ｂｓ２　０ＲＮ２　１０１１−ｂｓｌ　Ｎ０ＴＩ　１１００ −ｂｓｌ　ｂｓ２　０ＲＮＩ　１１０１−ｂｓｌ　−ｂｓ２　ＮＡＮＤ　１１１ ０＊ｂｓ　＝プール・ソース・レジスタ Ｂ）　ロード　ストア　′ユニット 第１３図はロード／ストア・ユニット７６０の例を示したものである。データ経 路５８０，６６０に別々に示されているが、ロード／ストア・ユニット５８６， ６６２は１つの共用ロード／ストア・ユニット７６０として実現するのが好まし い、それぞれのデータ経路５８０．６６０からのインタフェースはアドレス・バ ス７６２およびロードとストア・データ・バス７６４　（６００，６７６）、　 ７６６（６３２，７０２）を経由している。
ロード／ストア・ユニット７６０によって使用されるアドレスは、ＩＦＵ　１０ ２およびＩＥＵ　１０４の残り部分で使用される仮想アドレスとは対照的に、物 理アドレスである。　ＩＦＵ　１０２は仮想アドレスで動作し、ＣＣＵ　１０６ とＶＭＵ　ｌｏＪＩ間の調整に依存して物理アドレスを生成するのに対し、ＩＥ ＩＪ　１０４ではロード／ストア・ユニット７６０を物理アドレス・モードで直 接に動作させる必要がある。この要件が必要になるのは、順序外で実行されるた めに、物理アドレス・データとストア・オペレーションがオーバラップするよう な命令が存在する場合、およびＣＣＵ　１０６からロード／ストア・ユニット７ ６０への順序外のデータ・リターンが存在する場合に、データ保全性を保つため である。データ保全性を保つために、ロード／ストア・ユニット７６０はストア 命令がＩＥＵ　１０４によって退避されるまで、ストア命令から得たデータをバ ッファに置いておく。その結果、ロード／ストア・ユニット７６０によってバッ ファに置かれたストア・データはロード／ストア・ユニット７６０に１つだけ存 在することができる。実行されたが退避されていないストア命令と同じ物理アド レスを参照するロード命令は、ストア命令が実際に退避されるまで実行が遅延さ れる。その時点で、ストア・データをロード／ストア・ユニット７６０からＣＣ Ｕ　１０６へ転送し、ＣＣＵデータ・ロード・オペレーションの実行によって即 時にロード・バックすることができる。
具体的には、物理アドレス全体がＶＭＵ　１０ｇからロード／ストア・アドレス ・バス７６２上に送出される。
ロード・アドレスは、一般的には、ロード・アドレス・レジスタ７６８゜−３に ストアされる。ストア・アドレスはストア・アドレス・レジスタ７７０３−０に ラッチされる。ロード／ストア制御ユニット７７４は命令発行ユニット４９８か ら受信した制御信号を受けて動作し、ロード・アドレスとストア・アドレスをレ ジスタ７６８、−０．７７０．−０にラッチすることを調整する。ロード／スト ア制御ユニット７７４はロード・アドレスをラッチするための制御信号を制御ラ イン７７８上に送出し、ストア・アドレスをラッチするための制御信号を制御ラ イン７８０上に送出する。ストア・データはストア・データ・レジスタ・セット ７８２．−０の論理的に対応するスロットにストア・アドレスをラッチするのと 同時にラッチされる。４ｘ４ｘ３２ビット幅アドレス比較ユニット７７２には、 ロードおよびストア・アドレス・レジスタ７６８□。、７７０３−０に入ってい るアドレスの各々が同時に入力される。システム・クロックの各半サイクル時の 完全マトリックス・アドレス比較の実行は、制御ライン７７６を介してロード／ ストア制御ユニット７７４によって制御される。ストア・アドレスに一致するロ ード・アドレスの存在と論理ロケーションは、制御ライン７７６を経由してロー ド／ストア制御ユニット７７４へ送られる。
ロード・アドレスがＶＭＵ　１０ｇから与えられ、保留中のストアがない場合は 、ロード・アドレスは、ＣＣＵロード・オペレーションの開始と同時に、バス７ ６２から直接にアドレス・セレクタ７８６へバイパスされる。
しかし、ストア・データが保留されている場合は、ロード・アドレスは使用可能 なロード・アドレス・ラッチ７６８゜−３にラッチされる。対応するストア・デ ータ命令が退避されるとの制御信号を退避制御ユニット５００から受信すると、 ロード／ストア制御ユニット７７４はＣＣＵデータ転送操作を開始し、制御ライ ン７８４を通してＣＣＵ　１０６へのアクセスの仲裁を行う。ＣＣＵ１０６がレ ディ（ｒｅａｄｙ）を通知すると、ロード／ストア制御ユニット７７４はＣＣＵ 物理アドレスをＣＣＵ　ＰＡＤＤＲアドレス・バス７８８上に送出するようにセ レクタ７８６に指示する。このアドレスはアドレス・バス７９０を経由して対応 するストア・レジスタ７７０．−０から得られる。
対応するストア・データ・レジスタ７８２．−０からのデータはＣＣＵデータ・ バス７９２上に送出される。
ロード命令が命令発行ユニット４９８から出されると、ロード／ストア制御ユニ ット７７４はロード・アドレス・ラッチ７６８．−０の１つが要求されたロード ・アドレッスをラッチすることを許可する０選択された特定のラッチ７６８゜− ３は関係命令セット内のロード命令の位置に論理的に対応している。命令発行ユ ニット４９８は保留中の可能性のある２命令セツトのどちらかの中のロード命令 を示している５ビツト・ベクトルをロード／ストア制御ユニット７７４へ渡す、 コンパレータ７７２が一致するストア・アドレスを示していない場合は、ロード ・アドレスはアドレス・バス７９４を経由してセレクタ７８６へ送られ、ＣＣＵ 　ＰＡＤＤＲアドレス・バス７８８上に出力される。アドレスの提供は、ロード ／ストア制御ユニット７７４とＣＣＵ　１０６間でやりとりされるＣＣＵ要求と レディ制御信号に従って行われる。実行ＩＤ値（ＥｘｘＤ値）もロード／ストア 制御ユニット７７４によって準備されてＣＣＵ　１０６に対して畠され、ＣＣＵ 　１０６がＥｘＩＤ値を含む要求データをそのあとで返却するときロード要求を 識別する。このＩＤ値は４ビツト・ベクトルからなり、現ロード要求を出したそ れぞれのロード・アドレス・ラッチ７６８゜−１を固有ビットで指定している。
５番目のビットはロード命令を収めている命令セットを識別するために使用され る。このＩＤ値は、従って、命令発行ユニット４９８からロード要求と一緒に送 られるビット・ベクトルと同じである。
先行する要求ロード・データが使用可能であることがＣＣＵ　１０６からロード ／ストア制御ユニット７７４へ通知されると、ロード／ストア制御ユニット７７ ４は１位置合わせユニットがデータを受信し、それをロード・データ・バス７６ ４上に送出することを許可する１位置合わせユニット７９８はロード・データを 右寄せする働きをする。
ＣＣＵ　１０６からデータが返却されると同時に、ロード／ストア制御ユニット ７７４はＣＣｔＪ　１０６からＥｘＩＤ値を受信する。他方、ロード／ストア制 御ユニット７７４はロード・データがロード・データ・バス７６４上に送出され ることを知らせる制御信号を命令発行ユニット４９８へ送り、さらに、どのロー ド命令に対してロード・データが返却されるのかを示したビット・ベクトルを返 却する。
Ｃ）工ＥＵ′の 再び第５図を参照して、ＩＥＵ制御経路のオペレーションを、第１４図に示した タイミング図と関連づけて説明する。第１４図に示した命令の実行タイミングは 本発明のオペレーションを例示したもので、種々態様に変更可能であることは勿 論である。
第１４図のタイミング図はプロセッサ・システム・クロック・サイクルＰ。−８ のシーケンスを示している。各プロセッサ・サイクルは内部ＴサイクルＴ０から 始まる。本発明の好適実施例によるアーキテクチャ１００では、各プロセッサ・ サイクルは２つのＴサイクルからなっている。
プロセッサ・サイクル０のときは、ＩＦｔｌ　１０２とＶＭＵ１０８は物理アド レスを生成するように動作する。この物理アドレスはＣＣＵ　１０６へ送られ、 命令用キャッシュ・アクセス・オペレーションが開始される。要求された命令セ ットが命令用キャッシニ１３２にあると。
命令セットはプロセッサ・サイクルｌのほぼ中間でＩＦｔｌ　１０２へ戻される 。そのあと、ＩＦＵ　１０２はブリフェッチ・ユニット２６０とＩＦＩＦｏ　２ Ｇ４を経由する命令セットの転送を管理し、転送された命令セットはまずＩＥＵ 　１０４へ実行のために渡される。
１）　Ｅデコード・ユニットの Ｅデコード・ユニット４９０は全命令セットを並列に受け取って、プロセッサ・ サイクル１が完了する前にデコードする。Ｅデコード・ユニット４９０は、好適 アーキテクチャ１００では、バス１２４を経由して受け取ったすべての有効命令 を並列に直接デコードする機能を備えた順列組合せ理論に基づ（ロジック・ブロ ックとして実現されている。アーキテクチャ１００によって認識される命令は、 各タイプ別に、命令、レジスタ要件および必要な資源の仕様と共に表ＶＩに示さ れてる。
表ＶＩ 象３！」Ｌ盪 自土　′とオペランド　本 しジスタ間移動　論理／算術演算機能コード：加算、減算、乗算、シフ トその他の指定。
宛先レジスタ ＰＳＲのみセット ソース・レジスタ１ ソース・レジスタ２または即 値定数値 レジスタ・セットＡ／Ｂ選択 即値からレジスタへ　宛先レジスタ 移動　即値整数または浮動小数点定 数値 レジスタ・セットＡ／Ｂ選択 ロード／ストア・　オペレーション機能コード：レジスタ　ロードまたはストア の指 定、即値、ベースと即 値、またはベースとオフ セットの使用 ソース／宛先レジスタ ベース・レジスタ インデックス・レジスタまた 即値定数値 レジスタ・セットＡ／Ｂ選択 即値コール　符号付き即値変位 制御フロー　オペレーション機能コード：ブランチ・タイプとトリ ガ条件の指定 ベース・レジスタ インデックス・レジスタ、即 値定数変位値、またはトラ・ノ ブ番号 レジスタ・セットＡ／Ｂ選択 特殊レジスタ移動　オペシー９３フ機能コード：特殊／整数レジスタとの 間の移動の指定 特殊レジスタ・アドレス識別 子ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 整数変換移動　オペレーション機能コード：浮動小数点から整数への 変換タイプの指定 ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 ブール関数　プール関数コード：　ＡＮＤ、ＯＲなどの指定 宛先プール・レジスタ ソース・レジスタ１ ソース・レジスタ２ レジスタ・セットＡ／Ｂ選択 拡張プロシージャ　プロシージャ指定子：プロシージャ・ベース値から のアドレス・オフセット の指定 オペレーション：値をプロ シージャ・ルーチンへ渡 す アトミック・プロ　プロシージャ指定子：アドレシージャ　ス値の指定 中−命令は、デコードされて命令を識別するフィールドのほかにこれらのフィー ルドを含んでいる。
Ｅデコード・ユニット４９０は命令セットの各命令を並列にデコードする。その 結果の命令の識別、命令機能、レジスタ参照および機能要件はＥデコード・ユニ ット４９０の出力から得られる。この情報は再生成され、命令セット内のすべて の命令が退避されるまで、プロセッサ・サイクルの各半サイクル期間、Ｅデコー ド・ユニット４９０によってラッチされる。従って、保留状態の８命令すべてに 関する情報が、Ｅデコード・ユニット４９０の出力から絶えず得られるようにな っている。この情報は、８エレメント・ビット・ベクトルの形式で表示され、各 ベクトルのビットまたはサブフィールドは２つの保留中命令セット内の対応する 命令の物理ロケーションに論理的に対応している。従って、８個のベクトルが制 御ライン５０２を経由してキャリー・チェッカ４９２へ送られる。この場合、各 ベクトルは、対応する命令がプロセッサ状況ワードのキャリー・ビットに作用を 及ぼしているか、あるいはそれに依存しているかを指定している。８個のベクト ルが各命令の特定の内容と機能ユニット要件を示すために制御ライン５１０を経 由して送られる。８個のベクトルが制御ライン５０６を経由して送られ、８個の 保留中命令の各々によって使用されたレジスタ参照を指定している。これらのベ クトルはプロセッサ・サイクル１が終了する前に送られる。
２）　キ　リー・チェッカ・ユニ・　のキャリー・チェッカ・ユニット４９２は 第１４図に示すオペレージジンのデータ依存関係フェーズ期間の間に依存関係検 査ユニット４９４と並列に動作する。キャリー・チェッカ・ユニット４９２は好 適アーキテクチャ１００では順列組合せ理論に基づくロジックとして実現されて いる。従って、キャリー・チェッカ・ユニット４９２によるオペレーションの各 繰返し時に、命令がプロセッサ状態レジスタのキャリー・フラグを変更したかど うかについて８個の命令すべてが考慮される。これが必要とされるのは、その前 の命令によって設定されたキャリー・ビットの状況に依存する命令を順序外で実 行することを可能にするためである。制御ライン５０４上に送出された制御信号 により、キャリー・チェッカ・ユニット４９２は、キャリー・フラグに対する先 行命令の実行に依存する特定の命令を識別することができる。
さらに、キャリー・チェッカ・ユニット４９２は８個の保留中命令の各々につい てキャリー・ビットの一部的コピーをもっている。キャリー・ビットを変更して いない命令については、キャリー・チェッカ・ユニット４９２はプログラム命令 ストリームの順序でキャリー・ビットを次の命令に伝える。従って、順序外で実 行され、キャリー・ビットを変更する命令を実行させることが可能であり、さら に、その順序外で実行される命令に依存する後続の命令も、キャリー・ビットを 変更する命令のあとに置かれていても、実行することが可能である。さらに、キ ャリー・ビットがキャリー・チェッカ・ユニット４９２によって維持されている ので、これらの命令の退避以前に例外が起こったとき、キャリー・チェッカ・ユ ニットは内部一時キャリ−・ビット・レジスタをクリアするだけでよいことから 、順序外で実行することが容易になる。その結果、プロセッサ状況レジスタは、 順序外で実行される命令の実行による影響を受けない。キャリー・チェッカ・ユ ニット４９２が維持している一部キヤリー・ビット・レジスタは、順序外で実行 される各命令が完了すると更新される。順序外で実行される命令が退避されると 、プログラム命令ストリームの中で最後に退避された命令に対応するキャリー・ ビットはプロセッサ状況レジスタのキャリー・ビット・ロケーションへ転送デー タ依存関係チェッカ・ユニット４９４はＥデコード・ユニット４９０から制御ラ イン５０６を経由して８個のレジスタ参照識別ベクトルを受け取る。各レジスタ の参照は３２個のレジスタを一度に１つを識別するのに適した５ビツト値と、” Ａ”、”Ｂ”またはプール・レジスタ・セット内に置かれているレジスタ・バン クを識別する２ビツト値によって示されている。浮動小数点レジスタ・セットは ”Ｂ”レジスタ・セットとも呼ばれる。各命令は最高３つまでのレジスタ参照フ ィールドをもつことができる。２つのソース・レジスタ・フィールドと１つの宛 先レジスタ・フィールドである。ある種の命令、特にレジスタ間移動命令は、宛 先レジスタを指定している場合があっても、Ｅデコード・ユニット４９０によっ て認識される命令ビット・フィールドは、実際に作成される出力データがないこ とを意味している場合がある。むしろ、命令の実行は、プロセッサ状況レジスタ の値の変更を判断することだけを目的としている。
データ依存関係チェッカ４９４も好適アーキテクチャ１００において純然たる組 合せロジック（ｐｕｒｅｃｏｍｂｉｎａｔｏｒｉａｌ　ｌｏｇｉｃ）で実現され ているが、これはプログラム命令ストリーム内に後に現れる命令のソース・レジ スタ参照と相対的に前に置かれた命令の宛先レジスタ参照との間の依存関係を同 時に判断するように動作する。ビット配列は、どの命令が他の命令に依存するか を識別するだけでなく、各依存関係がどのレジスタに基づいて生じたかを識別す るデータ依存関係チェッカ４９４によって作られる。
キャリーとレジスタ・データの依存関係は、第２プロセツサ・サイクルの開始直 後に判別される。
４）　レジスタ　ユニットの・　゛ レジスタ改名ユニット４９６は８個の保留中の命令すべてのレジスタ参照のＩＤ を制御ライン５０６を経由して、レジスタ依存関係を制御ライン５０８を経由し て受け取る。８個のエレメントからのマトリックスも制御ライン５４２を経由し て受け取る。これらのエレメントは、係留中命令の現セットの中でどの命令が実 行されたか（完了したか）を示している。この情報から、レジスタ改名ユニット ４９６は制御信号の８エレメント配列を制御ライン５１２を経由して命令発行ユ ニット４９８へ送る。このようにして送られた制御情報は、現セットのデータ依 存関係が判別された場合に、まだ実行されていない現在保留中の命、令のうちど の命令の実行が可能になったかについてレジスタ改名ユニット４９６が行った判 断を反映している。レジスタ改名ユニット４９６は実行のために同時に出される 最高６個までの命令を識別した選択制御信号をライン５１６を経由して受信する 。つまり、２側の整数命令、２個の浮動小数点命令および２個のプール命令であ る。
レジスタ改名ユニット４９６はバス５１８を経由してレジスタ・ファイル配列４ ７２へ送られた制御信号を通して、識別された命令を実行する際にアクセスする ソース・レジスタを選択するという、もう１つの機能を備えている。順序外で実 行される命令の宛先レジスタは対応するデータ経路の一部バッファ６１２，６８ ０．７２８に置かれているものとして選択される。順序内で実行される命令は完 了すると退避され、その結果データはレジスタ・ファイル６１４．６８４．７３ ２にストアされていく。ソース・レジスタの選択は、レジスタが以前に宛先とし て選択され、対応する以前の命令がまだ退避されていないかどうかによって決ま る。そのような場合には、ソース・レジスタは対応する一部バッファ６１２．６ ８０．７２８から選択される。以前の命令が退避されていた場合は、対応するレ ジスタ・ファイル６１４．６８４．７３２のレジスタが選択される。その結果、 レジスタ改名ユニット４９６は、順序外で実行される命令の場合には、レジスタ ・ファイル・レジスタの参照を一部バッファ・レジスタの参照に実効的に置き換 えるように動作する。
アーキテクチャ１００によれば、一時バッファ６１２゜６８０、７２８は対応す るレジスタ・ファイル配列のレジスタ構造と重複していない。むしろ、８個の保 留命令の各々に対して１つの宛先レジスタ・スロットが用意されている。その結 果、一時バッファ宛先レジスタ参照の置換は、保留レジスタ・セット内の対応す る命令のロケーションによって判断される。そのあとのソース・レジスタ参照は ソース依存関係が発生した命令に対してデータ依存関係チェッカ４９４によって 識別される。従って、一時バッファ・レジスタ内の宛先スロットはレジスタ改名 ユニット４９６によって容易に判断することが可能である。
５）ｔＡ　′−ユニットの・ 命令発行ユニット４９８は発行できる命令のセットをレジスタ改名ユニット４９ ６の出力とＥデコード・ユニット４９０によって識別された命令の機能要件に基 づいて判断する。命令発行ユニット４９８は制御ライン５１４を経由して報告さ れた機能ユニット４７８゜−０の各々の状況に基づいてこの判断を行う。従って 、命令発行ユニット４９８は発行すべき使用可能な命令セットをレジスタ改名ユ ニット４９６から受信すると、オペレーションを開始する。各命令を実行するた めにレジスタ・ファイルへのアクセスが必要であるとすると、命令発行ユニット ４９８は現在命令を実行中の機能ユニット４９８゜−７が使用可能であることを 予想する。レジスタ改名ユニット４９６へ発行すべき命令を判別する際の遅延を 最小にするために、命令発行ユニット４９８は専用の組合せロジックで実現され ている。
発行すべき命令を判別すると、レジスタ改名ユニット４９６はレジスタ・ファイ ルへのアクセスを開始し、このアクセスは第３プロセツサ・サイクルＰ２が終了 するまで続けられる。プロセッサ・サイクルＰ３が開始すると、命令発行ユニッ ト４９８は、ｒＥｘｅｃｕｔｅ　ＯＪで示すように１つまたは２つ以上の機能ユ ニット４７８゜−７によるオペレーションを開始し、レジスタ・ファイル配列４ ７２から送られてきたソース・データを受信して処理する。
代表例として、アーキテクチャ１００で処理される大部分の命令は１プロセツサ ・サイクルで機能ユニットを通して実行される。しかし、一部の命令は、ｒＥｘ ｅｃｕｔｅ　ＩＪで示すように、同時に出された命令を完了するのに複数のプロ セッサ・サイクルを必要とする。Ｅｘｅｃｕｔｅ　Ｏ命令とＥｘｅｃｕｔｅ　１ 命令は、例えば、それぞれＡＬＵと浮動小数点乗算機能ユニットに実行させるこ とができる。ＡＬＵ機能ユニットは、第１４図に示すように、１プロセツサ・サ イクル内で出力データを発生し、この出力データはラッチしてお（たけて、第５ プロセツサ・サイクル２４時に別の命令を実行する際に使用することができる。
浮動小数点乗算機能ユニットは内部バイブライン化機能ユニットにすることが好 ましい。従って、次のプロセッサ・サイクルで別の浮動小数点命令を出すことが できる。しかし、最初の命令の結果はデータに依存するプロセッサ・サイクル数 の間使用することができない、第１４図に示す命令は、機能ユニットでの処理を 完了するためには、３プロセツサ・サイクルを必要とする。
各プロセッサ・サイクルの間に、命令発行ユニット４９８の機能は繰り返される 。その結果、現在の保留中の命令セットの状況と機能ユニット４７８゜−０の全 セットの使用可能状況は各プロセッサ・サイクルの間に再評価される。従って、 最適条件のとき、好適アーキテクチャ１００はプロセッサ・サイクルごとに最高 ６個までの命令を実行することができる。しかし、代表的な命令ミックスから得 られる総平均実行命令数は、１プロセツサ・サイクル当たり１．５個ないし２． ０個である。
命令発行ユニット４９８の機能で最後に考慮すべきことは、このユニットがトラ ップ条件の処理と特定命令の実行に関与することである。トラップ条件を発生す るためには、まだ退避されていないすべての命令をＩＥＵ　１０４からクリアす る必要がある。このような事態は、算術演算エラーに応答して機能ユニット４７ ８゜−７のいずれからか、あるいは例えば、違法命令をデコードしたときにＥデ コード・ユニット４９０から、外部割込みを受信し、それが割込み要求／受信確 認制御ライン３４０を経由してＩＥＵ　１０４へ中継されたのに応答して、起こ ることがある。トラップ条件が発生したとき、命令発行ユニット４９８は現在ｒ ＥＵ　１０４で保留されているすべての非退避命令を中止または無効にすること を受け持つ。同時に退避できない命令はすべて無効にされる。この結果は、プロ グラム命令ストリームを順序内で実行する従来の方式に対して割込みを正確に発 生させるために不可欠である。　ＩＥｏ　１０４がトラップ処理プログラム・ル ーチンの実行を開始する準備状態になると、命令発行ユニット４９８は制御ライ ン３４０を経由するリターン制御信号によって割込みの受信を確認する。また、 従来の純然たる順序内ルーチンにおいである命令が実行される前に変更されたプ ロセッサ状態ビットに基づいて、その命令に対する例外条件が認識される可能性 を防止するために、命令発行ユニット４９８はＰＳＲを変更する可能性のあるす べての命令（特殊移動やトラップからのリターンなど）が厳格に順序内で実行さ れるようにすることを受け持つ。
プログラム制御の流れを変更するある種の命令は、ニブコード・ユニット２６２ によって判別されない、この種の命令には、サブルーチン・リターン、プロシー ジャ命令からのリターン、トラップからのリターンがある。命令発行ユニット４ ９８は判別制御信号をＩＥＵリターン制御ライン３５０を経由してＩＦＵ　１０ ２へ送る。特殊レジスタ４１２のうち対応するものが選択されて、コール命令の 実行時、トラップの発生時またはプロシージャ命令の出現時に存在していたＩＦ −ＰＣ実行アドレスを出力する。
６）６　ユニ≠　の 完了制御ユニット５４０は機能ユニット４７８゜−０をモニタして、現在のオペ レーションの完了状況を調べる。
好適アーキテクチャ１００では、完了制御ユニット５４０は各機能ユニットによ るオペレーションの完了を予想して、現在保留中の命令セットの中の各命令の実 行状況を示した完了ベクトルを、機能ユニット４７８゜−１による命令の実行完 了よりも約半プロセッサ・サイクル前にレジスタ改名ユニット４９６、バイパス 制御ユニット５２０および退避制御ユニット５００へ送る。これにより、命令発 行ユニット４９８はレジスタ改名ユニット４９６を通して、実行を完了する機能 ユニットを次の命令発行サイクルに対して使用可能な資源として考慮することが できる。バイパス制御ユニット５２０は、機能ユニットから出力されたデータを バイパス・ユニット４７４を通るようにバイパスする準備を行うことができる。
最後に、退避開開ユニット５００は、機能ユニット４７８゜−１かうレジスタ・ ファイル配列４７２ヘデータを転送するのと同時に対応する命令を退避するよう に動作する。
７）゛　ユニットの・ 完了制御ユニット５４０から送られた命令完了ベクトルのほかに、退避制御ユニ ット５００はＥデコード・ユニット４９０から出力された最も古い命令セットを モニタする。命令ストリーム順序の中の各命令に完了制御ユニット５４０によっ て完了の印（マーク）がつけられると、退避制御ユニット５００は、制御ライン ５３４上に送出された制御信号を通して、一時バッファ・スロットからレジスタ ・ファイル配列４７２内の対応する命令が指定したファイル・レジスタ・ロケー ションへデータを転送することを指示する。１つまたは複数の命令が同時に退避 されると、ＰＣＩｎｃ／５ｉｚｅ制御信号が制御ライン３４４上に送出される。
各プロセッサ・サイクルごとに最高４個までの命令を退避することが可能である 。命令セット全体が退避されると、ＩＰＩＦＯ読取り制御信号が制御ライン３４ ２上に送出されてＩＦＩＦｏ　２６４を前進させる。
８）　フロー　ユニットの 制御フロー制御ユニット５２８は、現在の係留中命令セット内の制御フロー命令 が解決されたかどうか、さらに、その結果ブランチが行われたかどうかを指定し た情報をｒＦＵ　１０２に絶えず与えるように動作する。制御フロー制御ユニッ ト５２８は、Ｅデコード・ユニット４９０による制御フロー・ブランチ命令の識 別情報を制御ライン５１０を経由して取得する。現在のレジスタ依存関係のセッ トは、制御ライン５３６を経由してデータ依存関係チェッカ・ユニット４９４か ら制御フロー制御ユニット５２８へ送られるので、制御フロー制御ユニット５２ ８はブランチ命令の結果が依存関係に拘束されているかどうか、あるいは判明し ているかどうかを判断することができる。レジスタ改名ユニット４９６からバス ５１ｇを経由して送られたレジスタの参照は制御フロー制御ユニット５２８によ ってモニタされ、ブランチ決定を定義するプール・レジスタが判別される。従っ て、ブランチ決定は、制御フロー命令の順序外の実行以前でも判断することが可 能である。
制御フロー命令の実行と同時に、バイパス・ユニット４７２は、制御フローｌと 制御フロー２の制御ライン７５０、７５２からなる制御ライン５３０を経由して 制御フローの結果を制御フロー制御ユニット５２８へ送るように指示される。最 後に、制御フロー制御ユニット５２８は各々が８ビツトの２個のベクトルを制御 ライン３４８を経由してＩＦＵ　１０２へ連続して送る。これらのベクトルは、 ベクトル内のビットに対応する論理ロケーションに置かれた命令が解決されたか 否か、およびその結果ブランチが行われたか否かを定義している。
好適アーキテクチャ１００では、制御フロー制御ユニット５２８は制御ユニット ５２８への入力制御信号を受けて連続的に動作する組合せロジックとして実現さ れている。
９）　バイパス　ユニットの 命令発行ユニット４９８はバイパス制御ユニット５２０と緊密に協働して、レジ スタ・ファイル配列４７２と機能ユニット４７８゜−１間のデータのルーチング （経路指定）を制御する。バイパス制御ユニット５２０は、第１４図に示すオペ レーションのレジスタ・ファイル・アクセス、出力およびストア・フェーズと関 連して動作する。レジスタ・ファイル・アクセスの間には、バイパス制御ユニッ ト５２０は命令の実行の出力フェーズの間に書き込まれている途中にあるレジス タ・ファイル配列４７２内の宛先レジスタのアクセスを、制御ライン５２２を通 して認識することができる。この場合、バイパス制御ユニット５２０は、バイパ スして機能ユニット配布バス４８０に返すように、機能ユニット出力バス４８２ 上に送出されたデータを選択することを指示する。バイパス・ユニット５２Ｇに 対する制御は、制御ライン５４２を通して命令発行ユニット４９８によって行わ れる。
ＩＶ、想メモ！　′ユニット ＶＭＵ　１０８のインタフェース定義は第１５図に示されている。ＶＭＵ　１０ ８は主にＶＭＵ制御ロジック・ユニット８００と内容アドレス（ｃｏｎｔｅｎｔ 　ａｄｄｒｅｓｓａｂｌｅ）メモリ（ＣＡＭ）　８０２から構成されている。Ｖ ＭＵ　１０ｇの一般的機能は第１６図にブロック図で示しである。
同図において、仮想アドレスの表現は、スペース１０（ｓＩＤ［３１：２８］　 ）、仮想ページ番号（ＶＡＤＤＲ［２７：１４１）、ページ・オフセット（ＰＡ ＤＤＲ［１３：４Ｊ）　、および要求ＩＤ　（ｒｌＤ［３＋０］）に分割されて いる。物理アドレスを生成するためのアルゴリズムでは、スペースＩＤを使用し て、スペース・テーブル８４２内の１６個のレジスタから１つを選択するように なっている。選択したスペース・レジスタの内容と仮想ページ番号とを組み合わ せて、テーブル索引バッファ（ＴＬＢ）　８４４をアクセスするときのアドレス として使用される。３４ビツト・アドレスは内容アドレス・タグの慟きをし、バ ッファ８４４ないの対応するバッファ・レジスタを指定するために使用される。
タグに一致するものが見つかると、１８ビツト幅レジスタ値が物理アドレス８４ ６の上位１８ビツトとして得られる。ページ・オフセットと要求ＩＤは物理アド レス８４６の下位１４ビツトとして得られる。
タグに一致するものがテーブル索引バッファ８４４に見つからないと　ＶＭＵ不 一致が通知される。この場合は、！Ｉ！ＡＵ　１１２に維持されている完全ペー ジ・テーブル・データ構造をアクセスする従来のハツシュ・アルゴリズム８４８ を採用したＶＭＵ高速トラップ処理ルーチンを実行させる必要がある。このペー ジ・テーブル８５０はアーキテクチャ１００によって現在使用中のすべてのメモ リ・ページのエントリを含んでいる。ハツシュ・アルゴリズム８４８は、現在の 仮想ページ変換操作を満たすために必要なページ・テーブル・エントリを判別す る。これらのページ・テーブル・エントリはＭＡＵ　１１２からレジスタ・セッ ト”Ａ“のトラップ・レジスタヘロードされ、そのあと特殊レジスタ移動命令に よってテーブル索引バッファ８４４へ転送される０例外処理ルーチンから戻ると 、ＶＭＵ不一致例外を引き起こした命令はＩＥＵ　１０４によって再実行される 。仮想アドレスから物理アドレスへの変換操作は例外を引き起こさないで完了す るはずである。
ＶＭＵ制御ロジック８００はＩＦＵ　１０２およびＩＥＵ　１０４とのデュアル ・インタフェースとなる。準備信号は制御ライン８２２を経由しテＩＥＵ　１０ ４　ヘ送られ、ＶＭＵ　１０ｇがアドレス変換のために使用可能であることを通 知する。好適実施例では、ＶＭＵ　１０ｇは常にＩＦＵ　１０２の変換要求を受 け付ける準備状態にある。ＩＦＵ　１０２　ｉ３よびＩＥＵ　１０４は共に、制 御ライン３２８および８０４を経由して要求を提示することができる。好適アー キテクチャ１００では、ＩＦＵは優先してＶＭＵ　１０８をアクセスすることが できる。その結果、ビジー（使用中）制御ライン８２０は１つだけがＩＥＵ　１ ０４に出力される。
ＩＦＵ　１０２およびＩＥＵ　１０４は共に、スペースＩＤと仮想ページ番号フ ィールドを、それぞれ、制御ライン３２６および８０８を経由してＶＭＵ制御ロ ジック８００へ送る。
さらに、ＩＥＵ　１０４は読み書き制御信号を制御信号８０６でａカする。この 制御信号は、参照された仮想メモリのメモリ・アクセス保護属性を変更するため に、そのアドレスをロード・オペレーションに使用すべきか、ストア・オペレー ションに使用すべきを必要に応じて定義している。仮想アドレスのスペースＩＤ と仮想ページ・フィールドはＣＡＭユニット８０２に渡されて、実際の変換操作 が行われる。ページ・オフセットとＥｘＩＤフィールドは最終的にＩＥＵ　１０ ４から直接にＣＣＵ　１０６へ送られる。物理ページと要求ＩＤフィールドはア ドレス・ライン８３６を経由してＣＡＭユニット８０２へ送られる。テーブル索 引バッファに一致するものが見つかると、ヒツト・ラインと制御出力ライン８３ ０を経由してＶＭＵ制御ロジック・ユニット８００に通知される。その結果の１ ８ビツト長の物理アドレスはアドレス出力ライン８２４上に出力される。
ＶＭＵ制御ロジック・ユニット８００は、ライン８３０からヒツトおよび制御出 力制御信号を受けると、仮想メモリ不一致と仮想メモリ例外制御信号をライン３ ３４．３３２上に出力する。仮想メモリ変換不一致とは、テーブル索引バッファ ８４４内のページ・テーブルＩＯと一致しなかったことを意味する。その他の変 換エラーはすべて仮想メモリ例外として報告される。
最後に、ＣＡＭユニット８０２内のデータ・テーブルは特殊レジスタ間移動命令 をＩＥＵ　１０４が実行することによって変更することができる。読み書き、レ ジスタ選択、リセット、ロードおよびクリア制御信号はＩＥＵ１０４から制御ラ イン８１０，８１２，８１４，８１６，８１８を経由して出力される。　ＣＡＭ ユニット・レジスタに書くべきデータは特殊アドレス・データ・バス３５４に接 続されたアドレス・バス８０８を経由してＩＥＵ　１０４からＶＭＵ制御ロジッ ク・ユニット８００によって受信される。このデータは初期設定、レジスタ選択 、右よび読み書き制御信号を制御する制御信号と同時にバス８３６を経由してＣ ＡＭユニット８０２へ転送される。その結果、ＣＡＭユニット８０２内のデータ ・レジスタは、より高レベルのオペレーティング・システムで定義されているコ ンテキスト・スイッチを処理するとき必要になるストアのための読出しを含めて 、アーキテクチャ１００の動的オペレーションの間に必要に応じて即座に書き出 すことができる。
■、キャッシュ　′ユニット ＣＣＵ　１０６用のデータ・インタフェース上のコントロールを第１７図に示す 、この場合も、インタフェースはＩＦＵ　１０２用とＩＥＵ　１０４用に別個に 設けている。さらに、論理的に別個になったインタフェースをＣＣＵ　１０６に 設けて、ＭＣＵ　１１０と命令とデータの転送が行われる。ＩＦＵインタフェー スはアドレス・ライン３２４上に送出される物理ページ・アドレスと、アドレス ・ライン８２４上に送出されるＶＭＵ変換ページ・アドレスと、制御ライン２９ ４．２９６上を別個に転送される要求ＩＤとからなっている。単方向データ転送 バス１１４は命令セット全体をＩＦＵ　１０２と並列に転送するためのものであ る。最後に、読取り／使用中（ｒｅａｄ／ｂｕｓｙ）制御信号と準備（ｒｅａｄ ｙ）制御信号は制御ライン２９８．３００．３０２を経由してＣＣＵ　１０６へ 送られる。
同様に、完全な物理アドレスはＩＥＵ　１０２から物理アドレス・バス７８８を 経由して送られる。要求ＥｘｒＤはＩＥＵ　１０４のロード／ストア・ユニット との間で制御ライン７９６を経由して別個に送受される。８０ビツト幅の単方向 データ・バスをＣＣＵ　１０６に設けて、ＩＥＵ　１０４と結んでいる。しかし 、アーキテクチャ１００の好適実施例では、下位の６４ビツトだけがＩＥＵ　１ ０４によって使用される。全８０ビツト・データ転送バスをＣＣＵ　１０６内に 用意し、サポートしたのは、浮動小数点データ経路６６０を変更することにより 、Ｉ　ＥＥＥ標準７５４に準拠する浮動小数点オペレーションをサポートするア ーキテクチャ１００の将来の実現をサポートするためである。
ＩＥＵ制御インタフェースは、要求、使用中、準備、読み書きおよび制御信号７ ８４を通して確立され、ＩＦＵ１０２によって使用される対応する制御信号とほ ぼ同じである。ただし、ロード・オペレーションとストア・オペレーションを区 別するために読み書き制御信号が用意されている点が異なる。幅制御信号はＩＥ Ｕ　１０４がＣＣＵ　１０６をアクセスする都度、その間に転送されるバイト数 を指定している。これに対して、命令キャッシュ１３２のアクセスは、いずれも 、固定１２８ビット幅データ・フェッチ・オペレーションである。
ＣＣＵ　１０６は、命令用キャッシュ１３２とデータ用キャッシュ１３４に対し てほぼ従来のキャッシュ制御機能を実装している。好適アーキテクチャ１００で は、命令用キャッシュ１３２は２５６個の１２８ビツト幅命令セットををストア できる高速メモリになっている。データ用キャッシュ１３４は１０２４個の３２ ビツト幅データ・ワードをストアすることができる。命令用キャッシュ１３２お よびデータ用キャッシュ１３４の内容から即時に満たすことができない命令とデ ータ要求はＭＣＵ　１１０に引き渡される。命令用キャッシュが不一致（ミス） の場合は、２８ビツト幅の物理アドレスがＭＣＵ　１１０ヘアドレス・バス８６ ０を経由して送られる。要求ＩＤおよびＣＣＵ１０６とＭＣＵ　１００のオペレ ーションを調整するための追加制御信号は制御ライン８６２上に送出される。Ｍ ＣＵｌｌｏがＭＡＵ　１１２の必要な読取りアクセスを調整すると、２つの連続 する６４ビツト幅データ転送がＭＡＵ　１１２から直接に命令用キャッシュ１３ ２へ行われる。データ・バス１３６が好適アーキテクチャ１００において６４ビ ット幅であるとすると、２転送が必要である。要求したデータがＭＣＵ　１１０ を経由して返送されるとき、要求オペレーションが保留されていた期間に保持さ れていた要求１０も、制御ライン８６２を経由してＣＣＵ　１０６へ返送される 。
データ用キャッシュ１３４とＭＣＵ　１１０との間のデータ転送オペレーション は、命令用キャッシュの場合のオペレーションとほぼ同じである。データ・ロー ドとストア・オペレーションは単一バイトを参照できるので、全３２ビット幅物 理アドレスがアドレス・バス８６４を経由してＭＣＵ　１１０へ送られる。イン タフェース制御信号と要求ＥｘＩＤは制御ライン８６６を経由して転送される。
双方向６４ビット幅データ転送はデータ用キャッシュ・バス１３８を経由して行 われる。
Ｖｌ、　Ｌ丘旦圭ｌ亙１ 高性能ＲＩＳＣをベースとしたマイクロプロセッサ・アーキテクチャは以上に説 明したとおりである。本発明のアーキテクチャによれば、命令を順序外に実行す ることができ、メインとターゲット命令ストリームのプリフェッチ命令転送経路 を別々に設け、およびプロシージャ命令認識と専用プリフェッチ経路を設けるこ とができる。命令実行ユニットは最適化されているので、最適化された複数のデ ータ処理経路で整数、浮動小数点およびプール演算をサポートすることができ、 またそれぞれの一時レジスタ・ファイルが設けられているので、容易に設定され るマシン状態の状況を正確に維持しながら、順序外の実行と命令取消しを容易に 行うことができる。
従って、上述した説明では、本発明の好適実施例を開示しているが、当業者にと って本発明の範囲内で種々変更および改良することが可能であることは勿論であ る。
１昏しジλヲ　昶１目７トレ入 ＦＩＧ、ＪＣ ＦＩＧ、８　ＦＩＧ、９ ９ｋＳ番＋、＝；１ダ 特殊しジスタ 特殊しジ入り・ ＦＩＧ、−１２ 、、　ＰＣＴ／ＪＰ　９２１００１１７１国際調査報告 フロントページの続き （７２）発明者　ミャヤマ、ヨシュキ アメリカ合衆国　９５０５０　カリフォルニア州　サンタ　クララ　ランチョ　 マコーミック　ブールバード　２１７１ （７２）発明者　ガルグ、サンジブ アメリカ合衆（Ｅ　９４５３９　カリフォルニア州　フリーセント　センティネ ル　ドライブ４６８２０ （７２）発明者　ハギワラ、ヤスアキ アメリカ合衆国　９５０５０　カリフォルニア州　サンタ　クララ　センロー　 ストリート２２５０　アパート２７４ （７２）発明者　ワン、ジョハネス アメリカ合衆国　９４０６２　カリフォルニア州　レッドウッド　シティ　キン グ　ストリート２５ （７２）発明者　ラウ、ティーリ アメリカ合衆国　９４３０６　カリフォルニア州　パロ　アルド　カレッジ　ア ヴエニュ−４１１アパート　イー （７２）発明者　トラン、クララ　エイチ。
アメリカ合衆国　９５１３０　カリフォルニア州　サン　ノゼ　メイフィールド 　アヴエニュー　２０４５

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  1. 【特許請求の範囲】 １．プログラム・ストリームを実行するためのマイクロプロセッサであって、 ａ）命令を命令ストアからフェッチする手段であって、あらかじめ定めた複数の 命令を命令バッファに置いておくフェッチ手段と、 ｂ）複数の命令を同時並行に実行するための実行手段であって、前記命令バッフ ァに結合され、実行すべき命令を選択するための手段と、命令で指定された機能 オペレーションを実行するための複数の機能ユニット手段とを含み、該複数の機 能ユニット手段はそれぞれの命令を実行する際に同時並行オペレーションが可能 である実行手段と を備えたことを特徴とするマイクロプロセッサ。 ２．請求の範囲第１項に記載のマイクロプロセッサにおいて、前記実行手段は、 データをストアするためのレジスタ手段と、該レジスタ手段を前記複数の機能ユ ニット手段に並列に結合して前記レジスタ手段と前記複数の機能ユニット手段と の間でデータを転送するための手段とをさらに含むことを特徴とするマイクロプ ロセッサ。 ３．請求の範囲第２項に記載のマイクロプロセッサにおいて、前記複数の機能ユ ニット手段はデータに対してあらかじめ定めた機能オペレーション・セットを実 行し、および前記選択手段は前記レジスタ手段に結合されて該複数の機能ユニッ ト手段へ転送すべきあらかじめ定めたデータを選択し、および前記複数の機能ユ ニット手段に結合されて、前記機能ユニット手段のうち前記あらかじめ定めたデ ータに対してそれぞれの機能オペレーションを実行するためのあらかじめ定めた 機能ユニットを選択することを特徴とするマイクロプロセッサ。 ４．請求の範囲第３項に記載のマイクロプロセッサにおいて、前記複数の機能ユ ニット手段による機能オペレーションの実行は相互に独立しており、前記複数の 機能ユニット手段の各々は前記選択手段に結合されて、前記複数の機能ユニット 手段のそれぞれの実行ステータス（状況）を示すステータス信号を前記選択手段 に送ることを特徴とするマイクロプロセッサ。 ５．請求の範囲第４項に記載のマイクロプロセッサにおいて、前記結合手段は、 複数のデータを前記レジスタ手段から前記複数の機能ユニット手段へ同時並行に 転送し、および複数のデータを前記複数の機能ユニット手段から前記レジスタ手 段へ同時並行に転送するためのバス手段を含むことを特徴とするマイクロプロセ ッサ。 ６，プログラム・ストアに結合されたマイクロプロセッサであって、 実行すべき命令ストリームを取り出すための命令フェッチ・ユニットであって、 実行が保留されている複数の命令をストアしておくためのバッファを含む命令フ ェッチ・ユニットと、 前記バッファに結合された命令実行ユニットであって、複数の機能ユニットを含 み、該機能ユニットの各々は、データに対して計算オペレーションを独立に実行 するための手段、前記機能ユニットの各々へデータを供給するための手段であっ て、それぞれのデータを前記複数の機能ユニットのあらかじめ定めたものへ並列 に転送することを可能にする手段、および同時並行に実行すべき保留中の命令の セットを選択するための手段を含む命令実行ユニットと を備えたことを特徴とするマイクロプロセッサ。 ７．請求の範囲第６項に記載のマイクロプロセッサにおいて、前記機能ユニット の各々はそれぞれのステータス信号を出力し、前記選択手段は前記ステータス信 号の各々を受信するように前記複数の機能ユニットに結合され、前記選択手段は 前記バッファから選択された命令を実行するために前記複数の機能ユニットの各 々のステータスを決定することを特徴とするマイクロプロセッサ。 ８．請求の範囲第７項に記載のマイクロプロセッサにおいて、前記選択手段は前 記バッファから選択された命令の実行を同時並行に開始するために前記複数の機 能ユニットの各々のステータスを決定することを特徴とするマイクロプロセッサ 。 ９．請求の範囲第７項に記載のマイクロプロセッサにおいて、前記選択手段は前 記複数の機能ユニットによって同時並行に実行させるための命令を統一して選択 し、それにより前記選択手段は前記複数の機能ユニットによって実行される機能 の変更を容易にサポートし、該変更には、前記機能ユニットのあらかじめ定めた ひとつ的よって実行される機能を変更すること、および前記機能ユニットの追加 機能ユニットを設けることが含まれることを特徴とするマイクロプロセッサ。 １０．請求の範囲第７項に記載のマイクロプロセッサにおいて、前記選択手段は 、前記バッファに結合されて、実行すべき命令が使用可能であるかどうかを決定 するための手段と、前記それぞれのステータス信号に応答して、前記複数の機能 ユニットを通した命令の処理の開始をスケジュールするための手段とを含み、該 スケジュール手段は前記決定手段によっての実行のために使用可能であると決定 され、および前記スケジュール手段が前記複数の機能ユニットのうちあらかじめ 定めた機能を実施する少なくとも１つの機能ユニットの使用可能ステータスを決 定した命令をスケジュールし、それにより前記選択手段は前記複数の機能ユニッ トによって実行される機能の変更を容易にサポートし、該変更には、前記機能ユ ニットのあらかじめ定めたひとつによって実行される機能を変更すること、およ び前記スケジュール手段の変更を通してのみ前記機能ユニットの追加機能ユニッ トを設けることが含まれることを特徴とするマイクロプロセッサ。
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