JPS63318634A - 命令先取り方式 - Google Patents
命令先取り方式Info
- Publication number
- JPS63318634A JPS63318634A JP15617087A JP15617087A JPS63318634A JP S63318634 A JPS63318634 A JP S63318634A JP 15617087 A JP15617087 A JP 15617087A JP 15617087 A JP15617087 A JP 15617087A JP S63318634 A JPS63318634 A JP S63318634A
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- Japan
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- satisfied
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- branching
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- Pending
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- 238000000034 method Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令先取り方式に関し、特に命令先取り機構を
有する中央処理装置における命令先取り方式に関する。
有する中央処理装置における命令先取り方式に関する。
従来、この種の命令先取り方式では、条件分岐命令の検
出時に条件不成立（Ｎｏ−Ｇｏ）側の分岐先命令または
条件成立（Ｇ Ｏ）側の分岐先命令のどちらか一方だけ
を固定的に先取りしていた。
出時に条件不成立（Ｎｏ−Ｇｏ）側の分岐先命令または
条件成立（Ｇ Ｏ）側の分岐先命令のどちらか一方だけ
を固定的に先取りしていた。
上述した従来の命令先取り方式では、条件分岐命令の検
出時に条件不成立側の分岐先命令または条件成立側の分
岐先命令のどちらか一方だけを固定的に先取りしていた
ので、先取りする分岐先命令が条件不成立側の分岐先命
令である場合には条件分岐命令の実行結果が条件成立で
あったときに、また先取りする分岐先命令が条件成立側
の分岐先命令である場合には条件分岐命令の実行結果が
条件不成立であったときに主記憶装置から再度分岐先命
令の読出しを行う必要が生し、中央処理装置の高速化の
障害になるという欠点がある。
出時に条件不成立側の分岐先命令または条件成立側の分
岐先命令のどちらか一方だけを固定的に先取りしていた
ので、先取りする分岐先命令が条件不成立側の分岐先命
令である場合には条件分岐命令の実行結果が条件成立で
あったときに、また先取りする分岐先命令が条件成立側
の分岐先命令である場合には条件分岐命令の実行結果が
条件不成立であったときに主記憶装置から再度分岐先命
令の読出しを行う必要が生し、中央処理装置の高速化の
障害になるという欠点がある。
本発明の目的は、上述の点に鑑み、条件分岐命令の検出
時に条件不成立側の分岐先命令および条件成立側の分岐
先命令の両者を先取りすることにより、先取りした分岐
先命令のヒツト率を１００％にして中央処理装置の高速
化を図ることができる命令先取り方式を提供することに
ある。
時に条件不成立側の分岐先命令および条件成立側の分岐
先命令の両者を先取りすることにより、先取りした分岐
先命令のヒツト率を１００％にして中央処理装置の高速
化を図ることができる命令先取り方式を提供することに
ある。
本発明の命令先取り方式は、条件分岐命令を検出したと
きにこの条件分岐命令の条件不成立側の分岐先命令およ
び条件成立側の分岐先命令を先取りする命令先取り制御
部と、この命令先取り制御部により前記条件不成立側の
分岐先命令が先取りされる第１の命令バッファ記ｔαと
、前記命令先取り制御部により前記条件成立側の分岐先
命令が先取りされる第２の命令バッファ記憶と、前記第
１の命令バッファ記憶に先取りされた前記条件不成立側
の分岐先命令または前記第２の命令バッファ記憶に先取
りされた前記条件成立側の分岐先命令を選択的に出力す
るセレクタと、前記条件分岐命令の実行結果が分岐条件
の不成立であるときに前記セレクタに前記第１の命令バ
ッファ記憶に先取りされた前記条件不成立側の分岐先命
令の選択を指示し前記条件分岐命令の実行結果が分岐条
件の成立であるときに前記セレクタに前記第２の命令バ
ッファ記憶に先取りされた前記条件成立側の分岐先命令
の選択を指示する分岐条件制御部とを有する。
きにこの条件分岐命令の条件不成立側の分岐先命令およ
び条件成立側の分岐先命令を先取りする命令先取り制御
部と、この命令先取り制御部により前記条件不成立側の
分岐先命令が先取りされる第１の命令バッファ記ｔαと
、前記命令先取り制御部により前記条件成立側の分岐先
命令が先取りされる第２の命令バッファ記憶と、前記第
１の命令バッファ記憶に先取りされた前記条件不成立側
の分岐先命令または前記第２の命令バッファ記憶に先取
りされた前記条件成立側の分岐先命令を選択的に出力す
るセレクタと、前記条件分岐命令の実行結果が分岐条件
の不成立であるときに前記セレクタに前記第１の命令バ
ッファ記憶に先取りされた前記条件不成立側の分岐先命
令の選択を指示し前記条件分岐命令の実行結果が分岐条
件の成立であるときに前記セレクタに前記第２の命令バ
ッファ記憶に先取りされた前記条件成立側の分岐先命令
の選択を指示する分岐条件制御部とを有する。
本発明の命令先取り方式では、命令先取り制御部が条件
分岐命令を検出したときにこの条件分岐命令の条件不成
立側の分岐先命令および条件成立側の分岐先命令を先取
りし、第１の命令バッファ記憶に命令先取り制御部によ
り条件不成立側の分岐先命令が先取りされ、第２の命令
バッファ記憶に命令先取り制御部により条件成立側の分
岐先命令が先取りされ、セレクタが第１の命令バッファ
記憶に先取りされた条件不成立側の分岐先命令または第
２の命令バッファ記憶に先取りされた条件成立側の分岐
先命令を選択的に出力し、分岐条件制御部が条件分岐命
令の実行結果が分岐条件の不成立であるときにセレクタ
に第１の命令バッファ記憶に先取りされた条件不成立側
の分岐先命令の選択を指示し条件分岐命令の実行結果が
分岐条件の成立であるときにセレクタに第２の命令バッ
ファ記憶に先取りされた条件成立側の分岐先命令の選択
を指示する。
分岐命令を検出したときにこの条件分岐命令の条件不成
立側の分岐先命令および条件成立側の分岐先命令を先取
りし、第１の命令バッファ記憶に命令先取り制御部によ
り条件不成立側の分岐先命令が先取りされ、第２の命令
バッファ記憶に命令先取り制御部により条件成立側の分
岐先命令が先取りされ、セレクタが第１の命令バッファ
記憶に先取りされた条件不成立側の分岐先命令または第
２の命令バッファ記憶に先取りされた条件成立側の分岐
先命令を選択的に出力し、分岐条件制御部が条件分岐命
令の実行結果が分岐条件の不成立であるときにセレクタ
に第１の命令バッファ記憶に先取りされた条件不成立側
の分岐先命令の選択を指示し条件分岐命令の実行結果が
分岐条件の成立であるときにセレクタに第２の命令バッ
ファ記憶に先取りされた条件成立側の分岐先命令の選択
を指示する。
次に、本発明について図面を参照して詳細に説明する。
図は、本発明の一実施例の命令先取り方式が適用された
中央処理装置の構成を示すブロック図である。この中央
処理装置１は、命令先取り制御部１１と、第１の命令バ
ッファ記憶１２と、第２の命令バッファ記憶１３と、セ
レクタ１４と、分岐条件制御一部１５とを含んで構成さ
れている。なお、中央処理装置ｌは、主記憶装置２に接
続されている。
中央処理装置の構成を示すブロック図である。この中央
処理装置１は、命令先取り制御部１１と、第１の命令バ
ッファ記憶１２と、第２の命令バッファ記憶１３と、セ
レクタ１４と、分岐条件制御一部１５とを含んで構成さ
れている。なお、中央処理装置ｌは、主記憶装置２に接
続されている。
命令先取り制御部１１は、条件分岐命令を検出したとき
にこの条件分岐命令の条件不成立側の分岐先命令および
条件成立側の分岐先命令を先取りする。
にこの条件分岐命令の条件不成立側の分岐先命令および
条件成立側の分岐先命令を先取りする。
第１の命令バッファ記憶１２は、命令先取り制御部１１
により条件分岐命令の条件不成立側の分岐先命令が先取
りされるバッファである。
により条件分岐命令の条件不成立側の分岐先命令が先取
りされるバッファである。
第２の命令バッファ記憶１３は、命令先取り制御部１１
により条件分岐命令の条件成立側の分岐先命令が先取り
されるバッファである。
により条件分岐命令の条件成立側の分岐先命令が先取り
されるバッファである。
セレクタ１４は、第１の命令バッファ記憶１２に先取り
された条件不成立側の分岐先命令または第２の命令バッ
ファ記憶１３に先取りされた条件成立側の分岐先命令を
選択的に出力する。
された条件不成立側の分岐先命令または第２の命令バッ
ファ記憶１３に先取りされた条件成立側の分岐先命令を
選択的に出力する。
分岐条件制御部１５は、条件分岐命令の実行結果が分岐
条件の不成立であるときにセレクタ１４に第ｌの命令バ
ッファ記憶１２に先取りされた条件不成立側の分岐先命
令の選択を指示し、条件分岐命令の実行結果が分岐条件
の成立であるときにセレクタ１４に第２の命令バッファ
記憶１３に先取りされた条件成立側の分岐先命令の選択
を指示する。
条件の不成立であるときにセレクタ１４に第ｌの命令バ
ッファ記憶１２に先取りされた条件不成立側の分岐先命
令の選択を指示し、条件分岐命令の実行結果が分岐条件
の成立であるときにセレクタ１４に第２の命令バッファ
記憶１３に先取りされた条件成立側の分岐先命令の選択
を指示する。
次に、このように構成された本実施例の命令先取り方式
の動作について説明する。
の動作について説明する。
いま、中央処理装置１によって主記憶装置２に格納され
ているプログラムが実行されているものとする。
ているプログラムが実行されているものとする。
命令先取り制御部１１は、上記ｔα装置２から実行され
ているプログラムの命令の先取りを実施しており、先取
りした命令中に条件分岐命令を検出すると、条件不成立
側の分岐先命令を第１の命令バッファ記憶１２に先取り
し、また同時に条件成立側の分岐先命令を第２の命令バ
ッファ記憶１３に先取りする。
ているプログラムの命令の先取りを実施しており、先取
りした命令中に条件分岐命令を検出すると、条件不成立
側の分岐先命令を第１の命令バッファ記憶１２に先取り
し、また同時に条件成立側の分岐先命令を第２の命令バ
ッファ記憶１３に先取りする。
条件分岐命令が実行されて分岐条件に従って分岐処理が
実施されるが、分岐条件制御部１５は、分岐条件が不成
立のときにはセレクタ１４に第１の命令バッファ記憶１
２に先取りされている条件不成立側の分岐先命令を出力
するように指示し、分岐条件が成立のときにはセレクタ
１４に第２の命令バッファ記１Ｑ１３に先取りされてい
る条件成立側の分岐先命令を出力するように指示する。
実施されるが、分岐条件制御部１５は、分岐条件が不成
立のときにはセレクタ１４に第１の命令バッファ記憶１
２に先取りされている条件不成立側の分岐先命令を出力
するように指示し、分岐条件が成立のときにはセレクタ
１４に第２の命令バッファ記１Ｑ１３に先取りされてい
る条件成立側の分岐先命令を出力するように指示する。
これにより、セレクタ１４から出力された条件不成立側
の分岐先命令または条件成立側の分岐先命令が次に実行
される。
の分岐先命令または条件成立側の分岐先命令が次に実行
される。
以上説明したように本発明は、条件分岐命令の検出時に
条件不成立側の分岐先命令および条件成立側の分岐先命
令の両者を先取りするようにしたことにより、分岐先命
令の先取りのヒツト率を１００％にすることができ、中
央処理装置の高速化を図ることができる効果がある。
条件不成立側の分岐先命令および条件成立側の分岐先命
令の両者を先取りするようにしたことにより、分岐先命
令の先取りのヒツト率を１００％にすることができ、中
央処理装置の高速化を図ることができる効果がある。
図は本発明の一実施例の命令先取り方式が適用された中
央処理装置の構成を示すブロック図である。 図において、 ｌ・・・中央処理装置、 ２・・・主記憶装置、 １１・・・命令先取り制御部、 １２・・・第１の命令バッファ記憶、 １３・・・第２の命令バッファ記憶、 １４・・・セレクタ、 １５・・・分岐条件制御部である。
央処理装置の構成を示すブロック図である。 図において、 ｌ・・・中央処理装置、 ２・・・主記憶装置、 １１・・・命令先取り制御部、 １２・・・第１の命令バッファ記憶、 １３・・・第２の命令バッファ記憶、 １４・・・セレクタ、 １５・・・分岐条件制御部である。
Claims (1)
- 【特許請求の範囲】 条件分岐命令を検出したときにこの条件分岐命令の条件
不成立側の分岐先命令および条件成立側の分岐先命令を
先取りする命令先取り制御部と、この命令先取り制御部
により前記条件不成立側の分岐先命令が先取りされる第
１の命令バッファ記憶と、 前記命令先取り制御部により前記条件成立側の分岐先命
令が先取りされる第２の命令バッファ記憶と、 前記第１の命令バッファ記憶に先取りされた前記条件不
成立側の分岐先命令または前記第２の命令バッファ記憶
に先取りされた前記条件成立側の分岐先命令を選択的に
出力するセレクタと、前記条件分岐命令の実行結果が分
岐条件の不成立であるときに前記セレクタに前記第１の
命令バッファ記憶に先取りされた前記条件不成立側の分
岐先命令の選択を指示し前記条件分岐命令の実行結果が
分岐条件の成立であるときに前記セレクタに前記第２の
命令バッファ記憶に先取りされた前記条件成立側の分岐
先命令の選択を指示する分岐条件制御部と、 を有することを特徴とする命令先取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15617087A JPS63318634A (ja) | 1987-06-23 | 1987-06-23 | 命令先取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15617087A JPS63318634A (ja) | 1987-06-23 | 1987-06-23 | 命令先取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318634A true JPS63318634A (ja) | 1988-12-27 |
Family
ID=15621880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15617087A Pending JPS63318634A (ja) | 1987-06-23 | 1987-06-23 | 命令先取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318634A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227731A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| JPH06124205A (ja) * | 1992-10-12 | 1994-05-06 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
| US6282630B1 (en) | 1991-07-08 | 2001-08-28 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
-
1987
- 1987-06-23 JP JP15617087A patent/JPS63318634A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227731A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
| US6282630B1 (en) | 1991-07-08 | 2001-08-28 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7028161B2 (en) | 1991-07-08 | 2006-04-11 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7555632B2 (en) | 1991-07-08 | 2009-06-30 | Seiko Epson Corporation | High-performance superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7941635B2 (en) | 1991-07-08 | 2011-05-10 | Seiko-Epson Corporation | High-performance superscalar-based computer system with out-of order instruction execution and concurrent results distribution |
| JPH06124205A (ja) * | 1992-10-12 | 1994-05-06 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
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