JPH06502034A - アーキテクチャ上の依存関係を隔離したｒｉｓｃマイクロプロセッサ・アーキテクチャ - Google Patents

アーキテクチャ上の依存関係を隔離したｒｉｓｃマイクロプロセッサ・アーキテクチャ

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JPH06502034A JP5502152A JP50215293A JPH06502034A JP H06502034 A JPH06502034 A JP H06502034A JP 5502152 A JP5502152 A JP 5502152A JP 50215293 A JP50215293 A JP 50215293A JP H06502034 A JPH06502034 A JP H06502034A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 アーキテクチャ上の依存関係を隔離したＲＩＳＣ：マイクロプロセッサ・アーキ テクチャ、舌　参照 以下に列挙した米国特許出願は本件特許出願と同時に米国特許出願され、係属中 のものであるが、これらの米国特許出願に開示されており、かつそれぞれ対応し て出願された日本での特許出願に開示されている事項は、その出願番号を本明細 書で引用することにより本明細書の一部を構成するものとする。
１、発明の名称［高性能ＲＩＳＣマイクロブロセブロサ・アーキテクチャＪ　（ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　 Ａｒｃｈｉｔｅｃｔｕｒｅ）　５ＭＯ５７９８４ＭＣＦ／ＧＢＲ。
米国特許出願第０７／７２７．００６号、１９９１年７月８日出願、発明者Ｌｅ 　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平号。
２、発明の名称「拡張可能ＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（ Ｅｘｔｅｎｓｉｂｌｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅ ｃｔｕｒｅ）　ＳＭＯＳ　７９８５　ＭＣＦ／ＧＢＲ，米国特許出願第０７／７ ２７．０５８号、１９９１年７月８日出願、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、 およびこれに対応する特願平−３、発明の名称「複数型レジスタ・セットを採用 したＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐ ｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ＩｍｐｌｅｍｅｎｔｉｎｇＭｕ ｌｔｉｐｌｅ　Ｔｙｐｅｄ　Ｒｅｇｉｓｔｅｒ　５ｅｔｓ）　ＳＭＯＳ　７９８ ８　ＭＣＦ／ＧＢＲ／ＲＣＣ，米国特許出願第０７／７２６．７７３号、１９９ １年７月８日出願、発明者５ａｎｊｉｖ　Ｇａｒｇ他、およびこれに対応する特 願平−号。
４、発明の名称「高速トラップと例外状態をインブリ、メントしたＲＩＳＣマイ クロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ 　ＡｒｃｈｉｔｅｃｔｕｒｅＩｍｐｌｅｍｅｎｔｉｎｇ　Ｆａｓｔ　Ｔｒａｐ　 ａｎｄ　Ｅｘｃｅｐｔｉｏｎ　Ｓｔａｔｅ）３ＭＯ３７９８９ＭＣＦ／ＧＢＲ／ ＷＳＷ、米国特許出願第０７／７２６．９４２号、１９９１年７月８日出願、発 明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。
５、発明の名称「シングル・チップ・ページ・プリンタ・コントローラＪ　（Ｓ ｉｎｇｌｅ　Ｃｈｉｐ　Ｐａｇｅ　Ｐｒ１ｎｔｅｒＣｏｎｔｒｏｌｌｅｒ）　Ｓ ＭＯＳ　７９９１　ＭＣＦ／ＧＢＲ／ＨＫＷ、米国特許出願第０７／７２６．９ ２９号、１９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌｅｎｔｚ他、およ びこれに対応する特願平−号。
６、発明の名称「複数の異種プロセッサをサポートすることのできるマイクロプ ロセッサ・アーキテクチャＪ　（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔ ｅｃｔｕｒｅ　Ｃａｐａｂｌｅ　ｏｆＳｕｐｐｏｒｔｉｎｇ　Ｍｕｌｔｉｐｌｅ 　Ｈｅｔｅｒｏｇｅｎｅｏｕｓ　Ｐｒｏｃｅｓｓｏｒｓ）ＳＭＯＳ　７９９２　 Ｍ（１：Ｆ／ＷＭＢ、米国特許出願第０７／７２６．８９３号、１９９１年７月 ８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌｅｎｔｚ他、およびこれに対応する特願平 −号。
１匪立１１ １−　ｆＬ玉立豆１ 本発明は、マイクロプロセッサ・アーキテクチャに関し、さらに具体的には、異 なるマイクロプロセッサ要件を満足するように変更が容易化されたモジ−ニール 化マイクロプロセッサ・アーキテクチャに関する。
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願０７／７２６ ．７４４号の明細書の記載に基づくものであって、当該米国特許出願の番号を参 照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を 構成するものとする。
２、乳１１エユｊＬ９ メーカがマイクロプロセッサを設計するとき、設計作業は新しい命令セットとア ーキテクチャの定義から始めて、主要な機能ブロックとその相互接続関係を明確 化してい（のが代表的である。次に、機能ブロックの各々はロジック（論理）ま たは回路レベルで設計され、定義した特定のマイクロプロセッサ・アーキテクチ ャ用に最適化される。この作業全体は、新しいマイクロプロセッサを設計するた びに最初から始められるのが代表的である。この作業は非常に時間がかかり、か つエラーが発生しやすいために、製品化して市場に出すまでに長期間を要するの で望ましくない。
一般的に、集積回路設計の分野では、設計者は新製品の設計を市場化するまでの 期間を短縮するために、作成して、使用することを試みている。これらは事前に 定義され、そして事前に設計された回路部分であり、設計者はコンピュータ支援 設計（ＣＡＤ）システムでこれらを呼び出し、必要に応じて大規模統合化システ ムに組み入れることが可能になっている。マクロセルと標準セルは、多（の場合 、個々のロジック・ゲートなどのＳＳＩ機能ブロックにも、ＲＡＭやＰＡＬなと の一部のＭＳＩやＬＳＩブロックにも利用できるようになっている。これらの小 型化された機能ブロックは新しいマイクロプロセッサや他の回路を設計するとき に利用すると便利であるが、製品化して市場に出すまでに要する全期間を大幅に 短縮する上では役立っていない。
いくつかの例では、確かに、マイクロプロセッサ全体、または少なくともマイク ロプロセッサのビット・スライス部分は標準セルとしてすでに定義されている。
しかし、これらは、その応用が単一のマイクロプロセッサ・アーキテクチャおよ びその若干の変形に限られている。命令セットと利用可能な資源は変更が容易で ないことは確かである。種々のＶＬＳＩ設計手法は、Ｗｅｓｔｅ他著ｒｃＭＯ３ ＶＬＳＩ設計の原理。システムの展望Ｊ　（Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　ＣＭ ＯＳ　ＶＬＳＩ　Ｄｅｓｉｇｎ、　Ａ　ＳｙｓｔｅｍｓＰｅｒｓｐｅｃｔｉｖｅ ）、　ｐｐ、　２３６−２５５　（１９８８）に説明されているが、これは本明 細書で引用することにより、本明細書の一部を構成するものとする。
ｌ豆旦盟１ 本発明によれば、マイクロプロセッサはモージュル方式で設計されているため、 マイクロプロセッサの主要機能部分を殆どあるいは全く変更しないで別のマイク ロプロセッサ・アーキテクチャの設計に再使用できるようになっている。特に、 アーキテクチャはフロント・エンド部分とバック・エンド部分とに分割されてお り、フロント・エンドは命令プロセッサ・ユニット（ｉｎｓｔｒｕｃｔｉｏｎ　 ｐｒｏｃｅｓｓｏｒ　ｕｎｉｔ　−ＩＰＵ）を含み、バック・エンドは入出力（ Ｉｌｏ）インタフェース・モジュールとメモリ・インタフェース・モジュールと を含んでいる。フロント・エンド部分は、命令フェッチ・ユニット（ｉｎｓｔｒ ｕｃｔｉｏｎ　ｆｅｔｃｈ　ｕｎｉｔ　−ＩＦＵ）と命令実行ユニット（ｉｎｓ ｔｒｕｃｔｉｏｎ　ｅｘｅｃｕｔｉｏｎ　ｕｎｉｔ　−ＩＥＬＩ）とを含んでい ることがあり、場合によっては、アドレスを仮想形式から物理形式に変換するた めの仮想メモリ・ユニット（ｖｉｒｔｕａｌ　ｍｅｍｏｒｙ　ｕｎｉｔ　−ＶＭ Ｕ）を含んでいることもある。他方、バック・エンド部分は、キャッシュ制御ユ ニット（ｃａｃｈｅ　ｃｏｎｔｒｏｌ　ｕｎｉｔ　−ＣＣＬＩ）およびＣＣＵと メモリとの間に接続されたメモリ制御ユニット（ｍｅｍｏｒｙ　ｃｏｎｔｒｏｌ 　ｕｎｉｔ　−ＭＣＵ）を含んでいることもできる。バック・エンド部分は、フ ロント・エンドから命令フェッチ要求に応答して、フェッチした命令情報をフロ ント・エンドへ送り返す。そのあと、ＩＰＵはバック・エンドから返された命令 情報を、ＩＰＬＩ独自の命令セットに従い、ＩＰＬＩ独自の内部手法を用いて処 理する。ＩＰＵは、バック・エンドがどのような方法で命令をフェッチするかを 知っている必要がなく、また、バック・エンドはＩＰＵがどのような方法で命令 を解釈するか、あるいはＣＣＵに対するアドレスを生成するかを知っている必要 はない。バック・エンドはＩＰＵからのデータ読み書き要求に応答することもで きる。この場合も、ＩＰＵはバック・エンドがどのような方法で要求に従ってデ ータを読み書きするか、あるいはデータがキャッシュされるかどうかを知ってい る必要はない。同様に、バック・エンドはＩＰＵから出された読み書き要求の目 的または用法を知っている必要はない。
以上から理解されるように、このモジュール設計手法を用いると、ある特定のマ イクロプロセッサ・アーキテクチャ用に設計されたバック・エンド部分は、殆ど 変更を加えないで、別のマイクロプロセッサ・アーキテクチャを実現するために 使用することができ、この別のマイクロプロセッサ・アーキテクチャは最初のも のと同じにする必要は全（ない。特に、全（異なる命令セットを実現するために ２つの異なるＩＰＵを設計することが可能であり、その場合、異なる固定長また は可変長の命令で構成し、アドレス指定方式を異なったものにすることさえ可能 である。バック・エンド部分を一度設計すれば、再設計する必要がないので、市 場化するまでの期間が大幅に短縮化されることになる。
同様に、２つの異なるバック・エンド部分を設計して、１つのフロント・エンド 部分と一緒に使用することができるので、ユーザには２つまたはそれ以上のパフ ォーマンス・オプションが提供されることになる。
区１日と褒崖」ｄ夏用 本発明の上記および他の利点と特徴は、添付図面を参照して下述する本発明の詳 細な説明から容易に理解されるはずであろう。なお、添付図面において、同種部 分には同一の参照符号を付して示しである。
第１図は、本発明を実施する好適実施例のマイクロプロセッサ・アーキテクチャ を示す簡略ブロック図である。
第２図は、本発明に従って構築された命令フェッチ・ユニットを示す詳細ブロッ ク図である。
第３図は、本発明に従って構築されたプログラム・カウンタ・ロジック・ユニッ トを示すブロック図である。
第４図は、プログラム・カウンタ・データと制御経路ロジックを示す別の詳細ブ ロック図である。
第５図は、本発明の命令実行ユニットを示す簡略ブロック図である。
第６ａ図は、本発明の好適実施例において使用されているレジスタ・ファイル・ アーキテクチャを示す簡略ブロック図である。
第６ｂ図は、本発明の好適実施例において使用されている一時バッファ・レジス タ・ファイルの記憶レジスタ形式を図形で示す図である。
第６ｃ図は、本発明の命令ＦＩＦＯユニットの最後の２ステージに存在している ときの１次および２次命令セットを図形で示す図である。
第７８図ないし第７ｃ図は、本発明の好適実施例に従って設けられた１次整数レ ジスタ・セットの再構成可能ステート（状態）を図形で示す図である。
第８図は、本発明の好適実施例に従って設けられた再構成可能浮動小数点および ２次整数レジスタ・セットを図形で示す図である。
第９図は、本発明の好適実施例において設けられた３次プール・レジスタ・セッ トを図形で示す図である。
第１Ｏ図は、本発明の好適実施例に従って構成された命令実行ユニットの１次整 数処理データ経路部分を示す詳細ブロック図である。
第１１図は、本発明の好適実施例に従って構成された命令実行ユニットの１次浮 動小数点データ経路部分を示す詳細ブロック図である。
第１２図は、本発明の好適実施例に従って構成された命令実行ユニットのプール 演算データ経路部分を示す詳細ブロック図である。
第１３図は、本発明の好適実施例に従って構成されたロード／ストア・ユニット を示す詳細ブロック図である。
第１４図は、本発明に従って複数の命令を実行する際の、本発明の好適実施例の 好ましいオペレーション・シーケンスを示すタイミング図である。
第１５図は、本発明の好適実施例に従って構成された仮想メモリ制御ユニットを 示す簡略ブロック図である。
第１６図は、本発明の好適実施例で使用される仮想メモリ制御アルゴリズムを図 形で示す図である。
第１７図は、本発明の好適実施例で使用されるキャッシュ制御ユニットを示す簡 略ブロック図である。
第１８図は、第１図に示したマイクロプロセッサ・アーキテクチャがフロント・ エンドとバック・エンドに分割されていることを示す図である。
第１９図は、第１８図に示したアーキテクチャと同じバック・エンド部分を使用 している別のマイクロプロセッサ・アーキテクチャを示すブロック図である。
１１Δ１豊皇ｊｌ ■、　マイクロプロセッサ・アーキテクチャの概要、、、、、、、、、、、、、 、、、、、、１１１１、命令フェッチ・ユニット、１．、、、、、、　１６Ａ） 　ＩＦＵデータ経路、、、、、、、、、、、、１７Ｃ）　ＩＦＵ／ＩＥＵ制御イ ンタフェース１０９０１、３７Ｄ）　ＰＣロジック・ユニットの詳細、、、、、 、４０１）　ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細、、、、、、、 、、、、、、４５２）　ＰＣ制御アルゴリズムの詳細、、、、５５Ｅ）割込みお よび例外の処理、、、、、、、、７１１）概要、、、、、、、、、、、、、、７ １２）非同期割込み、、、、、、、、、、７３３）　同期例外、、、、、、、、 、、、、７５４）　ハンドラ・ディスバッチと ６）トラップ一覧表、、、、、、、、、８７ＩＩ１．命令実行ユニット１，１． 、、、、、、、、　８９Ａ）　ＩＥＵデータ経路の詳細、、、、、、、、、９７ １）　レジスタ・ファイルの詳細１．、．９７２）整数データ経路の詳細、　、 　、　、　、　、　１０９３）浮動小数点データ経路の詳細、　、　、　１１５ ４）　プール・レジスタ・データ 経路の詳細、　、　、　、　、　、　、　、　、　、　１１８Ｂ）　ロード／ス トア制御ユニット、　、　、　、　、　、　１２５Ｃ）　ＩＥＵ制御経路の詳細 、　、　、　、　、　、　、　、　、　、　１２９１）　Ｅデコード・ユニット の詳細、　、　、　１３０２）　キャリー・チェッカ・ユニットの３）　データ 依存関係チェッカ・ユニットの詳細・・・・・・・・・・・・１３６４）　レジ スタ改名ユニットの詳細、　、　、　１３７５）命令発行ユニットの詳細、　、 　、　、　、　１３９６）完了制御ユニットの詳細、　、　、　、　、　１４３ ７）退避制御ユニットの詳細、　、　、　、　、　１４４８）制御フロー制御ユ ニットの詳細、　、　１４４９）　バイパス制御ユニットの詳細、　、　、　１ ４６ＩＶ、仮想メモリ制御ユニット、　、　、　、　、　、　、　、　、　１４ ７■、　キャッシュ制御ユニット、　、　、　、　、　、　、　、　、　１５０ Ｖ１．設計のモジュール性、　、　、　、　、　、　、　、　、　、　、　１５ ３１、マイクロプロセッサ・アーキテクチャの第１図は、本発明のアーキテクチ ャ１００の概要を示すものである。命令フェッチ・ユニット（ＩＦＵ）　１０２ と命令実行ユニット（ＩＥＵ）　１０４は、アーキテクチャ１００の中心となる 機能要素である。仮想メモリ・ユニット（ＶＭＵ）　１０８　、キャッシュ制御 ユニット（ＣＵＵ）　１０６　、およびメモリ制御ユニット（ＭＣＵ）　１１０ は、ＩＦＵ　１０２とＩＥＵ　１０４の機能を直接にサポートするためのもので ある。また、メモリ・アレイ・ユニット（ＭＡＵ）　１１２は基本的要素として 、アーキテクチャ１００を動作させるためのものである。もっとも、ＭＡＤ　１ １２はアーキテクチャ１００の１つの一体的なコンポーネントとして直接的に存 在しない。つまり、本発明の好適実施例では、ＩＦＵ　１０２、　ＩＥＵ　１０ ４、ＶＭＵ　１０８、ＣＣＵ　１０６、およびＭＣＵ　１１０は従来の０．８ミ クロン設計ルールの低電力ＣＭＯＳプロセスを利用してシングル・シリコン・チ ップ上に実装され、約１，２００，０００個のトランジスタから構成されている 。アーキテクチャ１００の標準プロセッサまたはシステムのクロック速度は４０ 　ＭＨｚである。しかし、本発明の好適実施例によれば、プロセッサの内部クロ ック速度は１６０　ＭＨｚである。
ＩＦＵ　１０２の基本的役割は命令をフェッチし、ＩＥＵ１０４による実行が保 留されている間命令をバッファに置いておき、一般的には、次の命令をフェッチ するとき使用される次の仮想アドレスを計算することである。
本発明の好適実施例では、各命令は長さが３２ビツトに固定されている。命令セ ット、つまり、４個の命令からなる「パケットＪ　（ｂｕｃｋｅｔ）は、ＣＣＵ 　１０６内の命令用キャッシュ１３２から１２８ビット幅の命令バス１１４を経 由してＩＦＵ　１０２によって同時にフェッチされる。命令セットの転送は、制 御ライン１１６経由で送られてきた制御信号によって調整されて、ＩＦＵ　１０ ２と６００１０６間で行われる。フェッチされる命令セットの仮想アドレスは、 ＩＦＵ仲裁、制御およびアドレスを兼ねたバス１１８経由でＩＦＵ　１０２から 出力され、さらに１２口１０４とＶＭＵ　１０ｇ間を結合する仲裁、制御および アドレス共用バ、ス１２０上に送出される。ＶＭＵ　１０８へのアクセスの仲裁 （ａｒｂｉｔｒａｔｉｏｎ）は、ＩＦＵ　１０２とＩＥＵ　１０４の両方がＶＭ Ｕ　１０８を共通の共用資源として利用することがら行われる。本発明の好適実 施例では、仮想アドレスの物理ページ内のアドレスを定義する下位ビットは、Ｉ ＦＵ１０２から制御ライン１１６を経由して直接にキャッシュ制御ユニット１０ ６へ転送される。ＩＦＵ　１０２から与えられる仮想アドレスの仮想上位ビット はバス１１８，１２０のアドレス部分によってＶＭＵ　１０ｇへ送られ、そこで 対応する物理ページ・アドレスに変換される。ＩＦＵ　１０２では、この物理ペ ージ・アドレスは、変換要求がＶＭＵ１０８に出されたあと内部プロセッサ・ク ロック・サイクルの１７２の間に、ＶＭＬＩ　１０ｇからアドレス制御ライン１ ２２経由で直接にキャッシュ制御ユニット１０６へ転送される。
ＩＦＵ　１０２によってフェッチされた命令ストリームの方は命令ストリーム・ バス１２４経由でＩＥＵ１０４に渡される。制御信号は、制御ライン１２６を介 してＩＦＬＩ　１０２とＩＥＵ　１０４間でやりとりされる。さらに、ある種の 命令フェッチ・アドレス、例えば、ＩＥＵ　１０４内に存在するレジスタ・ファ イルへのアクセスを必要とするアドレスは、制御ライン１２ε内のターゲット・ アドレス・リターン・バスを経由してＩＦＬＩへ送り返される。
ＩＥＵ　１０４は、ＣＣＵ　１０６内に設けられたデータ用キャッシュ１３４と の間で８０ビツト幅双方向データ・バス１３０を通してデータをストアし、デー タを取り出す。ＩＥＵがデータ・アクセスするときの物理アドレス全体は制御バ ス１２８のアドレス部分によってＣＣＵ　１０６へ渡される。また、制御バス１ ２８を通して、データ転送を管理するための制御信号をＩＥＵ　１０４とＣＣＵ 　１０６との間でやりとりすることもできる。ＩＥＵ　１０４は、仮想データ・ アドレスをＣＣＵ　１０６へ渡すのに適した物理データ・アドレスに変更するた めの資源としてＶＭＵ１０８を使用する。データ・アドレスの仮想化部分は、仲 裁、制御およびアドレス・バス１２０を経由してＶＭＵ１０８へ渡される。ＩＦ Ｕ　１０２に対するオペレーションと異なり、ＶＭＵ　１０ｇは対応する物理ア ドレスをバス１２０経由でＩＥＬＩ　１０４へ返却する。アーキテクチャ１００ の好適実施例では、ＩＥＵ　１０４は物理アドレスを使用して、ロード／ストア ・オペレーションが正しいプログラム・ストリーム順序で行われていることを確 かめている。
ＣＣＩＪ　１０６は、物理アドレスで定義したデータ要求を命令用キャッシュ１ ３２とデータ用キャッシュ１３４のどちらか該当する方から満足できるかどうか を判断する従来のハイレベル機能を備えている。アクセス要求が命令用キャッシ ュ１３２またはデータ用キャッシュ１３４ヘアクセスすることで正しく満足でき る場合は、ＣＣＵ１０６はデータ・バス１１４．１２８を経由するデータ転送を 調整して、その転送を行う。
データ・アクセス要求が命令用キャッシュ１３２またはデータ用キャッシュ１３ ４から満足できない場合は、ＣＣＵ　１０６は対応する物理アドレスをＭＣＵ　 １１０へ渡し、ＭＡＵ　１１２が要求しているのは読取りアクセスであるか書込 みアクセスであるかを判別し、各要求ごとにＣＣＵ１０６のソースまたは宛先キ ャッシュ１３２．１３４を識別するのに十分な制御情報および要求オペレーショ ンをＩＦＵ　１０２またはＩＥＵ　１０４から出された最終的データ要求と関係 づけるための追加識別情報も一緒に渡される。
ＭＣ［Ｊ　１１０は、好ましくは、ボート・スイッチ・ユニット１４２を備えて おり、このユニットは単方向データ・バス１３６によってＣＣＵ　１０６の命令 用キャッシュ１３２に接続され、双方向データ・バス１３８によってデータ用キ ャッシュ１３４に接続されている。ボート・スイッチ１４２は基本的には、大き なマルチプレクサであり、制御バス１４０から得た物理アドレスを複数のボート Ｐ。Ｐ、　１４６゜−０のいずれかへ送ることを可能にし、また、ボートからデ ータ・バス１３６．１３８へのデータの双方向転送を可能にする。ＭＣＵ　１１ ０によって処理される各メモリ・アクセス要求は、ＭＡＵ　１１２をアクセスす るとき要求されるメイン・システム・メモリ・バス１６２へのアクセスを仲裁す る目的でボート１４６゜−０の１つと関連づけられる。データ転送の接続が確立 されると、ＭＣＵは制御情報を制御バス１４０経由でＣＣＵ　１０６に渡して、 ボート１４１およびボート１４６゜−０のうち対応する１つを経由して命令用キ ャッシュ１３２またはデータ用キャッシュ１３４とＭＡＵ　１１２との間でデー タを転送することを開始する。アーキテクチャ１００の好適実施例では、ＭＣＵ 　１１０は、実際には、ＣＣＵ　１０６とＭＡＵ　１１２間を転送する途中にあ るデータをストアまたはラッチしない。このようにしたのは、転送の待ち時間を 最小にし、ＭＣＵ　１１０に１つだけ存在するデータを追跡または管理しないで すむようにするためである。
Ｉｌ、紅１ヱ王ユ天二三三二上 命令フェッチ・ユニット１０２の主要エレメントを第２図に示す。これらのエレ メントのオペレーションおよび相互関係を理解しやすくするために、以下では、 これらのエレメントがＩＦＵデータ経路と制御経路に関与する場合を考慮して説 明する。
Ａ）　ＩＦ旦二乙二１１藤 ＩＦＵデータ経路は、命令セットを受け取ってブリフェッチ・バッファ２６０に 一時的にストアしてお（命令バス１１４から始まる。ブリフェッチ・バッファ２ ６０からの命令セットはニブコード・ユニット２６２を通ってＩＦＩＦＯユニッ ト２６４へ渡される。命令ＰＩＦ０２６４の最後の２ステージにストアされた命 令セットは、データ・バス２７８．２８０を通してＩＥＵ　１０４に連続的に取 り出し、て利用することができる。
ブリフェッチ・バッファ・ユニット２６０は、一度に１つの命令セットを命令バ ス１１４から受け取る。完全な１２８ビット幅命令セットは、一般に、ブリフェ ッチ・バッファ２６０のメイン・バッファ（ＭＢＵＦ）１８８部分の４つの１２ ８ビット幅プリフェッチ・バッファ・ロケーションの１つに並列に書き込まれる 。追加の命令セットは最高４つまで同じように、２つの１２８ビット幅ターゲッ ト・バッファ（ＴＢＵＦ）　１９０のブリフェッチ・バッファ・ロケーションに または２つの１２８ビット幅プロシージャ・バッファ（ＥＢＵＦ）　１９２のブ リフェッチ・バッファ・ロケーションに書き込むことが可能である。好適アーキ テクチャ１００では、ＭＢＵＦ　１８ｇ、ＴＢＵＦ　１９０またはＥＢＵＦ１９ ２内のブリフェッチ・バッファ・ロケーションのいずれかに置かれている命令セ ットは、ブリフェッチ・バッファ出力バス１９６へ転送することが可能である。
さらに、直接フォールスルー（ｆａｌｌ　ｔｈｒｏｕｇｈ）命令セット・バス１ ９４は、命令バス１１４をブリフェッチ・バッファ出力バス１９６と直接に接続 することによって、ＭＢＵＦ　１８８、ＴＢＵＦ　１９０およびＥＢＵＦ　１９ ２をバイパスするためのものである。
好適アーキテクチャ１００では、ＭＢＵＦ　１８ｇは名目的またはメイン命令ス トリーム中の命令セットをバッファするために利用される。ＴＢＵＦ　１９０は 、試行的なターゲット・ブランチ命令ストリームからブリフェッチした命令セッ トをバッファするために利用される。その結果、ブリフェッチ・バッファ・ユニ ット２６０を通して、条件付きブランチ命令のあとに置かれている可能性のある 両方の命令ストリームをブリフェッチすることができる。この機能により、ＭＡ Ｕ　１１２の待ち時間は長くなるとしても、少な（ともＣＣＵ　１１２への以後 のアクセス待ち時間がなくなるので、条件付きブランチ命令の解決時にどの命令 ストリームが最終的に選択されるかに関係なく、条件付きブランチ命令のあとに 置かれた正しい次の命令セットを得て、実行することができる。本発明の好適ア ーキテクチャ１００では、ＭＢＵＦ　１８８とＴＢＵＦ　１９０があるために、 命令フェッチ・ユニット１０２は、現れる可能性のある両方の命令ストリームを ブリフェッチすることができ、命令実行ユニット１０４に関連して以下に説明す るように、正しいと想定された命令ストリームを引き続き実行することができる 。条件付きブランチ命令が解決されたとき、正しい命令ストリームがプリフェッ チされて、ＭＢＵＦ　１８ｇに入れられた場合は、ＴＢＵＦ　１９０に残ってい る命令セットは無効にされるだけである。他方、正しい命令ストリームの命令セ ットがＴＢＵＦ　１９０に存在する場合は、命令プリフェッチ・バッファ・ユニ ット２６０を通して、これらの命令セットがＴＢＵＦ　１９０から直接に、並行 にＭＢＵＦ　１８ｇ内のそれぞれのバッファ・ロケーションへ転送される。それ 以前にＭＢＵＦ　１８８にストアされた命令セットは、ＴＢＵＦ１９０から転送 された命令セットを重ね書きすることによって、事実上無効にされる。
ＭＢＵＦロケーションへ転送するＴＢＵＦ命令セットがなければ、そのロケーシ ョンには無効の印が付けられるだけである。
同様に、ＥＢＵＦ　１９２は、ブリフェッチ・バッファ２６０を経由する別の代 替プリフェッチ経路となるものである。ＥＢＵＦ　１９２は、好ましくは、ＭＢ ＵＦ　１８ｇ命令ストリームに現れた単一の命令、つまり、「プロシージャ」命 令で指定されたオペレーションを実現するために使用される代替命令ストリーム をブリフェッチする際に利用される。このようにすると、複雑な命令や拡張され た命令はソフトウェア・ルーチンまたはプロシージャを通して実現することがで き、すでにブリフェッチされてＭＢＵＦ　１８８に入れられた命令ストリームを 乱すことな（ブリフェッチ・バッファ・ユニット２６０を通して処理することが できる。一般的には、本発明によれば、最初にＴＢＵＦ１９０に現れたプロシー ジャ命令を処理することができるが、プロシージャ命令ストリームのブリフェッ チは保留され、以前に現れた保留中の条件付きブランチ命令ストリームがすべて 解決される。これにより、プロシージャ命令ストリームに現れた条件付きブラン チ命令は、ＴＢＵＦ　１９０の使用を通して矛盾な（処理されることになる。従 って、プロシージャ・ストリームでブランチが行われる場合は、ターゲット命令 セットはすでにブリフェッチされてＴＢＵＦ　１９０に入れられているので、Ｅ ＢＵＦ　１９２へ並列に転送することができる。
最後に、ＭＢＵＦ　１８ｇ、ＴＢＵＦ　１９０およびＥＢＵＦ　１９２の各々は ブリフェッチ・バッファ出力バス１９６に接続され、ブリフェッチ・ユニットに よってストアされた命令セットを出力バス１９６上に送出するようになっている 。さらに、バス１９４を通過するフローは、命令セットを命令バス１１４から直 接に出力バス１９６へ転送するためのものである。
好適アーキテクチャ１００では、ＭＢＵＦ　１８８゜ＴＢＵＦ　１９０、ＥＢＵ Ｆ　１９２内のブリフェッチ・バッファは直接的にはＦＩＦＯ構造を構成してい ない。その代わりに、どのバッファ・ロケーションも出力バス１９６に接続され ているので、命令用キャッシュ１３２から取り出された命令セットのプリフェッ チ順序に大幅な自由度をもたせることができる。つまり、命令フェッチ・二ニッ ト１０２は命令ストリームに一定順序で並んだ命令順に命令セットを判断して、 要求するのが一般的になっている。しかし、命令セットがｒＦＵ　１０２へ返さ れるときの順序は、要求したある命令セットが使用可能で、ＣＣＵ　１０６だけ からアクセス可能であり、他の命令セットはＭＡＤ　１０２のアクセスを必要と するような場合に合わせて、順序外に現れることも可能である。
命令セットは一定順序でブリフェッチ・バッファ・１９６上に出力される命令セ ットの列は、一般的に、ＩＦＵ　１０２から出された命令セット要求の順序に従 っていなければならない、順序内（ｉｎ−ｏｒｄｅｒ）の命令ストリーム列は、 例えば、ターゲット・ブランチ・ストリームの試行的実行に影響されるためであ る。
ニブコード・ユニット２６２は、ＩＦＩＦＯユニット２６４のスペースが許すか ぎり、ブリフェッチ・バッファ出力バス１９６から命令セットを、普通は１サイ クルに１つの割合で受け取る。１つの命令セットを構成する４個の命令からなる 各セットは■デコード・ユニット２６２によって並列にデコードされる。関係の 制御フロー情報がＩＦＵ　１０２の制御経路部分のためにライン３１ｇから抜き 出されている間は、命令セットの内容は■デコード・ユニット２６２によって変 更されない。
Ｉデコード・ユニット１６２からの命令セットはＩＦＩＦＯユニット２６４の１ ２８ビット幅入カバス１９８上に送出される。内部的には、ＩＦＩＦＯユニット ２６４はマスタ／スレーブ・レジスタ２００．２０４，２０８．２１２．２１６ ．２２０．２２４の列から構成されている。各レジスタはその後続レジスタに接 続され、マスク・レジスタ２００．２０８．２１６の内容がＦＩＦＯオペレーシ ョンの内部プロセッサ・サイクルの前半時にスレーブ・レジスタ２０４、サイク ル時に次の後続マスク・レジスタ２０８．２１６．２２４へ転送されるようにな っている。入力バス１９８はマスク・レジスタ２００．２０８．２１６．２２４ の各々の入力に接続され、ＦＩＦＯオペレーションの後半サイクル時に命令セッ トがＩデコード・ユニット２６２からマスク・レジスタに直接にロードされるよ うになっている。しかし、マスク・レジスタを入力バス１９ｇからロードするこ とは、ＩＦＩＦＯユニット２６４内でデータをＦＩＦＯシフトすることと同時に 行う必要はない。その結果、命令ＦＩＦＯユニット２６４内にストアされた命令 セットの現在の深さに関係なく、さらに、ＩＦＩＦＯユニット２６４内でデータ をＦＩＦＯシフトすることから独立して、入力バス１９８から連続的にＩＦＩＦ Ｏユニット２６４に入れていくことができる。
マスタ／スレーブ・レジスタ２００．２０４．２０８．２１２．２１６．２２０ ．２２４の各々は、１２８ビット幅命令セットの全ビットを並列にストアできる ほかに、制御情報のいくつかのビットをそれぞれの制御レジスタ２０２，２０６ ．２１０．２１４．２１８．２２２．２２６にストアすることもできる。好まし くは、制御ビットのセットは、例外不一致（ｅｘｃｅｐｔｉｏｎ　ｍ１ｓｓ）と 例外修正（ｅｘｃｅｐｔｉｏｎ　ｍｏｄｉｆｙ）（ＶＭＵ）　、メモリなしくＭ ＣＵ）　、ブランチ・バイアス、ストリーム、およびオフセット（ＩＦＵ）から なっている。この制御情報は、ＩＦＩＦＯマスク・レジスタに入力バス１９８か ら新しい命令セットをロードするのと同時に、ＩＦＵ１０２の制御経路部分から 発生する。そのあと、制御レジスタ情報は命令セットと並行してＩＦＩＦＯユニ ット２６３内で並列にシフトされる。
最後に、好適アーキテクチャ１００では、　ＩＦＩＦＯユニット２６４からの命 令セットの出力は最後の２マスク・レジスタ２１６，２２４から同時に得られて 、ＩＪｕｃｋｅｔ−０とＩ−Ｂｕｃｋｅｔｊ命令セット出力バス２７８，２８０ 上に送出される。さらに、対応する制御レジスタ情報がＩＢＡＳＶＯとＩＢＡＳ Ｖ１制御フィールド−ハス２８２，２８４上に送出される。これらの出力バス２ ７８．２８２，２８０，２８４はすべてＩＥＵ　１０４へ通じる命令ストリーム ・バス１２４となるものである。
Ｂ）■Ｌ五里且１ １Ｆ０１０２制御経路は、プリフェッチ・バッファ・ユニット２６０、ニブコー ド・ユニット２６２およびＩＦＩＦＯユニット２６４のオペレーションを直接に サポートする。
プリフェッチ制御ロジック・ユニット２６６は主にプリフェッチ・バッファ・ユ ニット２６０のオペレーションを管理する。ブリフェッチ制御ロジック・ユニッ ト２６６とＩＦＵ　１０２は一般的には、クロック・ライン２９０からシステム ・クロック信号を受信して、ＩＦＵのオペレーションとＩＥＵ　１０４、ＣＣＵ 　１０６およびＶＭＵ　１０ｇ　（７）オペレーションとの同期をとるようにし ている。命令セットを選択シテ、ＭＢＵＦ　１８８、ＴＢＵＦ　１９０およびＥ ＢＵＦ　１９２に多数の制御信号は、制御ライン３１６上に送出されて、ブリフ ェッチ制御ロジック・ユニット２６６へ送られる。具体的には、フェッチ要求制 御信号はプリフェッチ・オペレーションを開始するために送出される。制御ライ ン３１６上に送出される他の制御信号は要求したプリフェッチ・オペレーション が目標とする宛先がＭＢＵＦ　１８８であるか、ＴＢｔＪＦ　１９０であるか、 ＥＢＵＦ　１９２であるかを指定している。プリフェッチ要求を受けて、ブリフ ェッチ制御ロジック・ユニット２６６はＩＤ値を生成し、プリフェッチ要求をＣ ＣＵ　１０６に通知できるかどうかを判断する。　ＩＤ値の生成は、循環４ビツ ト・カウンタを使用して行われる。
４ビツト・カウンタの使用は、次の３つの点で重要である。第１は、最大９個ま での命令セットをプリフェッチ・バッファ・ユニット２６０で一度にアクティブ にできることである。すなわち、ＭＢＵＦ　１８ｇでの４命令セツト、ＴＢＵＦ 　１９０での２命令セツト、ＥＢＵＦ　１９２での命令セット、およびフロー・ スルー・バス１９４経由で直接にＩデコード・ユニット２６２に渡される１命令 セツトである。第２は、命令セットが各々４バイトの４個の命令からなることで ある。その結果、フェッチする命令を選択するどのアドレスも、その最下位４ビ ットは余分になっている。最後は、プリフェッチ要求アドレスの最下位４ビツト として挿入することで、プリフェッチ要求ＩＤをプリフェッチ要求と容易に関連 づけることができることである。これにより、ＣＣＵ１０６とのインタフェース となるために必要な総アドレス数が減少することになる。
ＩＦＵ　１０２から出されたプリフェッチ要求の順序に対して順序外で命令セッ トがＣＣＵ　１０６から返却されるようにするために、アーキテクチャ１００で は、ＣＣＵ　１０６からの命令セットの返却と一緒にＩＤ要求値が返されるよう になっている。しかし、順序外の命令セット返却機能によると、１６個の固有Ｉ Ｄが使いつくされるおそれがある。条件付き命令の組合せが順序外で実行される と、要求されたが、まだ返却されていない追加のプリフェッチと命令セットがあ るので、ＩＤ値を再使用することが可能になる。従って、４ビツト・カウンタは 保持しておくのが好ましく、それ以降の命令セットのプリフェッチ要求が出され ないことになり、その場合には、次のＩＤ値は、未処理のまま残っているフェッ チ要求やそのときプリフェッチ・バッファ２６０に保留されている別の命令セッ トに関連づけられたものとなる。
ブリフェッチ制御ロジック・ユニット２６６はプリフェッチ状況配列（アレイ） ２６８を直接に管理し、この配列はＭＢＵＦ１８８、ＴＢＵＦ　１９０およびＥ ＢＵＦ　１９２内の各命令セット・プリフェッチ・バッファ・ロケーションに論 理的に対応する状況記憶ロケーションからなっている。ブリフェッチ制御ロジッ ク・ユニット２６６は、選択およびデータ・ライン３０６を通して、データをス キャンし、読み取って、状況レジスタ配列２６８に書き込むことができる。配列 ２６８内では、メイン・バッファ・レジスタ３０８は、４個の４ビツトＩＤ値（ ＭＢ　ＩＤ）　、４個の１ビツト予約フラグ（ＭＢ　ＲＥＳ）および４個の１ビ ツト有効フラグ（ＭＢ　ＶＡＬ）をストアしておくためのものであり、これらの 各々は論理ビット位置別にＭＢＵＦ　１８０内のそれぞれの命令セット記憶ロケ ーションに対応づけられている。同様に、ターゲット・バッファ・レジスタ３１ ０と拡張バッファ・レジスタ３１２は、それぞれ２個の４ビツトＩＤ値（ＴＢ　 ＩＤ、　ＥＢ　ＩＤ）、２個の１ビツト予約フラグ（ＴＢ　ＲＥＳ、　ＥＢ　Ｒ ＥＳ）および２個の１ビツト有効フラグ（ＴＢ　ＶＡＬ、　ＥＢ　ＶＡＬ）をス トアしてお（ためのものである。最後に、フロー・スルー状況レジスタ３１４は １個の４ビツトＩＤ値（ＦＴ　ＴＤ）　、１個の予約フラグ・ビット（ＦＴ　Ｒ ＥＳ）および１個の有効フラグ・ビット（ＦＴ　ＶＡＬ）をストアしておくため のものであ状況レジスタ配列２６８が最初にスキャンされ、該当するときは、プ リフェッチ要求がＣＣＵ　２６６に出されるたびにプリフェッチ制御ロジック・ ユニット２６６によって更新され、そのあとは、命令セットが返されるたびにス キャンされ、更新される。具体的に説明すると１、制御ライン３１６からプリフ ェッチ要求信号を受け取ると、プリフェッチ制御ロジック・ユニット２１６は現 在の循環カウンタ生成ＩＤ値をインクリメントし、状況レジスタ配列２６８をス キャンして、使用可能なＩＤ値があるかどうか、ブリフェッチ要求信号で指定さ れたタイプのプリフェッチ・バッファ・ロケーションが使用可能であるかどうか を判断し、ＣＣＵ　ＩＢＵＳＹ制御ライン３００の状態を調べてＣＣＵ　１０６ がプリフェッチ要求を受け付けることができるかどうかを判断し、受付は可能な らば、制御ライン２９８上のＣＣＵ　ＩＲＥＡＤ制御信号を肯定し、インクリメ ントされたＩＤ値をＣＣＵ　１０６と結ばれたＣＣＵ　ＩＤ出力バス２９４上に 送出する。プリフェッチ記憶ロケーションは、対応する予約状況フラグと有効状 況フラグが共に偽である場合に使用が可能である。
プリフェッチＩＤは、要求がＣＣＵ　１０６に出されるのと並行して、ＭＢＬＩ Ｆ　１８Ｂ、丁ＢＵＦ　１９０、またはＥＢＵＦ　１９２内の目標とする記憶ロ ケーションに対応する、状況レジスタ配列２６８内のＩＤ記憶ロケーションに書 き込まれる。さらに、対応する予約状況フラグが真にセットされＣＣＵ　１０６ が以前に要求された命令セットをＩＦＵ　１０２へ返却できるときは、ＣＣＵ　 ＩＲＥＡＤＹ信号が制御ライン３０２上で肯定され、対応する命令セットＩＤが ＣＣＵ　ＩＤ制御ライン２９６上に送出される。プリフェッチ制御ロジック・ユ ニット２６６は状況レジスタ配列２６８内のＩＤ値と予約フラグをスキャンして 、プリフェッチ・バッファ・ユニット２６０内の命令セットの目標とする宛先を 判別する。一致するものは１つだけが可能である。
判別されると、命令セットはバス１１４を経由してプリフェッチ・バッファ・ユ ニット２６０内の該当ロケーションに書き込まれ、フロー・スルー要求と判別さ れたときは、直接にＩデコード・ユニット２６２に渡される。どちらの場合も、 対応する状況レジスタ配列に入っている有効状況フラグは真にセットされる。
ＰＣロジック・ユニット２７０は、以下で詳しく説明するように、ＩＦｏ　１０ ２全体を調ヘテ、ＭＢＵＦ　Ｉ８８、ＴＢＬＩＦ１９０およびＥＢＵＦ　１９２ 命令ストリームの仮想アドレスを探し出す。この機能を実行する際、ＰＣロジッ ク・ブロック２７０はニブコード・ユニット２６２を制御すると同時に、そこか ら動作する。具体的には、ニブコード・ユニット２６２によってデコードされ、 プログラムの命令ストリームのフローの変化と係わりがある可能性のある命令部 分はバス３１８を経由して制御フロー検出ユニット２７４へ送られると共に、直 接にＰＣロジック・ブロック２７０へ送られる。制御フロー検出ユニット２７４ は、条件付きブランチ命令と無条件ブランチ命令、コール型命令、ソフトウェア ・トラップ・プロシージャ命令および種々のリターン命令を含む制御フロー命令 を構成する各命令を、デコードされた命令セットの中から判別する。制御フロー 検出ユニット２７４は制御信号をライン３２２を経由してＰＣロジック・ユニッ ト２７０へ送る。この制御信号は、■デコード・ユニット２６２に存在する命令 セット内の制御フロー命令のロケーションと種類を示している。これを受けて、 ＰＣロジック・ユニット２７０は、一般的には、命令に入れられて、ライン３１ ８経由でＰＣロジック・ユニットへ転送されたデータから制御フロー命令のター ゲット・アドレスを判断する。例えば、条件付きブランチ命令に対して先に実行 するためにブランチ・ロジック・バイアスが選択された場合は、ＰＣロジック・ ユニット２７０は条件付きブランチ命令ターゲット・アドレスから命令セットを ブリフェッチすることを指示し、別々に追跡することを開始する。従って、制御 ライン３１６上のプリフェッチ要求を次に肯定すると、ＰＣロジック・ユニット ２７０はさらにライン３１６を経由する制御信号を肯定し、先行するプリフェッ チ命令セットがＭＢＵＦ１８ｇまたはＥＢＵＦ　１９２へ送られたものと想定す ると、ブリフェッチの宛先をＴＢＵＦ　１９０として選択する。プリフェッチ要 求をＣＣＵ　１０６へ渡すことができるとプリフェッチ制御ロジック・ユニット ２６６が判断すると、プリフェッチ制御ロジック・ユニット２６６は、この場合 もライン３１６を経由してイネーブル（許可）信号をＰＣロジック・ユニット２ ７０へ送って、ターゲット・アドレスのページ・オフセット部分　（ＣＣＵ　Ｐ ＡＤＤＲ［１３：４］）をアドレス・ライン３２４を経由して直接にＣＣＵ　１ ０６へ渡すことを可能にする。これと同時に、ＰＣロジック・ユニット２７０は 、新しい仮想ページから物理ページへの変換が必要な場合には、さらに、ＶＭＵ 要求信号を制御ライン３２８を経由して、ターゲット・アドレスの仮想化部分（ ＶＭＵ　ＶＡＤＤＲＥ１３：ｘ４１）をアドレス・ライン３２６を経由してＶＭ ＬＩ　１０ｇへ渡して、物理アドレスに変換する。ページ変換が必要でない場合 は、ＶＭＬＩ　１０ｇによるオペレーションは必要でない。その代わりに、以前 の変換結果がバス１２２に接続された出力ラッチに保存されているので、ＣＣＵ 　１０６によって即時に使用される。
ＰＣロジック・ユニット２７０が要求した仮想から物理への変換時にＶＭＵ　１ ０ｇにオペレーション・エラーが起こると、ＶＭＵ例外およびＶＭＬＩ不一致制 御（ｍｉｓｓ　ｃｏｎｔｒｏｌ）ライン３３２．３３４を通して報告される。
ＶＭＵ不一致制御ライン３３４は変換索引緩衝機構（ｔｒａｎｓｌａｔｉｏｎ　 １ｏｏｋａｓｉｄｅ　ｂｕｆｆｅｒ：　ＴＬＢ）の不一致を報告する。ＶＭＵ例 外ライン３３２上のＶＭＵ例外制御信号は、他の例外が起こると発生する。いず れの場合も、ＰＣロジック・ユニットは、命令ストリーム中の現在の実行個所を ストアしておき、そのあと無条件ブランチが行われたのと同じように、それを受 けて、エラー条件を診断し処理するための専用例外処理ルーチン命令ストリーム をブリフェッチすることによって、エラー条件を処理する。ＶＭＵ例外および不 一致制御信号は、発生した例外の種類を示しているので、ＰＣロジック・ユニッ ト２７０は対応する例外処理ルーチンのブリフェッチ・アドレスを判別すること ができる。
ＩＦＩＦＯ制御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４を直接に サポートするためのものである。具体的には、ＰＣロジック・ユニット２７０は 制御ライン３３６を経由して制御信号を出力し、命令セットがＩデコード・ユニ ット２６２から入力バス１９８経由で使用可能であることをＩＦＩＦＯ制御ロジ ック・ユニット２７２に通知する。ＩＦＩＦＯ制御ユニット２７２は命令セット を受け取るために、屋も奥の使用可能なマスク・レジスタ２００．２０８．２１ ６，２２４を選択する役割をもっている。マスク・レジスタ２０２．２１０．２ １８．２２６の各々の出力は制御バス３３８を経由してＩＦＩＦＯ制御ユニット ２７２へ渡される。各マスク制御レジスタによってストアされる制御ビットは２ ビツト・バッファ・アドレス（ＩＦＪｘ−ＡＤＲ）　、単一ストリーム・インジ ケータ・ビット（ＩＦＪｘ−３ＴＲＭ）、および単一有効ビット（ＩＦ−Ｂｘ− ＶＬＤ）からなっている。２ビツト・バッファ・アドレスは対応する命令セット 内の最初の有効命令を指定している。つまり、ＣＣＵ　１０６から返された命令 セットは、例えば、ブランチ・オペレーションのターゲット命令が命令セット内 の最初の命令ロケーションに置かれるように境界合わせされていないことがある 。従って、バッファ・アドレス値は、実行の対象として考慮されストリーム・ビ ットは、条件付き制御フロー命令を含んでいる命令セットのロケーションを示し 、ＩＦＩＦＯユニット２６４を通る命令のストリームに潜在的制御フローの変更 を引き起こすマーカとして使用されることを基本としている。メイン命令ストリ ームは一般にストリーム・ビット値が０のときＭＢＵＦ　１８１１１を通して処 理される。例えば、相対条件付きブランチ命令が現れると、対応する命令セット はマークがつけられ、ストリーム・ビット値が１となる。条件付命令セットはＩ デコード・ユニット２６２によって検出される。条件付制御フロー命令は最高４ つまで命令セットに存在することができる。そのあと、命令セットはＩＦＩＦＯ ユニット２６４の最も奥の使用可能なマスク・レジスタにストアされる。
条件付ブランチ命令のターゲット・アドレスを判断するために、現在のＩＥＵ　 １０４の実行点アドレス（ＤＰＣ）　、ストリーム・ビットで指定された条件付 命令が入っている命令セットの相対ロケーション、制御フロー検出ユニット２７ ４から得られた命令セット内の条件付命令ロケーション・オフセットは、制御ラ イン３１ｇを通して対応するブランチ命令フィールドから得た相対ブランチ・オ フセット値と結合される。その結果はブランチ・ターゲットの仮想アドレスとな り、ＰＣロジック・ユニット２７０によってストアされる。ターゲット命令スト リームの最初の命令セットは、このアドレスを使用してブリフェッチしてＴＢＵ Ｆ　１９０に入れることができる。ＰＣロジック・ユニット２７０のために事前 に選択されたブランチ・バイアスに応じて、ＩＦＩＦＯユニット２６４はＭＢＵ Ｆ　１８８またはＴＢＵＦ　１９０からロードが続けられる。１つまたは２つ以 上の条件付フロー命令を含んでいる２番目の命令セットが現れると、その命令セ ットはストリーム・ビット値に０のマークが付けられる。２番目のターゲット・ ストリームはフェッチできないので、ターゲット・アドレスはＰＣロジック・ユ ニット２７０によって計算されてストアされるが、ブリフェッチは行われない。
さらに、それ以降の命令セットはニブコード・ユニット２６２を通して処理する ことができない。少な（とも、案件付きフロー制御向、３令を含んでいることが 分かった命令セットはｌ−′）：も処理されない。
本発明の好適実施例では、ＰＣロジック・ユニット２７０は、最高２個までの命 令セットに現れた条件付きフロー命令を最高８個まで管理することができる。ス トリーム・ビットの変化でマークが付けられた２命令セツトの各々のターゲット ・アドレスは４つのアドレス・レジスタの配列にストアされ、ターゲット・アド レスは命令セット内の対応する条件付きフロー命令のロケーションに対して論理 的位置に置かれる。
最初の順序内条件付きフロー命令のブランチ結果が解決されると、ＰＣロジック ・ユニット２７０はブランチが行われる場合は、ＴＢＵＦ　１９０の内容をＭＢ ＵＦ　１８ｇに転送し、ＴＢＵＦ　１９０の内容に無効のマークを付けるように 、ライン３１６上の制御信号によってブリフェッチ制御ユニット２６０に指示す る。正しくない命令ストリーム、つまり、ブランチが行われない場合はターゲッ ト・ストリームからの、ブランチが行われる場合はメイン・ストリームからの命 令セットがＩＦＩＦＯユニット２６４があると、ＩＦＩＦＯユニット２６４から クリアされる。２番目またはそれ以降の条件付きフロー制御命令が第１ストリー ム・ビットのマークが付けられた命令セットに存在すると、その命令は統一され た方法で処理される。すなわち、ターゲット・ストリームからの命令セットはブ リフェッチされ、ＭＢＵＦ　１８８またはＴＢＵＦ　１９０からの命令セットは ブランチ・バイアスに応じてニブコード・ユニット２６２を通して処理され、条 件付きフロー命令が最終的に解決されると、正しくないストリーム命令セットが ｒＦＩＦｏユニット２６４からクリアされる。
ＩＦＩＦＯユニット２６４から正しくないストリーム命令がクリアされたとき、 ２番目の条件付きフロー命令がＩＦＩＦＯユニット２６４に残っていて、最初の 条件付きフロー命令セットにそれ以降の条件付きフロー命令が含まれていないと 、第２ストリーム・ビットのマークが付、いた命令セットのターゲット・アドレ スはアドレス・レジスタの最初の配列にプロモートされる。いずれの場合も、条 件付きフロー命令を含んでいる次の命令セットは■デコード・ユニット２６２を 通して評価することが可能になる。従って、ストリーム・ビットをトグルとして 使用すると、ブランチ・ターゲット・アドレスを計算する目的のために、また、 ブランチ・バイアスが特定の条件付きフロー制御命令では正しくなかったとあと で判断された場合に、それより上をクリアすべき命令セット・ロケーションにマ ークを付ける目的のために、潜在的制御フローの変化にマークを付けておき、ｒ ＦＩＦＯユニット２６４を通して追跡することができる。
命令セットをマスク・レジスタから実際にクリアするのではなく、ＩＦＩＦＯ制 御ロジック・ユニット２７２はＩＦＩＦＯユニット２６４の対応するマスク・レ ジスタの制御レジスタに入っている有効ビット・フラグをリセットするだけであ る。このクリア・オペレーションはライン３３６に送出される制御信号でＰＣロ ジック・ユニット２７０によって開始される。マスク制御レジスタ２０２゜２１ ０．２１８，２２６の各々の入力は状況バス２３０を通してＩＦＩＦＯ制御ロジ ック・ユニット２７２が直接にアクセスすることができる。好適実施例のアーキ テクチャ１００では、これらのマスク制御レジスタ２０２．２１０．２１８．２ ２６内のビットは、ＩＦＩＦＯユニット２６４によるデータ・シフト・オペレー ションと並行してまたは独立してＩＦＩＦＯ制御ユニット２７２によってセット することが可能である。この機能により、ＩＥＵ　１０４のオペレーションと非 同期に、命令セットをマスク・レジスタ２００．２０８．２１６．２２４のいず かに書き込み、対応する状況情報をマスク制御レジスタ２０２．２１０．２１８ ．２２６に書き込むことができる。
最後に、制御および状況バス２３０上の追加の制御ラインはｒＦＩＦｏユニット ２６４のＩＦＩＦＯオペレーションを可能にし、指示する。ＩＦＩＦＯシフトは 、制御ライン３３６を通してＰＣロジック・ユニット２７０から出力されたシフ ト要求制御信号を受けてＩＦＩＦＯユニット２６４によって行われる。ＩＦＩＦ Ｏ制御ユニット２７２は、命令セットを受け入れるマスク・レジスタ２００．２ ０８．２１６゜２２４が使用可能であると、制御信号をライン３１６を経由して プリフェッチ制御ユニット２６６に送って、ブリフェッチ・バッファ２６０から 次の該当命令セットを転送することを要求する。命令セットが転送されると、配 列２６６内の対応する有効ビットがリセットされる。
Ｃ）　ＩＦＵ／ＩＥＵ湘′インタフェースｒＦＩＪ　１０２とＩＥ［Ｊ　１０４ とを結ぶ制御インタフェースは制御バス１２６によって提供される。この制御バ ス１２６はＰＣロジック・ユニット２７０に接続され、複数の制御、アドレスお よび特殊データ・ラインから構成されている。割込み要求と受信確認制御信号を 制御ライン３４０を経由して渡すことにより、ＩＦｔｌ　１０２は割込みオペレ ーションを通知し、ＩＥＵ　１０４との同期をとることができる。外部で発生し た割込み信号はライン２９２経由でロジック・ユニット２７０へ送られる。これ を受けて、割込み要求制御信号がライン３４０上に送出されると、ＩＥＵ　１０ ４は試行的に実行された命令をキャンセルする。割込みの内容に関する情報は、 割込み情報ライン３４１を通してやりとりされる。ＩＥＵ　１０４がＰＣロジッ ク・ユニット２７０によって判断された割込みサービス・ルーチンのアドレスか らプリフェッチされた命令の受信を開始する準備状態になると、ＩＥＵ　１０４ はライン３４０上の割込み受信確認制御信号を肯定する。ＩＦＵ１０２によって ブリフェッチされた割込みサービス・ルーチンがそのあと開始される。
ＩＦＩＦＯ読取り（ＩＦＩＦＯＲＤ）制御信号はＩＥＵ　１０４から出力され、 最も奥のマスク・レジスタ２２４に存在する命令セットが実行を完了したことお よび次の命令セットが必要であることを通知する。この制御信号を受けると、Ｐ Ｃロジック・ユニット２７０はＩＦＩＦＯユニット２６４でＩＦＩＦＯシフト・ オペレーションを実行するようにＩＦＩＦＯ制御ロジック・ユニット２７２に指 示する。
ＰＣインクリメント要求とサイズ値（ＰＣＩＮＧ／５ＩＺＥ）は制御ライン３４ ４上に送出されて、現在のプログラム・カウンタ値を命令の対応するサイズ数だ け更新するようにＰＣロジック・ユニット２７０に指示する。これにより、ＰＣ ロジック・ユニット２７０は、現在のプログラム命令ストリーム中の最初の順序 的実行命令のロケーションを正確に指した個所に実行プログラム・カウンタ（Ｄ ＰＣ）を維持することができる。
ターゲット・アドレス（ＴＡＲＧＥＴ　ＡＤＤＲ）はアドレス・ライン３４６を 経由してＰＣロジック・ユニット２７０に返される。このターゲット・アドレス は、ＩＥＵ　１０４のレジスタ・ファイルにストアされているデータによって決 まるブランチ命令の仮想ターゲット・アドレスである。従って、ターゲット・ア ドレスを計算するためにＩＥＵ　１０４のオペレーションが必要である。
制御フロー結果（ＣＦ　ＲＥＳｔｌＬＴ）制御信号は制御ライン３４８を経由し てＰＣロジック・ユニット２７０へ送られて、現在保留されている条件付きブラ ンチ命令が解決されたかどうか、その結果がブランチによるものなのか、ブラン チによらないものなのかを示している。これらの制御信号に基づいて、ＰＣロジ ック・ユニット２７０は、条件付きフロー命令の実行の結果として、プリフェッ チ・バッファ２６０とＩＦＩＦＯユニット２６４に置かれている命令セットのど れをキャンセルする必要があるかを判断することができる。
いくつかのＩＥＵ命令リターン型制御信号（ＩＥＵリターン）が制御ライン３５ ０上を送出されて、ＩＥＵ　１０４によっである命令が実行されたことをＩＥＵ 　１０２に通知する。これらの命令には、プロシージャ命令からのリターン、ト ラップからのリターンおよびサブルーチン・コールからのリターンがある。トラ ップからのリターン命令はハードウェア割込み処理ルーチンとソフトウェア・ト ラップ処理ルーチンで同じように使用される。サブルーチン・コールからのリタ ーンもジャンプとリンク型コールと併用される。どの場合も、リターン制御信号 は、以前に割込みがかけられた命令ストリームに対して命令フェッチ・オペレー ションを再開するようにＩＦＵ　１０２に通知するために送られる。これらの信 号をＩＥＵ　１０４から出すことにより、システム１００の正確なオペレーショ ンを維持することができる。［割込みがかけられた」命令ストリームの再開はリ ターン命令の実行個所から行われる。
現命令実行ＰＣアドレス（現ＩＦｊＣ）はアドレス・バス３５２を経由してＩＥ Ｕ　１０４へ送られる。このアドレス値（ＤＰＣ）はＩＥＵ　１０４によって実 行される正確な命令を指定している。つまり、ＩＥＵ　１０４が現在のＩＦＪＣ アドレスを通過した命令を先に試行的に実行している間は、このアドレスは、割 込み、例外、その他に正確なマシンの状態が分かっていることが必要な事象の発 生に対してアーキテクチャ１００を正確に制御するために保持されていなければ ならない。現在実行中の命令ストリームの中の正確なマシンの状態を進めること が可能であるとＩＥＵ　１０４が判断すると、ＰＣＩｎｃ／５ｉｚｅ信号がＩＦ Ｕ　１０２に送られ、即時に現在のＩＦ−ＰＣアドレス値に反映される。
最後に、アドレスおよび双方向データ・バス３５４は特殊レジスタのデータを転 送するためのものである。
このデータはＩＥＵ　１０４によってＩＦＵ　１０２内の特殊レジスタに入れら れ、あるいはそこから読み取られるようにプログラムすることが可能である。特 殊レジスタのデータは一般にＩＦＵ　１０２が使用できるように、　ＩＥＵ１０ ４によってロードされ、あるいは計算される。
Ｄ）　ＰＣロジック・ユニットの； ＰＣ制御ユニット３６２、割込み制御ユニット３６３、ブリフェッチＰＣ制御ユ ニット３６４および実行ＰＣ制御ユニット３６６を含むＰＣロジック・ユニット ２７０の詳細図は第３図に示されている。ＰＣ制御ユニット３６２はインタフェ ース・バス１２６を通してブリフェッチ制御ユニット２６６　、　ＩＦＩＦＯ制 御ロジック・ユニット２７２、およびＩＥＵ　１０４から制御信号を受けて、プ リフェッチおよび実行ＰＣ制御ユニット３６４，３６６に対してタイミング制御 を行う。割込み制御ユニット３６３は、プリフェッチ・トラップ・アドレス・オ フセットを判断してそれぞれのトラップ・タイプを処理する該当処理ルーチンを 選択することを含めて、割込みと例外の正確な管理を担当する。プリフェッチＰ Ｃ制御ユニット３６４は、特に、トラップ処理とプロシージャ・ルーチン命令の フローのためのリターン・アドレスをストアすることを含めて、プリフェッチ・ バッファ１８８．１９０．１９２をサポートするために必要なプログラム・カウ ンタの管理を担当する。このオペレーションをサポートするために、プリフェッ チＰＣ制御ユニット３６４は、物理アドレス・バス・ライン３２４上のＣＣＵ　 ＰＡＤＤＥＲアドレスとアドレス・ライン３２６上のＶＭＵ　ＶＭＡＤＤＲアド レスを含むブリフェッチ仮想アドレスを生成することを担当する。その結果、プ リフェッチＰＣ制御ユニット３６４は、現在のプリフェッチＰＣ仮想アドレス値 を保持することを担当する。
プリフェッチ・オペレーションは一般に制御ライン３１６上を送出された制御信 号を通してＩＦＩＦＯ制御ロジック・ユニット２７２によって開始される。これ を受けて、ＰＣ制御ユニット３６２はい（つかの制御信号を生成して制御ライン ３７２上に出力し、プリフェッチＰＣ制御ユニットを動作させて、アドレス・ラ イン３２４．３２６上にＰＡＤＤＲアドレスと、必要に応じてＶＭＡＤＤＲアド レスを生成する。値が０から４までのインクリメント信号も制御ライン３７４上 に送出される場合もあるが、これは、ＰＣ制御ユニット３６２が現在のプリフェ ッチ・アドレスから命令セットのフェッチを再実行しているか、一連のプリフェ ッチ要求の中の２番目の要求に対して位置合わせを行っているか、プリフェッチ のために次の全順次命令セットを選択しているか、によって決まる。最後に、現 在のプリフェッチ・アドレスＰＦｊＣがバス３７０上に送出され、実行ＰＣ制御 ユニット３６６へ渡される。
新しいプリフェッチ・アドレスは、いくつかのソースから発生する。アドレスの 主要なソースは、バス３５２経由で実行ＰＣ制御ユニット３６６から送出された 現在のＩＦｊＣアドレスである。原理的には、ＩＦ−ＰＣアドレスからはリター ン・アドレスが得られ、これは、初期コール、トラップまたはプロシージャ命令 が現れたとき、プリフェッチＰＣ制御ユニットによってあとで使用されるもので ある。ＩＪＰＣアドレスは、これらの命令が現れるたびに、プリフェッチＰＣ制 御ユニット３６４内のレジスタにストアされる。このようにして、ＰＣ制御ユニ ット３６２は制御ライン３５０を通してＩＥＵリターン信号を受けたとき、ブリ フェッチＰＣ制御ユニット３６４内のリターン・アドレス・レジスタを選択して 新しいプリフェッチ仮想アドレスを取り出すだけでよく、これによって元のプロ グラム命令ストリームを再開する。
プリフェッチ・アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６か ら相対ターゲット・アドレス・バス３８２を経由して、あるいはＩＥＵ　１０４ から絶対ターゲット・アドレス・バス３４６を経由して送出されたターゲット・ アドレス値である。相対ターゲット・アドレスとは、実行ＰＣ制御ユニット３６ ６によって直接に計算できるアドレスである。絶対ターゲット・アドレ、スは、 これらのターゲット・アドレスがＩＥＵレジスタ・ファイルに入っているデータ に依存するので、ＩＥＵ　１０４に生成させる必要がある。ターゲット・アドレ スはターゲット・アドレス・バス３８４を通ってブリフェッチＰＣ制御ユニット ３６４へ送られ、ブリフェッチ仮想アドレスとして使用される。相対ターゲット ・アドレスを計算する際、対応するブランチ命令のオペランド部分もニブコード ・ユニット２６２からバス３１８のオペランド変位部分を経由して送られる。
ブリフェッチ仮想アドレスのもう１つのソースは、実行ＰＣ制御ユニット３６６ である。リターン・アドレス・バス３５２゛は、現在のＩ　ｊＰｃ値（ＤＰＣ） をプリフェッチＰＣ制御ユニット３６４へ転送するためのものである。
このアドレスは、割込み、トラップ、その他にコールなどの制御フロー命令が命 令ストリーム内に現れた個所でリターン・アドレスとして使用される。プリフェ ッチＰＣ制御ユニット３６４は、新しい命令ストリームをプリフェッチするため に解放される。ＰＣ制御ユニット３６２は、対応する割込みまたはトラップ処理 ルーチンまたはサブルーチンが実行されると、■２Ｕ１０４からライン３５０を 経由してＩＥＵリターン信号を受け取る。他方、ＰＣ制御ユニット３６２はライ ン３７２上のＰＦＰＣ信号の１つを通して、およびライン３５０経由で送られて きて実行されたリターン命令のＩＤに基づいて、現在のリターン仮想アドレスを 収めているレジスタを選択する。そのあと、このアドレスが使用されて、ＰＣロ ジック・ユニット２７０によるブリフェッチ・オペレーションを続行する。
最後に、ブリフェッチ仮想アドレスが取り出されるもう１つのソースは、特殊レ ジスタ・アドレスおよびデータ・バス３５４である。ＩＥＵ　１０４によって計 算またはロードされたアドレス値、または少なくともベース・アドレス値は、デ ータとしてバス３５４を経由してプリフェッチＰＣ制御ユニット３６４へ転送さ れる。ベース・アドレスは、トラップ・アドレス・テーブル、高速トラップ・テ ーブル、およびベース・プロシージャ命令ディスバッチ・テーブルのアドレスを 含んでいる。バス３５４を通して、プリフェッチおよびｐｃｉ＋Ｉ？ｉＢユニッ ト３６４，３６６内のレジスタの多くを読み取ることもできるので、マシンの状 態の対応する側面をＩＥＩＪ　１０４を通して処理することが可能である。
実行ＰＣ制御ユニット３６６は、ＰＣ制御ユニット３６２の制御を受けて、現在 のＩ　ＦＪＣアドレス値を計算することを主な役割としている。この役割におい て、実行ＰＣ制御ユニット３６６はＰＣ制御ユニット３６２からＥｘＰＣ制御ラ イン３７８を経由して送られてきた制御信号と、制御ライン３８０を経由して送 られてきたインクリメント／サイズ制御信号を受けて、ＩＦ、、−ＰＣアドレス を調整する。これらの制御信号は、主に、ライン３４２経由で送られてきたＩＦ ＩＦＯ読取り制御信号とＩＥＵ　１０４から制御ライン３４４経由で送られてき たＰＣインクリメント／サイズ値を受けると生成される。
１）　ＰＦおよびＥｘＰＣ１１′　データ・ユニットの；細部４図は、プリフェ ッチおよび実行ＰＣ制御ユニット３６４．３６６の詳細ブロック図である。これ らのユニットは主に、レジスタ、インクリメンタ（増分器）その他の類似部品、 セレクタおよび加算器ブロックから構成されている。これらのブロック間のデー タ転送を管理する制御□□は、ＰＦＰＣ制御ライン３７２　、ＥｘＰＣ制御ライ ン３７８オよびインクリメント制御ライン３７４．３８０を通してＰＣ制御ユニ ット３６２によって行われる。説明を分かりやすくするために、第４図のブロッ ク図には、これらの個々の制御ラインは示されていない。しかし、これらの制御 信号が以下に説明するように、これらのブロックへ送られることは勿論である。
ブリフェッチＰＣ制御ユニット３６４の中心となるものはプリフェッチ・セレク タ（ＰＦ−ＰＣ５ＥＬ）であり、これは現ブリフェッチ仮想アドレスの中央セレ クタとして動作する。この現ブリフェッチ・アドレスはプリフェッチ・セレクタ から出力バス３９２を通ってインクリメンタ・ユニット３９４へ送られて、次の プリフェッチ・アドレスを生成する。この次のプリフェッチ・アドレスはインク リメンタ出力バス３９６を通ってレジスタＭＢＵＦ　ＰＦｎＰＣ３９８、ＴＢＵ Ｆ　ＰＦｎＰＣ４００、およびＥＢＬＩＦ　ＰＦｎＰＣ４０２の並列配列へ送ら れる。これらのレジスタ３９８゜４００．４０２は実効的には次の命令ブリフェ ッチ・アドレスをストアしているが、本発明の好適実施例によれば、別々のプリ フェッチ・アドレスがＭＢＵＦ　ｔｇｇ、ＴＢＩＪＦ１９０、およびＥＢＵＦ　 １９２に保持されている。ＭＢＵＦ、　ＴＢＵＦおよびＥＢＵＦ　ＰＦｎＰＣレ ジスタ３９８，４００．４０２にストアされたプリフェッチ・アドレスは、アド レス・バス４０４゜４０８．４１０からプリフェッチ・セレクタ３９０へ渡され る。従って、ＰＣ制御ユニット３６２はプリフェッチ・レジスタ３９８，４００ ．４０２の別の１つをプリフェッチ・セレクタが選択することを指示することだ けでブリフェッチ命令ストリームの即時切替えを指示することができる。ストリ ームの中の次の命令セットをプリフェッチするために、そのアドレス値がインク リメンタ３９４によってインクリメントされると、その値がプリフェッチ・アド レス３９８．４００，４０２のうち該当するレジスタへ返却される。もう１つの 並列レジスタ配列は簡略化のため単一の特殊レジスタ・ブロック４１２として示 されているが、この配列はいくつかの特殊アドレスをストアするためのものであ る。レジスタ・ブロック４１２はトラップ・リターン・アドレス・レジスタ、プ ロシージャ命令リターン・アドレス・レジスタ、プロシージャ命令ディスバッチ ・テーブル・ベース・アドレス・レジスタ、トラップ・ルーチン・ディスバッチ ・テーブル・ベース・アドレス・レジスタ、および高速トラップ・ルーチン・ベ ース・アドレス・レジスタから構成されている。ＰＣ制御ユニット３６２の制御 を受けて、これらのリターン・アドレス・レジスタはバス３５２゛を通して現Ｉ ＦＪＣ実行アドレスを受け入れることができる。レジスタ・ブロック４１２内の リターンおよびベース・アドレス・レジスタにストアされたアドレス値はＩＥＵ 　１０４から独立して読み書きすることができる。レジスタが選択され、値が特 殊レジスタ・アドレスおよびデータ・バス３５４を経由して転送される。
特殊レジスタ・ブロック４１２内のセレクタはＰＣ制御ユニット３６２によって 制御され、レジスタ・ブロック４１２のレジスタにストアされたアドレスを特殊 レジスタ出力バス４１６上に送出して、プリフェッチ・セレクタ３９０へ渡すこ とができる。リターン・アドレスは直接にプリフェッチ・セレクタ３９０へ渡さ れる。ベース・アドレス値は割込み制御ユニット３６３から割込み　・オフセッ ト・バス３７３経由で送られてきたオフセット値と結合される。ソースからバス ３７３゛経由でプリフェッチ・セレクタ３９０へ渡された特殊アドレスは、新し いプリフェッチ命令ストリームの初期アドレスとして使用され、そのあとインク リメンタ３９４とプリフェッチ・レジスタ３９８．４００．４０２の１つを通る アドレスのインクリメント・ループを続行することができる。。
プリフェッチ・セレクタ３９０へ送られるアドレスのもう１つのソースは、ター ゲット・アドレス・レジスタ・ブロック４１４内のレジスタ配列である。ブロッ ク４１４内のターゲット・レジスタには、好適実施例によれば、８つの潜在的ブ ランチ・ターゲット・アドレスがストアされる。これらの８つの記憶ロケーショ ンはＩＦＩＦＯユニット２６４の最下位の２マスク・レジスタ２１６．２２４に 保持されている８つの潜在的に実行可能な命令に論理的に対応している。これら の命令のどれでもが、および潜在的にはすべてが条件付きブランチ命令となり得 るので、ターゲット・レジスタ・ブロック４１４は、あらかじめ計算されたター ゲット・アドレスをストアしておくので、ＴＢＵＦ　１９０を通してターゲット 命令ストリームをプリフェッチするために使用するのを待たせることができる。
特に、ＰＣ制御ユニット３６２がターゲット命令ストリームのプリフェッチを即 時に開始するように条件付きブランチ・バイアスがセットされると、ターゲット ・アドレスはターゲット・レジスタ・ブロック４１４からアドレス・バス４１８ を経由してプリフェッチ・セレクタ３９０へ送られる。インクリメンタ３９４に よってインクリメントされたあと、アドレスはＴＢＵＦ　ＰＦｎＰＣ４００へ戻 されてストアされ、ターゲット命令ストリームをあとでプリフェッチするオペレ ーションで使用される。別のブランチ命令がターゲット命令ストリームに現れる と、その２番目のブランチのターゲット・アドレスが計算され、最初の条件付き ブランチ命令が解決されて使用されるまでの間、ターゲット・レジスタ配列４１ ４にストアされている。
ターゲット・レジスタ・ブロック４１４にストアされた、計算でめたターゲット ・アドレスは、実行ＰＣ制御ユニット３６６内のターゲット・アドレス計算ユニ ットからアドレス・ライン３８２を経由して、あるいはＩＥＵ　１０４から絶対 ターゲット・アドレス・バス３４６を経由して転送される。
ブリフェッチＰＦ−ＰＣセレクタ３９０を通って転送されるアドレス値は、完全 な３２ビツト仮想アドレス値である。ページ・サイズは本発明の好適実施例では 、１６にバイトに固定されており、最大ページ・オフセット・アドレス値［１３ ：Ｏ］に対応している。従って、現ブリフェッチ仮想ページ・アドレス［２７： １４］に変化がなければ、ＶＭＵページの変換は不要である。プリフェッチ・セ レクタ３９０内のコンパレータはそのことを検出する。ＶＭ口変換要求信号（Ｖ ＭＸＬＡＴ）は、インクリメントがページ境界をこえて行われたか、制御のフロ ーが別のページ・アドレスへブランチしたために、仮想ページ・アドレスが変化 したとき、ライン３７２°を経由してＰＣ制御ユニット３６２へ送られる。他方 、ＰＣ制御ユニット３６２はライン３２４上のＣＣＵ　ＰＡＤＤＲのほかに、Ｖ ｌｊ　ＶＡＤＤＲアドレスをバッファ・ユニット４２０からライン３２６上に送 出し、該当の制御信号をＶＭＵ制御ライン３２６．３２８．３３０上に送出しテ 、ＶＭＵ仮想ヘーシカラ物理ページへの変換を得るように指示する。ページ変換 が必要でない場合は、現物理ページ・アドレス［３１：１４］　はバス１２２上 のＶＭＵ　：Ｌ　ニー　ブト１０８ノ出力側のラッチによって保持される。
バス３７０上に送出された仮想アドレスはインクリメント制御ライン３７４から 送られてきた信号を受けて、インクリメンタ３９４によってインクリメントされ る。
インクリメンタ３９４は、次の命令セットを選択するために、命令セットを表す 値（４命令または１６バイト）だけインクリメントする。ＣＣＵユニット１０６ へ渡されるプリフェッチ・アドレスの下位４ビツトはゼロになっている。従って 、最初のブランチ・ターゲット命令セット内の実際のターゲット・アドレス命令 は最初の命令ロケーションに置かれていない場合がある。しかし、アドレスの下 位４ビツトはＰＣ制御ユニット３６２へ送られるので、最初のブランチ命令のロ ケーションをＩＦＵ　１０２が判別することができる。ターゲット・アドレスの 下位ビット［３：　２１を２ビツト・バッファ・アドレスとして返して、位置合 わせされていないターゲット命令セットから実行すべき正しい最初の命令を選択 するための検出と処理は、新しい命令ストリーム、つまり、命令ストリームの中 の最初の非順次命令セット・アドレスの最初のブリフェッチのときだけ行われる 。命令セットの最初の命令のアドレスと命令セットをプリフェッチする際に使用 されるプリフェッチ・アドレスとの間の非位置合わせの関係は、現順次命令スト リームが存続している間無視することができ、そのあとも無視される。
第４図に示した機能ブロックの残り部分は実行ＰＣ制御ユニット３６６を構成し ている。本発明の好適実施例によれば、実行ＰＣ制御ユニット３６６は独立に機 能するプログラム・カウンタ・インクリメンタを独自に備えている。この機能の 中心となるのは実行セレクタ（ＤＰＣ５ＥＬ）　４３０である。実行セレクタ４ ３０からアドレス・バス３５２゛上に出力されるアドレスはアーキテクチャ１０ ０の現在の実行アドレス（ＤＰＣ）である。この実行アドレスは加算ユニット４ ３４へ送られる。ライン３８０上に送出されたインクリメント／サイズ制御信褥 は１から４までの命令インクリメント値を指定しており、この値は加算ユニット ４３４によってセレクタ４３０から得たアドレスに加えられる。加算器４３２が 出力ラッチ機能を実行するたびに、インクリメントされた次の実行アドレスがア ドレス・ライン４３６を経て直接に実行セレクタ４３０に返され、次の命令イン クリメント・サイクルで使用される。
初期実行アドレスとその後のすべての新しいストリーム・アドレスは、アドレス ・ライン４４０を経由して新ストリーム・レジスタ・ユニット４３８から得られ る。新ストリーム・レジスタ・ユニット４３８は、プリフェッチ・セレクタ３９ ０からＰＦＰＣアドレス・バス３７０を経由して送られきた新しい現ブリフェッ チ・アドレスを直接にアドレス・バス４４０に渡すことも、あとで使用するため にストアしておくこともできる。つまり、ブリフェッチＰＣ制御ユニット３６４ が新しい仮想アドレスからプリフェッチを開始することを判断した場合は、新し いストリーム・アドレスは新ストリーム・レジスタ・ユニット４３８によって一 時的にストアされる。ＰＣ制御ユニット３６３は、プリフェッチと実行インクリ メントの両サイクルに関与することによって、実行アドレスが新命令ストリーム を開始した制御フロー命令に対応するプログラム実行個所までに達するまで新ス トリーム・アドレスを新ストリーム・レジスタ４３８に置いてお（。新ストリー ム・アドレスはそのあと新ストリーム・レジスタ・ユニット４３８から出力され て実行セレクタ４３０へ送られ、新命令ストリーム内の実行アドレスを独立して 生成することを開始する。
本発明の好適実施例によれば、新ストリーム・レジスタ・ユニット４３８は２つ の制御フロー命令ターゲット・アドレスをバッファリングする機能を備えている 。新ストリーム・アドレスを即時に取り出すことにより、殆ど待ち時間がな（実 行ＰＣ制御ユニット３６６を現実行アドレス列の生成から新実行アドレス・スト リーム列の生成に切り替えることができる。
最後に、ＩＪＰＣセレクタ（ＩＦ−ＰＣ５ＥＬ）は最終的に現実行点アドレスを アドレス・バス３５２上に送出してＩＥＵ　１０４へ送るためのものである。Ｉ Ｆ−ＰＣセレクタ４４２への入力は実行セレクタ４３０または新ストリーム・レ ジスタ・ユニット４３８から得た出力アドレスである。殆どの場合、ＩＦｊＣセ レクタ４４２はＰＣ制御ユニット２６２の指示を受けて、実行セレクタ４３０か ら出力された実行アドレスを選択する。しかし、新命令ストリームの実行開始の ために使用される新仮想アドレスへ切り替える際の待ち時間をさらに短縮するた めに、新ストリーム・レジスタ・ユニット４３８からの選択したアドレスをバイ パスして、バス４４０経由で直接にＩＦｊＣセレクタ４４２へ送り、現ＩＦ−Ｐ Ｃ実行アドレスとして得ることができる。
実行ＰＣ制御ユニット３６６は、すべての相対ブランチ・ターゲット・アドレス を計算する機能を備えている。現実行点アドレスと新ストリーム・レジスタ・ユ ニット４３８から得たアドレスは、アドレス・バス３５２’、　３４０を経由し て制御フロー・セレクタ（ＣＦ−ＰＣ）４４６に渡される。その結果、ＰＣ制御 ユニット３６２は大幅な柔軟性をもって、ターゲット・アドレス計算の基となる 正確な初期アドレスを選択することができる。
この初期アドレス、つまり、ベース・アドレスはアドレス・バス４５４を経由し てターゲット・アドレスＡ［、Ｕ４５０へ送られる。ターゲットＡＬＵ　４５０ への入力となるもう１つの値は、制御フロー変位計算ユニット４５２からバス４ ５８経由で送られてくる。相対ブランチ命令は、アーキテクチャ１００の好適実 施例によれば、新相対ターゲット・アドレスを指定した即値モード定数の形態を した変位値を含んでいる。制御フロー変位計算ユニット４５２はＩデコード・ユ ニットのオペランド出力バス３１８から初めて得たオペランド変位値を受け取る 。最後に、オフセット・レジスタ値はライン４５６を経由してターゲット・アド レスＡＬＵ　４５０へ送られる。
オフセット・レジスタ４４８はＰＣ制御ユニット３６２から制御ライン３７８゛ を経由してオフセット値を受け取る。
オフセット値の大きさはアドレス・ライン４５４上を送られるベース・アドレス から相対ターゲット・アドレスを計算するときの現ブランチ命令のアドレスまで のアドレス・オフセットに基づいてＰＣ制御ユニット３６２によって判断される 。つまり、ＰＣ制御ユニット３６２は、ＩＦＩＦ（］制御ロジック・ユニット２ ７２を制御することによって、現実行点アドレスの命令（ＣＰＪＣによって要求 された）と■デコード・ユニット２６２によって現在処理中の、従ってＰＣロジ ック・ユニット２７０によって処理中の命令を分離している命令の個数を追跡し て、その命令のターゲット・アドレスを判断する。
相対ターゲット・アドレスがターゲット・アドレスＡＬＵ　４５０によって計算 されると、そのターゲット・アドレスはアドレス・バス３８２を通して対応する ターゲット・レジスタ４１４に書き込まれる。
２）　ＰＣ告１′アルゴリズムの打綿 １、メイン命令ストリームの処理：　ＭＢＵＦ　ＰＦｎＰＣｌ、１　次のメイン ・フロー・ブリフェッチ命令のアドレスはＭＢＵＦ　ＰＦｎＰＣにストアされる 。
１．２　制御フロー命令がないときは、３２ピツト・インクリメンタはＭＢＬＩ Ｆ　ＰＦｎＰＣに入っているアドレス値を、各ブリフェッチ・サイクルごとに１ ６バイト（ｘ１６）だけ調整する。
１．３　無条件制御フロー命令がニブコードされると、命令セットに続いてフェ ッチされたすべてのブリフェッチ・データはフラッシュされ、ＭＢＵＦ　ＰＦｎ ＰＣには、ターゲット・レジスタ・ユニット、ＰＦＪＣセレクタおよびインクリ メンタを通して、新しいメイン命令ストリーム・アドレスがロードされる。新し いアドレスは新ストリーム・レジスタにもストアされる。
１．３．１　相対無条件制御フローのターゲット・アドレスはＩＦＵが保持して いる レジスタ・データからと制御フロー 命令の後に置かれたオペランド・ データからＩＦＵによって計算され る。
１、３．２　絶対無条件制御フローのターゲット・アドレスはレジスタ基準値、 ベース・レジスタ値、およびイン デックス・レジスタ値からＩＥＵに よって最終的に計算される。
１、３．２．１　命令ブリフェッチ・サイクルは絶対アドレス制御フロー命令に 対してターゲット・アドレスが ＩＥＵから返されるまで停止す る。命令実行サイクルは続行さ れる。
１．４　無条件制御フロー命令から得た次のメイン・フロー・ブリフェッチ命令 のアドレスはバイパスされて、ターゲット・アドレス・レジスタ・ユニット、Ｐ ｊＰＣセレクタおよびインクリメンタを紅白して送られ、最終的にＭＢＬＩＦ　 ＰＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
２、プロシージャ命令ストリームの処理：　ＥＢＵＦ　ＰＦｎＰＣ２，１プロシ ージャ命令はメインまたはブランチ・ターゲット命令ストリームの中でブリフェ ッチされる。ターゲット・ストリームの中でフェッチされた場合は、条件付き制 御フロー命令が解決され、プロシージャ命令がＭＢＵＦへ転送されるまでプロシ ージャ・ストリームのプリフェッチを停止する。これにより、プロシージャ命令 ストリームに現れた条件付き制御フローを処理する際にＴＢＵＦを使用できる。
２、１．１　プロシージャ命令はプロシージャ命令ストリームの中に置いてはな らな い。つまり、プロシージャ命令はネ ストしてはならない。プロシージャ 命令からリターンすると、実行は主 命令ストリームに戻る。ネストを可 能にするためには、ネストしたプロ シージャ命令から別の専用リターン が必要である。アーキテクチャはこ の種の命令を容易にサポートできる が、プロシージャ命令をネストする 機能があっても、アーキテクチャの 性能が向上する見込みはない。
２．１．２　メイン命令ストリームにおいては、第１および第２条件付き制御フ ロー 命令を含む命令セットを含んでいる プロシージャ命令ストリームは、第 １命令セツトの中の条件付き制御フ ロー命令が解決し、第２条件付き制 御フロー命令セットがＭＢＵＦへ転送されるまで第２条件付き制御フロー命 令セットに対してブリフェッチを停 止する。
２．２　プロシージャ命令は、命令の即値モード・オペランド・フィールドとし て含まれている相対オフセットによって、プロシージャ・ルーチンの開始アドレ スを示している。
２．２．１　プロシージャ命令から得られたオフセット値はＩＦＵに維持されて いるプ ロシージャ・ベース・アドレス （ＰＢＲ）レジスタに入っている値と結合される。このＰＢＲレジスタは、特 殊レジスタの移動命令が実行される と、特殊アドレスおよびデータ・バ スを通して読み書き可能である。
２．３　プロシージャ命令が現れると、次のメイン命令ストリームＩＦＪＣアド レスはＤＰＣリターン・アドレス・レジスタにストアされ、プロセッサ・ステー タス・レジスタ（ＰＳＲ）内のプロシージャ進行中ビット（ｐｒｏｃｅｄｕｒｅ −ｉｎ−ｐｒｏｇｒｅｓｓ　ｂｉｔ）がセットされる。
２．４　プロシージャ・ストリームの開始アドレスはＰＢＲレジスタ（プロシー ジャ命令オペランド・オフセット値を加えて）からＰＦｊＣセレクタへ送られる 。
２．５　プロシージャ・ストリームの開始アドレスは新ストリーム・レジスタ・ ユニットとインクリメンタへ同時に送られ、（ｘ１６）だけインクリメントする 。インクリメントされたアドレスはそのあとＥＢＵＦ　ＰＦｎＰＣにストアされ る。
２．６　制御フロー命令がないと、３２ビツト・インクリメンタは各プロシージ ャ命令プリフェッチ・サイクルごとにＥＢＵＦ　ＰＦｎＰＣに入っているアドレ ス値を（ｘ１６）だけ調整する。
２．７　無条件制御フロー命令がニブコードされると、ブランチ命令のあとにフ ェッチされたすべてのプリフェッチ・データはフラッシュされ、ＥＢＵＦ　ＰＦ ｎＰＣには新しいプロシージャ命令ストリーム・アドレスがロードされる。
２．７．１　相対無条件制御フロー命令のターゲット・アドレスはＩＦＵに保持 され ているレジスタ・データからと制御 フロー命令の即値モード・オペラン ド・フィールド内に入っているオペ ランド・データからＩＦＵによって計 算される。
２．７．２　絶対無条件ブランチのターゲット・アドレスはレジスタ基準値、ベ ー ス・レジスタ値およびインデック ス・レジスタ値からＩＥＵによって計 算される。
２、７．２．１　命令ブリフェッチ・サイクルは絶対アドレス・ブランチに対し てターゲット・アドレスがＩＥＵ から返されるまで停止する。実 行サイクルは続行される。
２．８　次のプロシージャ・プリフェッチ命令セットのアドレスはＥＢＵＦ　Ｐ ＦｎＰＣにストアされ、プリフェッチは１．２から続けられる。
２．９　プロシージャ命令からのリターンがニブコードされると、プリフェッチ がｕＰＣレジスタにストアされているアドレスから続けられ、そのあと（ｘ１６ ）だけインクリメントされ、あとでプリフェッチするためにＭＢＵＦ　ＰＦｎＰ Ｃレジスタに返される。
３ブランチ命令ストリームの処理：　ＴＢＵＦ　ＰＦｎＰＣ３，１ＭＢＬＩＦ命 令ストリームの中の最初の命令セットに現れた条件付き制御フロー命令がニブコ ードされると、ターゲット・アドレスはそのターゲット・アドレスが現アドレス に対する相対アドレスならばＩＦＵによって、絶対アドレスならばＩＦＵによっ て判断される。
３．２「ブランチを行うバイアス」の場合＝３．２．１　ブランチが絶対アドレ スに行われる場合は、ターゲット・アドレスが ＩＥＵから返されるまで命令ブリ フェッチ・サイクルを停止する。実 行サイクルは続行される。
３．２．２　ＰＦＪＣセレクタとインクリメンタを紅白して転送することによっ てバラ ランチ・ターゲット・アドレスを ＴＢＵＦ　ＰＦｎＰＣにロードする。
３、２．３　ターゲット命令ストリームがプリフェッチされてＴＢＵＦに入れら れたあとあとで実行するためにＩＦＴＰＯに送られる。ＩＦｒＦＯとＴＢＵＦが 一杯になると、プリフェッチを停止する。
３．２．４　３２ビツト・インクリメンタは各プリフェッチ・サイクルごとにＴ ＢＵＦ ＰＦｎＰ（：に入っているアドレス値を（ｘ１６）だけ調整する。
３．２．５　ターゲット命令ストリーム内の２番目の命令セットに現れた条件付 き制 御フロー命令がニブコードされると プリフェッチ・オペレーションを、 第１の（主）セット内のすべての条 件付きブランチ命令が解決されるま で停止する（しかし、先に進んで、 相対ターゲット・アドレスを計算し ターゲット・レジスタにストアす る）。
３．２．６　最初の命令セット内の条件付きブランチを「行う」と解釈された場 合＝ ３、２．６．１　ブランチのソースがプロシージャ進行中ビットから判断され たＥＢＵＦ命令セットであったとき はＭＢＵＦまたはＥＢＵＦに入っている最初の条件付きフロー命令セッ トのあとに置かれた命令セット をフラッシュする。
３、２．６．２　プロシージャ進行中ビットの状態に基づいて、ＴＢＵＦ　ＰＦ ｎＰＣ値をＭＢＵＦ　ＰＦｎＰＣまたばＥＢＵＦへ転送する。
３、２．６．３　プロシージャ進行中ビットの状態に基づいて、ブリフェッチし たＴＢＵＦ命令をＭＢＵＦまたはＥＢ［ＪＦへ転送する。
３、２．６．４　２番目の条件付きブランチ命令セットがニブコードされていな ければ、プロシージャ進行中 ビットの状態に基づいて、ＭＢＵＦ またはＥＢＵＦブリフェッチ・オペ レーションを続行する。
３．２．６．５　２番目の条件付きブランチ命令がニブコードされていれば、そ の命令の処理を開始する（ス テップ３．３．１へ進む）。
３．２．７　最初の条件付き命令セットの中の命令に対する条件付き制御を「行 わな いＪと解釈された場合； ３、２．７．１　ターゲット命令ストリームからの命令セットと命令のＩＦＩＦ Ｏと ＩＥＵをフラッシュする。
３．２．７．２　ＭＢＵＦまたはＥＢＵＦブリフェッチ・オペレーションを続行 する。
３．３「ブランチが行われないバイアス」の場合＝３．３．１　命令をブリフェ ッチしてＭＢＵＦに入れることを停止する。実行サイクルを 続ける。
３、３．１．１　最初の条件付き命令セットの中の条件付き制御フロー命令が相 対ならば、ターゲット・アドレ スを計算し、ターゲット・レジ スタにストアする。
３、３．１．２　最初の条件付き命令セットの中の条件付き制御フロー命令が絶 対ならば、ＩＥＵがターゲット・ アドレスを計算して、そのアド レスをターゲット・レジスタに 返すまで待つ。
３、３．１．３　２番目の命令セットの中の条件付き制御フロー命令のエデコー ドが行われると、最初の条件付 き命令セットの中の条件付き制 御フロー命令が解決されるまで ブリフェッチ・オペレーション を停止する。
３、３．２　最初の条件付きブランチのターゲット・アドレスが計算されると、 ＴＢＬＩＦＰＦｎＰＣにロードし、メイン命令ストリームの実行と並行して命令 をプリ フェッチしてＴＢＵＦに入れることを開始する。ターゲット命令セットは ロードされない（従って、ブラン チ・ターゲット命令は最初の命令 セットの中の各条件付き制御フロー 命令が解決されたとき用意されてい る）。
３、３．３　最初のセットの中の条件付き制御フロー命令が「行われる」と解釈 され た場合： ３、３．３．１　ブランチのソースがＥＢＵＦ命令ストリームであるとプロシー ジャ 進行中ビットの状態から判断さ れると、ＭＢＵＦまたはＥＢＵＦをフ ラッシュし、最初の条件付きブ ランチ命令セットのあとに置か れたメイン・ストリームからの 命令のＩＦＩＦＯとＩＥＵをフラッ シュする。
３．３．３．２　プロシージャ進行中ビットの状態から判断した通りに、　ＴＢ ＵＦ ＰＦｎＰＣ値をＭＢＵＦ　ＰＦｎＰＣまたはＥＢＵＦへ転送する。
３．３．３．３　プロシージャ進行中ビットの状態から判断した通りに、ブリ フェッチした丁ＢＵＦ命令をＭＢＵＦまたはＥＢＵＦへ転送する。
３、３．３．４　プロシージャ進行中ビットの状態から判断した通りに、ＭＢｔ ｌＦま たはＥＢＵＦブリフェッチ・オペ レーションを続行する。
３、３．４　最初のセット内の条件付き制御フロー命令が「行われない」と解析 さ れた場合： ３．３．４．１　ターゲット命令ストリームからの命令セットのＴＢＵＦをブラ ン シュする。
３．３．４．２　２番目の条件付きブランチ命令がニブコードされなかった場合 は、プロシージャ進行中ビット の状態から判断した通りに、 ＭＢＵＦまたはＥＢ［ＪＦプリフェッチ・オペレーションを続ける。
３、：１４．３　２番目の条件付きブランチ命令がニブコードされた場合は、そ の命令の処理を開始する（ス テップ３．４．１へ進む）。
４、割込み、例外およびトラップ命令 ４．１トラツプは広義には次のものからなる。
４、１．１　ハードウェア割込み ４．１．１．１　非同期（外部）発生事象、内部または外部。
４．１．１．２　いつでも発生し、持続する。
４．１．１．３　アトミック（通常）命令間で優先順にサービスを受け、プロ シージャ命令を一時中止する。
４．１．１．４　割込みハンドラの開始アドレスはトラップ・ハンドラ入口点の 事前定義テーブルまでのペクト ル番号オフセットとして判断さ ４、１．２．１　非同期（外部）発生命令。
４．１．２．２　例外として実行されるソフトウェア命令。
４．１．２．３トラツプ・ハンドラの開始アドレスは、ＴＢＲまたはＦＴＢレジ ス タにストアされたベース・アド レス値と結合されたトラップ番 号オフセットから判断される。
４．１．３　例外 ４、１．３．１　命令と同期して発生する事象。
４．１．３．２　命令の実行時に処理される。
４．１．３．３　例外の結果により、期待された命令とすべての後続実行命令は キャンセルされる。
４．１．３．４　例外ハンドラの開始アドレスは、トラップ・ハンドラ入口点 の事前定義テーブルまでのト ラップ番号オフセットから判断 される。
４．２トラツプ命令ストリーム・オペレーションはそのとき実行中の命令ストリ ームとインラインで実行される。
４．３トラツプ処理ルーチンが次の割込み可能トラップの前にｘＰＣアドレスを セーブすることを条件に、トラップはネストが可能である。
そうしないと、現トラップ・オペレーションの完了前にトラップが現れると、マ シンの状態が壊れることになる。
５、トラップ命令ストリームの処理：　ｘＰＣ５，１トラツプが現れたとき： ５、１．１　非同期割込みが起こると、そのとき実行中の命令の実行は一時中止 され る。
５．１．２　同期例外が起こると、例外を起こした命令が実行されるとトラップ が処 理される。
５．２トラツプが処理されたとき： ５、２．１　割込みは禁止される。
５、２．２　現在のＩＦｊＣアドレスはｘＰＣトラップ状態リターン・アドレス ・レジス タにストアされる。
５．２．３　ＩＦ４ＰＣアドレスとそのあとのアドレスにあるＩＦＩＦＯとＭＢ ＵＦブリフェッチ・バッファはフラッシュされる。
５、２．４　アドレスＩＦＪＣとそのあとのアドレスの実行された命令とその命 令の結 果はＩＥ［Ｊからフラッシュされる。
５．２．５　ＭＢＵＦ　ＰＦｎＰＣに、トラップ・ハンドラ・ルーチンのアドレ スがロードさ ５．２．５．１　トラップのソースは、特殊レジスタ群に入っているトラップ番 号によって判断されたトラフ プ・タイプに応じて、ＴＢＲまた はＦＴＢレジスタをアドレス指定 している。
５、２．６　命令がブリフェッチされ、通常通りに実行するためにＩＦＩＦＯに 入れられる。
５．２．７　トラップ・ルーチンの命令がそのあと実行される。
５、２．７．１　）ラップ処理ルーチンはｘＰＣアドレスを所定のロケーション に セーブする機能を備え、割込み を再び可能にする。ｘＰＣレジス タは特殊レジスタ移動命令で、 および特殊レジスタ・アドレス とデータ・バスを通して読み書 きされる。
５．２．８　トラップ命令からのリターンを実行することによってトラップ状態 から 抜は出る必要がある。
５、２．８．１　以前にセーブしていたときは、ｘＰＣアドレスをその事前定義 口 ケーションから復元してから、 トラップ命令からのリターンを 実行する必要がある。
５．３トラツプ命令からのリターンが実行されたとき： ５、３．１　割込みが可能にされる。
５、３．２　プロシージャ進行中ビットの状態から判断したとおりに、ｘＰＣア ドレス が現在の命令ストリーム・レジスタ ｉ、ＩＢＵＦまたはＥＢＵＦ　ＰＦｎＰＣに戻され、プリフェッチがそのアドレ スから続行 される。
５．３．３　ｘＰＣアドレスが新ストリーム・レジスタを通してＩＦｊＣレジス タに復元 される。
Ｅ）゛みおよび　の １）　ＬＷ 割込みと例外は、それらが可能にされている限り、プロセッサがメイン命令スト リームから実行されているか、プロシージャ命令ストリームから実行されている かに関係なく処理される。割込みと例外は優先順にサービスが受けられ、クリア されるまで持続している。トラップ・ハンドラの開始アドレスは、下述するよう に、トラップ・ハンドラの事前定義テーブルまでのベクトル番号オフセットとし て判断される。
割込みと例外は、本実施例では、基本的に２つのタイプがある。すなわち、命令 ストリームの中の特定の命令と同期して引き起こされるものと、命令ストリーム の中の特定の命令と非同期に引き起こされるものである。割込み、例外、トラッ プおよびフォールト（ｆａｕｌｔ）の用語は、本明細書では相互に使い分けて用 いられている。非同期割込みは、命令ストリームと同期して動作していない、オ ン・チップまたはオフ・チップのハードウェアによって引き起こされる。例えば 、オン・チップ・タイマ／カウンタによって引き起こされる割込みは、オフ・チ ップから引き起こされるハードウェア割込みやマスク不能割込み（ｎｏｎ−ｍａ ｓｋａｂｌｅ　ｉｎｔｅｒｒｕｐｔ）（ＮＭＩ）と同じように、非同期である。
非同期割込みが引き起こされると、プロセッサ・コンテキストが凍結され（ｆｒ ｏｚｅｎ）　、すべてのトラップが割込み禁止され、ある種のプロセッサ状況情 報がストアされ、プロセッサは受け取った特定の割込みに対応する割込みハンド ラにベクトルを向ける。割込みハンドラがその処理を完了すると、プログラム実 行は割込み発生時に実行中であったストリームの中の最後に完了した命令のあと に置かれた命令から続けられる。
同期例外とは、命令ストリームの中の命令と同期して引き起こされる例外である 。これらの例外は特定の命令に関連して引き起こされ、問題の命令が実行される まで保留される。好適実施例では、同期例外はプリフェッチ時、命令デコード時 、または命令実行時に引き起こされる。プリフェッチ例外には、例えば、ＴＬＢ 不一致、その他のＶＭＵ例外がある。デコード例外は、例えば、デコード中の命 令が違法命令であるか、プロセッサの現特権レベル（ｐｒｉｖｉｌｅｇｅ　１ｅ ｖｅｌ）に一致していないと、引き起こされる。実行例外は、例えば、ゼロによ る除算といった算術演算エラーが原因で引き起こされる。これらの例外が起こる と、好適実施例では、例外を引き起こした特定命令と例外とを対応づけ、その命 令が退避（ｒｅｔｉｒｅ）されるときまでその状態が維持される。その時点で、 以前に完了した命令がすべて退避され、例外を引き起こした命令からの試行的結 果があれば、試行的に実行された後続の命令の試行的結果と同じように、フラッ シュされる。そのあと、その命令で引き起こされた最高優先度例外に対応する例 外ハンドラに制御が渡される。
ソフトウェア・トラップ命令はＣＦＪＥＴ　２７４　（第２図）によって■デコ ード・ステージで検出され、無条件コール命令その他の同期トラップと同じよう に処理される。つまり、ターゲット・アドレスが計算され、プリフェッチはその ときのプリフェッチ待ち行列（ＥＢＵＦまたはＭＢＵＦ）まで続けられる。これ と同時に、その例外は命令と対応づけられて記録され、命令が退避されるとき処 理される。他のタイプの同期例外はすべて、例外を引き起こした特定命令と対応 づけられて記録され、累積されるだけで、実行時に処理される。
２）　兆１１頭夜立： 非同期割込みは、割込みライン２９２を通してＰＣロジック・ユニット２７０に 通知される。第３図に示すように、これらのラインはＰＣロジック・ユニット２ ７０内の割込みロジック・ユニット３６３に通知するためのもので、ＮＭＩライ ン、ＩＲＱラインおよび１組の割込みレベル・ライン（ＬＶＬ）からなっている 。ＮＭＩラインはマスク不能割込みを通知し、外部ソースを起点としている。こ れは、ハードウェア・リセットを除き最高優先度割込みである。ＩＲＱラインも 外部ソースを起点としており、外部デバイスがハードウェア割込みをいつ要求し たかを通知する。好適実施例では、外部から起こされるハードウェア割込みは最 高３２個までユーザが定義することができ、割込みを要求した特定外部デバイス は割込みレベル・ライン（ＬＶＬ）上に割込み番号（０−３１）を送出する。メ モリ・エラー・ラインはＭＣＵｌｌｏによってアクティベート（活動化）され、 様々な種類のメモリ・エラーを通知する。その他の非同期割込みライン（図示せ ず）も割込みロジック・ユニット３６３に通知するために設けられている。これ らには、タイマ／カウンタ割込み、メモリ入出力（Ｉｌｏ）エラー割込み、マシ ン・チェック割込み、およびパフォーマンス・モニタ割込みを要求するためのラ インがある。
非同期割込みの各々は、下述する同期例外と同様に、対応する事前定義トラップ 番号が関連づけられている。これらのトラップ番号は３２個が３２個のハードウ ェア割込みレベルと関連づけられている。これらのトラップ番号のテーブルは割 込みロジック・ユニット３６３に維持されている。一般に、トラップ番号が大き くなると、トラップの優先度が高くなる。
非同期割込みの１つが割込みロジック・ユニット３６３に通知されると、割込み 制御ユニット３６３は割込み要求をＩＮＴ　ＲＥＱ／ＡＣＫライン３４０を経由 してＩＥＵ　１０４へ送出する。また、割込み制御ユニット３６３はプリフェッ チ一時中止信号をライン３４３を経由してＰＣ制御ユニット２６２へ送信し、Ｐ Ｃ制御ユニット２６２に命令をブリフェッチすることを中止させる。　ＩＥＵ　 １０４はそのとき実行中の命令をすべてキャンセルし、すべての試行的結果を中 止するか、一部またはすべての命令を完了させる。好適実施例では、そのとき実 行中の命令をすべてキャンセルすることによって、非同期割込みに対する応答を 高速化している。いずれの場合も、実行ｐｃ制御ユニット３６６内のＤＰＣは、 ＩＥＵ　１０４が割込みの受信を確認する前に、最後に完了し、退避された命令 に対応するように更新される。ブリフェッチされてＭＢＵＦ、　ＥＢＵＦ、ＴＢ ＵＦおよびＩＦＩＦＯ２６４に置かれている他の命令もすべてキャンセルされる 。
ＩＥＵ　１０４は、割込みハンドラから割込みを受け取る準備状態にあるときだ け、割込み受信１ｉｉｌ！認信号をＩＮＴＲＥＱ／ＡＣＫライン３４０を経由し て割込み制御ユニット３６３へ送り返す。この信号を受け取ると、割込み制御ユ ニット３６３は、以下で説明するように、該当するトラップ・ハンドラにディス バッチする。
３）　同ＪＬｆ吐外 同期例外の場合は、割込み制御ユニット３６３は各命令セットごとに４個が１組 の内部例外ビット（図示せず）をもっており、各ビットはセット内の各命令に対 応づけられている。割込み制御ユニット３６３は各命令で見つかったとき１通知 するトラップ番号も維持しでいる。
特定の命令セットがブリフェッチされている途中で、ＶＭＬＩが丁ＬＢ不一致ま たは別のＶＭＬＩ例外を通知すると、この情報はＰＣロジック・ユニット２７０ へ、特に割込み制御ユニット３３４　ヘＶＭＵ　’ＨＩＪ＠ライン３３２．３３ ４を経由して送られる。割込み制御ユニット３６３は、この信号を受信すると、 以後のブリフェッチを一時中止するようにライン３４３を経由してＰＣ制御ユニ ット３６２に通知する。これと同時に、割込み制御ユニット３６３は、命令セッ トが送られる先のブリフェッチ・バッファに関連するＶＭ−ＭｉｓｓまたはＶＭ −Ｅｘｃｐビットのどちらか該当する方をセットする。そのあと、割込み制御ユ ニット３６３は、命令セットの中の命令のどれも有効でないので、その命令セッ トに対応する４個の内部例外標識ビット全部をセットし、問題を起こした命令セ ットの中の４命令の各々に対応して受信した特定例外のトラップ番号をストアす る。問題のある命令より前の命令のシフトと実行は、問題の命令セットがＩＦＩ Ｆｏ　２６４内で最低レベルに達するまで通常通りに続行される。
同様に、ブリフェッチ・バッファ２６０、■デコード・ユニット２６２またはＩ ＦＩＦＯ２６４を通して命令をシフトしている途中で他の同期例外が検出される と、この情報も割込み制御ユニット３６３へ送られ、ユニット３６３は、例外を 引き起こした命令に対応する内部例外標識ビットをセットし、その例外に対応す るトラップ番号をストアする。ブリフェッチ同期例外の場合と同じように、問題 を起こした命令より前の命令のシフトと実行は、問題の命令セットがＩＦＩＦｏ 　２６４内で最低レベルに達するまで、通常通りに続行される。
好適実施例では、ブリフェッチ・バッファ２６０、■デコード・ユニット２６２ またはＩＦＩＦＯ２６４を通して命令をシフトしている途中で検出される例外は 、ソフトウェア・トラップ命令の１タイプだけである。ソフトウェア・トラップ 命令は、ＣｊＤＥＴユニット２７４によってＩデコード・ステージで検出される 。一部の実施例では、他の形態の同期例外がＩデコード・ステージで検出される が、他の同期例外の検出は、命令が実行ユニット１０４に到着するまで待つよう にするのが好ましい。このようにすれば、特権命令を処理すると起こるようなあ る種の例外が、命令が実効的に順序内で実行される前に変化するおそれのあるプ ロセッサ状態に基づいて通知されるのが防止される。違法命令のように、プロセ ッサ状態に左右されない例外はＩデコード・ステージで検出可能であるが、すべ ての実行前周期例外（ＶＭυ例外は別として）を同じロジックで検出するように すれば、最低限のハードウェアですむことになる。また、そのような例外の処理 は時間を重視することがめったにないので、命令が実行ユニット１０４に届（ま での待ちによる時間浪費もない。
上述したように、ソフトウェア・トラップ命令はＣｊＤＥＴユニット２７４によ って１デコード・ステージで検出される。割込みロジック・ユニット３６３内の その命令に対応する内部例外標識ビットはセットされ、ＯからＩ２７までの番号 で、ソフトウェア・トラップ命令の即値モード・フィールドに指定できるソフト ウェア・トラップ番号はトラップ命令に対応づけられてストアされる。しかし、 ブリフェッチ同期例外と異なり、ソフトウェア・トラップは制御フロー命令だけ でな（、同期例外としても扱われるので、割込み制御ユニ・リド３６３は、ソフ トウェア・トラップ命令が検出されたときブリフェッチを一時中止するようにＰ Ｃ制御ユニット３６２に通知しない。その代わりに、命令がＩＦＩＦＯ２６４を 通してシフトされるのと同時に、ＩＦＵ１０２はトラップ・ハンドラをブリフェ ッチしてＭＢＵＦ命令ストリーム・バッファに入れる。
命令セットがＩＦＩＦＯ２６４の最低レベルまで達すると、割込みロジック・ユ ニット３６３はその命令セットの例外標識ビットを４ビツト・ベクトルとして５ ＹＮＣＨ〜ＩＮＴｊＮＦＯライン３４１経由でＩＥＵ　１０４へ送り、命令セッ トの中で同期例外の発生源とすでに判断されていた命令があれば、どの命令であ るかを通知する。
ＩＥＵ　１０４は即時に応答しないで、命令セットの中のすべての命令が通常の 方法でスケジュールされるようにする。整数算術演算例外といった別の例外は、 実行時に引き起こされる場合がある。特権命令が実行されたために起こる例外の ように、マシンの現在状態に左右される例外もこの時点で検出され、マシンの状 態が命令ストリーム内の以前のすべての命令に対して屋新となるようにするため に、ＰＳＲに影響を与える可能性のあるすべての命令（特殊な移動やトラップ命 令からのリターンなど）は強制的に順序内で実行される。なんらかの同期命令の 発生源となった命令が退避される直前にあるときだけ、例外が起こったことが割 込みロジック・ユニット３６３に通知される。
ＩＥＵ　１０４は試行的に実行され、同期例外を引き起こした最初の命令に先行 する命令ストリームに現れたすべての命令を退避し、試行的に実行され、命令ス トリームにそのあとに現れた命令からの試行的結果をフラッシュする。例外を引 き起こした特定の命令は、トラップから戻ると再実行されるのが普通であるので 、この命令もフラッシュされる。そのあと、実行ＰＣ制御ユニット３６６内のＩ 　Ｆ−ＰＣは実際に退避された最後の命令に対応するように更新され、例外が割 込み制御ユニット３６３に通知される。
例外の発生源である命令が退避されると、ＩＥＵ　１０４は、退避される命令セ ット（レジスタ２２４）の中に同期例外を起こした命令があれば、どの命令であ るかを示した新しい４ビツト・ベクトルを、命令セット内の最初の例外の発生源 を示した情報と一緒に、５ＹＮＣＨＩＮＴ−ＩＮＦＯライン３４１を経由して割 込みロジック・ユニット３６３に返却する。ＩＥＬＩ　１０４から返却される４ ビツト例外ベクトルに入っている情報は、割込みロジック・ユニット３６３から ＩＥＵ　１０４に渡された４ビツト例外ベクトルとＩＥＵ　１０４で引き起こさ れた例外を累積したものである。ブリフェッチまたはニブコード時に検出された 例外が原因で割込み制御ユニット３６３にすでにストアされている情報があれば 、その情報と一緒にＩＥＵ１０４から割込み制御ユニット３６３に返却される情 報の残余部分は、割込み制御ユニット３６３が最高優先度同期例外の内容とその トラップ番号を判断するのに十分割込み受信確認信号がライン３４０経由でＩＥ Ｕから受信されるか、あるいはゼロ以外の例外ベクトルがライン３４１経由で受 信された後、現ＤＰＣがリターン・アドレスとして特殊レジスタ４１２（第４図 ）の１つであるｘＰＣレジスタに一時的にストアされる。現プロセッサ状態レジ スタ（ＰＳＲ）は先のＰＳＲ（ＰＰＳＲ）レジスタにもストアされ、そして現状 態比較レジスタ（Ｃ３Ｒ）が特殊レジスタ４１２の中の旧状態比較レジスタＰＣ ３Ｒ）にセーブされる。
トラップ・ハンドラのアドレスはトラップ・ベース・レジスタ・アドレスにオフ セットを加えたものとして計算される。ＰＣロジック・ユニット２７０はトラッ プ用に２つのベース・レジスタをもち、これらは共に特殊レジスタ４１２（第４ 図）の一部であり、以前に実行された特殊移動命令によって初期化される。大部 分のトラップでは、ハンドラのアドレスを計算するために使用されるベース・レ ジスタはトラップ・ベース・レジスタＴＢＲである。
割込み制御ユニット３６３は現在保留中の最高優先度割込みまたは例外を判断し 、索引（ｌｏｏｋ−ｕｐ）テーブルを通して、それに関連づけられたトラップ番 号を判断する。これは、選択したベース・レジスタまでのオフセットとして、１ 組のＩＮ’ｊＯＦＦＳＥＴライン３７３を経由してブリフェッチＰＣＩＩＩ＠ユ ニット３６４へ渡される。ベクトル・アドレスは、オフセット・ビットを下位ビ ットとしてＴＢＲレジスタから得た上位ビットに連結するだけでめられるという 利点がある。このため、加算器の遅延が防止される。（本明細書では、２゛ビツ トとはｉ゛番目ビットのことである。）例えば、トラップの番号が０から２５５ までで、これを８ビツト値で表すと、ハンドラ・アドレスは８ビツト・トラップ 番号を２２ビツトのＴＢＲストア値の最後に連結するとめられる。トラップ番号 に２桁の下位ビットを付加すると、トラップ・ハンドラ・アドレスは常にワード 境界上に置かれることになる。このようにして作られた連結ハンドラ・アドレス は入力３７３の１つとしてプリフェッチ・セレクタＰＦＪＣＳｅｌ　３９０　（ 第４図）へ送られ、次のアドレスとして選択されて、そこから命令がブリフェッ チされる。　ＴＢＲレジスタを使用したトラップのベクトル・ハンドラ・アドレ スはすべて１ワードだけ離れている。従って、トラップ・ハンドラ・アドレスに ある命令は、長くなったトラップ処理ルーチンへの予備的ブランチ命令でなけれ ばならない。しかし、トラップには、システム・パフォーマンスの低下を防止す るために、その扱いに注意が必要なものがいくつかある。例えば、ＴＬＢトラッ プは高速に実行させる必要がある。そのような理由から、好適実施例では、予備 的ブランチの費用を払わないで、小型のトラップ・ノーンドラを呼び出せるよう にした高速トラップ・メカニズムが組み込まれている。さらに、高速トラップ・ ハンドラはメモリにも、例えば、オン・チップＲＯＭにも独立に配置させること ができるので、ＲＡＭの位置（ロケーション）に関連するメモリ・システム問題 がなくなる。
好適実施例では、高速トラップとなるトラップは上述したＶＭＵ例外だけである 。高速トラップの番号は他のトラップと区別され、Ｏ〜７の範囲になっている。
しかし、優先度はＭＭＵ例外と同じである０割込み制御ユニット３６３は、高速 トラップがそのとき保留中の最高優先度であると認めると、特殊レジスタ（ＦＴ Ｂ）から高速トラップ・ベース・レジスタ（ＦＴＢ）を選択し、トラップ・オフ セットと結合するためにライン４１６上に送出する。ライン３７３′経由でプリ フェッチ・セレクタＰＦ−ＰＣＳｅｌ　３９０へ送られた結果のベクトル・アド レスは、ＦＴＢレジスタからの上位２２ビツトを連結したもので、そのあとに高 速トラップ番号を表した３ビツトが続き、そのあとに７個のゼロ・ビットが続い ている。
従って、各高速トラップ・アドレスは１２８バイト、つまり、３２ワードだけ離 れている。呼び出されると、プロセッサは開始ワードへブランチし、ブロックま たはそこから出たブランチ内でプログラムを実行させる。
３２個またはそれ以下の命令で実現できる標準的なＴＬＢ処理ルーチンのような 、小さなプログラムの実行は、実際の実行処理ルーチンへの予備的ブランチが回 避されるので、通常のトラップよりも高速化される。
好適実施例では、すべての命令は同じ４バイト長になっているが（つまり、４つ のアドレス・ロケーションを占有する）、注目すべきことは、命令が可変長にな ったマイクロプロセッサでも高速トラップ・メカニズムが利用できることである 。この場合、高速トラップ・ベクトル・アドレス間には、マイクロプロセッサで 使用できる最短長の命令を少なくとも２つ、好ましくは３２個の平均サイズ命令 を受け入れるだけの十分なスペースが設けられることは勿論である。勿論、マイ クロプロセッサがトラップからのリターン命令を備えている場合には、ベクトル ・アドレス間には、ハンドラ内の少なくとも１つの他の命令をその命令に置ける だけの十分なスペースを設けておく必要がある。
また、トラップ・へンドラヘディスバッチすると、プロセッサはカーネル・モー ドと割込み状態に入る。
これと並行して、状態比較レジスタ（ＣＳＲ）のコピーが以前のキャリー状態レ ジスタ（ＰＣＳＲ）に置かれ、　ＰＳＲのコピーが以前のＰＳＲ（ＰＰＳＲ）に ストアされる。カーネルと割込み状態モードはプロセッサ状況レジスタ（ＰＳＲ ）内のビットで表される。現ＰＳＲの割込み状態ビットがセットされると、シャ ドウ・レジスタまたはトラップ・レジスタＲＴ［２４］〜ＲＴ［３１］が上述お よび第７ｂ図に示すように、見えるようになる０割込みハンドラは新しいモード をＰＳＲに書き込むだけでカーネル・モードから出ることができるが、割込み状 態から出るためには、トラップからのリターン（ＲＴＴ）命令を実行する方法だ けが唯一の方法である。
ＩＥＵ　１０４がＲＴＴ命令を実行すると、ＰＣＳＲはＣ５Ｒレジスタに復元さ れ、ＰＰ５ＲレジスタはＰＳＲレジスタに復元されるので、ＰＳＲ内の割込み状 態ビットは自動的にクリアされる。ＰｊＰＣＳＥＬセレクタ３９０は特殊レジス タ・セット４１２の中の特殊レジスタｘＰＣを次にそこからブリフェッチするア ドレスとして選択するａｘＰＣはインクリメンタ３９４とバス３９６を通して、 ＭＢ［ｌＦ　ＰＦｎＰＣまたはＥＢＵＦ　ＰＦｎＰＣのどちらか該当する方に復 元される。ｘＰｃをＥＢＵＦ　ＰＦｎＰＣに復元すべきか、またはＭＢＵＦ　Ｐ ＦｎＰＣに復元すべきかの判断は、復元されたあとのＰＳＲの「プロシージャ進 行中ｊビットに従って行われる。
注目すべきことは、プロセッサはトラップとプロシージャ命令の両方のリターン ・アドレスをストアするのに同じ特殊レジスタｘＰＣを使用しないことである。
トラップのリターン・アドレスは上述したように特殊レジスタｘＰＣにストアさ れるが、プロシージャ命令のあとリターンする先のアドレスは別の特殊レジスタ ｕＰＣにストアされる。従って、割込み状態は、プロセッサがプロシージャ命令 で呼び出されたエミュレーション・ストリームを実行している間でも、使用可能 のままになっている。他方、例外処理ルーチンは、エミュレーション・ストリー ムが完了したあと例外ハンドラへ戻るためのアドレスをストアする特殊レジスタ がないので、いずれのプロシージャ命令をも含んでいてはならない。
５）　ネスト： ある種のプロセッサ状況情報は、トラップ・ハンドラ、特に、Ｃ５Ｒ，ＰＳＲ、 リタンＰｃ、およびある意味では“Ａ”レジスタ・セットｒａ［２４１〜ｒａ［ ３月ヘディスバッチするとき自動的にバックアップがとられるが、他のコンテキ スト情報は保護されていない。例えば、浮動小数点状況レジスタ（ＦＳＲ）の内 容は自動的にバックアップがとられない。トラップ・ハンドラがこれらのレジス タを変更するためには、独自のバックアップを実行しなければならない。
トラップ・ハンドラヘディスパッチするとき自動的に行われるバックアップが制 限されているために、トラップのネストは自動的に行われない。トラップ・ハン ドラは必要とするレジスタのバックアップをとり、割込み条件をクリアし、トラ ップ処理のために必要な情報をシステム・レジスタから読み取り、その情報を適 当に処理する必要がある。割込みは、トラップ・ハンドラヘディスパッチすると 自動的に禁止される。処理を終えると、ハンドラはバックアップをとったレジス タを復元し、再び割込みを可能にし、ＲＴＴ命令を実行して割込みから戻ること ができる。
ネストされたトラップを可能にするには、トラップ・ハンドラを第１部分と第２ 部分に分割する必要がある。第１部分では、割込みが禁止されている間に。
特殊レジスタ移動命令を使用してｘＰＣをコピーし、トラップ・ハンドラが維持 しているスタック上にブツシュしておく必要がある。次に、特殊レジスタ移動命 令を使用して、トラップ・ハンドラの第２部分の先頭のアドレスをｘＰＣに移し 、トラップからのリターン命令（ＲＴＴ）を実行する必要がある。ＲＴＴは割込 み状態を取り除き（ＰＰ５ＲをＰＳＲに復元することによって）、制御をｘＰＣ 内のアドレスを移す。ｘＰＣには、ハンドラの第２部分のアドレスが入っている 。第２部分はこの時点で割込みを可能にして、割込み可能モードで例外の処理を 続けることができる。注目すべきことは、シャドウ・レジスタＲＴ［２４］　− ＲＴ［３１］はこのハンドラの第１部分でのみ見ることができ、第２部分では見 えないことである。従って、第２部分では、ハンドラは、”Ａ゛レジスタ値ハン ドラによって変更される可能性がある場合には、その値を予約してお（必要があ る。トラップ処理ルーチンは終わったときは、バックアップにとったレジスタを すべて復元し、元のｘＰＣをトラップ・ハンドラ・スタップからポツプし、それ を特殊レジスタ移動命令を使用してｘＰＣ特殊レジスタに戻して、別のＲＴＴを 実行する必要がある。これにより、制御−はメインまたはエミュレーション命令 ストリームの中の該当命令に返される。′ ６）Ｌ１エスユ１１： 次の表工は、好適実施例で認識されるトラップのトラップ番号、優先度および処 理モードを示すものである。
（以下余白） 恋ユ 非同期／ ■ゴ且Ａ　釦しユ　鳳凰−Ｌ之ユブヱ Ｑ−１２７通常　同期　トラップ命令 １２８　通常　同期　ＦＰ例外 １２９　通常　同期　整数算術演算例外１３０　通常　同期　ＭＭＵ　（ＴＬＢ 不一致または修正を除く） １３５　通常　同期　不整列メモリアドレス１３６　通常　同期　違法命令 １３７　通常　同期　特権命令 １３８　通常　同期　デバッグ例外 １４４　通常　非同期　性能モニタ １４５　通ｉＫ　非同期　タイマ／カウンタ１４６　通常　非同期　メモリＩ１ ０エラー１６０−１９１　通常　非同期　ハードウェア割込み１９２−２５３　 予約 ２５４　通常　非同期　マシン・チェック２５５　通常　非同期　ＮＭＩ Ｏ高速トラップ　同期　高速ＭＭＵ　ＴＬＢ不一致１　高速トラップ　同期　高 速ＭＭＵ　ＴＬＢ修正２−３　高速トラップ　同期　高速（予約）４−７　高速 トラップ　同期　高速（予約）ＩＩｌ、命」」Ｌ比三三しＬ上 第５図は、ＩＥＵ　１０４の制御経路部分とデータ経路部分を示したものである 。主要データ経路は、ＩＦＵ　１０２からの命令／オペランド・データ・バスを 始端としている。データ・バスとして、即値オペランドはオペランド位置合わせ ユニット４７０へ送られ、レジスタ・ファイル（ＲＥＧ　ＡＲＲＡＹ）　４７２ に渡される。レジスタ・データはレジスタ・ファイル４７２からバイパス・ユニ 、ット４７４を通って、レジスタ・ファイル出力バス４７６を経由し、分配バス ４８０を経由して機能計算エレメント（ＦＵ、　−、）の並列配列へ送られる。
機能ユニット４７８、、によって生成されたデータは、出力バス４８２を経由し てバイパス・ユニット４７４またはレジスタ配列４７２または両方へ送り返され る。
ロード／ストア・ユニット４８４によってｉＥＵ　１０４のデータ経路部分が完 成される。ロード／ストア・ユニット４８４はＩＥＩＪ　１０４とＣＣＵ　１０ ６間のデータ転送の管理を担当する。具体的には、ＣＣＵ　１０６のデータ用キ ャッシュ１３４から取り出したロード・データはロード／ストア・ユニット４８ ４によってロード・データ・バス４８６を経由してレジスタ配列４７２へ転送さ れる。
ＣＣＵ　１０６のデータ用キャッシュにストアされるデータは機能ユニットの配 分バス４８０から受信される。
ＩＥＵ　１０４の制御経路部分はＩＥＵデータ経路を通る情報の送出、管理、お よびその処理を行うことを担当する。本発明の好適実施例では、ＩＥＵ制御経路 は複数の命令の並行実行を管理する機能を備え、ＩＥＵデータ経路は、ＩＥＵ　 １０４のほぼすべてのデータ経路エレメント間の複数のデータ転送を独立して行 う機能を備えている。ＩＥＬＩ制御経路は命令／オペランド・バス１２４を経由 して命令を受信すると、それを応じて動作する。具体的には、命令セットはＥデ コード・ユニット４９０によって受信される。本発明の好適実施例では、Ｅデ２ ２４に保持されている両方の命令セットを受信して、デコードする。８命令すべ てのデコードの結果は、キャリー・チェッカ（ＣＲＹ　Ｃｆ（ＫＲ）ユニット４ ９２、依存性チェッカ（ＤＥＰ　ＣＨＫＲ）ユニット４９４、レジスタ改名ユニ ット（ＲＥＧ　ＲＥＮＡＭＥ）　４９６、命令発行（ＩＳＳＵＥＲ）ユニット４ ９８および退避制御ユニット（ＲＥＴＩＲＥ　ＣＬＴ）　５００へ送られる。
キャリー・チェッカ・ユニット４９２はＥデコード・ユニット４９０から制御ラ イン５０２を経由して、係属中の保留されている８命令に関するデコード化情報 を受信する。キャリー・チェッカ４９２の機能は、保留されている命令のうち、 プロセッサ状況ワードのキャリー・ビットに影響を与久る、あるいはキャリー・ ビットの状態に左右される命令を識別することである。この制御情報は制御ライ ン５０４を経由して命令発行ユニット４９８へ送られる。
保留状態の８命令によって使用されているレジスタ・ファイル４７２のレジスタ を示しているデコード化情報は、制御ライン５０６を経由して直接にレジスタ改 名ユニット４９６へ送られる。この情報は、依存関係チェッカ・ユニット４９４ へも送られる。依存関係チェッカ・ユニット４９４の機能は、保留状態の命令の どれがレジスタをデータの宛先として参照しているか、もしあれば、どの命令が これらの宛先レジスタのいずれかに依存しているかを判断することである。レジ スタに依存する命令は、制御ライン５０８を経由してレジスタ改名ユニット４９ ６へ送られる制御信号によって識別される。
最後に、Ｅデコード・ユニット４９０は保留状態の８命令の各々の特定の内容と 機能を識別した制御情報を制御ライン５１０を経由して命令発行ユニット４９８ へ送る。命令発行ユニット４９８はデータ経路資源、特に、保留状態の命令の実 行のためにどの機能ユニットが使用できるかを判断することを担当する。アーキ テクチャ１００の好適実施例によれば、命令発行ユニット４９８はデータ経路資 源が使用可能であること、キャリーとレジスタ依存関係の制約を条件として、８ 個の保留状態命令のいずれかを順序外で実行できるようにする。レジスタ改名ユ ニット４９６は、実行できるように適当に制約が解除された命令のビット・マツ プを制御ライン５１２を経由して命令発行ユニット４９８へ送る。すでに実行さ れた（完了した）命令およびレジスタまたはキャリーに依存する命令は論理的Ｊ こビット・マツプから除かれる。
必要とする機能ユニット４７８゜−わが使用可能である力）どうかに応じて、命 令発行ユニット４９８番ま各システス５１４を経由して命令発行ユニット４９８ へ送られる。
命、令の実行を開始し、開始後の実行管理を行うための制御信号は命令発行ユニ ット４９８から制御ライン５１６を経由してレジスタ改名ユニット４９６へ送ら れ、また信号をレジスタ・ファイル・アクセス制御ノ（スジ１８上に送出する。
バス５１８上に送出された制御信号でどのレジスタが割込み可能にされたかは、 実行中の命令を選択することによって、およびレジスタ改名ユニット４９６がそ の特定命令によって参照されたレジスタを判１断することによって判断される。
バイパス制御ユニット（ＢＹＰＡＳＳ　にＴＬ）　５２０４よ、一般的には、制 御ライン５２４上の制御信号を通してノくイノ〈ス・データ・ルーチング・ユニ ット４７４の動作を開制御する。バイパス制御ユニット５２０（ま機能ユニット ４７８゜−７の各々の状況をモニタし、制御ライン５２２を経由してレジスタ改 名ユニット４９６から送られてきたレジスタ参照に関連して、データをレジスタ ・ファイル４７２から機能ユニット４７８゜−７へ送るべきかどうか、あるいは 機能ユニット４７８゜−７から出力されるデータをバイパス・ユニット４７４経 由で機能ユニット宛先バス４８０へ即時に送って、命令発行ユニット４９８によ って選択された新発行の命令の実行のために使用できるかどうかを判断する。ど ちらの場合も、命令発行ユニット４９８は機能ユニット４７８゜−０の各々への 特定レジスタ・データを選択的に使用可能にすることによって、宛先バス４８０ から機能ユニット４７８゜−。ヘデータを送ることを直接に制御する。
ＩＥｕ制御経路の残りのユニットには、退避制御ユニット５００、制御フロー制 御（ＣＦ　ＣＴＬ）ユニット５２８、および完了制御（ＤＯＮＥ　ＣＴＬ）ユニ ット５３６がある。退避制御ユニット５００は順序外で実行された命令の実行を 無効または確認するように動作する。ある命令が順序外で実行されろと、先行命 令もすべて退避されたならば、その命令は、確認または退避されることができる 。現セット中の保留状態の８命令のどれが実、行されたかの識別情報が制御ライ ン５３２上に送出されると、その識別情報に基づいて、退避制御ユニット５００ はバス５１ｇに接続された制御ライン５３４上に制御信号を送出して、レジスタ 配列４７２にストアされた結果データを順序外で実行された命令の先行実行の結 果として実効的に確認する。
退避制御ユニット５００は、各命令を退避するとき、ＰＣインクリメント／サイ ズ制御信号を制御ライン３４４を経由してＩＦｔＪ　１０２へ送る。複数の命令 を順序外で実行でき、従って、同時に退避する準備状態に置（ことができるので 、退避制御ユニット５００は同時に退避された命令数に基づいてサイズ値を判断 する。最後に、ＩＦＩＦＯマスク・レジスタ２２４のすべての命令が実行され、 退避された場合は、退避制御ユニット５００はＩＦＩＦＯ読取り制御信号を制御 ライン３４２を経由してＩＦｔｌ　１０２へ送って、ＩＦＩＦＯユニット２６４ のシフト・オペレーションを開始することにより、Ｅデコード・ユニット４９０ に追加の４命令を実行保留命令として与える。
制御フロー制御ユニット５２８は各条件付きブランチ命令の論理的ブランチ結果 を検出するという、特定化された機能を備えている。制御フロー制御ユニット５ ２８は現在保留中の条件付きブランチ命令の８ビツト・ベクトルＩＤをＥデコー ド・ユニット４９０から制御ライン５１０を経由して受信する。８ビツト・ベク トル命令完了制御信号は、同じように完了制御ユニット５４０から制御ライン５ ３８を経由して受信される。この完了制御信号によって、制御フロー制御ユニッ ト５２８は、条件付きブランチ命令が、条件付き制御フロー状況を判断するのに 十分な個所まで完了すると、それを判別することができる。保留中の条件付きブ ランチ命令の制御フロー状況結果は、その実行時に制御フロー制御ユニット５２ ８によってストアされる。条件付き制御フロー命令の結果を判断するために必要 なデータは、レジスタ配列４７２内の一部状況レジスタから制御ライン５２０を 経由して得られる。各条件付き制御フロー命令が実行されると、制御フロー制御 ユニットは新しい制御フロー結果信号を制御ライン３４８を経由してＩＦＵ　１ ０２へ送る。好適実施例では、この制御フロー結果信号は２個の８ビツト・ベク トルを含んでおり、このベクトルは、保留されている可能性のある８個の制御フ ロー命令のそれぞれのビット位置別の状況結果が分かっているかどうか、また、 ビット位置の対応づけによって得られる対応する状況結果状態を定義している。
最後に、完了制御ユニット５４０は機能ユニット４７８゜−１の各々のオペレー ションに関する実行状況をモニタするためのものである。機能ユニット４７８ｏ −０のいずれかが命令実行オペレーションの完了を通知すると、完了制御ユニッ ト５４０は対応する完了制御信号を制御ライン５４２上に送出して、レジスタ改 名ユニット４９６、命令発行ユニット４９８、退避制御ユニット５００およびバ イパス制御ユニット５２０にアラート（警告）する。
機能ユニット４７８ｏ−ゎを並列配列構成にすることにより、ＩＥＵ　１０４の 制御の一貫性を向上している。命令を正しく認識して、実行のためのスケジエー ルするためには、個々の機能ユニット４７８゜−１の特性を命令発行ユニット４ ９８に知らせる必要がある。機能ユニット４７８゜−〇は、必要とする機能を実 行するために必要な特定制御フロー・オペレーションを判別し、実行することを 担当する。従って、命令発行ユニット４９８以外は、ＩＥＵ制御ユニットには、 命令の制御フロー処理を独立して知らせる必要はない。命令発行ユニット４９８ と機能ユニット４７８゜−０は共同して、残りの制御フロー管理ユニット４９６ ．５００．５２０．５２８．５４０に実行させる機能を必要な制御信号のプロン プトで知らせる。従って、機能ユニット４７８ｏ−の特定の制御フロー・オペレ ーションの変更は、ＩＥＵ　１０４の制御オペレーションに影響しない。さらに 、既存の機能ユニット４７８゜−０の機能を強化する場合や、拡張精度浮動小数 点乗算ユニットや拡張精度浮動小数点ＡＬＵ　、高速フーリエ計算機能ユニット 、三角関数計算ユニットなどの、別の機能ユニット４７８゜−０を１つまたは２ つ以上を追加する場合でも、命令発行ユニット４９８を若干変更するだけですむ 。必要なる変更を行うには、Ｅデコード・ユニット４９０によって隔離された対 応する命令フィールドに基づいて、特定の命令を認識し、その命令と必要とする 機能ユニット４７８ｏ−０とを関係づける必要がある。レジスタ・データの選択 の制御、データのルーチング、命令完了と退避は、ｉ能ユニット４７８．−、の 他の機能ユニットすべてに対して実行される他のすべての命令の処理と矛盾がな いようになっている。
Ａ）　ＩＥＵデータ　の； ＩＥＵデータ経路の中心となるエレメントはレジスタ・ファイル４７２である。
しかし、本発明によれば、ＩＥＵデータ経路内には、個々の機能用に最適化され た並列データ経路がいくつか用意されている。主要データ経路は整数と浮動小数 点の２つである。各並列データ経路内では、レジスタ・ファイル４７２の一部が そのデータ経路内で行われるデータ操作をサポートするようになっている。
ｌ）　レジスタ・ファイルの・ 第６ａ図は、データ経路レジスタ・ファイル５５０の好適アーキテクチャの概要 図である。データ経路レジスタ・ファイル５５０は一部バッファ５５２、レジス タ・ファイル配列５６４、入力セレクタ５５９、および出力セレクタ５５６を含 んでいる。最終的にレジスタ配列５６４へ送られるデータは、結合データ入力バ ス５５８°を経由して一部バッファ５５２によって最初に受信されるのが代表例 である。つまり、データ経路レジスタ・ファイル５５０へ送られるデータはすべ て入力セレクタ５５９によって多重化されて、複数の入力バス５５８（好ましく は２つの）から入力バス５５８°上に送出される。制御バス５１８上に送出され たレジスタ選択およびイネーブル制御信号は一部バツファ５５２内の受信データ のレジスタ・ロケーションを選択する。一時バッファにストアされるデータを生 成した命令が退避されると、再び制御バス５１８上に送出された制御信号は一部 バツファ５５２からレジスタ・ファイル配列５６４内の論理的に対応づけられた レジスタヘデータ・バス５６０を経由してデータを転送することを許可する。し かし、命令が退避される前は、一時バッファ５５２にストアされたデータは一部 バッファにストアされたデータをデータ・バス５６０のバイパス部分を経由して 出力データ・セレクタ５５６へ送ることにより、後続の命令の実行時に使用する ことが可能である。制御バス５１ｇ経由で送られる制御信号によって制御される セレクタ５５６は、一時バッファ５５２のレジスタからのデータとレジスタ・フ ァイル配列５６４のレジスタからのデータのどちらかを選択する。結果のデータ はレジスタ・ファイル出力バス５６４上に送出される。また、実行中の命令が完 了と同時に退避される場合は、つまり、その命令が順序内で実行された場合は、 結果データをバイパス延長部分５５８“を経由して直接にレジスタ配列５５４へ 送るように指示することができる。
本発明の好適実施例によれば、各データ経路レジスタ・ファイル５５０は２つの レジスタ操作を同時に行えるようになっている。従って、入力バス５５８を通し て２つの全レジスタ幅データ値を一部バッファ５５２に書き込むことができる。
内部的には、一時バッファ５５２はマルチプレクサ配列になっているので、入力 データを一部バッファ５５２内の任意の２レジスタへ同時に送ることができる。
同様に、内部マルチプレクサにより一部バッファ５５２の任意の５レジスタを選 択して、データをバス５６０上に出力することができる。レジスタ・ファイル配 列５６４は同じように入出力マルチプレクサを備えているので、２つのレジスタ を選択して、それぞれのデータを同時にバス５６０から受信することも、５つの レジスタを選択してバス５６２経由で送ることもできる。最後に、レジスタ・フ ァイル出力セレクタ５５６は、バス５６０．５６２から受信した１０レジスタ・ データ値のうち任意の５つがレジスタ・ファイル出力バス５６４上に同時に出力 されるように実現するのが好ましい。
一部バッファ内のレジスタ・セットは第６ｂ図にその概要が示されている。レジ スタ・セット５５２°は８個のシングル・ワード（３２ビツト）レジスタｌ０Ｒ Ｄ、１１ＲＤ、　、　、　１７ＲＤから構成されている。レジスタ・セット５５ ２°は４個のダブル・ワード・レジスタｌ０ＲＤ、ｌ０ＲＤ＋１（ＩＯＲＤ４） 、ＩＩＲＤ、　ＩＩＲＤ＋Ｉ（ＩＳＲＤ）、、、ｌ３ＲＤ、ｌ３ＲＤ＋１（ｌ７ ＲＤ）のセットとして使用することも可能である。
本発明の好適実施例によれば、レジスタ・ファイル配列５６４内の各レジスタを 重複して設ける代わりに、一時バッファ・レジスタ・セット５５２内のレジスタ は２個のＩＦＩＦＯマスク・レジスタ２１６．２２４内のそれぞれの命令の相対 ロケーションに基づいて、レジスタ改名ユニット４９６によって参照される。本 アーキテクチャ１００で実現される各命令は、最高２つまでのレジスタまたは１ つのダブル・ワード・レジスタを出力として参照して、命令の実行によって生成 されたデータの宛先とすることができる。代表例として、命令は１つの出力レジ スタだけを参照する。従って、その位置を第６ｃ図に示しているように、８個の 係留中命令のうち１つの出力レジスタを参照する命令２　（Ｉりの場合は、デー タ宛先レジスタｌ２ＲＤが選択されて、命令の実行によって生成されたデータを 受け入れる。命令工２によって生成されたデータが後続の命令、例えば、Ｉ６に よって使用される場合は、ｌ２ＲＤレジスタにストアされたデータはバス５６０ を経由して転送され、結果のデータは一部バッファ５５２に送り返されて、ｌ５ ＲＤで示したレジスタにストアされる。特に、命令工、は命令Ｉ２によって決ま るので、命令Ｉ、は、■、からの結果データが得られるまでは実行することがで きない。しかし、理解されるように、命令工、は必要とする入力データを一部バ ッファ５５２°の命令Ｉ２のデーターロケーションから得れば、命令■、の退避 前に実行することが可能であ最後に、命令■２が退避されると、レジスタ１２Ｒ Ｄからのデータは、退避個所の命令の論理位置から判断されて、レジスタ・ファ イル配列５６４ないのレジスタ・ロケーションに書かれる。すなわち、退避制御 ユニット５６０は、制御ライン５１０経由でＥデコード・ユニット４９０から与 えれなレジスタ参照フィールド・データからレジスタ・ファイル配列内の宛先レ ジスタのアドレスを判断する。命令■。、が退避されると、ｌ４ＲＤ−ｌ７ＲＤ に入っている値は、ＩＦＩＦＱユニット２６４のシフトと同時にシフトされて、 ｌ０ＲＤ−ｌ３ＲＤに移される。
命令Ｉ２からダブル・ワード結果値が得られる場合は、さらに複雑になる。本発 明の好適実施例によれば、ロケーションｒ２ＲＤと１６ＲＤの組合わせが、命令 Ｉ２が退避されるか、さもなければキャンセルまで、その命令から得た結果デー タをストアしておくために使用される。好適実施例では、命令Ｉ４．、の実行は 、命令■。−１のいずれかによるダブル・ワード出力の参照がレジスタ改名ユニ ット４９６によって検出された場合には、保留される。これにより、一時バッフ ァ５５２°全体をダブル・ワード・レジスタのシングル・ランクとして使用する ことが可能になる。命令■。−３が退避されると、一時バッファ５５２゛はシン グル・ワード・レジスタの２ランクとして再び使用することができる。さらに、 いずれかの命令Ｉ４−１の実行は、ダブル・ワード出力レジスタが必要な場合に は、命令が対応する工。−３にシフトされるまで保留される。
レジスタ・ファイル配列５６４の論理的編成は第７ａ図〜第７ｂ図に示されてい る。本発明の好適実施例によれば、整数データ経路用のレジスタ・ファイル配列 ５６４は４０個の３２ビツト幅レジスタから構成されている。このレジスタ・セ ットはレジスタ・セット”Ａ”を構成し、ベース・レジスタ・セットｒａ［ｏ、 、２３］　５６５、汎用レジスタｒａ［２４，，３１］　５６６からなるトップ ・セット、および８個の汎用トラップ・レジスタｒａ［２４，，３１］からなる シャドウ・レジスタ・セットとして編成されている。通常のオペレーションでは 、汎用レジスタｒａ［０，，３１］　５６５．５６６は整数データ経路用のレジ スタ・ファイル配列のアクティブ”Ａルジスタ・セットを構成している。
第７ｂ図に示すように、トラップ・レジスタｒａ［２４，。
３１１５６７をスワップしてアクティブ・レジスタ・セット”Ａ“に移しておけ ば、レジスタｒａ［０，，２３］　５６５のアクティブ・ベース・セットと一緒 にアクセスすることが可能である。”Ａ”レジスタ・セットのこの構成は、割込 みの受信が確認されるか、例外トラップ処理ルーチンが実行されると、選択され る。レジスタ・セット”Ａ゛のこの状態は、割込み許可命令の実行またはトラッ プからのリターン命令の実行によって第７ａ図に示す状態に明示によって戻るま で維持される。
アーキテクチャ１００によって実現された本発明の好適実施例では、浮動小数点 データ経路は第８図にその概要を示すように拡張精度レジスタ・ファイル配列５ ７２を使用する。レジスタ・ファイル配列５７２は、各々が６４ビツト幅の３２ 個のレジスタｒｆ［０，，３１］から構成されている。浮動小数点レジスタ・フ ァイル５７２は整数レジスタｒｂ［０，，３１］の”Ｂ”セットとして論理的に 参照することも可能である。アーキテクチャ１００では、この”Ｂ′上セツトレ ジスタは浮動小数点レジスタｒｆ［ｏ、、３１］の各々の下位３２ビツトに相当 している。
第３のデータ経路を表すものとして、プール演算子レジスタ・セット５７４が第 ９図に示すように設けられている。これは、プール演算の論理結果をストアする 。この”Ｃ”レジスタ・セット５７４は３２個の１ビツト・レジスタｒｃ　［０ ，、３１３から構成されている。プール・レジスタ・セット５７４のオペレーシ ョンは、プール演算の結果をプール・レジスタ・セット５７４の任意の命令選択 レジスタへ送ることができる点でユニークである。これは、等しい、等しくない 、より大、その他単純なプール状況値などの条件を表す１ビツト・フラグをスト アするシングル・プロセッサ状況ワード・レジスタを使用するのと対照的である 。
浮動小数点レジスタ・セット５７２とプール・レジスタ・セット５７４は、双方 共、第６ｂ図に示す整数一時バッファ５５２と同じアーキテクチャの一部バツフ ァによって補数がとられる。基本的違いは、一時バッファ・レジスタの幅が補数 をとるレジスタ・ファイル配列５７２．５７４の幅と同じなるように定義されて いることである。好適実施例では、幅はそれぞれ６４ビツトと１ビツトになって いる。
多数の追加の特殊レジスタが、レジスタ配列４７２に少なくとも論理的に存在し ている。第７Ｃ図に示すように、レジスタ配列４７２に物理的に存在するレジス タはカーネル・スタック・ポインタ（ｋｅｒｎｅｌ　５ｔａｃｋｐｏｉｎｔｅｒ ）５６８　、プロセッサ状態レジスタ（ＰＳＲ）　５６９、旧プロセッサ状態レ ジスタ（ＰＰＳＲ）　５７０および８個の一部プロセッサ状態レジスタの配列（ ｔＰＳＲ［０，、月）５７１からなっている。残・りの特殊レジスタはアーキテ クチャ１００の各所に分散している。特殊アドレスおよびデータ・バス３５４は データを選択して、特殊レジスタおよび”Ａ”と”Ｂ”レジスタ・セット間で転 送するためのものである。特殊レジスタ移動命令は”Ａ”または”Ｂ”レジスタ ・セットからレジスタを選択し、転送の方向を選択し、特殊レジスタのアドレス ＩＤを指定するためのものである。
カーネル・スタック・ポインタ・レジスタとプロセッサ状態レジスタは、他の特 殊レジスタとは異なっている。カーネル・スタック・ポインタは、カーネル状態 にあるとき、標準のレジスタ間移動命令を実行することによってアクセス可能で ある。一時プロセッサ状態レジスタは直接にアクセスすることはできない。
その代わりに、このレジスタ配列はプロセッサ状態レジスタの値を伝播して、順 序外で実行される命令で使用できるようにする継承メカニズム　（ｉｎｈｅｒｉ ｔａｎｃｅｍｅｃｈａｎｉｓｍ）を実現するために使用される。初期伝播値はプ ロセッサ状態レジスタの値である。つまり、最後に退避された命令から得た値で ある。この初期値は一部プロセッサ状態レジスタから前方向に伝播され、順序外 で実行される命令が対応する位置にある一部プロセッサ状態レジスタ内の値をア クセスできるようにする。命令が依存し、変更できる条件コード・ビットは、そ の命令がもつ特性によって定義される。命令が依存関係、レジスタまたは条件コ ードによって制約されないことが、レジスタ依存関係チェッカ・ユニット４９４ とキャリー依存関係チェッカ４９２によって判断された場合は、命令は順序外で 実行することができる。
プロセッサ状態レジスタの条件コード・ビットの変更は論理的に対応する一部プ ロセッサ状態レジスタに指示される。具体的には、変更の可能性があるビットだ けが一部プロセッサ状態レジスタに入っている値に適用され、上位のすべての一 部プロセッサ状態レジスタに伝播される。その結果、順序外で実行されるすべて の命令は介在するＰＳＲ変更命令によって適切に変更されたプロセッサ状態レジ スタ値から実行される。命令が退避されたときは、対応する一部プロセッサ状態 レジスタ値だけがＰＳＲレジスタ５６９に転送される。
その他の特殊レジスタは表ＩＩに説明されている。
表ＩＩ 竺１ヒｊ二Ｌ２ 特殊移動 レジスタ　Ｔ　託朋 ＰＣＲプログラム・カウンタニ一般的 には、ＰＣは現在実行中のプログ ラム命令ストリームの次のアド レスを格納している。
ＩＦＪＣＲ／Ｗ　ＩＦＵプログラム・カウンタ：ＩＦ−ＰＣは正確な次の実行ア ドレ スを格納している。
ＰＦｎＰＣＲブリフェッチ・プログラム・カウンタ：　ＭＢＵＦ、　ＴＢＵＦお よびＥＢＵＦＰＦｎＰＣはそれぞれのプリフェッ チ命令ストリームの次のプリ フェッチ命令アドレスを格納し ている。
ｕＰＣＲ／Ｗ　マイクロ・プログラム・カウンタ：プロシージャ命令のあとに 続く命令のアドレスを格納して いる。これはプロシージャ命令 がリターンしたとき最初に実行 される命令のアドレスである。
ｘＰＣＲ／Ｗ　割込み／例外プログラム・カウンタ：割込みまたは例外（また は両方）のリターン・アドレス を格納している。リターン・ アドレスはトラップ発生時の ＩＦｊＣのアドレスである。
ＴＢＲＷ　）ラップ・ベース・アドレス：トラップ処理ルーチンヘディ スバッチするとき使用されるベ クトル・テーブルのベース・ア ドレス。各エントリは１ワード 長である。割込みロジック・ユ ニット３６３から与えられるト ラップ番号は、このアドレスが 指しているテーブルまでのイン デックスとして使用される。
ＦＴＢ　Ｗ　高速トラップ・ベース・レジスタ：即時トラップ処理ルーチ ン・テーブルのベース・レジス タ。各テーブル・エントリは３２ ワードであり、トラップ処理 ルーチンを直接に実行するため に使用される。割込みロジッ ク・ユニット３６３から与えられ るトラップ番号を３２倍したもの は、このアドレスが指している テーブルまでのオフセットとし て使用される。
ＰＢＲＷ　プロシージャ・ベース・レジスタ：プロシージャ・ルーチンへ ディスバッチするとき使用され るベクトル・テーブルのペー ス・アドレス。各エントリは１ ワード長であり、４ワード境界 シージャ命令フィールドとして 与えられるプロシージャ番号は このアドレスが指しているシー プルまでのインデックスとして 使用される。
ＰＳＲＲ／Ｗ　プロセッサ状態レジスタ：プロセッサ状況ワードを格納してい る。状況データ・ビットは、 キャリー、オーバフロー、ゼ ロ、負、プロセッサ・モード、 現割込みレベル、実行中のプロ シージャ・ルーチン、Ｏによる 除算、オーバフロー例外、ハー ドウェア機能割込み可能、プロ シージャ割込み可能、割込み可 能などのビットがある。
ＰＰ５ＲＲ／Ｗ　旧プロセッサ状態レジスタ：命令が正しく完了するか、割込み またはトラップが引き起こされ ると、ＰＳＲからロードされる。
Ｃ３ＲＲ／Ｗ　状態比較（プール）レジスタ：シングル・ワードとしてアクセ ス可能なプール・レジスタ・ しく完了するか、割込みまたは トラップが引き起こされると、 ＣＳＲからロードされる。
２）　データ　の・ 本発明の好適実施例に従って構築されるｒＥｕ　１０４の整数データ経路は第１ ０図に示されている。説明の便宜上、整数データ経路５８０と結ばれる多数の制 御経路は図には示していない、これらの接続関係は第５図を参照して説明したと おりである。
データ経路５８０の入力データは位置合わせユニット５８２．５８４および整数 ロード／ストア・ユニット５８６から得られる。整数即値（ｉｎｔｅｇｅｒ　ｉ ｍｍｅｄｉａｔｅ）データ値は、最初は命令埋込み（ｅｍｂｅｄｄｅｄ）データ ・フィールドとして与えられ、バス５８８経由でオペランド・ユニット４７０か ら得られる。位置合わせユニット５８２は整数データ値を隔離し、その結果値を 出力バス５９０を経由してマルチプレクサ５９２へ送られる。マルチプレクサ５ ９２への別の入力は特殊レジスタ・アドレスとデータ・バス３５４である。
命令ストリームから得られる即値（ｉｍｍｅｄｉａｔｅ）オペランドも、データ ・バス５９４経由でオペランド・ユニット５７０から得られる。これらの値は、 出力バス５９６上に送出される前に、位置合わせユニット５８４によって再度右 寄せされる。
整数ロード／ストア・ユニット５８６は外部データ・バス５９８を通してＣＣＵ 　１０６と双方向でやりとりする。
ＩＥＵ　１０４へのインバウンド・データは整数ロード／ストア・ユニット５８ ６から入力データ・バス６００を経由して入力ラッチ６０２へ転送される。マル チプレクサ５９２とラッチ６０２からの出力データは、マルチプレクサ６０８の マルチプレクサ入力バス６θ４．６０６上に送出される。機能ユニット出力バス ４８２°からのデータもマルチプレクサ６０８に送られる。このマルチプレクサ ６０８はアーキテクチャ１００の好適実施例では、データを同時に出力マルチプ レクサ・バス６１０へ送る２つの通路を備えている。さらに、マルチプレクサ６ ０８を通るデータ転送は、システム・クロックの各半サイクル以内に完了するこ とができる。本アーキテクチャ１００で実現される大部分の命令は、１つの宛先 レジスタを利用するので、最大４つまでの命令によって各システム・クロツタ・ サイクルの間データを一部バッファ６１２へ送ることができる。
一部バッファ６１２からのデータは一部レジスタ出力バス６１６を経由して整数 レジスタ・ファイル配列６１４へ、あるいは代替一時バッファ・レジスタ・バス ６１８を経由して出力マルチプレクサ６２０へ転送することができる。整数レジ スタ配列出力バス６２２は整数レジスタ・データをマルチプレクサ６２０へ転送 することができ−る。一時バッファ６１２と整数レジスタ・ファイル配列６１４ に接続された出力バスは、それぞれ５個のレジスタ値を同時に出力することを可 能にする。つまり、合計５個までのソース・レジスタを参照する２つの命令を同 時に出すことができる。一時バッファ６１２、レジスタ・ファイル配列６１４お よびマルチプレクサ６２０は、アウトバウンド・レジスタ・データの転送を半シ ステム・クロック・サイクルごとに行うことを可能にする。従って、最高４個ま での整数および浮動召集点命令を各クロック・サイクルの間に出すことができる 。
マルチプレクサ６２０はアウトバウンド・レジスタ・データ値をレジスタ・ファ イル配列６１４から、あるいは一時バッファ６１２から直接に選択する働きをす る。
これにより、以前に順序外で実行された命令に依存する順序外実行命令をＩＥＵ 　１０４によって実行させることができる。これにより、保留状態の命令を順序 外で実行することによってＩＥＵ整数データ経路の実行スルーブツト能力を最大 化すると共に、順序外のデータ結果を、実行され退避された命令から得たデータ 結果から正確に分離するという２目標を容易に達成することができる。マシンの 正確な状態を復元する必要のあるような割込みや他の例外条件が起こると、本発 明によれば、一時バッファ６１２に存在するデータ値を簡単にクリアすることが できる。従って、レジスタ・ファイル配列６１４は、割込みまたは他の例外条件 が発生する以前に完了し、退避された命令の実行によってのみ得られたデータ値 を正確に収めたままになっている。
マルチプレクサ６２０の各半システム・サイクル・オペレージジン時に選択され たレジスタ・データ値は最高５つまでがマルチプレクサ出力バス６２４を経由し て整数バイパス・ユニット６２６へ送られる。このバイパス・ユニット６２６は 、基本的に、マルチプレクサが並列の配列からなり、その入力のいずれかに現れ たデータをその出力のいずれかへ送ることができる。バイパス・ユニット６２６ の入力は、マルチプレクサ５９２から出力バス６０４を経由する特殊レジスタ・ アドレス指定データ値または即値の整数値、バス６２４上に送出される最高５つ までのレジスタ・データ値、整数ロード／ストア・ユニット５８６からダブル整 数バス６００を経由するロード・才へランド・データ、その出力バス５９６を経 由して位置合わせユニット５８４から得た即値オペランド値、最後に、機能ユニ ット出力バス４８２からのバイパス・データ経路からなっている。このバイパス 経路とデータ・バス４８２はシステム・クロック・サイクルごとに４個のレジス タ値を同時に転送することができる。
データはバイパス・ユニット６２６から浮動小数点データ・バスに接続された整 数バイパス・バス６２８上に出力されて、最高５つまでのレジスタ・データ値を 同時に転送する機能をもつ２つのオペランド・データ・バスと、整数ロード／ス トア・ユニット５８６へデータを送るために使用されるストア・データ・ノ〈ス ６３２へ送られる。
機能ユニット分配バス４８０はルータ・ユニット６３４のオペレーションを通し て実現されている。また、ルータ・ユニット６３４はその入力から受信された５ 個のレジスタ値を整数データ通路に設けられた機能ユニットへ送ることを可能に する並列のマルチプレクサ配列によって実現される。具体的には、ルータ・ユニ ット６３４はバイパス・ユニット６２６からバス６３０を経由して送られてきた ５個のレジスタ・データ値、アドレス・バス３５２を経由して送られてきた現Ｉ Ｆ−ＰＣアドレス値、ＰＣ制御ユニット３６２によって判断され、ライン３７８ °上に送出された制御フロー・オフセット値を受信する。ルータ・ユニット６３ ４は、浮動小数点データ経路内に設けられたバイパス・ユニットから取り出され たオペランド・データ値をデータ・バス６３６を経由して受信することもできる （オプション）。
ルータ・ユニット６３４によって受信されたレジスタ・データ値は、特殊レジス タ・アドレスおよびデータ・バス３５４上を転送されて、機能ユニット６４０． ６４２．６４４へ送られる。具体的には、ルータ・ユニット６３４は最高３つま でのレジスタ・オペランド値をルータ出力バス６４６．６４８．６５０を経由し て機能ユニット６４０．６４２．６４４の各々へ送る機能を備えている。本アー キテクチャ１００の一般的アーキテクチャによれば、■高２つまでの命令を同時 に機能ユニット　６４０゜６４２．６４４に対して出すことが可能である。本発 明の好適実施例によれば、３つの専用整数機能ユニットに、それぞれプログラマ ブル・シフト機能と２つの算術演算ロジック・ユニット機能をもたせることがで きる。
ＡＬＵＯ機能ユニット６４４　、　ＡＬＵＩ機能ユニット６４２およびシフタ機 能ユニット６４０はそれぞれの出力レジスタ・データを機能ユニット・バス４８ ２゛上に送出する。
ＡＬＵＯとシフタ機能ユニット６４４，６４０から得た出力データも浮動小数点 データ経路に接続された共用整数機能ユニット・バス６５０上に送出される。類 似の浮動小数点機能ユニット出力値データ・バス６５２が浮動小数点データ経路 から機能ユニット出力バス４８２゛へ設けられている。
ＡＬＵＯ機能ユニット６４４はＩＦＵ　１０２のブリフェッチ操作と整数ロード ／ストア・ユニット５８６のデータ操作の両方をサポートするために仮想アドレ ス値を生成する場合にも使用される。ＡＬＵＯ機能ユニット６４４によって計算 された仮想アドレス値はＩＦＵ　１０２のターゲット・アドレス・バス３４６と ＣＣＵ　１０６の両方に接続された出力バス６５４上に送出され、実行ユニット の物理アドレス（ＥＸ　ＰＡＤＤＲ）が得られる。ラッチ６５６は、ＡＬＩＪＯ ｔｉｌ能ユニット６４４によって生成されたアドレスの仮想化部分をストアする ためのものである。アドレスのこの仮想化部分は出力バス６５８上に送出されて 、ＶＭＵ　１０３次に、第１１図は浮動小数点データ経路を示したものである。
初期データは、この場合も、即値整数オペランド・バス５８８、即値オペランド ・バス５９４および特殊レジスタ・アドレス・データ・バス３５４を含む、複数 のソースから受信される。外部データの最終的ソースは外部データ・バス５９８ を通してＣＣＵ　１０６に接続された浮動小数点ロード／ストア・ユニット６２ ２であ即値整数オペランドは、位置合わせ出力データ・バス６６８を経由してマ ルチプレクサ６６６に渡す前に整数データ・フィールドを右寄せする働きをする 位置合わせユニット６６４によって受信される。マルチプレクサ６６６は特殊レ ジスタ・アドレス・データ・バス３５４も受信する。即値オペランドは第２の位 置合わせユニット６７０へ送られ、右寄せされてから出力バス６７２上に送出さ れる。浮動小数点ロード／ストア・ユニット６６２からのインバウンド・データ （ｉｎｂｏｕｎｄ　ｄａｔａ）は、ロード・データ・バス６７６からラッチ６７ ４によって受信される。マルチプレクサ６６６、ラッチ６７４および機能ユニッ ト・データ・リターン・バス４８２”からのデータはマルチプレクサ６７８の人 力から受信される。マルチプレクサ６７８は選択可能なデータ経路を備え、２つ のレジスタ・データ値がシステム・クロックの半サイクルごとに、マルチプレク サ出力バス６８２を経由して一部バッファ６８０に書き込まれることを可能にす る。
一時バッファ６８０は第６ｂ図に示す一部バツファ５５２°と論理的に同じレジ スタ・セットを備えている。一時バッファ６８０はさらに、最高５個までのレジ スタ・データ値を一部バッファ６８０から読み取って、データ・バス６８６を経 由して浮動小数点レジスタ・ファイル配列６８４と、出力データ・バス６９０を 経由して出力マルチプレクサ６８８へ送ることができる。マルチプレクサ６８８ は、データ・バス６９２を経由して、浮動小数点ファイル配列６８４から最高５ 個までのレジスタ・データ値も同時に受信する。マルチプレクサ６８８は最高５ 個までのレジスタ・データ値を選択して、データ・バス６９６を経由してバイパ ス・ユニット６９４へ同時に転送する働きをする。バイパス・ユニット６９４は 、データ・バス５７２、マルチプレクサ６６６からの出力データ・バス６９８、 ロード・データ・バス６７６および機能ユニット・データ・リターン・バス４８ ２”のバイパス延長部分を経由して、位置合わせユニット６７０から与久られた 即値オペランド値も受信する。バイパス・ユニット６９４は最高５個までのレジ スタ・オペランド・データ値を同時に選択して、バイパス・ユニット出カバスフ ００、浮動小数点ロード／ストア・ユニット６６２に接続されたストア・データ ・バス７０２、および整数データ経路５８０のルータ・ユニット６３４に接続さ れた浮動小数点バイパス・バス６３６上に出力するように働く。
浮動小数点ルータ・ユニット７０４は、バイパス・ユニット出カバスフ００と整 数データ経路バイパス・バス６２８とそれぞれの機能ユニット７１２．７１４． ７１６に接続された機能ユニット入カバスフ０６．７０８．７１０との間で同時 にデータ経路を選択できる機能を備えている。アーキテクチャ１００の好適実施 例による入カバスフ０６゜７０８．７１０の各々は、最高３個までのレジスタ・ オペランド・データ値を機能ユニット７１２．７１４．７１６の各々へ同時に転 送することが可能である。これらの機能ユニット７１２，７１４．７１６の出力 バスは機能ユニット・データ・リターン・バス４８２゛に結合され、データをレ ジスタ・ファイル入力マルチブレフサ６７８へ戻すようになっている。整数デー タ経路機能ユニット出力バス６５０を、機能ユニット・データ・リターン・バス ４８２”に接続するために設けることも可能である。本発明のアーキテクチャ１ ００によれば、マルチプレクサ機能ユニット７１２と浮動小数点ＡＬＵ　７１４ の機能ユニット出力バスを浮動小数点データ経路機能ユニット・バス６５２を経 由して整数データ経路５００の機能ユニット・データ・リターン・バス４８２゛ に接続することが可能であブール演算データ経路７２０は第１２図に示されてい る。このデータ経路７２０は基本的に２種類の命令の実行をサポートするために 利用される。最初のタイプは、オペランド比較命令であり、この命令では、整数 レジスタ・セットと浮動小数点レジスタ・セットから選択された、あるいは即値 オペランドとして与えられた２つのオペランドが、ＡＬＵ機能ユニットの１つで 整数と浮動小数点データ経路を減算することによって比較される。この比較は、 ＡＬＵ機能ユニット６４２．６４４１．７１４．７１６のいずかによる減算によ って行われ、その結果の符号とゼロ状況ビットは入力セレクタと比較演算子結合 ユニット７２２へ送られる。このユニット７２２は、制御信号を指定した命令な Ｅデコード・ユニット４９０から受け取ると、ＡＬＵ機能ユニット６４２．６４ ４．７１４．７１６の出力を選択し、符号およびゼロ・ビットを結合し、プール 比較結果値を抽出する。出カバスフ２３を通して比較演算の結果を入力マルチプ レクサ７２６とバイパス・ユニット７４２へ同時に転送することができる。整数 および浮動小数点データ経路と同じように、バイパス・ユニット７４２は並列の マルチプレクサ配列として実現され、バイパス・ユニット７４２の入力間で複数 のデータ経路を選択して、複数の出力と結ぶことができる。バイパス・ユニット ７４２の他の入力はプール演算結果リターン・データ・バス７２４とデータ・ノ ＼スフ４４上の２つのプール・オペランドからなってし）る。バイパス・ユニッ ト７４２は、最高２つまでの同時に実行中のプール命令を表したプール・オペラ ンドを、オペランド・バス７４８を経由してプール演算機能ユニット７４６へ転 送することができる。また、バイノτス・ユニット７４６は最高２個までのシン グル・ビット・プール・オペランド・ビット（ＣＦＯｌＣＦＩ）を制御フロー結 果制御ライン７５０．７５２を経由して同時に転送することができる。
プール演算データ経路の残り部分は、比較結果Ｒスフ２３とプール結果バス７２ ４上に送出された比較およびプール演算結果値を、その入力として受信する入カ マルチブレクサ７２６を含んでいる。このノ＼スフ２４Ｃよ最高２個までのプー ル結果ビットを同時にマルチプレクサ７２６へ転送することができる。さらに、 最高２個までの比較結果ビットをバス７２３を経由してマルチプレクサ７２６へ 転送することができる。マルチプレクサ７２６はマルチプレクサの入力端に現れ た任意の２個の信号ビットをマルチプレクサの出力端を経由して、システム・ク ロックの各半サイクル時にプール演算一時バッファ７２８へ転送することができ る。一時バッファ７２８は、２つの重要な点が異なることを除けば、第６ｂ図に 示した一部バッファ７５２゛と論理的に同じである。第１の相違点は、一時バッ ファ７２８内の各レジスタ・エントリがシングル・ビットからなることである。
第２の相違点は、８個の係留中命令スロットの各々に１つのレジスタだけが設け られていることである。これは、ブール演算の結果全部が定義によって１つの結 果ビットによって定義されるためである。
一時バッファ７２８は最高４個までの出力オペランド値を同時に出力する。これ により、各々２つのソース・レジスタへのアクセスを必要とする２個のプール命 令を同時に実行させることができる。４個のプール・レジスタ値はシステム・ク ロックの各半サイクルごとにオペランド・バス７３６上に送出し、マルチプレク サ７３８へあるいはプール・オペランド・データ・バス７３４を経由してプール ・レジスタ・ファイル配列７３２へ転送することができる。プール・レジスタ・ ファイル配列７３２は、第９図に論理的に示すように、１個の３２ビット幅デー タ・レジスタであり、任意に組み合わせた最高４個までのシングル・ビット・ロ ケーションを、一時バッファ７２８からのデータで修正し、システム・クロック の各半サイクルごとにプール・レジスタ・ファイル配列７３２から読み取って出 カッ＜スフ４０上に送出することかできる。マルチプレクサ７３８はバス７３６ ．７４０経由でその出力端から受信したプール・オペランドの任意のベアを、オ ペランド出カッ＜スフ４４上に送出してバイパス・ユニット７４２へ転送する。
プール演算機能ユニット７４６は２個のソース値についてブール演算を幅広く実 行する機能を備えている。
比較命令の場合には、ソース値は整数および浮動小数点レジスタ・セットのいず れかから得たベアのオペランドとＩＥＩ３１０４へ送られる任意の即値オペラン ドであり、プール命令の場合は、プール・レジスタ・オペランドの任意の２つで ある。表ＩＮと表工ｖは、本発明のアーキテクチャ１００の好適実施例における 論理比較演算を示すものである。表Ｖは本発明のアーキテクチャ１００の好適実 施例における直接プール演算を示すものである。表ｌ１１−Ｖに示されている命 令条件コードと機能コードは対応する命令のセグメントを表してし）る。
また、命令はベアのソース・オペランド・レジスタと、対応するプール演算結果 をストアするための宛先プール・レジスタを指定する。
表ＩＩＩ ！１１お較 ｒｓｌはｒｓ２より大　＞　ｏｏｏ。
ｒｓｌはｒｓ２より大か　＞＝　０００１等しい ｒｓｌはｒｓ２より小　＜　００１０ ｒｓｌはｒｓ２より小か　＜＝　００１１等しい ｒｓｌはｒｓ２と等しくない　！＝　０１００ｒｓｌはｒｓ２と等しい　０１０ １ 予備　０１１Ｏ 無条件　１１１１ 本ｒｓ　＝　レジスタ・ソース 表ｒｖ 温ｌ巳り改羞ｊ旧証社 命令 ｒｓｌはｒｓＺより大か等しい　＞＝　０００１ｒｓｌはｒｓＺより小　＜　０ ０１０ ｒｓｌはｒｓＺより小か等しい　＜＝　００１１ｒｓｌはｒｓＺと等しくない　 Ｉ＝　０１００ｒｓｌはｒｓＺと等しい　０１０１ 無順序　？　１０００ 無順序またはｒｓｌはｒｓＺより大　？＞　１００１無順序、ｒｓｌはｒｓＺよ り大か　？＞＝　１０１０等しい 無順序またはｒｓｌはｒｓＺより小　？＜　１ｏｌｌ無順序、ｒｓｌはｒｓＺよ り小か　？＜＝　１１００等しい 無順序またはｒｓｌはｒｓＺと等しい　？＝　１１０１予備　１１１０−１１１ １ 表■ 命令 １見ま　巳　１且」し二重 ＯＺｅｒｏ　００００ ｂｓｌ　＆　ｂｓ２　ＡＮＤ　０００１ｂｓｌ　ｋ　−ｂｓ２　ＡＮＮ２　００ １０ｂｓｌ　ｂｓｌ　００１１ −ｂｓｌ　＆　ｂｓ２　ＡＮＮＩ　０１００ｂｓ２　ｂｓ２　０１０１ ｂｓｌ　−ｂｓ２　ＸＯＲ０１１０ ｂｓｌ　ｂｓ２　０Ｒ０１１１ −ｂｓｌ　＆　−ｂｓ２　ＮＯＲ１０００−ｂｓｌ　−ｂｓ２　ＸＮＯＲ１００ １−ｂｓ２　Ｎ０Ｔ２　１０１０ ｂｓｌ　−ｂｓ２　０ＲＮ２　１０１１−ｂｓｌ　Ｎ０ＴＩ　１１００ −ｂｓｌ　ｂｓ２　０ＲＮ１．　１１０１−ｂｓｌ　−ｂｓ２　ＮＡＮＤ　１１ １０＊ｂｓ　＝プール・ソース・レジスタ Ｂ）　ロード　ストア湘′ユニット 第１３図はロード／ストア・ユニット７６０の例を示したものである。データ経 路５８０，６６０に別々に示されているが、ロード／ストア・ユニット５８６． ６６２は１つの共用ロード／ストア・ユニット７６０として実現するのが好まし い。それぞれのデータ経路５８０．６６０からのインタフェースはアドレス・バ ス７６２およびロードとストア・データ・バス７６４　（６００，６７６）、　 ７６６（６３２，７０２）を経由している。
ロード／ストア・ユニット７６０によって使用されるアドレスは、ｒＦＵ　１０ ２およびＩＥＵ　１０４の残り部分で使用される仮想アドレスとは対照的に、物 理アドレスである。ＩＦＵ　１０２は仮想アドレスで動作し、ＣＣＵ　１０６と ＶＭＵ　１０ｇ間の調整に依存して物理アドレスを生成するのに対し、ＩＥＵ　 １０４ではロード／ストア・ユニット７６０を物理アドレス・モードで直接に動 作させる必要がある。この要件が必要になるのは、順序外で実行されるために、 物理アドレス・データとストア・オペレーションがオーバラップするような命令 が存在する場合、およびＣＣＵ　１０６からロード／ストア・ユニット７６０へ の順序外のデータ・リターンが存在する場合に、データ保全性を保つためである 。データ保全性を保つために、ロード／ストア・ユニット７６０はストア命令が ＩＥＵ　１０４によって退避されるまで、ストア命令から得たデータをバッファ に置いておく。その結果、ロード／ストア・ユニット７６０によってバッファに 置かれたストア・データはロード／ストア・ユニット７６０に１つだけ存在する ことができる。実行されたが退避されていないストア命令と同じ物理アドレスを 参照するロード命令は、ストア命令が実際に退避されるまで実行が遅延される。
その時点で、ストア・データをロード／ストア・ユニット７６０からＣＣＵ　１ ０６へ転送し、ＣＣＵデータ・ロード・オペレーションの実行によって即時にロ ード・バックすることができる。
具体的には、物理アドレス全体がＶＭＵ　１０ｇからロード／ストア・アドレス ・バス７６２上に送出されろ。
ロード・アドレスは、一般的には、ロード・アドレス・レジスタ７６８゜−１に ストアされる。ストア・アドレスはストア・アドレス・レジスタ７７０．−０に ラッチされる。ロード／ストア制御ユニット７７４は命令発行ユニット４９８か ら受信した制御信号を受けて動作し、ロード・アドレスとストア・アドレスをレ ジスタ７６８、−０．７７０２−ｏにラッチすることを調整する。ロード／スト ア制御ユニット７７４はロード・アドレスをラッチするための制御信号を制御ラ イン７７８上に送出し、ストア・アドレスをラッチするための制御信号を制御ラ イン７８０上に送出する。ストア・データはストア・データ・レジスタ・セット ７８２□−０の論理的に対応するスロットにストア・アドレスをラッチするのと 同時にラッチされる。４ｘ４ｘ３２ビット幅アドレス比較ユニット７７２には、 ロードおよびストア・アドレス・レジスタ７６８！−０，７７０ｊ−６に入って いるアドレスの各々が同時に入力される。システム・クロックの各半サイクル時 の完全マトリックス・アドレス比較の実行は、制御ライン７７６を介してロード ／ストア制御ユニット７７４によって制御される。ストア・アドレスに一致する ロード・アドレスの存在と論理ロケーションは、制御ライン７７６を経由してロ ード／ストア制御ユニット７７４へ送られる。
ロード・アドレスがＶＭＵ　１０ｇから与えられ、保留中のストアがない場合は 、ロード・アドレスは、ＣＣＵロード・オペレーションの開始と同時に、バス７ ６２から直接にアドレス・セレクタ７８６へバイパスされる。
しかし、ストア・デ、−夕が保留されている場合は、ロード・アドレスは使用可 能なロード・アドレス・ラッチ７６８゜−３にラッチされる。対応するストア・ データ命令が退避されるとの制御信号を退避制御ユニット５００から受信すると 、ロード／ストア制御ユニット７７４はＣＣＵデータ転送操作を開始し、制御ラ イン７８４を通してＣＣＵ　１０６へのアクセスの仲裁を行う。ＣＣＵ１０６が レディ（ｒｅａｄｙ）を通知すると、ロード／ストア制御ユニット７７４はＣＣ Ｕ物理アドレスをＣＣＵ　ＰＡＤＤＲアドレス・バス７８８上に送出するように セレクタ７８６に指示する。このアドレスはアドレス・バス７９０を経由して対 応するストア・レジスタ７７０．−０から得られる。
対応するストア・データ・レジスタ７８２．−０からのデータはＣＣＵデータ・ バス７９２上に送出される。
ロード命令が命令発行ユニット４９８から出されると、ロード／ストア制御ユニ ット７７４はロード・アドレス・ラッチ７６８１−０の１つが要求されたロード ・アドレッスをラッチすることを許可する。選択された特定のラッチ７６８゜− １は関係命令セット内のロード命令の位置に論理的に対応している。命令発行ユ ニット４９８は保留中の可能性のある２命令セツトのどちらかの中のロード命令 を示している５ビツト・ベクトルをロード／ストア制御ユニット７７４へ渡す。
コンパレータ７７２が一致するストア・アドレスを示していない場合は、ロード ・アドレスはアドレス・バス７９４を経由してセレクタ７８６へ送られ、ＣＣＵ 　ＰＡＤＤＲアドレス・バス７８８上に出力される。アドレスの提供は、ロード ／ストア制御ユニット７７４とＣＣＵ　１０６間でやりとりされるＣＣＵ要求と レディ制御信号に従って行われる。実行ＩＤ値（ＥｘＩＤ値）もロード／ストア 制御ユニット７７４によって準備されてＣＣＵ　１０６に対して出され、ＣＣＵ 　１０６がＥｘＩＤ値を含む要求データをそのあとで返却するときロード要求を 識別する。このＩＤ値は４ビツト・ベクトルからなり、現ロード要求を出したそ れぞれのロード・アドレス・ラッチ７６８゜−３を固有ビットで指定している。
５番目のビットはロード命令を収めている命令セットを識別するために使用され る。このＩＤ値は、従って、命令発行ユニット４９８からロード要求と一緒に送 られるビット・ベクトルと同じである。
先行する要求ロード・データが使用可能であることがＣＣＵ　１０６からロード ／ストア制御ユニット７７４へ通知されると、ロード／ストア制御ユニツト７７ ４は、位置合わせユニットがデータを受信し、それをロード・データ・バス７６ ４上に送出することを許可する。位置合わせユニット７９８はロード・データを 右寄せする働きをする。
ＣＣＵ　１０６からデータが返却されると同時に、ロード／ストア制御ユニット ７７４はＣＣＵ　１０６からＥｘＩＤ値を受信する。他方、ロード／ストア制御 ユニット７７４はロード・データがロード・データ・バス７６４上に送出される ことを知らせる制御信号を命令発行ユニット４９８へ送り、さらに、どのロード 命令に対してロード・データが返却されるのかを示したビット・ベクトルを返却 する。
Ｃ）　ＩＥＵ　の・ 再び第５図を参照して、ＩＥＵ制御経路のオペレーションを、第１４図に示した タイミング図と関連づけて説明する。第１４図に示した命令の実行タイミングは 本発明のオペレーションを例示したもので、種々態様に変更可能であることは勿 論である。
第１４図のタイミング図はプロセッサ・システム・クロック・サイクルＰ０−６ のシーケンスを示している。各プロセッサ・サイクルは内部ＴサイクルＴ０から 始まる。本発明の好適実施例によるアーキテクチャ１００では、各プロセッサ・ サイクルは２つのＴサイクルからなっている。
プロセッサ・サイクル０のときは、ＩＦＵ　１０２とＶＭＵ１０８は物理アドレ スを生成するように動作する。この物理アドレスはＣＣＵ　１０６へ送られ、命 令用キャッシュ・アクセス・オペレーションが開始される。要求された命令セッ トが命令用キャッシュ１３２にあると、命令セットはプロセッサ・サイクル１の ほぼ中間でＩＦＵ　１０２へ戻される。そのあと、ＩＦＵ　１０２はブリフェッ チ・ユニット２６０とＩＦＩＦＯ２６４を経由する命令セットの転送を管理し、 転送された命令セットはまずＩＥＵ　１０４へ実行のために渡される。
１）　Ｅデコード・ユニットの・ Ｅデコード・ユニット４９０は全命令セットを並列に受け取って、プロセッサ・ サイクル１が完了する前にデコードする。Ｅデコード・ユニット４９０は、好適 アーキテクチャ１００では、バス１２４を経由して受け取ったすべての有効命令 を並列に直接デコードする機能を備えた順列組合せ理論に基づくロジック・ブロ ックとして実現されている。アーキテクチャ１００によって認識される命令は、 各タイプ別に、命令、レジスタ要件および必要な資源の仕様と生前こ表ＶＩに示 されてる。
表ＶＩ 激ｊシ」二座 紅土　とオペランド　＊ レジスタ間移動　論理／算術演算機能コード：加算、減算、乗算、シフ トその他の指定。
宛先レジスタ ＰＳＲのみセット ソース・レジスタ２または即 値定数値 レジスタ・セットＡ／Ｂ選択 即値からレジスタへ　宛先レジスタ 移動　即値整数または浮動小数点定 数値 レジスタ・セットＡ／Ｂ選択 ロード／ストア・　オペレーション機能コード：レジスタ　ロードまたはストア の指 定、即値、ベースと即 値、またはベースとオフ セットの使用 ソース／宛先レジスタ ベース・レジスタ インデックス・レジスタまた 即値定数値 レジスタ・セットＡ／Ｂ選択 即値コール　符号付き即値変位 制御フロー　オペレーション機能コード：ブランチ・タイプとトリ ガ条件の指定 ベース・レジスタ インデックス・レジスタ、即 値定数変位値、またはトラッ プ番号 レジスタ・セットＡ／Ｂ選択 特殊レジスタ移動　オペレーション機能コード：特殊／整数レジスタとの 間の移動の指定 特殊レジスタ・アドレス識別 子ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 整数変換移動　オペレーション機能コード：浮動小数点から整数への 変換タイプの指定 ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 ブール関数　プール関数コード：　ＡＮＤ、ＯＲなどの指定 宛先プール・レジスタ ソース・レジスター レジスタ・セットＡ／Ｂ選択 拡張プロシージャ　プロシージャ指定子：プロシージャ・ベース値から のアドレス・オフセット の指定 オペレーション：値をプロ シージャ・ルーチンへ渡 す アトミック・プロ　プロシージャ指定子：アドレンーンヤ　ス値の指定 傘−命令は、デコードされて命令を識別するフィールドのほかにこれらのフィー ルドを含んでいる。
Ｅデコード・ユニット４９０は命令セットの各命令を並列にデコードする。その 結果の命令の識別、命令機能、レジスタ参照および機能要件はＥデコード・ユニ ット４９０の出力から得られる。この情報は再生成され、命令セット内のすべて の命令が退避されるまで、プロセッサ・サイクルの各半サイクル期間、Ｅデコー ド・ユニット４９０によってラッチされる。従って、保留状態の８命令すべてに 関する情報が、Ｅデコード・ユニット４９０の出力から絶えず得られるようにな っている。この情報は、８エレメント・ビット・ベクトルの形式で表示され、各 ベクトルのビットまたはサブフィールドは２つの係留中命令セット内の対応する 命令の物理ロケーションに論理的に対応している。従って、８個のベクトルが制 御ライン５０２を経由してキャリー・チェッカ４９２へ送られる。この場合、各 ベクトルは、対応する命令がプロセッサ状況ワードのキャリー・ビットに作用を 及ぼしているか、あるいはそれに依存しているかを指定している。８個のベクト ルが各命令の特定の内容と機能ユニット要件を示すために制御ライン５１０を経 由して送られる。８個のベクトルが制御ライン５０６を経由して送られ、８個の 係留中命令の各々によって使用されたレジスタ参照を指定している。これらのベ クトルはプロセッサ・サイクルｌが終了する前に送られる。
２）　キャリー・チェ・力・ユニットの・キャリー・チェッカ・ユニット４９２ は第１４図に示すオペレーションのデータ依存関係フェーズ期間の間に依存関係 検査ユニット４９４と並列に動作する。キャリー・チェッカ・ユニット４９２は 好適アーキテクチャ１００では順列組合せ理論に基づくロジックとして実現され ている。従って、キャリー・チェッカ・ユニット４９２によるオペレーションの 各繰返し時に、命令がプロセッサ状態レジスタのキャリー・フラグを変更したか どうかについて８個の命令すべてが考慮される。これが必要とされるのは、その 前の命令によって設定されたキャリー・ビットの状況に依存する命令を順序外で 実行することを可能にするためである。制御ライン５０４上に送出された制御信 号により、キャリー・チェッカ・ユニット４９２は、キャリー・フラグに対する 先行命令の実行に依存する特定の命令を識別することができる。
さらに、キャリー・チェッカ・ユニット４９２は８個の保留中命令の各々につい てキャリー・ビットの一部的コピーをもっている。キャリー・ビットを変更して いない命令については、キャリー・チェッカ・ユニット４９２はプログラム命令 ストリームの順序でキャリー・ビットを次の命令に伝える。従って、順序外で実 行され、キャリー・ビットを変更する命令を実行させることが可能であり、さら に、その順序外で実行される命令に依存する後続の命令も、キャリー・ビットを 変更する命令のあとに置かれていても、実行することが可能である。さらに、キ ャリー・ビットがキャリー・チェッカ・ユニット４９２によって維持されている ので、これらの命令の退避以前に例外が起こったとき、キャリー・チェッカ・ユ ニットは内部一時キャリ−・ビット・レジスタをクリアするだけでよいことから 、順序外で実行することが容易になる。その結果、プロセッサ状況レジスタは、 順序外で実行される命令の実行による影響を受けない。キャリー・チェッカ・ユ ニット４９２が維持している一部キヤリー・ビット・レジスタは、順序外で実行 される各命令が完了すると更新される。順序外で実行される命令が退避されると 、プログラム命令ストリームの中で最後に退避された命令に対応するキャリー・ ビットはプロセッサ状況レジスタのキャリー・ビット・ロケーションへ転送ド・ ユニット４９０から制御ライン５０６を経由して８個のレジスタ参照識別ベクト ルを受け取る。各レジスタの参照は３２個のレジスタを一度に１つを識別するの に適した５ビツト値と、”Ａ”、”Ｂ”またはプール・レジスタ・セット内に置 かれているレジスタ・バンクを識別する２ビツト値によって示されている。浮動 小数点レジスタ・セットは”Ｂ”レジスタ・セットとも呼ばれる。各命令は最高 ３つまでのレジスタ参照フィールドをもつことができる。２つのソース・レジス タ・フィールドと１つの宛先レジスタ・フィールドである。ある種の命令、特に レジスタ間移動命令は、宛先レジスタを指定している場合があっても、Ｅデコー ド・ユニット４９０によって認識される命令ビット・フィールドは、実際に作成 される出力データがないことを意味している場合がある。むしろ、命令の実行は 、プロセッサ状況レジスタの値の変更を判断することだけを目的としている。
データ依存関係チェッカ４９４も好適アーキテクチャ１００において純然たる組 合せロジック（ｐｕｒｅｃｏｍｂｉｎａｔｏｒｉａｌ　ｌｏｇｉｃ）で実現され ているが、これはプログラム命令ストリーム内に後に現れる命令のソース・レジ スタ参照と相対的に前に置かれた命令の宛先レジスタ参照との間の依存関係を同 時に判断するように動作する。ビット配列は、どの命令が他の命令に依存するか を識別するだけでなく、各依存関係がどのレジスタに基づいて生じたかを識別す るデータ依存関係チェッカ４９４によって作られる。
キャリーとレジスタ・データの依存関係は、第２プロセツサ・サイクルの開始直 後に判別される。
４）　レジスタ　ユニットの・ レジスタ改名ユニット４９６は８個の保留中の命令すべてのレジスタ参照の１０ を制御ライン５０６を経由して、レジスタ依存関係を制御ライン５０８を経由し て受け取る。８個のエレメントからのマトリックスも制御ライン５４２を経由し て受け取る。これらのエレメントは、保留中命令の現セットの中でどの命令が実 行されたか（完了したか）を示している。この情報から、レジスタ改名ユニット ４９６は制御信号の８エレメント配列を制御ライン５１２を経由して命令発行ユ ニット４９８へ送る。このようにして送られた制御情報は、現セットのデータ依 存関係が判別された場合に、まだ実行されていない現在保留中の命令のうちどの 命令の実行が可能になったかについてレジスタ改名ユニット４９６が行った判断 を反映している。レジスタ改名ユニット４９６は実行のために同時に出される最 高６個までの命令を識別した選択制御信号をライン５１６を経由して受信する。
つまり、２個の整数命令、２個の浮動小数点命令および２個のプール命令である 。
レジスタ改名ユニット４９６はバス５１８を経由してレジスタ・ファイル配列４ ７２へ送られた制御信号を通して、識別された命令を実行する際にアクセスする ソース・レジスタを選択するという、もう１つの機能を備えている。順序外で実 行される命令の宛先レジスタは対応するデータ経路の一部バツファ６１２，６８ ０．７２８に置かれているものとして選択される。順序内で実行される命令は完 了すると退避され、その結果データはレジスタ・ファイル６１４．６８４．７３ ２にストアされてい（。ソース・レジスタの選択は、レジスタが以前に宛先とし て選択され、対応する以前の命令がまだ退避されていないかどうかによって決ま る。そのような場合には、ソース・レジスタは対応する一部バツファ６１２．６ ８０．７２８から選択される。以前の命令が退避されていた場合は、対応するレ ジスタ・ファイル６１４．６８４．７３２のレジスタが選択される。その結果、 レジスタ改名ユニット４９６は、順序外で実行される命令の場合には、レジスタ ・ファイル・レジスタの参照を一時バツファ・レジスタの参照に実効的に置き換 えるように動作する。
アーキテクチャ１００によれば、一時バッファ６１２．６８０、７２８は対応す るレジスタ・ファイル配列のレジスタ構造と重複していない。むしろ、８個の保 留命令の各々に対して１つの宛先レジスタ・スロットが用意されている。その結 果、一時バッファ宛先レジスタ参照の置換は、保留レジスタ・セット内の対応す る命令のロケーションによって判断される。そのあとのソース・レジスタ参照は ソース依存関係が発生した命令に対してデータ依存関係チェッカ４９４によって 識別される。従って、一時バッファ・レジスタ内の宛先スロットはレジスタ改名 ユニット４９６によって容易に判断することが可能である。
５）　ｒＡ　ユニットの・ 命令発行ユニット４９８は発行できる命令のセットをレジスタ改名ユニット４９ ６の出力とＥデコード・ユニット４９０によって識別された命令の機能要件に基 づいて判断する。命令発行ユニット４９８は制御ライン５１４を経由して報告さ れた機能ユニット４７８．、の各々の状況に基づいてこの判断を行う。従って、 命令発行ユニット４９８は発行すべき使用可能な命令セットをレジスタ改名ユニ ット４９６から受信すると、オペレーションを開始する。各命令を実行するため にレジスタ・ファイルへのアクセスが必要であるとすると、命令発行ユニット４ ９８は現在命令を実行中の機能ユニット４９８゜−１が使用可能であることを予 想する。レジスタ改名ユニット４９６へ発行すべき命令を判別する際の遅延を最 小にするために、命令発行ユニット４９８は専用の組合せロジックで実現されて いる。
発行すべき命令を判別すると、レジスタ改名ユニット４９６はレジスタ・ファイ ルへのアクセスを開始し、このアクセスは第３プロセツサ・サイクルＰ２が終了 するまで続けられる。プロセッサ・サイクルＰ、が開始すると、命令発行ユニッ ト４９８は、ｒＥｘｅｃｕｔｅ　ＯＪで示すように１つまたは２つ以上の機能ユ ニット４７８゜−０によるオペレーションを開始し、レジスタ・ファイル配列４ ７２から送られてきたソース・データを受信して処理する。
代表例として、アーキテクチャ１００で処理される大部分の命令は１プロセツサ ・サイクルで機能ユニットを通して実行される。しかし、一部の命令は、ｒＥｘ ｅｃｕｔｅ　ＩＪで示すように、同時に出された命令を完了するのに複数のプロ セッサ・サイクルを必要とする。　Ｅｘｅｃｕｔｅ　Ｏ命令とＥｘｅｃｕｔｅ　 １命令は、例えば、それぞれＡＬＵと浮動小数点乗算機能ユニットに実行させる ことができる。ＡＬＵ機能ユニットは、第１４図に示すように、ｌプロセッサ・ サイクル内で出力データを発生し、この出力データはラッチしておくだけで、第 ５プロセツサ・サイクル２４時に別の命令を実行する際に使用することができる 。浮動小数点乗算機能ユニットは内部パイプライン化機能ユニットにすることが 好ましい。従って、次のプロセッサ・サイクルで別の浮動小数点命令を出すこと ができる。しかし、最初の命令の結果はデータに依存するプロセッサ・サイクル 数の開側用することができない、第１４図に示す命令は、機能ユニットでの処理 を完了するためには、３プロセツサ・サイクルを必要とする。
各プロセッサ・サイクルの間に、命令発行ユニット４９８の機能は繰り返される 。その結果、現在の保留中の命令セットの状況と機能ユニット４７８ｏ−ｏの全 セットの使用可能状況は各プロセッサ・サイクルの間に再評価される。従って、 最適条件のとき、好適アーキテクチャ１００はプロセッサ・サイクルごとに最高 ６個までの命令を実行することができる。しかし、代表的な命令ミックスから得 られる総平均実行命令数は、１プロセツサ・サイクル当たり１．５個ないし２． ０個である。
命令発行ユニット４９８の機能で最後に考慮すべきことは、このユニットがトラ ップ条件の処理と特定命令の実行に関与することである。トラップ条件を発生す るためには、まだ退避されていないすべての命令をＩＥＵ　１０４からクリアす る必要がある。このような事態は、算術演算エラーに応答して機能ユニット４７ ８．、のいずれからか、あるいは例えば、違法命令をデコードしたときにＥデコ ード・ユニット４９０から、外部割込みを受信し、それが割込み要求／受信確認 制御ライン３４０を経由してＩＥＵ　１０４へ中継されたのに応答して、起こる ことがある。トラップ条件が発生したとき、命令発行ユニット４９８は現在ＩＥ Ｕ　１０４で保留されているすべての非退避命令を中止または無効にすることを 受け持つ。同時に退避できない命令はすべて無効にされる。この結果は、プログ ラム命令ストリームを順序内で実行する従来の方式に対して割込みを正確に発生 させるために不可欠である。ＩＥＵ　１０４がトラップ処理プログラム・ルーチ ンの実行を開始する準備状態になると、命令発行ユニット４９８は制御ライン３ ４０を経由するリターン制御信号によって割込みの受信を確認する。また、従来 の純然たる順序内ルーチンにおいである命令が実行される前に変更されたプロセ ッサ状態ビットに基づいて、その命令に対する例外条件が認識される可能性を防 止するために、命令発行ユニット４９８はＰＳＲを変更する可能性のあるすべて の命令（特殊移動やトラップからのリターンなど）が厳格に順序内で実行される ようにすることを受け持つ。
プログラム制御の流れを変更するある種の命令は、Ｉデコード・ユニット２６２ によって判別されない。この種の命令には、サブルーチン・リターン、プロシー ジャ命令からのリターン、トラップからのリターンがある。命令発行ユニット４ ９８は判別制御信号をＩＥＵすターン制御ライン３５０を経由してＩＦＵ　１０ ２へ送る。特殊レジスタ４１２のうち対応するものが選択されて、コール命令の 実行時、トラップの発生時またはプロシージャ命令の出現時に存在していたＩＦ ＪＣ実行アドレスを出力する。
６）６　ユニットの・ 完了制御ユニット５４０は機能ユニット４７８゜−７をモニタして、現在のオペ レーションの完了状況を調べる。
好適アーキテクチャ１００では、完了制御ユニット５４０は各機能ユニットによ るオペレーションの完了を予想して、現在保留中の命令セットの中の各命令の実 行状況を示した完了ベクトルを、機能ユニット４７８゜−７による命令の実行完 了よりも約半プロセッサ・サイクル前にレジスタ改名ユニット４９６、バイパス 制御ユニット５２０および退避制御ユニット５００へ送る。これにより、命令発 行ユニット４９８はレジスタ改名ユニット４９６を通して、実行を完了する機能 ユニットを次の命令発行サイクルに対して使用可能な資源として考慮することが できる。バイパス制御ユニット５２０は、機能ユニットから出力されたデータを バイパス・ユニット４７４を通るようにバイパスする準備を行うことができる。
最後に、退避制御ユニット５００は、機能ユニット４７８゜−１からレジスタ・ ファイル配列４７２ヘデータを転送するのと同時に対応する命令を退避するよう に動作する。
７）゛　ユニットの・ 完了制御ユニット５４０から送られた命令完了ベクトルのほかに、退避制御ユニ ット５００はＥデコード・ユニット４９０から出力された最も古い命令セットを モニタする。命令ストリーム順序の中の各命令に完了制御ユニット５４０によっ て完了の印（マーク）がつけられると、退避制御ユニット５００は、制御ライン ５３４上に送出された制御信号を通して、一時バッファ・スロットからレジスタ ・ファイル配列４７２内の対応する命令が指定したファイル・レジスタ・ロケー ションへデータを転送することを指示する。１つまたは複数の命令が同時に退避 されると、ＰＣＩｎｃ／５ｉｚｅ制御信号が制御ライン３４４上に送出される。
各プロセッサ・サイクルごとに最高４個までの命令を退避することが可能である 。命令セット全体が退避されると、ＩＦＩＦＯ読取り制御信号が制御ライン３４ ２上に送出されてＩＦＩＦｏ　２６４を前進させる。
８）′フロー　ユニットの・細 制御フロー制御ユニット５２８は、現在の係留中命令セット内の制御フロー命令 が解決されたかどうか、さらに、その結果ブランチが行われたかどうかを指定し た情報をＩＦＵ　１０２に絶えず与えるように動作する。制御フロー制御ユニッ ト５２８は、Ｅデコード・ユニット４９０による制御フロー・ブランチ命令の識 別情報を制御ライン５１０を経由して取得する。現在のレジスタ依存関係のセッ トは、制御ライン５３６を経由してデータ依存関係チェッカ・ユニット４９４か ら制御フロー制御ユニット５２８へ送られるので、制御フロー制御ユニ・ント５ ２８はブランチ命令の結果が依存関係に拘束されているかどうか、あるいは判明 しているかどうかを判断することができる。レジスタ改名ユニット４９６からノ てス５１ｇを経由して送られたレジスタの参照は制御フロー制御ユニット５２８ によってモニタされ、ブランチ決定を定義するプール・レジスタが判別される。
従って、ブランチ決定は、制御フロー命令の順序外の実行以前でも判断すること が可能である。
制御フロー命令の実行と同時に、バイパス・ユニット４７２は、制御フロー１と 制御フロー２の制御ライン７５０．７５２からなる制御ライン５３０を経由して 制御フローの結果を制御フロー制御ユニット５２８へ送るように指示される。最 後に、制御フロー制御ユニット５２８は各々が８ビツトの２個のベクトルを制御 ライン３４８を経由してＩＦＵ　１’０２へ連続して送る。これらのベクトルは 、ベクトル内のビットに対応する論理ロケーションに置かれた命令が解決された か否か、およびその結果ブランチが行われたか否かを定義している。
好適アーキテクチャ１００では、制御フロー制御ユニット５２８は制御ユニット ５２８への入力制御信号を受けて連続的に動作する組合せロジックとして実現さ れている。
９）　バイパス　ユニットの； 命令発行ユニット４９８はバイパス制御ユニット５２０と緊密に協働して、レジ スタ・ファイル配列４７２と機能ユニット４７８ｏ−７間のデータのルーチング （経路指定）を制御する。バイパス制御ユニット５２０は、第１４図に示すオペ レーションのレジスタ・ファイル・アクセス、出力およびストア・フェーズと関 連して動作する。レジスタ・ファイル・アクセスの間には、バイパス、制御ユニ ット５２０は命令の実行の出力フェーズの間に書き込まれている途中にあるレジ スタ・ファイル配列４７２内の宛先レジスタのアクセスを、制御ライン５２２を 通して認識することができる。この場合、バイパス制御ユニット５２０は、バイ パスして機能ユニット配布バス４８０に返すように、機能ユニット出力バス４８ ２上に送出されたデータを選択することを指示する。バイパス・ユニット５２０ に対する制御は、制御ライン５４２を通して命令発行ユニット４９８によって行 われる。
ｒｖ、想メモリ　′ユニット ＶＭＵ　１０ｇのインタフェース定義は第１５図に示されている。７Ｍ［Ｊ　１ ０８は主にＶＭＵ制御ロジック・ユニット８００　と内容アドレス（ｃｏｎｔｅ ｎｔ　ａｄｄｒｅｓｓａｂｌｅ）メモリ（ＣＡＭ）　８０２から構成されている 。ＶＭＵ　１０ｇの一般的機能は第１６図にブロック図で示しである。
同図において、仮想アドレスの表現は、スペースより（ｓｌＤ（３１：２８）） 、仮想ページ番号（ＶＡＤＤＲ［２７：１４］）、ＩＤ　（ｒＩＤ［３：Ｏ］） に分割されている。物理アドレスを生成するためのアルゴリズムでは、スペース ＩＤを使用して、スペース・テーブル８４２内の１６個のレジスタから１つを選 択するようになっている。選択したスペース・レジスタの内容と仮想ページ番号 とを組み合わせて、テーブル索引バッファ（ＴＬＢ）　８４４をアクセスすると きのアドレスとして使用される。３４ビツト・アドレスは内容アドレス・タグの 働きをし、バッファ８４４ないの対応するバッファ・レジスタを指定するために 使用される。タグに一致するものが見つかると、１８ビツト幅レジスタ値が物理 アドレス８４６の上位１８ビツトとして得られる。ページ・オフセットと要求Ｉ Ｄは物理アドレ、ス８４６の下位１４ビツトとして得られる。
タグに一致するものがテーブル索引バッファ８４４に見つからないとＶＭＵ不一 致が通知される。この場合は、ＭＡＤ　１１２に維持されている完全ページ・テ ーブル・データ構造をアクセスする従来のハツシュ・アルゴリズム８４８を採用 したＶＭＵ高速トラップ処理ルーチンを実行させる必要がある。このページ・テ ーブル８５０はアーキテクチャ１００によって現在使用中のすべてのメモリ・ペ ージのエントリを含んでいる。ハツシュ・アルゴリズム８４８は、現在の仮想ペ ージ変換操作を満たすために必要なページ・テーブル・エントリを判別する。こ れらのページ・テーブル・エントリはＭＡＬＩ　１１２からレジスタ・セット” Ａ゛のトラップ・レジスタヘロードされ、そのあと特殊レジスタ移動命令によっ てテーブル索引バッファ８４４へ転送される。例外処理ルーチンから戻ると、ｖ ＭＵ不一致例外を引き起こした命令はＩＥＵ　１０４によって再実行される。仮 想アドレスから物理アドレスへの変換操作は例外を引き起こさないで完了するは ずである。
ＶＭＵ制御ロジック８００はＩＦＵ　１０２およびＩＥｔＪ　１０４とのデュア ル・インタフェースとなる。準備信号は制御ライン８２２ヲ経由ＬテＩＥＵ　１ ０４　ヘ送られ、ＶＭＵ　１０８がアドレス変換のために使用可能であることを 通知する。好適実施例では、ＶＭＵ　１０ｇは常にＩＦｔｌ　１０２の変換要求 を受け付ける準備状態にある。　ＩＦＵ　１０２およびＩＥＵ　１０４は共に、 制御ライン３２８および８０４を経由して要求を提示することができる。好適ア ーキテクチャ１００では、ＩＦＵは優先してＶＭＵ　１０ｇをアクセスすること ができる。その結果、ビジー（使用中）制御ライン８２０は１つだけがＩＥＵ　 １０４に出力される。
ＩＦＵ　１０２およびＩＥＵ　１０４は共に、スペースＩＤと仮想ページ番号フ ィールドを、それぞれ、制御ライン３２６および８０８を経由してＶＭＵ制御ロ ジック８００へ送る。
さらに、ｒＥＵ　Ｉ（１４は読み書き制御信号を制御信号８０６で出力する。こ の制御信号は、参照された仮想メモリのメモリ・アクセス保護属性を変更するた めに、そのアドレスをロード・オペレーションに使用すべきか、ストア・オペレ ーションに使用すべきを必要に応じて定義している。仮想アドレスのスペースＩ Ｄと仮想ページ・フィールドはＣＡＭユニット８０２に渡されて、実際の変換操 作が行われる。ページ・オフセットとＥｘＴＤフィールドは最終的にＩＥＵ　１ ０４から直接にＣＣＵ　１０６へ送られる。物理ページと要求ＩＤフィールドは アドレス・ライン８３６を経由してＣＡＭユニット８０２へ送られる。テーブル 索引バッファに一致するものが見つかると、ヒツト・ラインと制御出力ライン８ ３０を経由してＶＭＵ制御ロジック・ユニット８００に通知される。その結果の １８ビツト長の物理アドレスはアドレス出力ライン８２４上に出力される。
ＶＭυ制御ロジック・ユニット８００は、ライン８３０からヒツトおよび制御出 力制御信号を受けると、仮想メモリ不一致と仮想メモリ例外制御信号をライン３ ３４．３３２上に出力する。仮想メモリ変換不一致とは、テーブル索引バッファ ８４４内のページ・テーブルＩＤと一致しなかったことを意味する。その他の変 換エラーはすべて仮想メモリ例外として報告される。
最後に、ＣＡＭユニット８０２内のデータ・テーブルは特殊レジスタ間移動命令 をＩＥＵ　１０４が実行することによって変更することができる。読み書き、レ ジスタ選択、リセット、ロードおよびクリア制御信号はＩＥＵ１０４から制御ラ イン８１０．８１２．８１４．８１６．８１ｇを経由して出力される。ＣＡＭユ ニット・レジスタに書くべきデータは特殊アドレス・データ・バス３５４に接続 されたアドレス・バス８０８を経由してＩＥＵ　１０４からＶＭＵ制御ロジック ・ユニット８００によって受信される。このデータは初期設定、レジスタ選択、 Ｓよび読み書き制御信号を制御する制御信号と同時にバス８３６を経由してＣＡ Ｍユニット８０２へ転送される。その結果、ＣＡＭユニット８０２内のデータ・ レジスタは、より高レベルのオペレーティング・システムで定義されているコン テキスト・スイッチを処理するとき必要になるストアのための読出しを含めて、 アーキテクチャ１００の動的オペレーションの間に必要に応じて即座に書き出す ことができる。
■、　キャッシュ　ユニット ＣＣＵ　１０６のデータ・インタフェースに対する制御は第１７図に示されてい る。この場合も、ＩＦＵ１０２とＩＥＵ１０４用に別々のインタフェースが設け られている。さらに、論理的に別個のインタフェースがＣＣＵ　１０６に用意さ れ、命令とデータ転送のためにＭＣＵ　１１０と結ばれている。
ＩＦＵインタフェースはアドレス・ライン３２４上に送出される物理ページ・ア ドレス、アドレス・ライン８２４上に送出されるＶＭＵ変換ページ・アドレス、 および制御ライン２９４．２９６上を別々に転送される要求ｒＤからなっている 。単方向データ転送バス１１４は命令セット全体をＩＦＵ　１０２と並列に転送 するためのものである。最後に、読取り／使用中および準備制御信号は制御ライ ン２９８．３００．３０２を経由してＣＣＵ　１０６へ送られる。
同様に、物理アドレス全体は物理アドレス・バス７８８を経由してＩＥＵ　１０ ２へ送られる。要求ＥｘＩＤは制御ライン７９６を経由してＩＥＵ　１０４のロ ード／ストア・ユニットとの間で別々に受渡される。８０ビツト幅単方向データ ・バスはＣＣＵ　１０６からＩＥＵ　１０４に出力される。
しかし、アーキテクチャ１００の好適実施例では、下位の６４ビツトだけがＩＥ Ｕ　１０４によって使用される。全８０ビツト・データ転送バスをＣＣＵ　１０ ６内で使用できるようにし、かつサポートしているのは、本アーキテクチャ１０ ０の引き続いての実行をサポートするためであり、浮動小数点データ経路６６０ を変更することによって、ＩＥＥＥ標＄　７５４に準拠する浮動小数点のオペレ ーションをサポートする。
ＩＥＵ制御インタフェースは要求、使用中、準備、読み書きを通して、および制 御信号７８４を通して確立され、実質的には、ＩＦＵ　１０２によって使用され る対応する制御信号と同じである。例外は、ロード・オペレーションとストア・ オペレーションを区別するための読み書き制御信号が設けられていることである 。幅制御信号はＩＥＵ　１０４による各ＣＣＵ　１０６へのアクセス時に転送さ れるバイト数を指定している。これに対して、命令用キャッシュ１３２のすべて のアクセスは固定した１２８ビツト幅データ・フェッチ・オペレーションになっ ている。
ＣＣＵ　１０６は命令用キャッシュ１３２とデータ用キャッシュ１３４に対して 従来とほぼ同じキャッシュ制御機能を備えている。好適アーキテクチャ１００で は、命令用キャッシュ１３２は２５６個の１２８ビツト幅命令セットをストアす る機能を備えた高速メモリになっている。
データ用キャッシュ１３４は１０２４個の３２ビツト幅ワードのデータをストア する機能を備えている。命令用キャッシュ１３２とデータ用キャッシュ１３４の 内容から即時に満足できない命令要求とデータ要求はＭＣＵ　１１０に渡される 。命令用キャッシュがミスした場合は、２８ビツト幅物理アドレスがアドレス・ バス８６０を経由してＭＣＵ　１１０に渡される。要求ＩＤおよびＣＣＵ　１０ ６とＭＣＵｌｌｏのオペレーションを調整するための追加制御信号は制御ライン ８６２上に送出される。ＭＣＵ　１１０がＭＡＵ１１２の必要な読取りアクセス を調整すると、２つの連続する６４ビツト幅データ転送が直接にＭＡＬＩ　１１ ２力）ら命令用キャッシュ１３２へ行われる。２つの転送が必要になるのは、デ ータ・バス１３６が好適アーテキチャ１００では、６４ビツト幅バスになってい るためである。要求したデータがＭＣＵ　１１０を通して返却されると、要求オ ペレーションの保留中に維持されていた要求ＩＤもＩＩＩ御ラビライン８６２由 してＣＣＵ　１０６へ返却される。
転送オペレーションは、命令用キャッシュの転送オペレーションとほぼ同じであ る。データ・ロードとストア・オペレーションは単一バイトを参照できるので、 全３２ビット幅の物理アドレスがアドレス・ノ＼ス８６４を経由してＭＣＵ　１ １０へ送られる。インタフェースｌ１ｌｉｌｌ信号と要求ＥｘｌＤは制御ライン ８６６を経由して転送される。双方向の６４ビツト幅データ転送はデータ用キャ ッシュ・バス１３ｇを経由して行われる。
Ｖｌ、　１１立至乏王二工１ 上述したように、マイクロプロセッサ・アーキテクチャ１００は、異なるマイク ロプロセッサ・アーキテクチャ仕様に合わせて再設計を容易化するモジュール方 式で設計されている。第１８図は、フロント・エンド部分１０１０とバック・エ ンド部分１０１２に分割された図１のアーキテクチャを示している。ＩＦＵ　１ ０２とＩＥＵ　１０４力）らなるＶＭＵ　１０８とＩＰＵ　１００８はフロント ・エンド部分１０１０を構成し、ＣＣＵ　１０６とＭＣＵ　１１０はバック・エ ンド部分１０１２に置かれている。
第１９図は第１８図のモジュール化アーキテクチャが異なるマイクロプロセッサ ・アーキテクチャを実現するために簡単に変更できる様子を示している。このア ーキテクチャ１００°では、新しいフロント・エンド１０１０’はアーキテクチ ャ１００におけると同じバック・エンド１０１２と一緒に使用される設計になっ ている。フロント・エンド１０１０°は新しいＩＰＵ　１００Ｆと新しいＶＭＵ 　１０８°を含んでおり、アーキテクチャ１００によって実現されるものと全く 異なる命令セットを処理する。
例えば、アーキテクチャ１００はＲＩＳＣ設計であるのに対し、アーキテクチャ １００゛はｃｒｓｃマイクロプロセッサ設計をエミュレートしている。例えば、 アーキテクチャ１００゛はインテル８０４８Ｂアーキテクチヤと命令セットをエ ミュレートすることができる。アーキテクチャ１００と１００゛の命令セットは 全く異なるものである。事実、アーキテクチャ１００における命令セットは、各 々が４バイトに固定されているのに対し、アーキテクチャ１００′における命令 セットは可変長になっている。さらに、ＩＰｏ　１００ｇはセグメント化機能を 備えていないのに対し、ＩＰｏ　１００８’は備えている。フロント・エンド部 分１０１Ｏとフロント・エンド部分１０１０’には、他にも相違点が多数存在す るが、バック・エンド部分１０１２は同じままになっている、フロント・エンド 部分１０１Ｏと１０１０’の各々がバック・エンド１０１２と通信するときに経 由するボートには、前述したようにプロトコルが明確化されて定義されている。
以上の説明から理解されるように、モジュール化設計手法によると、実質的に異 なるアーキテクチャと命令セットをもつ２つまたはそれ以上のマイクロプロセッ サを、各マイクロプロセッサを初めから設計し直す場合よりも、はるかに短時間 で設計することが可能になる。
以上、本発明の好適実施例を説明してきたが１本発明の範囲内で種々の態様に変 形および変更することが当業者にとって可能であることは勿論である。
特殊レジスタ　ｈり１了ドレス ＦＩＧ、−６Ｃ ＦＩＧ、−８ＦＩＧ、９ １！！＋碌レゾスタ ＦＩＧ、１２ 国際調査報告　Ｍ？／、ｌＤ　Ｑ２／ｎｎＱ７ｎフロントページの続き （７２）発明者　ミャヤマ、ヨシュキ アメリカ合衆国　９５０５０　カリフォルニア州　サンタ　クララ　ランチョ　 マコーミック　ブールバード　２１７１ （７２）発明者　ガルグ、サンジブ アメリカ合衆国　９４５３９　カリフォルニア州　フリーモント　センティネル 　ドライブ４６８２０ （７２）発明者　ハギワラ、ヤスアキ アメリカ合衆国　９５０５０　カリフォルニア州　サンタ　クララ　センロー　 ストリート２２５０　アパート　２７４ （７２）発明者　ワン、ジョハネス アメリカ合衆国　９４０６２　カリフォルニア州　レッドウッド　シティ　キン グ　ストリート２５ （７２）発明者　トラン、クララ　エイチ。
アメリカ合衆国　９５１３０　カリフォルニア州　サン　ノゼ　メイフィールド 　アヴ工ニュー　２０４５ （７２）発明者　ラウ、ティーリ アメリカ合衆国　９４３０６　カリフォルニア州　パロ　アルド　力レッジ　ア ヴエニュ−４１１アパート　イ−

Claims (10)

    【特許請求の範囲】
  1. １．メモリと使用される第１モジュール化マイクロプロセツサ・アーキテクチャ であって、シングル・チップ上に、 第１ポートと、該第１ポートを経由して受信した命令フェッチ要求に応答して前 記メモリから情報をフェッチして、該フェッチした情報を該第１ポートを経由し て返送するための第１手段とを含むメモリ・インタフェース部分と、 前記第１ポートに結合され、命令フェッチ要求を前記第１ポートを経由して送る ための第１手段と、前記第１ポートを経由して返送された情報を第１命令セット の命令として処理するための第１手段とを含む第１命令プロセッサ部分とを備え 、 前記第１ポートは明確に定義された制御信号とデータ信号および明確に定義され たブロトコルをもち、前記とほぼ同一のメモリ・インタフェース部分と、前記第 １ポートを経由して返送された情報を第２命令セットの命令として処理するため の第２手段を含む第２命令プロセッサ部分とを使用して第２のマイクロプロセツ サを設計することを可能にしたことを特徴とする第１モジュール化マイクロプロ セッサ・アーキテクチャ。
  2. ２．請求の範囲第１項に記載の装置において、前記メモリ・インタフェース部分 は、フェッチした情報を、命令フェッチ要求を受信したときの順序と異なる順序 で前記第１ポートを経由して返送することができ、命令フェッチ要求を送るため の前記第１手段は、第１命令フェッチ・アドレスとそれぞれに対応する第１要求 ＩＤを送るための第１手段を有し、フェッチして返送するための前記第１手段は 、フエッチした情報が応答する第１要求１Ｄと対応づけてフェッチした情報を返 送することを特徴とする装置。
  3. ３．請求の範囲第１項に記載の装置において、前記メモリ・インタフェース部分 は、第２ポートと、該第２ポートを経由して受信したデータ・フェッチ要求に応 答して前記メモリから情報をフェッチして、そのフェッチした情報を前記第２ポ ートを経由して返送し、前記第２ポートを経由して受信したデータ書込み要求に 応答して前記第２ポートからの情報を前記メモリに書き込むための第２手段とを さらに含み、前記第１命令プロセッサ部分は、前記第２ポートにさらに結合され 、さらに、前記第１ポートを経由して返送された前記命令に応答してデータ読み 書き要求を前記第２ポートを経由して送るための第２手段を含み、 前記第２ポートは明確に定義された制御信号とデータ信号および明確に定義され たブロトコルをもつことを特徴とする装置。
  4. ４．請求の範囲第２項に記載の装置において、前記メモリ・インタフェース部分 は、フェッチした情報を、データ・フェッチ要求を受信したときの順序と異なる 順序で前記第２ポートを経由して返送することができ、 データ読み書き要求を送るための前記第２手段は、第２データ・フェッチ・アド レスとそれぞれに対応する第２要求ＩＤを送るための手段を有し、フェッチして 返送するための前記第２手段は、フェッチした情報が応答する第２要求ＩＤと対 応づけてフェッチした情報を返送することを特徴とする装置。
  5. ５．請求の範囲第１項に記載の装置において、前記メモリ・インタフェース部分 は、フェッチした情報を、命令フェッチ要求を受信したときの順序と異なる順序 で前記第１ポートを経由して返送するることができ、命令フェッチ要求を送るた めの前記第１手段は、第１命令フェッチ・アドレスとそれぞれに対応する第１要 求ＩＤを送るための第１手段を有し、フェッチして返送するための前記第１手段 は、フェッチした情報が応答する第１要求ＩＤと対応づけてフェッチした情報を 返送することを特徴とする装置。
  6. ６．請求の範囲第１項に記載の装置において、前記メモリ・インタフェース部分 は、前記第１ポートに接続されたキャッシュ制御ユニットと、該キャッシュ制御 ユニットと前記メモリとの間に結合された入出力制御ユニットとを備えたことを 特徴とする装置。
  7. ７．請求の範囲第１項に記載の装置において、前記第１命令プロセッサ部分に結 合された第３ポートと、該第３ポートを経由して受信した変換要求に応答して仮 想からから物理へのメモリ・アドレス変換を行うための手段とをさらに備え、前 記第１命令プロセッサ部分は、仮想から物理へのアドレス変換要求を前記第３ポ ートを経由して送るための第３手段と、前記命令に応答して前記仮想アドレスを 生成するための第１手段とをさらに含み、 前記第３ポートは明確に定義された制御信号とデータ信号および明確に定義され たブロトコルをもち、前記第１マイクロプロセッサとほぼ同一の仮想メモリ・ユ ニットを使用して、および前記命令に応答して前記仮想アドレスを生成する第３ 手段を含む第３命令プロセツサ部分を使用して、第３のマイクロプロセッサ・ア ーキテクチャを設計することを可能にし、前記第３の生成するための手段は前記 第１の生成するための手段と異なるものであることを特徴とする装置。
  8. ８．請求の範囲第７項に記載の装置において、前記仮想メモリ・ユニットは、前 記変換された物理アドレスを前記第３ポートを経由して返送するための第３手段 をさらに含むことを特徴とする装置。
  9. ９．請求の範囲第７項に記載の装置において、前記仮想メモリ・ユニットは、前 記メモリ・インタフェース部分に結合された第４ポートと、前記変換された物理 アドレスを前記第４ポートを経由して送るための第４手段とをさらに備え、前記 第４ポートは明確に定義された制御信号とデータ信号および明確に定義されたブ ロトコルをもつことを特徴とする装置。
  10. １０．各々がそれそれのシングル・チップ上に形成され、メモリと使用される第 １マイクロプロセッサと第２マイクロプロセッサとの組合せであって、前記第１ マイクロプロセッサは、 第１ポートと、該第１ポートを経由して受信した命令フェッチ要求に応答して前 記メモリから第１情報をフェッチして、そのフェッチした第１情報を前記第１ボ ートを経由して返送するための第１手段とを含むメモリ・インタフェース部分と 、 前記第１ポートに結合され、命令フェッチ要求を前記第１ポートを経由して送る ための第１手段と、前記第１ポートを経由して返送された情報を第１命令セット の命令として処理するための第１手段とを含む第１命令プロセッサ部分とを備え 、 前記第２マイクロプロセッサは、 第２ポートと、該第２ポートを経由して受信した命令フエッチ要求に応答して前 記メモリから第２情報をフェッチして、そのフェッチした第２情報を前記第２ポ ートを経由して返送するための第２手段とを含むメモリ・インタフェース部分と 、 前記第２ポートに結合され、命令フェッチ要求を前記第２ポートを経由して送る ための第２手段と、前記第２ポートを経由して返送された情報を第２命令セット の命令として処理するための第２手段とを含む第２命令プロセッサ部分とを備え 、 前記第１命令プロセッサ部分は前記第２命令プロセツサ部分と実質的に異なり、 前記第１メモリ・インタフェース部分は前記第２メモリ・インタフェース部分と ほぼ同じであることを特徴とする第１マイクロプロセツサと第２マイクロプロセ ッサとの組合せ。 。
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