JPH06501805A

JPH06501805A - 複数型レジスタ・セットを採用したｒｉｓｃマイクロプロセッサ・アーキテクチャ

Info

Publication number: JPH06501805A
Application number: JP5502403A
Authority: JP
Inventors: ガルグ，サンジブ; レンツ，デレク　ジェイ．; グエン，レ　トロン; チェン，ショ　ロン
Original assignee: トランスメタ　コーポレイション
Priority date: 1991-07-08
Filing date: 1992-07-08
Publication date: 1994-02-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】複数型レジスタ・セットを採用したＲＩＳＣマイクロプロセッサ・アーキテクチャ発明の背景発明の分野本発明は一般的にはマイクロプロセッサに関し、さらに具体的には、複数の対称レジスタ・セットを備えたＲＩＳＣマイクロプロセッサに関する。

以下に列挙した米国特許出願は本件特許出願と同時に米国特許出願され、係属中のものであるが、これらの米国特許出願に開示されており、かつそれぞれに対応して出願された日本での特許出願に開示されている事項は、その出願番号を本明細書で引用することにより本明細書の一部を構成するものとする。

１、発明の名称「高性能ＲＩＳ（：マイクロプロセッサ・アーキテクチ’ＦＪ　（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ）　ＳＣ／５ｅｒｉａｌＮｏ、０７／７２７，００６．１９９１年７月８日出願、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。

２、発明の名称「拡張可能ＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（Ｅｘｔｅｎｓｉｂｌｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔｕｒｅ）　ＳＣ／５ｅｒｉａｌ　Ｎｏ、０７／７２７，０５８　、　１９９１年７月８日出願、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。

３、［アーキテクチャ上の依存関係を隔離したＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｗｉｔｈ　ｌ５ｏｌａｔｅｄＡｒｃｈｉｔｅｃｔｕｒａｌ　Ｄｅｐｅｎｄｅｎｃｉｅｓｌ　ＳＣ／５ｅｒｉａｌＮｏ、０７／７２６，７４４　、１９９１年７月８日出願、発明者Ｌｅ　Ｔ、　Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。

４、発明の名称「高速トラップと例外状態をインプリメントしたＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　ＡｒｃｈｉｔｅｃｔｕｒｅＩｍｐｌｅｍｅｎｔｉｎｇ　Ｆａｓｔ　Ｔｒａｐ　ａｎｄ　Ｅｘｃｅｐｔｉｏｎ　５ｔａｔｅ）ＳＣ／５ｅｒｉａｌ　Ｎｏ、０７／７２６，９４２　、１９９１年７月８日出願、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。

５、発明の名称「シングル・チップ・ページ・プリンタ・コントローラＪ　（Ｓｉｎｇｌｅ　Ｃｈｉｐ　Ｐａｇｅ　Ｐｒ１ｎｔｅｒＣｏｎｔｒｏｌｌｅｒ）　ＳＣ／５ｅｉａｌ　Ｎｏ、０７／７２６，９２９．１９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌｅｎｔｚ他、およびこれに対応する特願平−号。

６、発明の名称「複数の異種プロセッサをサポートすることのできるマイクロプロセッサ・アーキテクチャＪ　（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｃａｐａｂｌｅ　ｏｆＳｕｐｐｏｒｔｉｎｇ　Ｍｕｔｌｉｐｌｅ　Ｈｅｔｅｒｏｇｅｎｅｏｕｓ　Ｐｒｏｃｅｓｓｏｒｓ）ＳＣ／５ｅｒｉａｌ　Ｎｏ、０７／７２６，８９３．１９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌｅｎｔｚ他、およびこれに対応する特願平−号。

なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願０７／７２６．７７３号の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。

背景の説明マイクロプロセッサをベースとするコンピュータ・システムは、主メモリ記憶装置および補助永続記憶装置の通常の補強に加えて、１つまたは２つ以上の汎用データ・レジスタ、１つまたは２つ以上のアドレス・レジスタ、および１つまたは２つ以上のステータス（状況）フラグをも備えているのが代表的である。従来のシステムには、整数データを格納してお（ための整数レジスタと浮動小数点データを格納しておくための浮動小数点レジスタを備えているものもある。ステータス・フラグは、最近に実行されたオペレーションの結果としてのある種の条件を示すために使用されているのが代表的である。一般的には、ステータス・フラグとしては、前のオペレーションにおいて、キャリー（桁上げ）が生じたか否か、負数が生じたか否か、および／またはゼロが生じたか否かを示すものがある。

これらのフラグは、プログラム制御のフロー（流れ）内の条件付きブランチ（分岐）の結果を判定する際に役立っている。例えば、１番目の数を２番目の数と比較し、これらの２つの数が等しいことを条件として、あるサブルーチンへブランチしたい場合には、マイクロプロセッサは他方から一方を減算し、該当する条件フラグをセットまたはクリアすることによって２つの数を比較することができる。減算の結果の数値はストアしておく必要はない。そのあと、ゼロ・フラグのステータスを条件として、条件付きブランチ命令を実行させることができる。この方式は簡単に実現できるが、柔軟性と威力に欠けている。いったん比較が行われると、該当のフラグに基づく条件付きブランチを行う前に、それ以後の数値その他のオペレーションを行うことができない。もし行うと、比較の結果得た条件フラグ値を途中に置かれた命令が重ね書きするので、正しくないブランチが行われることになる。この方式は、上に示した単純な等価比較例とは異なり、もっと複雑なブランチ・テストを行うことが望ましい場合には、さらに複雑になる。

例えば、１番目の数が２番目の数より大で、３番目の数が４番目の数より小で、５番目の数が６番目の数と等しい、という条件が満たされたときだけ、プログラムをサブルーチンにブランチさせる場合を考えてみる。この場合、従来のマイクロプロセッサでは、条件付きブランチが途中に大量に配置された長い比較の列を実行する必要がある。比較とブランチがシリアルになったこの方式の特に望ましくない特徴は、命令がバイブライン化したどのマイクロプロセッサにも観察されている。

バイブライン方式マイクロプロセッサでは、どの時点においても２つ以上の命令が実行されており、複数の命令がどの瞬時においても異なる実行ステージに置かれている。これにより、スルーブツトが大幅に向上している。代表的なバイブライン方式マイクロプロセッサでは、パイプライン・ステージは、（ａ）命令のフェッチ、（ｂ）命令のデコード、（Ｃ）命令のオペランドの取得、（ｄ）命令の実行、（ｅ）結果のストアからなっている。問題が起こるのは、条件付きブランチ命令がフェッチされるときである。そのようなケースとして、オペランドをまだパイプラインに残っているオペレーションから得るものとする場合に、オペランドがまだ計算されていないので、条件付きブランチの条件がまだテストできない場合がある。この結果、「パイプライン停止Ｊ　（ｐｉｐｅｌｉｎｅ　５ｔａｌｌ）が起こり、プロセッサの速度が大幅に低下することになる。

従来のマイクロプロセッサ・ベースのシステムのもう１つの欠点は、いかなるデータ・タイプ（データ型）であっても、レジスタ・セットが１つしか備わっていないことである。従来のアーキテクチャでは、どのデータ・タイプにおいても、レジスタの個数を増やすことが望ましいために、どのタイプのレジスタ・セットの場合であっても、そのセットを大きくすることだけが解決策であった。この結果、アドレス指定上の問題、アクセス衝突という問題、および対称上の問題が起こり得る。

同じように注目すべきことは、従来のアーキテクチャでは、どのレジスタ・セットの場合も、数値データ・タイプが１つに限定されていることである。種々の従来システムでは、汎用レジスタに格納できるのは、数値データかアドレス「データ」のどちらかである。しかし、本明細書で用いている「データ」の用語にはアドレスは含まれていない。そのようにした意図を理解しやすくするために、２つの従来システムを参照して説明する。インテル８０８５マイクロプロセツサは、数値データの２バイトか１個の２バイト・アドレスのどちらかを格納するために使用できるレジスタ・ベア“ＨＬ“を備λている。本発明による改善はこの問題を対象にしていない。もう１つはインテル８０４８６マイクロプロセツサであり、これは整数データ型の汎用レジスタ・セットと浮動小数点レジスタ・セットを備えているが、各セットはそれぞれのデータ・タイプが限定されており、少な（とも算術論理演算ユニットが直接にレジスタを使用することを目的としている。

このことは、マイクロプロセッサが両方のデータ・タイプと係わりがないオペレーション（演算）を実行するときは、使用可能なチップ・エリアなどの、マイクロプロセッサの資源を無駄に消費することになる。

例えば、ユーザ・アプリケーションは専ら整数型オペレーションと係わりがあることが多く、浮動小数点型オペレーションを実行することはまったくない。この種のユーザ・アプリケーションが浮動小数点レジスタを備えた従来のマイクロプロセッサ（８０４８６など）で実行されるときは、これらの浮動小数点レジスタはその全実行期間中遊んだままになっている。

従来のマイクロプロセッサのレジスタ・セット・アーキテクチャのもう１つの問題は、ユーザ・アプリケーションとオペレーティング・システム・カーネルのようにアクセス特権レベルが高いエンティティとの間でコンテキスト・スイッチングまたはステート・スイッチングを行うときに観察されている。マイクロプロセッサ内の制御がコンテキスト、モード、またはステートをスイッチするとき１．制御が渡されたオペレーティング・システム・カーネル（１＜ｅｒｎｅｌ）または他のエンティティは、ユーザ・アプリケーションがオペレーションに使用したのと同じデータについてオペレーションしないのが普通である。従って、データ・レジスタには、制御を受け取った新しいエンティティには無用なデータ値が格納されるが、その値はユーザ・アプリケーションに制御が返されるまで残しておかなければならないのが普通である。カーネルは、一般的には、独自に使用するレジスタをもっていなければならないが、どのレジスタが現在ユーザ・アプリケーションによって使用中であるかをカーネルに知らせる方法がない。自身のデータ用にスペースを確保するためには、カーネルはスワップ・アウトするか、さもなければ、レジスタのあらかじめ定めたサブセットの内容をストアしなければならない。この結果、特に、カーネルが制御を繰返し要求し、制御を保持している期間が短時間の場合には、オーバヘッドとして負担すべき処理時間の損失が膨大なものとなる。

上記に関連して注目すべきことは、従来のマイクロプロセッサでは、「大規模な」コンテキスト・スイッチを行う必要があるとき、マイクロプロセッサが一般的に大多数の処理サイクルを含めて、さらに大量の処理資源を拡張し、全データとステート情報をセーブしてからスイッチを行う必要があったことである。コンテキストをスイッチ・バックするときは、システムを以前の状態に復元するために、パフォーマンスを犠牲にするという代価を払わなければならなかった。例えば、マイクロプロセッサが２つのユーザ・アプリケーションを実行する場合、各アプリケーションが各データ・タイプのレジスタの完全な補強を必要とし、しかも条件設定オペレーションや数値計算の種々のステージに置かれていると、一方のユーザ・アプリケーションから他方ヘスイッチするたびに、スワツピングを行うか、さもなければシステム内のすべてのデータ・レジスタとステート・フラグの内容をセーブしておく必要がある。この結果、オペレーションに伴うオーバヘッドが大量に発生することは明らかであり、特に、レジスタをセーブしてお（必要のある主記憶装置や補助記憶装置がマイクロプロセッサ自体よりも著しく低速の場合には、大幅な性能低下をもたらすことになる。

以上の事実から明らかになったことは、複合条件（ｃｏｍｐｌｅｘ　ｃｏｎｄｉｔｉｏｒ＋）を構成する各種条件を途中に条件付きブランチを介在させないで計算することを可能にする、改良型マイクロプロセッサ・アーキテクチャを開発することが望ましいことである。さらに、明らかになったことは、多数の単純な条件を並列に計算できるようにすることが望ましく、そうすれば、マイクロプロセッサのスルーブツトが向上することである。

また、明らかになったことは、どのデータ・タイプの場合も、レジスタ・セットを複数にすることが望ましいことである。

さらに、望ましいことは、使用可能な整数レジスタが必要とする整数データ量を最適に格納するのに不十分であった場合に、マイクロプロセッサの浮動小数点レジスタを整数レジスタとして使用できるようにすることである。特に、明らかになったことは、このようなタイプ変更をユーザ・アプリケーションには完全に見えない（ｔｒａｎｓｐａｒｅｎｔ）ようにすることが望ましいことである。

また、非電に望ましいことは、ユーザ・レジスタのサブセットを使用するのではなく、カーネルが使用するために予約した専用レジスタ・サブセットを備えたマイクロプロセッサを開発し、この新しいレジスタ・セットを、これらのレジスタによって代用されたレジスタ・サブセットと全く同じようにアドレス指定できるようにすることであり、そうすれば、カーネルがユーザ・アプリケーションと同じレジスタ・アドレス指定方式を使用できることである。さらに明らかになったことは、マイクロプロセッサの資源を最大限に利用するためには、２つのレジスタ・サブセット間の切替えをマイクロプロセッサのオーバヘッドとなるサイクルを必要としないで行うことが望ましい。

もう１つ明らかになったことは、「大規模な」コンテキスト・スイッチを最小のオーバヘッドで行えるようにするマイクロプロセッサ・アーキテクチャにすることが望ましいことである。これに関連して望ましいことは、各タイプのレジスタ・セットのバンクを複数にすることを可能にするアーキテクチャにすることであり、そうすれば、２つまたはそれ以上のユーザ・アプリケーションをマルチタスキング環境で、あるいはその他の「同時実行」モードで、稼働させることができ、各ユーザ・アプリケーションは少な（ともレジスタの１バンク全体に独占的にアクセスできることである。また、明らかになったことは、レジスタ・アドレス指定方式を、レジスタ・バンク間ではなく、ユーザ・アプリケーション間で同じにすることが望ましく、そうすれば、ユーザ・アプリケーションを可能な限り単純化することができ、また、レジスタ・バンク間の切替えをハードウェアでサポートしたシステムにすれば、ユーザ・アプリケーションは現在使用中のレジスタ・バンクがどれであるかを意識しないで済み、また他のレジスタ・バンクや他のユーザ・アプリケーションの存在さえも意識しないで済むことである。

本発明の上記およびその他の利点は、添付図面を参照して詳述する本発明の説明および請求の範囲から理解されるはずである。

発明の概要本発明によるレジスタ・ファイル・システムは、整数レジスタの第１サブセツトと第２サブセツトおよびシャドウ・サブセット（ｓｈａｄｏｗ　５ｕｂｓｅｔ）を含む整数レジスタ・セット、整数レジスタまたは浮動小数点レジスタとして個別的に使用できるタイプ変更可能（ｒｅ−ｔｙｐａｂｌｅ）なレジスタ・セットおよび個別的にアドレス可能なプール・レジスタのセットを備えている。

本発明は整数機能ユニット（ｉｎｔｅｇｅｒ　ｆｕｎｃｔｉｏｎａｌｕｎｉｔ）と浮動小数点機能ユニット（ｆｌｏａｔｉｎｇ　ｐｏｉｎｔｆｕｎｃｔｉｏｎａｌ　ｕｎｉｔ）を備え、これらのユニットは整数レジスタ・セットをアクセスする整数命令を実行し、複数のモードで動作する。どのモードにおいても、命令は、整数レジスタの第１サブセツトへの通常アクセス権が許可されている。第１モードでは、命令は、第２サブセツトへの通常アクセス権が許可されている。しかし、第２モードでは、第２サブセツトへのをアクセスを試みる命令には、第２サブセツトではな（、シャドウ−サブセットをアクセスする許可が与えられる。

これは、命令には見えない（ｔｒａｎｓｐａｒｅｎｔ）形で行われる。従って、どのモードで実行されるかを意識しないでルーチンを書（ことができ、システム・ルーチン（これは第２モードで実行される）は、少なくとも第２サブセツトを見かけ上自由に使用することができるので、第２サブセツトの内容（第１モードで実行されているユーザ・プロセスが使用中の場合がある）をセーブするときに生じるオーバヘッドを負担しないで済む。

本発明によれば、さらに複数の整数レジスタ・セットが用意されている。これらのレジスタ・セットは、命令中のフィールドで指定されるようにして、個別的にアドレス指定が可能である。レジスタ・セットは読取りボートと書込みボートを含んでおり、これらはマルチプレクサによってアクセスされる。この場合、マルチプレクサはレジスタ・セットの内容、つまり、命令中のフィールドの指定によって制御される。

これらの整数レジスタ・セットの１つは、浮動小数点レジスタ・セットとしても使用可能である。本発明の１実施例では、このセットは倍精度浮動小数点データを収容するために６４ビツト幅になっているが、下位の３２ビツトだけが整数命令によって使用される。

本発明によれば、プール演算を実行するための機能ユニットが備わっており、さらに、プール演算の結果を保持しておくためのプール・レジスタ・セットが用意されているので、専用の固定ロケーション・ステータス・フラグが不要になっている。整数機能ユニットと浮動小数点機能ユニットは数値比較命令を実行し、これらの命令は比較の結果を収めておくプール・レジスタをそれぞれ指定している。プール機能ユニットはプール組合せ命令（Ｂｏｏｌｅａｎ　ｃｏｍｂｉｎａｔｉｏｎａｌｉｎｓｔｒｕｃｔｉｏｎ）を実行し、そのソースと宛先はプール・レジスタ・セットの中の指定されたレジスタになっている。従って、本発明によれば、複合（ｃｏｍｐｌｅｘ）プール機能の１つの結果だけで条件付きブランチを実行できるので、複合プール機能の基本的部分間に条件付きブランチを介在させる必要がな（、データ・プロセッサにおけるパイプライン混乱（ｐｉｐｅｌｉｎｅ　ｄｉｓｒｕｐｔｉｏｎ）を最小にすることができる。

二接に、システムには複数の同種レジスタ・バンクが設けられている。バンクはどのプロセスまたはルーチンにも割り振ることができるので、ルーチン内の命令はどのバンクで実行されるかを指定しないで、済むようになっている。

図面の簡単な説明第１図は、本発明のマイクロプロセッサの命令実行ユニットを示すブロック図であり、レジスタ・ファイルの要素を示している。

第２図〜第４図は、それぞれ第１図に示した命令実行ユニットの浮動小数点、整数およびプール部分を示す簡略ブロック図である。

第５図〜第６図は、それぞれ浮動小数点および整数部分を示す詳細図であり、レジスタ・セット間の選択手段を示している。

第７図は、第１図に示した命令実行ユニットによって実行可能なマイクロプロセッサ命令ワード例のフィールドを示す図である。

好適実施例の詳細な説明 ■、レジスタ・ファイル第１図は、本発明によるＲＩＳＣ（縮小命令セット計算）の命令実行ユニット（ＩＥＬ＋）　１０の基本構成要素を示す図である。ＩＥＵ　１０はレジスタ・ファイル１２と実行エンジン１４を備えている。レジスタ・ファイル１２は１つまたは２つ以上のレジスタ・バンク１６−０〜１６−ｎを含んでいる。明らかなように、各レジスタ・バンク１６は他のレジスタ・バンク１６のすべてと同一構造になっている。従って、以下では、レジスタ・バンク１６−０だけを説明することにする。レジスタ・バンクはレジスタ・セットＡ　１８、レジスタ・セットＦＢ　２０　、およびレジスタ・セットＣ２２を含んでいる。

一般的には、Ｃｌ５Ｃ（複合命令セット計算）命令をＣｌ５Ｃプロセツサが実行するには、従来のレジスタ・ファイルを使用すれば十分であるのに対し、本発明によるＲＩＳ（：マイクロプロセッサは、ＲＩＳＣ命令を実行する際に使用するのに最適に構成されたレジスタ・ファイルを備えたことを特徴としている。レジスタ・ファイルを特別に適応したものにすると、マイクロプロセッサのＩＥＵの実行エンジン（ｅｘｅｃｕｔｉｏｎ　ｅｎｇｉｎｅ）は、資源利用効率とロー・スルーブツト（ｒａｗ　ｔｈｒｏｕｇｈｐｕｔ）の面で性能を向上させることができる。一般的考え方はレジスタ・セットをＲＩＳＣ命令に合わせてチェーン（調整）することであるが、実施例によっては、アーキテクチャのどのレジスタ・セットでも対象とすることができる。

Ａ、レジスタ・セットＡレジスタ・セットＡ　１ｇは整数レジスタ２４（ＲＡ［３１：Ｏｌを含んでおり、その各々は整数値のデータを収めるように適応化されている。１実施例によれば、各整数は３２ビット幅になっている。ＲＡ　［］整数レジスタ２４は複数の第１整数レジスタ２６　（ＲＡ［２３：０］）と複数の第２整数レジスタ２８　（ＲＡ［３１：２４］１から構成されている。ＲＡ［］整数レジスタ２４は各々が同一構成になっており、整数レジスタ・セット２４内の固有アドレス（ｕｎｉｑｕｅ　ａｄｄｒｅｓｓ）による場合でも、各々が同じ方法でアドレス可能になっている。例えば、第１整数レジスタ３０（Ｒ，Ａ［０］）は整数レジスタ・セット２４内のゼロ・オフセットにアドレス指定することが可能である。

ＲＡ［Ｏｌは常に値がゼロになっている。これは、ユーザ・アプリケーションや他のプログラムは他の定数値よりも定数値ゼロを使用することが多いことが観察されてきたためである。従って、クリア、比較その他の目的のために、ゼロがいつでも即時に使用できるようになっていることが望ましい。特定の値に関係なく、任意のレジスタに一定の配線（ｈａｒｄ−ｗｉｒｅｄ）　シた値を入れておくと得られるもう１つの利点は、その任意のレジスタを、結果をセーブしておく必要のない命令の宛先として使用できることである。

また、このことは、固定レジスタ（ｆｉｘｅｄ　ｒｅｇｉｓｔｅｒ）はデータに依存する遅延の原因となることがないことも意味する。データ依存関係が起こるのは、「スレーブ」命令がそのオペランドの１つまたは２つ以上のために、「マスタ」命令の結果を必要とするときである。パイプライン方式プロセッサでは、これはバイブラインを停止（ｓｔａｌｌ）させる原因となる。例えば、マスク命令は、コード列の中にスレーブ命令よりも早（現れる場合であっても、実行時間が著しく長（なることがある。このことから容易に理解されるように、スレーブの「インクリメントとストア」命令がマスクの「４倍ワード整数除算」命令の結果データに基づいて実行される場合は、スレーブ命令がフェッチされ、デコードされたあと、マスク命令が実行を終えるまで、多数のクロック・サイクルの間、実行を待たされることになる。しかし、状況によっては、マスク命令の数値結果は必要とされず、マスク命令は条件コード・フラグをセットするといった、他の目的に実行される場合もある。マスク命令の宛先がＲＡ［０］ならば、数値結果は事実上破棄されることになる。ＩＥＵ　１０のデータ依存関係チェッカ（図示せず）は、マスク命令の最終結果、つまり、ゼロはすでに分がっているので、スレーブ命令を遅延させる原因とはならない。

整数レジスタ・セットＡ　２４はシャドウ・レジスタ・セット３２　（ＲＴ［３１：２４］）も備えている。各シャドウ・レジスタは整数値を保持することができ、ｌ実施例では、３２ビット幅にもなっている。各シャドウ・レジスタは、各整数レジスタがアドレス指定できるのと同じように、オフセットとしてアドレス指定することができる。

最後に、レジスタ・セットＡはＩＥＵモード整数スイッチ（ｍｏｄｅ　ｉｎｔｅｇｅｒ　５ｗ１ｔｃｈ）３４を備えている。このスイッチ３４は、他の同種の要素と同じように、対応する論理的機能がレジスタ・セット内に用意されている限り、物理的にスイッチとして実現する必要はない。

ＩＥＵモード整数スイッチ３４はライン３６を介して整数レジスタの第１サブセツト２６に接続され、ライン３８を介して整数レジスタの第２サブセツト２８に、ライン４０を介してシャドウ・レジスタ３２に接続されている。レジスタ・セットＡ１ｇへのアクセスはすべてライン４２上のＩＥＵモード整数スイッチ３４を通して行われる。第１サブセツトＲＡ［２３：Ｏｌ内のレジスタを読み書きするためのアクセス要求はＩＥＵモード整数スイッチ３４を通して自動的に渡される。しかし、第１サブセツトＲＡ［２３：Ｏｌの外側のオフセットを使用した整数レジスタへのアクセスは、実行エンジン１４の動作モードに応じて第２サブセツトＲＡ［３１：２４］に向けられるか、シャドウ・レジスタＲＴ［３１：２４］　に向けられる。

ＩＥＵモード整数スイッチ３４は実行エンジン１４内のモード制御ユニット４４の制御を受けて動作する。モード制御ユニット４４はＩＥＵ　１０に関する該当ステートまたはモード情報を、ライン４６経由でＩＥＵモード整数スイッチ３４へ送る。実行エンジンがカーネル（ｋｅｒｎｅｌ）・モードへの移行といったコンテキスト・スイッチを実行すると、モード制御ユニット４４はＩＥＵモード整数スイッチ３４を次のように制御する。つまり、第２サブセツトＲＡ［３１：２４］への要求は、整数セット内で要求した同じオフセットを使用してシャドウＲＴ［３１：２４］ヘリダイレクト（ｒｅ−ｄｉｒｅｃｔｅｄ）される。従って、オペレーティング・システム・カーネルやそのとき実行中の他のエンティティは、見五立一旦第２サブセットＲ，Ａ［３１：２４］をアクセスすることができるので、第２サブセツトＲＡ［３１：２４］の内容を主メモリにスワップ・アウトしたり、第２サブセツトＲＡ［３１：２４］　をスタック上にブッシニしたりするとき生じるオーバヘッドがな（なり、また他の従来のレジスタ格納手法を使用しないで済むことができる。

実行エンジン１４が通常ユーザ・モードに戻って、制御が当初に実行中のユーザ・アプリケーションに渡されると、モード制御ユニット４４は、アクセスが再び第２サブセツトＲＡ［３１：２４１に向けられるようにＩＥＵモード整数スイッチ３４を制御する。一実施例では、モード制御ユニット４４は、ＩＥＵ　１０における割込み許可の現在の状態に応じて動作するようになっている。また、−実施例では、実行エンジン１４はプロセッサ・ステータス・レジスタ（ＰＳＲ）　（図示せず）を備えており、このレジスタは、割込みが許可されているか、禁止されているかを示した１ビツト・フラグ（ＰＳＲ［７］　）をもっている。従って、ＩＥＵモード整数スイッチ３４とＰＳＲ内の割込み許可フラグとは、ライン４６で結合するだけでよい。割込みが禁止されている間は、ＩＥＵ　１０は整数ＲＡ［２３：０］へのアクセス権を保持しているので、ユーザ・アプリケーションの各種データの分析を行うことができる。これにより、デバッグ、エラー報告、またはシステム・パフォーマンス分析を向上させることができる。

Ｂ、レジスタ・セットＦＢタイプ変更可能な（ｒｅ−ｔｙｐａｂｌｅ）レジスタ・セットＦＢ　２０とは、浮動小数点レジスタ４８　（ＲＦ［３１：Ｏｌ）および／または整数レジスタ５０　（ＲＢ［３１：Ｏｌ）を含んでいるものと考えてよい。いずれかのデータ・タイプの場合も、一方が他方を除外することを意味しないときは、本明細書では、ＲＦＢ　［］　という用語を用いることにする。一実施例では、浮動小数点レジスタＲＦ　［］は、整数レジスタＲＢ［］と同じ物理的シリコン・スペースを占めている。また、一実施例では、浮動小数点レジスタＲＦ［］は６４ビット幅に、整数レジスタＲＢ［］は３２ビット幅になっている。このことから理解されるように、倍精度浮動小数、点数が必要でなければ、レジスタ・セットＲＦＢ　［］を３２ビット幅の構成にすると、各浮動小数点レジスタの余分の３２ビツト用に必要になるシリコンの面積を節約できるという利点がある。

レジスタ・セットＲＦＢ　［］中の個々のレジスタの各々は、浮動小数点値と整数値のいずれかを保持することができる。レジスタ・セットＲＦＢ　［１には、オプションとして、浮動小数点値が整数値であるものとして、あるいは整数値が浮動小数点値であるものとして、誤ってアクセスされるのを防止するハードウェアを設けることが可能である。しかし、一実施例では、レジスタ・セットＲＦＢ　［１を単純化するために、個々のレジスタが誤った使い方をされるのを防止することは、ソフトウェア設計者に任すようにしている。従って、実行エンジン１４は、レジスタ・セットＲＦＢ［］　までのオオフセラを指定して、ライン５２上にアクセス要求を出すだけであり、あるオフセットに置かれたレジスタが浮動小数点レジスタとして使用されるものか、整数レジスタとして使用されるものかは指定しない。実行エンジン１４内では、各種エンティティはレジスタ・セットＲＦＢ　［］に用意されている６４ビット全部を使用することも、例えば、整数演算や単精度浮動小数点演算において、下位３２ビツトだけを使用することもできる。

最初のレジスタＲＦＢ［Ｏｌ　５１は、ＲＢ［０］が３２ビツト整数のゼロ（００００，、、）となり、ＲＦ［Ｏｌが６４ビット浮動小数点のゼロ（００００００００，、、、）となる形式で、定数値のゼロを格納する。このようにすると、ＲＡ　［０］に対して上述したのと同じ利点が得られる。

Ｃ，レジスタ・セットＣレジスタ・セットＣ２２は、複数のプール・レジスタ（ＲＣ：　［３１：０］　）から構成されている。ＲＣ［］は「条件ステータス・レジスタＪ　（ＣＳＲ）とも呼ばれている。プール・レジスタはいずれも構造とアドレス指定方式が同じになっている。ただし、各レジスタはＲＣ［］内の固有アドレスまたはオフセットに個別的にアドレスすることが可能である。

一実施例では、レジスタ・セットＣはさらに「旧条件ステータス・レジスタＪ　ｆＰｃｓＲ）　６０を含んでおり、レジスタ・セットＣはＣ３Ｒセレクタ・ユニット６２も備えている。このユニットはモード制御ユニット４４に応答して、Ｃ３Ｒ５４とＰＣ３Ｒ６０を交互に選択する。この実施例では、Ｃ３Ｒは割込みが許可されているとき使用され、ＰＣ３Ｒは割込みが禁止されているとき使用される。

ＣＲ５とＰＣ５Ｒは他の点ではすべて同じである。また、この実施例では、割込み禁止とセットされると、ＣＳＲセレクタ・ユニット６２はＣＢＳの内容をブツシュしてＰＣ３Ｒに入れ、ＰＣ３Ｒの旧内容に重ね書きする。割込みが再び許可されると、Ｃ３Ｒセレクタ・ユニット６２はＰＣ５Ｒの内容をポツプしてＣＳＲに戻す。他の実施例では、ＲＡ［３１：４］およびＲＴ［３１：２４］　で行われるのと同じように、ＣＳＲとＰＣ５Ｒの間でアクセスを交互に行うことが望ましい場合がある。いずれの場合も、ＰＣ３Ｒは常に３２ピツト「特殊レジスタ」として使用することが可能である。

プール・レジスタは、従来公知のマイクロプロセッサにおけるプール・レジスタと異なり、いずれも専用条件フラグになっていない。つまり、Ｃ３Ｒ５４は、専用キャリー・フラグも、専用マイナス・フラグも、比較が一致したことまたは減算結果がゼロであることを示す専用フラグも含んでいない。その代わりに、どのプール・レジスタも任意のプール・オペレーションのプール結果の宛先となることができる。他のレジスタ・セットの場合と同じように、最初の、プール・レジスタ５８　（ＲＣ［Ｏｌは常に値ゼロが入るので、ＲＡ［０］　で上述したのと同じ利点が得られる。好適実施例では、各プール・レジスタは１ビツト幅で、１つのプール値を示すようになっている。

Ｉｌ、実行エンジン実行エンジン１４は１つまたは２つ以上の整数機能ユニット６６．１つまたは２つ以上の浮動小数点機能ユニット６８、および１つまたは２つ以上のプール機能ユニット７０を備えている。これらの機能ユニットは、以下に説明するように命令を実行する。バス７２．７３．７５はＩＥＵ　１０の種々エレメントを結んでおり、それぞれはデータ経路、アドレス経路、および制御経路を表しているものとする。

Ａ、命令の形式第７図は、実行エンジン１４に実行させることができる整数命令の形式（フォーマット）を示す一例である。理解されるように、すべての命令が図示の形式に厳密に従う必要はな（、データ処理システムには命令フエツチャとデコード（図示せず）が含まれており、これらは形式の異なる命令を処理するように構成されている。第７図には、理解を容易にするために、１つの例だけが示されてい゛る。

本明細書全体を通して、符号［］は命令の各ビットを示すために用いられている。

Ｉ　［３１：３０］は、実行エンジン１４の将来の実装に備えて予約されている。Ｉ［２９：２６］は特定の命令の命令クラスを示している。表１は、本発明によって実行される命令の各種クラスを示すものである。

（以下余白）本発明で特に重要な命令クラスは、クラス０−３のレジスタ間命令とクラス１３のプール・オペレーションである。他のクラスの命令もレジスタ・ファイル１２を処理するが、これらのクラスを詳しく説明しな（でも、本発明を十分に理解できると思われるので、説明を省略する。

Ｉ　［２５］はＢＯと名付けられ、これは宛先レジスタがレジスタ・セットＡにあるか、レジスタ・セットＢにあるかを示している。Ｉ［２４：２２］は、ある命令クラス内でどの特定機能を実行すべきかを指定した命令コード（ｏｐｃｏｄｅ）である。例λば、レジスタ間命令クラス内では、命令コードは「加算」を指定することができる。

Ｉ　［２１］は、命令の実行時に使用すべきアドレス指定モード（ａｄｄｒｅｓｓｉｎｇ　ｍｏｄｅ）　、つまり、レジスタ・ソースのアドレス指定または即値ソース　（ｉｍｍｅｄｉａｔｅｓ　ｏ　ｕ　ｒ　ｃ　ｅ　）のアドレス指定を指定している。Ｉ［２０：１６］は、宛先レジスタをＢＯで指定したレジスタ・セット内のオフセットとして指定している。Ｉ［１５］はＢｌと名付けられ、これは第１オペランドがレジスタ・セットＡから得られるか、またはレジスタ・セットＢから得られるかを示している。Ｉ［１４：１０］は、第１オペランドを得るときのレジスタがどれだけオフセットしているかを措定している。Ｉ［９：８］は命令コードＩ［２４：２２］の延長部分であり、機能の選択を指定している。

Ｉ［７：６］は予備である。■［５］はＢ２と名付けられ、命令の第２オペランドがレジスタ・セットＡから得られるか、またはレジスタ・セットＢから得られるかを指定している。最後に、Ｉ［４：０］は、第２オペランドを得るときのレジスタがどれだけオフセットしているかを指定している。

第１図に示すように、整数機能ユニット６６と浮動小数点機能ユニット６８はそれぞれ整数比較命令と浮動小数点比較命令を実行する機能を備えている。比較命令の命令形式は第７図に示されているものとほぼ同じであるが、各フィールドは多少異なる名前を付けて区別しておくと便利である。Ｉ［２０：１６Ｊは結果をストアしておくべき宛先レジスタを指定しているが、アドレス指定モード・フィールドｒ　［２１］はレジスタ・セットＡとＢとの間の選択を行わない。その代わりに、アドレス指定モード・フィールドは比較の第２ソースがレジスタに入っているか、即値データ（ｉｍｍｅｄｉａｔｅ　ｄａｔａ）であるかを示している。比較はプール型命令であるので、宛先レジスタは常にレジスタ・セットＣに置かれている。他のフィールドの働きは第７図に示されている。

整数および浮動小数点機能ユニットでプール・オペレーションを実行するとき、命令コードと機能選択フィールドは２オペランドを比較する際にどのプール条件をテストするかを指定している。整数および浮動小数点機能ユニットは数値比較に関するＩＥＥＥ標準を完全にサポートしている。

ＩＥＵ　１０はロード／ストア・マシン（ｌｏａｄ／ｓｔｏｒｅｍａｃｈｎｅ）である。つまり、あるレジスタの内容がメモリにストアされるか、またはメモリから読み出されるとき、どのメモリ・ロケーションをストアまたはロードのソースまたは宛先とするかを判断するためにアドレス計算をしなければならない。そのような場合には、宛先レジスタ・フィールドＩ［２０：１６］はロードまたはストアの宛先またはソースとなるレジスタを指定している。ソース・レジスタ１フイールドＩ［１４：１０］は、メモリ・ロケーションのベース・アドレスを収めているレジスタがセットＡのものか、あるいはセットＢのものかを指定している。一実施例では、ソース・レジスタ２フイールドＩ［４：Ｏ］はインデックスまたはベースからのオフセットを収めているレジスタがセットＡのものか、またはセットＢのものかを指定している。

ロード／ストア・アドレスはベースにインデックスを加えるとまる。別のモードでは、Ｉ［７：Ｏ］はインデックスとしてベースに加えるべき即値データを収めている。

Ｂ、命令実行ユニットとレジスタ・セットのオペレーションこの分野に精通したものならば理解されるように、整数機能ユニット６６、浮動小数点機能ユニット６８、およびプール機能ユニット７０は、実行しようとする現命令の命令クラス・フィールド、命令コード・フィールド、および機能選択フィールドの内容に応じて動作する。

１、整数オペレーション例えば、命令クラス、命令コード、および機能選択が整数レジスタ間加算を実行することを示しているときは、整数機能ユニットはそれを受けて指示されたオペレーションを実行するのに対し、浮動小数点機能ユニットとプール機能ユニットはそれを受けてもそのオペレーションを実行しない。しかし、本件特許出願と同時に出願された係属中の米国特許出願（冒頭に列挙）から理解されるように、浮動小数点機能ユニット６８は、浮動小数点と整数の両方のオペレーションを実行する機能を備えている。また、これらの機能ユニットはいずれも２つ以上の命令を同時に実行する構成になっている。

整数機能ユニット６６は整数演算機能だけを備えている。整数演算を行うには、一般的に、第１ソース、第２ソース、および宛先が必要になる。どの整数型命令も、実行すべき特定のオペレーションを１つまたは２つ以上のソース・オペランドで指定し、整数オペレーションの結果を特定の宛先にストアすることを指定する。ロード／ストア・オペレーションで使用されるアドレス計算のような、ある種の命令では、ソースはベースおよびインデックスとして使用される。整数機能ユニット６６は第１バスに接続され、このバスを介して整数機能ユニット６６はスイッチングとマルチブレクシング制御Ｉｌ　（ＳＭＣ）ユニットＡ　７４およびＳＭＣユニット８７６に接続されている。整数機能ユニット６６によって実行される各整数型命令はそのソースと宛先がレジスタ・セットＡに置かれているか、レジスタ・セットＢに置かれているかを指定する。

以下では、ＩＥＵ　１０が整数型レジスタ間加算を実行する命令を機能フェッチ・ユニット（図示せず）から受け取った場合を想定して説明する。各種実施例において、この命令はレジスタ・バンクを指定することができ、各ソースと宛先ごとに別のバンクを指定することもできる。一実施例では、命令Ｉ［］は長さが３２ビツトまでに制限されているので、どのレジスタ・バンク１６−０〜１６−ｎが命令に関係しているかを示す標識は収められない。その代わりに、バック・セレクタ・ユニット７８がどのレジスタ・バンクが現在アクティブであるかを制御する。一実施例では、バンク・セレクタ・ユニット７８は、ＩＥＵ　１０内のステータス・ワード（図示せず）中の１または２つ以上のバンク選択ビットに応答して動作する。

整数型加算命令を実行するために、整数機能ユニット６６は第１および第２ソース・レジスタのＩ［１４：１０］およびｒ（４：Ｏｌ内のＩＤ（識別）に応動する。整数機能ユニット６６は第１および第２ソース・レジスタのＩＤをそれぞれボートＳ１およびＳ２から出力し、ＳＭＣユニットＡ　７４とＳＭＣユニットＢ　７６に接続された整数機能ユニット・バス７２上に送出する。一実施例では、ＳＭＣユニットＡとＢはそれぞれ命令１［］からＢＯ−２を受け取るように接続されている。一実施例では、それぞれのＢｎに入っているゼロはレジスタ・セットＡを示し、１はレジスタ・セットＢを示している。ロード／ストア・オペレーション時には、整数と浮動小数点機能ユニット６６および６８のソース・ボートは、それぞれ、ベース・ボートＢおよびインデックス・ボートエとして使用される。

指示されたレジスタ・セットから第１および第２オペランドをバス７２上に得ると、上述するように、整数機能ユニット６６はこれらのオペランドについて指示されたオペレーションを実行し、その結果をボートＤから出力し、整数機能ユニット・バス７２上に送出する。

ＳＭＣユニットＡとＢはＢＯに応答して、その結果を該当するレジスタ・セットＡまたはＢあてに送る。

ＳＭＣユニットＢはさらに命令クラス、命令コード、および機能選択に応答し、オペランドを浮動小数点レジスタＲＦ　［］から読み取るか、整数レジスタＲＢ［］から読み取るか（あるいか結果をそのどちらにストアするか）を制御する。

上述したように、一実施例では、レジスタＲＦ　［１は６４ビツト幅にできるのに対し、レジスタＲＢ　［］はわずか３２ビット幅である。従って、ＳＭＣユニットＢはレジスタ・セットＲＦＢ　［］にワードを書くが、またはダブル・ワードを書（かを制御する。ＳＭＣユニットＡには、バス４２上のデータ転送の幅を制御する手段を設ける必要はない。

バス４２上のすべてのデータは３２ビツト幅であるが、レジスタ・セットＡには他の種類の複雑さが存在する。ＩＥＵ　１０は実行エンジン１４のモード制御ユニット４４の制御に応答し、バス４２上のデータをバス４２経由でバス３６、バス３８またはバス４０に接続するかどうか、およびその逆に接続するかどうかを制御する。

ＩＥＵモード整数スイッチ３４はさらにＩ［２０：１６］、Ｉ［１４：１０１、およびＩ［４：Ｏｌに応答する。指示されたある宛先またはソースがＲＡ［２３：Ｏｌにあれば、ＩＥＵモード整数スイッチ３４は自動的にデータをライン４２と３６との間に結合する。しかし、レジスタＲＡ［３１：２４］　に対しては、ＩＥＵモード整数スイッチ２４はライン４２上のデータがライン３８またはライン４０に接続されているかどうか、およびその逆に接続されているかどうかを判断する。割込みが許可されているときは、ＩＥＵモード整数スイッチ３４はＳＭＣユニットＡを整数レジスタＲＡ　［３１：２４］の第２サブセツト２８に接続する０割込みが禁止されているときは、ＩＥＵモード整数スイッチ３４はＳＭＣユニットＡをシャドウ・レジスタＲＴ［３１：２４］　に接続する。従って、整数機能ユニット６６内で実行される命令は、ＲＡ［３１：２４］をアドレス指定すべきか、またはＲＴ［３１：２４］　をアドレス指定すべきかを意識する必要はない。このことから理解されるように、ＳＭＣユニットＡは、それが整数機能ユニット６６によってアクセスされるか、または浮動小数点機能ユニット６８によってアクセスされるかに関係なく、同じように動作できるいう利点がある。

２、浮動小数点オペレーション浮動小数点機能ユニット６８は、命令のクラス、命令コード、および機能選択フィールドを受けて動作し、浮動小数点オペレーションを実行する。Ｓｌ、　Ｓ２、およびＤボートは整数機能ユニット６６で上述したように動作する。ＳＭＣユニットＢは、バス５２経由で浮動小数点レジスタＲＦ［］からの浮動小数点オペランドに応答し、そして数値浮動小数点結果を浮動小数点レジスタＲＦ［］に書き込む。

３、プール・オペレーションＳＭＣユニットＣ８０は命令Ｉ［］の命令クラス、命令コード、および機能選択フィールドを受けて動作する。ＳＭＣユニットＣは、比較オペレーションが数値機能ユニット６６または６８の一方によって実行されたことを検出すると、ＳＭＣユニットＣはその比較を実行した機能ユニットのＤボートにおいて示されたプール・レジスタにバス５６を介してプール・オペレーション結果を書き込む。

プール機能ユニット７０は、整数および浮動小数点機能ユニット６６と６８とは異なり、比較命令を実行しない。その代わりに、プール機能ユニット７０は、プール・レジスタ内容のビット単位の論理的組合せを、表２に列挙されたプール機能に従って実行するのに使用されるだけである。

複数の同種プール・レジスタを用意し、その各々が個別的にプール・オペレーションの宛先としてアドレス指定できるようにすると得られる本発明の利点について、表３〜５を参照して説明する。表３は、条件付きブランチを複合（ｃｏｍｐｌｅｘ）プール機能に基づいて実行するコード・セグメントの例を示すものである。複合プール機能は論理和（ＯＲ）がとられる３つの部分からなっている。最初の部分はさらに２つの部分からなり、これらは論理積（ＡＮＤ）がとられる。

表４は、従来マイクロプロセッサが表３の機能を実行するときの１つの類似方法を疑似アセンブリ形式で示すものである。表４のコードは、表３のコードを処理する少なくとも通常インテリジェント機能をもつコンパイラによって生成されるものとして嘗がれている。つまり、コンパイラは、３部分のいずれがが真であると、表３の２行目から４行目に表されている条件が渡されることを認識する。

表３の１行目の割当ては表４の１行目の「即値ロード」ステートメントによって実行される０表３の２行目に表されている複合プール条件の最初の部分は表の４の２行目〜５行目のステートメントで表される。

ＲＡ　［２］がＲＡ［３］に等しいかどうかをテストするには、表４の２行目の比較ステートメントは、どのようにコーディングしたかに応じて、ＲＡ［３］からＲＡ［２］　を減算することあるいはその逆を実行し、減算の結果をストアする場合とストアしない場合がある。比較ステートメントによって実行される重要な機能は、ゼロ、マイナス、およびキャリー・フラグがその結果に応じてセットまたはクリアされることである。

表４の３行目の条件付きブランチ・ステートメントは、ＲＡ　［２］がＲＡ［３］　と等しくなかったことを条件として、コードの後続部分へブランチする。２つが等しくないと、ゼロ・フラグがクリアされるので、２番目のサブ部分を実行する必要がない。表４の３行目に条件付きブランチ・ステートメントが存在するので、２行目の比較結果が分かるまでは、表４の後続ステートメントのフェッチ、デコードおよび実行が禁止されるために、バイブライン停止（ｐｉｐｅｌｉｎｅ　５ｔａｌｌ）が起こることになる。最初の部分（ＴＥＳＴＩ）の最初のサブ部分が渡されると、表４の４行目の第２サブ部分はＲＡ　［４］をＲＡ　［５］　と比較するので、この場合も、該当ステータス・フラグがセットまたはクリアされることになる。

ＲＡ［２］　がＲＡ　［３］　と等しく、ＲＡ　［４）がＲＡ　［５］　より大きければ、複合プール機能の中の残りの２部分（ＴＥＳＴ２とＴＥＳＴ３）をテストする必要がな（、表４の５行目のステートメントは条件付きでラベルＤＯｊＦへブランチし、表４の”ＩＦ”の内側のオペレーションが実行される。しかし、テストの最初の部分が失敗すると、”ＩＦ”と”ＥＬＳＥ”部分のどちらを実行させるかを判定するために追加の処理が必要になる。

プール機能の第２部分は表４の６行目でＲＡ［６］をＲＡ　（７）　と比較するものであり、この場合も、該当ステータス・フラグがセットまたはクリアされる。「より小さい」の条件がステータス・フラグによって指示されていると、複合プール機能が渡され、その実行は即時にＤＯｊＦラベルへブランチすることができる。従来の各種マイクロプロセッサでは、「より小さい」条件はマイナス・フラグを検査することでテストすることが可能になっている。ＲＡ　［７］がＲＡ［６］　より小でなかったときは、テストの第３部分を実行する必要がある。表４の８行目のステートメントはＲＡ　［８］をＲＡ　［９］と比較する。この比較が失敗したときは、”ＥＬＳＥ”コードを実行させる必要がある。そうでなければ、実行は表４の１０行目の”ＩＦ”コードへフォールスルー（ｆａｌｌｔｈｒｏｕｇｈ）するだけであり、そのあと”ＥＬＳＥ”コードの前後で別のジャンプが行われることになる。表４の３．５．７および９行目の条件付きブランチはそれぞれが別々のパイプライン停止を引き起こすので、この複合プール機能を処理するために必要な処理時間が大幅に増加することになる。

本発明のプール・レジスタ・セットＣを採用するとスルーブツトが大幅に向上することは、表５を特に参照すれば容易に理解されるはずである。

特に表５の２行目〜５行目に示すように、プール・レジスタ・セットＣを使用すると、マイクロプロセッサは、途中にブランチを介在しないで３つのテスト部分を連続して実行することができる。各プール比較は２つのオペランド、宛先、およびテストすべきプール条件を指定している。例えば、表５の２行目の比較はＲＡ［２］の内容をＲＡ［３］の内容と比較し、その内容が等しいかをテストし、比較結果のプール値をＲＣ［１１］にストアしている。表５に示すように、プール機能の各比較はそれぞれの中間結集を別々のプール・レジスタにストアしている。冒頭に列挙した関連特許出願から理解されるように、ＩＥＬＩ　１０はこれらの比較を２つ以上同時に実行する機能を備えている。

表５の２行目〜３行目の最初の２つの比較が完了すると、２つの各中間結果の論理積（ＡＮＤ）が表３の６行目に示すようにとられる。その後、テストの最初の部分の結果がＲＣ［５］に格納される。プール機能の第２と第３サブ部分の結果の論理和（ＯＲ）が表５の７行目に示すようにとられる。理解されるように、データ依存関係がないので、６行目のＡＮＤ　（論理積）と７行目のＯＲ（論理和）は並列に実行することができる。最後に、これら２つのオペレーションの結果の論理和が表５の８行目に示すようがとられる。

表から理解されるように、表３の複合プール機能全体が真であるか、偽であるかを示すプール値がＲＣ［１７］に収められる。その後、表５の９行目に示すように、単純条件付きブランチを実行することが可能である。

表５に示すモードでは、プール・レジスタＲＣ［１月がクリアで、複合機能が失敗したことを示していると、”ＥＬＳＥ”コードへブランチする。コードの残余部分は、表４に示すようなプール・レジスタがない場合と同じにすることができる。

プール機能ユニット７０は他の機能ユニットと同じように、命令クラス、命令コード、および機能選択フィールドに応動する。従って、この場合も、表５から理解されるように、整数機能ユニットおよび／または浮動小数点機能ユニットは、１行目〜５行目と１３３行目命令を実行し、プール機能ユニット７０は６行目〜８行目のプール・ビット単位結合命令　（Ｂｏｏｌｅａｎｂｉｔｗｉｓｅ　ｃｏｍｂｉｎａｔｉｏｎ　１ｎｓｔｒｕｃｔｉｏｎ）を実行する。９行目〜１２行目の制御フローとブランチ命令はＩＥＵ　１０のエレメント（第１図には示されていない）によって実行される。

ＩＩｌ、データ経路第２図〜第５図は、それぞれ、ＩＥＵの浮動小数点、整数、およびプール演算部分内のデータ経路を示す詳細図である。

Ａ、浮動小数点部分のデータ経路第２図に示すように、レジスタ・セットＦＢ　２０はマルチボート・レジスタ・セットである。一実施例では、レジスタ・セットＦＢ　２０は２つの書込みボートＷＦＢＯ−１と２つの読取りボートＲＤＦＢＯ−４をもっている。第１図の浮動小数点機能ユニット６８は第２図のＡｌＩ３１０２、ＦＡＬＵ　１０４、ＭＯＬＴ　１０６、およびＮＵＬＬ　１０８から構成されている。レジスタ・セット２０とエレメント１０２〜１０８を除く第２図のすべてのエレメントは第１図のＳＭＣユニットＢを構成している。

外部双方向データ・バスＥＸ、、、ＤＡＴＡ　［１はデータを浮動小数点ロード／ストア・ユニット１２２へ送る。即値浮動小数点データ・バスＬＦＤｊＭＥＤ　［］は「即値ロード」命令からのデータを送る。他の即値浮動小数点データは「即値加算」命令で必要となるものと同じバスＲＦＦｊＩＭＥＤおよびＲＦＦ２ −ＩＭＤＥ上を送られる。

データは「特殊レジスタ移動」命令を受けると、バスＥＪＳＲ−ＤＴ　［］上にも送られる。データは第３図に示す整数部分からバス１１４と１２０上を送られて（ることもある。

浮動小数点レジスタ・セットの２つの書込みボートＷＦＢＯとＷＦＢＩは、それぞれ書込みマルチプレクサ１１０−０と１１０−１に結合されている。書込みマルチプレクサ１１０は第３図の整数部分のＡＬＵＯまたは５ＨＦＯ；　ＦＡＬＵ　；！＋１ＵＬＴ　、　ＡｌＩ３　：　ＥＸｊＪＤＴ［］またはＬＤＦ−ＩＭＥＤ［］　；およびＥＸ−ｏ＋ｖｒＡ［］　からデータを受け取る。当業者なら理解されるように、各ボートからどの入力が選択されるかは制御信号（図示せず）から判断され、入力データをどのレジスタに書くかはアドレス信号（図示せず）から判断される。マルチプレクサの制御とアドレス指定は公知であるので、ここでは、マルチプレクサまたはレジスタ・セットに関する詳しい説明は省略する。

浮動小数点レジスタ・セットの５つの読取りボートＲＤＦＢＯ〜ＲＤＦＢ４は、それぞれ読取りマルチプレクサ１１２−０〜１１２−４に結合されている。読取りマルチプレクサは、それぞれ、即値ロード・バイパス・バス１２６上のＥＸＪＲ−ＤＴ　［１またはＬＤＦ−ＩＭＥＤ　［］　；外部ロード・データをレジスタ・セットＦＢをスキップさせる外部ロード・データ・バイパス・バス１２７；非乗算整数オペレーションを実行するＡｌＩ３１０２の出カニ非乗算浮動小数点オペレーションを実行するＦＡＬＵ　１０４．乗算オペレーションを実行するＭＯＬＴ　１０６　、それぞれ非乗算整数オペレーションとシフト・オペレーションを実行する第３図の整数部分のＡＬＵＯ１４０または５ＨＦＯ１４４からもデータを受け取る。読取りマルチプレクサ１１２−１と１１２−３はそれぞれＲＦＦＩ−ＩＭＥＤ　［１とＲＦＦ２−ＩＭＥＤ　［］からもデータを受け取る。

浮動小数点部分内の各算術演算型ユニット１０２〜１０６は、第１および第２ソース・マルチプレクサＳ１と５２のそれぞれのセットから２つの入力を受け取る。各ユニットＡＬＵ２、ＦＡＬＵおよびＭＵＬＴの最初のソースは読取りマルチプレクサ１１２−１または１１２−２の出力から得られ、２番目のソースは読取りマルチプレクサ１１２−１または１１２−３の出力から得られる。　ＦＡＬＵとＭＯＬＴのソースはバス１１４経由で第３図の整数部分からも得られる。

ＡｌＯ２、ＦＡＬＵ、およびＭＯＬＴの結果は書込みマルチプレクサｌｌＯへ送り返されて浮動小数点レジスタＲＦ［］にストアされ、読取りマルチプレクサ１１２へも送り返されて以後のオペレーションのオペランドとして再使用される。

ＦＡＬＵは浮動小数点比較オペレーションのプール結果を示す信号ＦＡＬＵＪＤをも出力する。

ＦＡＬＵＪＤはＦＡＬＵの内部ゼロ・フラグと符号フラグから１接に計算される。

空白（ｎｕｌｌ）バイト・テスタＮＵＬＬ　１０ｇは、あるモードにあるとき、ＡｌＯ２の第１ソース・マルチプレクサからのオペランドについて空白バイト・テスト操作を行う。ＮＵＬＬ　１０８は、３２ビツトの最初のソース・オペランドに値がゼロのバイトが含まれているかどうかを示したプール信号ＮＵＬＬＢＪＤを出力する。

読取りマルチプレクサ１１２−０．１１２−１および１１２−４の出力はバス１１８経由で（第３図の）整数部分へ送られる。読取りマルチプレクサ１１２−４の出力は、５ＴＤＴ−ＦＰ　［］　ストア・データとして浮動小数点ロード／ストア・ユニット１２２へも送られる。

第５図はＳｌと５２マルチプレクサのコントロールを示す詳細図である。図示のように、一実施例では、各Ｓ１マルチプレクサは命令Ｉ［］のビットＢ１を受けて動作し、各３２マルチプレクサは命令Ｉ［］のビットＢ２を受けて動作する。

　Ｓｌと３２マルチプレクサは各種機能ユニット用のソースを選択する。ソースはレジスタ・ファイルのどちらかから得ることができ、これは命令自体の８１と８２ビツトによって制御される。さらに、各レジスタ・ファイルは２つの読取りボートを備え、そこからソースを得ることもできるが、その制御は図示していないハードウェアで行われる。

Ｂ、整数部分のデータ経路第３図に示すように、レジスタ・セットＡ　１ｇもマルチボートになっている。

一実施例では、レジスタ・セットＡ　Ｉｌｌは２つの書込みボートＷＡＯ−１と５つの読取りボートＲＤＡＯ−４を備えている。第１図の整数機能ユニット６６は、第３図のＡＬＵＯ１４０、ＡＬＵＩ　１４２．５ＨＦＯ１４４、およびＮＵＬＬ　１４６から構成されている。レジスタ・セットＡ　１ｇおよびエレメント１４０−１４６を除（第３図のすべてのエレメントは第１図のＳＭＣユニットＡを構成している。

外部データ・バスＥＸ−ＤＡＴＡ　［１はデータを整数ロード／ストア・ユニット１５２へ送る。バスＬＤＩ−ＩＭＥＤ　［１上の即値整数データは「即値ロード」命令を受けて送られる。他の即値整数データは「即値加算」などの非即値ロード命令を受けてバスＲＦＡ１ｊＭＥＤとＲＦＡ２−ＩＭＥＤ上受けてバスＥＸ −３Ｒ−ＤＴ　［１上にも送出される。データはバス１１６と１１８経由で浮動小数点部分（第２図に図示）から送られてくる場合もある。

整数レジスタ・セットの２つの書込みボートＷＡＯとＷＡＩはそれぞれ書込みボート１４８−０と１４８−１に結合されている。書込みマルチプレクサ１４８は、（第２図の）浮動小数点部分のＦＡＬＵまたはＭＯＬＴ　、　ＡＬＵＯ。

ＡＬＵＩ　：　５ＨＦＯ；　ＥＸ−ＳＲ−ＤＴ［］またはＬＤＩ−ＩＭＥＤ　［］　；およびＥＸ−ＤＡＴＡ　［１からデータを受け取る。

整数レジスタ・セットの５つの読取りボートＲＤＡＯ〜ＲＤＡ４はそれぞれ読取りマルチプレクサ１５０−０〜１５０−４に結合されている。各読取りマルチプレクサは即値ロード・バイパス・バス１６０上のＥＸＪＲ−０丁［１またはＬＤＩ−ＩＭＥＤ［］　；外部ロード・データがレジスタ・セットＡをスキップすることを可能にするロード外部データ・バイパス・バス１５４　；　ＡＬＵＯ；　ＡＬＵＩ　：　５ＨＦＯ；および（第２図の）浮動小数点部分のＦＡＬＵまたはＭＯＬＴからもデータを受け取る。読取りマルチプレクサ１５０−１と１５０− ３はそれぞれＲＦＡＩ−ＩＭＥＤ　［］　とＲＦＡ２ｊＭＥＤ　［］からもデータを受け取る。

整数部分内の各算術演算型ユニット１４０−１４４は第１および第２ソース・マルチプレクサＳＬと３２のそれぞれのセットから２つの入力を受け取る。ＡＬＵＯの第１ソースは読取りマルチプレクサ１５０−２の出力、または３２ビツト幅の定数ゼロ（ｏｏｏｏ、、、）　、または浮動小数点読取りマルチプレクサ１１２−４のいずれかから得られる。

ＡＬＵＯの第２のソースは読取りマルチプレクサ１５０−３または浮動小数点読取りマルチプレクサ１１２−１のいずれかから得られる。ＡＬＵＩの第１ソースは読取りマルチプレクサ１５０−０またはＩＦ−ＰＣ［］のいずれかから得られる。ＩＪＰＣ［］は、ＩＥＵが命令を順序外（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）の順序で実行できる機能を備えているために、命令フェッチ・ユニット（図示せず）が必要とするリターン・アドレスを計算する際に使用される。ＡＬＵＩの第２ソースは読取りマルチプレクサ１５０−１または（：ＦＪＦＦＳＥＴ　［］のいずれかから得られる。ＣＦ−ＯＦＦＳＥＴ　［１は、同じ（順序外で実行できるために、ＣＡＬＬ命令のリターン・アドレスを計算する際に使用される。

シフタ５ＨＦＯ１４４の第１ソースは、浮動小数点読取りマルチプレクサ１１２ −０または１１２−４またはいずれかの整数読取りマルチプレクサ１５０から得られる。５ＨＦＯの第２ソースは、浮動小数点読取りマルチプレクサ１１２−０または１１２−４　；または整数読取りマルチプレクサ１５０−０．１５０−２、または１５０−４から得られる。５ＨＦＯは第３の入力をシフト量（ｓｈｉｆｔ　ａｍｏｕｎｔ　−ＳＡ）マルチプレクサから得る。第３の入力はどれだけシフトさせるかを制御するもので、ＳＡマルチプレクサによって浮動小数点読取りマルチプレクサ１１２−１　、整数読取りマルチプレクサ１５０−１または１５０−３または５ビット幅定数３２（１１１１１□または３１　＋　ｏ）から取得される。シフタＳＨＦＯはサイズ・マルチプレクサ（Ｓ）から第４の入力を要求する。第４の入力はどれだけのデータをシフトさせるかを制御するもので、Ｓマルチプレクサによって読取りマルチプレクサ１５０−１　、読取りマルチプレクサ１５０−３　、または５ビット幅定数１６（１００００□または１６、。）から取得される。

ＡＬＵＯ５ＡＬＵＩ、および５ＨＦＯの結果は書込みマルチプレクサ１４８へ送り返されて整数レジスタＲＡ　［］にストアされ、および読取りマルチプレクサ１５０へも送り返されて以後の演算のオベラ゛ンドとして再使用される。ＡＬＵＯまたは５ＨＦＯのいずれの出力はバス１２０を経由して第３図の浮動小数点部分へ送られる。ＡＬＵＯおよびＡＬＵＩは、それぞれ、整数比較オペレーションのプール結果を示した信号ＡＬＵＯＪＤおよびＡＬＵＩ−ＢＤをも出力する。

ＡＬＵＯＪＤとＡＬＵＩ−ＢＤはそれぞれの機能ユニットのゼロ・フラグと符号フラグから直接に計算される。　ＡＬＵＯは信号ＥＸＪＡＤＲ［１およびＥＸ− ＶＭ−ＡＤＲをも出力ｔ６゜ＥＸＪＡＤＲ［１は絶対ブランチ命令に対する生成されたターゲット・アドレスであり、ターゲット命令をフェッチするためにＩＦＵ　（図示せず）へ送られる。

ＥＸノＭ−ＡＤＨ［］は、メモリからロードし、メモリへストアするとき使用される仮想メモリであり、アドレス変換のためにＶＭＵ　（図示せず）へ送られる。

空白バイト・テスタＮＵＬＬ　１４６は、第１ソース・マルチプレクサからのオペランドについて空白バイト・テスト操作を行う、一実施例では、このオペランドはＡＬＵＯから得られる。　ＮＵＬＬ　１４６は、３２ビツトの第１ソース・オペランドに値がゼロのバイトが含まれているかどうかを示したプール信号ＮＵＬＬＡＪＤを出力する。

読取りマルチプレクサ１５０−０および１５０−１の出力はバス１１４を経由して（第２図の）浮動小数点部分へ送られる。また、読取りマルチプレクサ１５０ −４の出力は、５ＴＤＴｊＮＴ　［３ストアデータとして整数ロード／ストア・ユニットへ送られる。

制御ビットＰＳＲ［７］はレジスタ・セットＡ　１ｇへ送られる。第１図において、モード制御ユニット４４からライン４６上をＩＥＵモード整数スイッチ３４へ送られるのは、この信号である。ＩＥＵモード整数スイッチは第３図に示すようにレジスタ・セットＡ　１８の内部に置かれている。

第６図はＳｌおよびＳ２マルチプレクサのコントロールの詳細を示した図である。信号ＡＬＵＯＪＤＣ，プール部分のデータ経路第４図に示すように、レジスタ・セットＣ２２もマルチボートを備えている。一実施例では、レジスタ・セットＣ２２は２つの書込みボートＷＣＯ−１と５つの読取りボートＲＤＡＯ−４を備えている。レジスタ・セット２２とプール組合せユニット（Ｂｏｏｌｅａｎ　ｃｏｍｂｉｎａｔｉｏｎａｌ　ｕｎｉｔ）７０を除（第４図のすべてのエレメントは第１図のＳＭＣユニットＣを構成している。

プール・レジスタ・セットの２つの書込みボートＷＣＯおよびＷＣＩは、それぞれ、書込みマルチプレクサ１７０−０および１７０−１に結合されている。書込みマルチプレクサ１７０はプール組合せオペレーションのプール結果を示しているプール組合せユニット７０の出力；整数比較のプール結果を示している第３図の整数部分からのＡＬＵＯ−ＢＤ　；浮動小数点比較のプール結果を示している第２図の浮動小数点部分からのＦＡＬＵＪＤ　。

ＡＬＵＩにおける比較命令の結果を示しているＡＬＵＩからのＡＬＵＩ−ＢＤ− Ｐまたは整数部分における空白バイトを示しているＮＵＬＬ　１４６からのＮＵＬＬＡＪＤ　、およびＡｌＯ２における比較オペレーションの結果を示しているＡｌＯ２からのＡ　Ｌ　Ｕ　２−　Ｂ　Ｄ　−Ｐまたは浮動小数点部分における比較オペレーションの結果を示しているＮＵＬＬ　１０８からのＮＵＬＬＢＪＤからデータを受け取る。あるひとつのモードでは、ＡＬＵＯＪＤ、　ＡＬＵＩＪＤ、　ＡＬＵ２ＪＤ　、およびＦＡＬＵ−ＢＤ倍信号データ経路から受け取られないで、ＰＳＲ内のゼロ・フラグ、マイナス・フラグ、キャリー・フラグ、その他の条件フラグに応じて計算される。１実施モードでは、どの瞬時においても最大８命令までがＩＥＵで実行できるので、ＩＥＵは最大８個のＰＳＲを維持している。

プール・レジスタ・セットＣはバスＥＸ−５Ｒ−ＤＴ　［］にも結合されて、「特殊レジスタ移動」命令で使用される。ＣＳＲは、１つの３２ビツト・レジスタであるかのように全体として読み書きされる。この結果、ある種の重大なシステム・エラーが起こったときや、ある種の大規模なコンテキスト・スイッチングを行ったとき、必要に応じて、マシン・ステート情報を高速にセーブし復元することができる。

プール・レジスタ・セットの５つの読取りボートＲＤＣＯ〜ＲＤＣ３はそれぞれ読取りマルチプレクサ１７２−０〜１７０−４に結合されている。読取りマルチプレクサ１７２は書込みマルチプレクサ１７０が受け取るのと同じセットの入力を受け取る。プール組合せユニット７０は、読取りマルチプレクサ１７０−０と１７０−１から入力を受け取る。読取りマルチプレクサ１７２−２およびＢ　１７２−３は、それぞれ、信号ＢＬＢｊＣＰＯＲＴおよびＢＬＢＰ−ＤＰＯＲＴを圧力する。ＢＬＢＰ−ＣＰＯＲＴはＩＥＵで条件付きブランチ命令の基礎として使用される。ＢＬＢＰＪＰＯＲＴは「プールによる加算」命令で使用され、ＡまたはＢセットの中の整数レジスタを、Ｃセットの中のレジスタの内容に応じて、ゼロか１（先行ゼロ付き）にセットする。読取りボートＲＤＣ４は現時点では未使用であり、ＩＥＵのプール演算機能を将来強化する場合に備えて予約されている。

ＩＶ、結論本発明の特徴および利点を、本発明の特定実施例を参照して種々説明してきたが、本発明は上述した実施例に限定されるものではない、本発明の範囲は請求の範囲に明確化されている通りである。

ＦＩＧ、１へ、、１ｍｌムＮ＋　ＰＣＴ／ＵＳ　９２１０５７２０フロントベージの続き（７２）発明者　レンツ、デレク　ジェイ。

アメリカ合衆国　９５０３２　カリフォルニア州　ロス　ゲイトス　フィリップス　アヴエニュ−１７４００（７２）発明者　ゲニン、し　トロンアメリカ合衆国　９５０３０　カリフォルニア州　モンテ　セレノ　ダニエル　ブレイス（７２）発明者　チェン、ショ　ロンアメリカ合衆国　９５０７０　カリフォルニア州　サラトガ　キード　ロード　１４４１１

Claims

【特許請求の範囲】

１．１組の命令セットを実行する装置であって、その命令は１つまたは２つ以上のフィールドを含み、所与の命令のフィールドはその所与の命令のオペランドのソースまたはその所与の命令の結果の宛先を指定する装置において、該装置は、命令を実行するための処理手段と、処理手段に結合され、命令のオペランドと結果をストアするためのレジスタ・ファイルとを備え、前記レジスタ・ファイルは複数のレジスタ・セットを含み、前記レジスタ・ファイルは所与の命令の中のフィールドの１つまたは２つ以上に応動して、所与の命令の中の１つまたは２つ以上のフィールドによって指定された通りに、レジスタ・セットのうちの所与のレジスタ・セットの中の所与のレジスタから所与の命令のオペランドを取り出し、あるいは所与の命令の結果を該所与のレジスタにストアすることを特徴とする装置。
２．請求の範囲第１項に記載の装置において、前記命令は、それぞれ、１つまたは２つ以上のブール・オペランドに対してオペレーションを行って、ブール結果を生成するブール組合せ命令を含み、各ブール組合せ命令は各オペランドと結果のロケーションを指定する１つまたは２つ以上のブール・フィールドを含み、前記処理手段はブール組合せ命令を実行するためのブール実行手段を含み、前記レジスタ・ファイルはブール・レジスタからなるブール・レジスタ・セットを含み、各ブール・レジスタは前記ブール・オペランドまたはブール結果のひとつを保持し、および前記レジスタ・ファイルは、どのブール組合せオペレーションが所与のブール命令によって指定されているかに関係なく、所与のブール組合せ命令の中の前記ブール・フィールドの各々に応動することを特徴とする装置。
３．請求の範囲第２項に記載の装置において、前記命令は、それぞれ、１つまたは２つ以上のオペランドに対してオペレーションを行って、ブール結果を生成するブール比較命令を含み、各ブール比較命令はブール結果のブール・レジスタ・セット内のロケーションを指定するブール結果フィールドを含み、前記処理手段はブール比較命令を実行するための比較手段を含み、および前記レジスタ・ファイルは、どのブール比較オペレーションが所与のブール比較命令によって指定されているかに関係なく、所与のブール命令の中のブール結果フィールドに応動することを特徴とする装置。
４．請求の範囲第１項に記載の装置において、前記命令は、それぞれ、１つまたは２つ以上の整数オペランドに対してオペレーションを行って、整数結果を生成する整数命令を含み、各整数命令は各オペランドと結果のロケーションを指定する１つまたは２つ以上の整数フィールドを含み、前記処理手段は整数命令を実行するための整数実行手段を含み、前記レジスタ・ファイルは整数レジスタからなる整数レジスタ・セットを含み、各整数レジスタは前記整数オペランドまたは整数結果のひとつを保持することを特徴とする装置。
５．請求の範囲第４項に記載の装置において、前記レジスタ・ファイルはさらに複数の整数レジスタ・セットを有することを特徴とする装置。
６．請求の範囲第１項に記載の装置において、前記命令は、それぞれ、１つまたは２つ以上のオペランドに対してオペレーションを行って、浮動小数点結果を生成する浮動小数点命令を含み、各浮動小数点命令は各オペランドと結果のロケーションを指定する１つまたは２つ以上のフィールドを含み、前記処理手段は浮動小数点命令を実行するための浮動小数点実行手段を含み、および前記レジスタ・ファイルは浮動小数点レジスタからなる浮動小数点レジスタ・セットを含み、各浮動小数点レジスタは前記浮動小数点オペランドまたは浮動小数点結果のひとつを保持することを特徴とする装置。
７．ブール命令を実行するための手段であって、ブール命令はオペランドに対してブール・オペレーションを実行してブール結果を生成し、各ブール命令はブール命令のブール結果をストアするための宛先を指示する手段と、各々がブール値を保持するための複数のブール・レジスタ手段と、前記実行するための手段による所与のブール命令の実行に応答して、当該所与のブール命令のブール結果を前記ブール・レジスタ手段の１つにストアするための手段であって、該１つのブール・レジスタ手段は当該所与のブール命令によってそのブール結果の宛先として指定されている手段とを備えたことを特徴とする装置。
８．請求の範囲第７項に記載の装置において、前記ブール命令を実行するための手段は、数値比較命令を実行して、２つの複数ピット数値オペランドを比較し、その比較結果に応じて単ビット・ブール値結果を出力するための数値実行手段を備えたことを特徴とする装置。
９．請求の範囲第８項に記載の装置において、前記数値実行手段は、２つの複数ビット整数オペランドを比較するための整数実行手段を備えたことを特徴とする装置。
１０．請求の範囲第８項に記載の装置において、前記数値実行手段は、２つの複数ビット浮動小数点オペランドを比較するための浮動小数点実行手段を備えたことを特徴とする装置。
１１．請求の範囲第１０項に記載の装置において、前記数値実行手段は、２つの複数ビット整数オペランドを比較するための整数実行手段をさらに備えたことを特徴とする装置。
１２．請求の範囲第７項に記載の装置において、前記ブール命令を実行するための手段は、ブール組合せ命令を実行して、２つのブール値オペランドを結合し、その結果に応じて単ビット・ブール値結果を出力するためのブール実行手段を備えたことを特徴とする装置。
１３．請求の範囲第１２項に記載の装置において、前記ブール命令を実行するための手段は、数値比較命令を実行して、２つの複数ビット数値オペランドを比較し、その比較結果に応じて単ビット・ブール値結果を出力するための数値実行手段をさらに備えたことを特徴とする装置。
１４．請求の範囲第１３項に記載の装置において、前記数値実行手段は、２つの複数ビット整数オペランドを比較するための整数実行手段と、２つの複数ビット浮動小数点オペランドを比較するための浮動小数点実行手段とを備えたことを特徴とする装置。
１５．請求の範囲第７項に記載の装置において、整数および浮動小数点値を保持するための数値レジスタ手段と、数値比較命令を実行するための数値実行手段であって、各所与の数値比較命令を実行するために、ｉ）所与の数値比較命令によって指定された通りに、それぞれの数値レジスタ手段から２つまたはそれ以上の複数ビット数値オペランドを取り出し、ｉｉ）所与の数値比較命令によって指定された条件に従って２つまたはそれ以上の数値オペランドを比較し、ｉｉｉ）前記条件に従って第１の単ビット・ブール値結果を出力し、およびｉｖ）所与の数値比較命令によって指定された通りに、第１のブール値結果を前記ブール・レジスタ手段の所与の１つにストアし、ｉ）２つの複数ビット整数オペランドを比較するための整数実行手段と、ｉｉ）２つの複数ビット浮動小数点オペランドを比較するための浮動小数点実行手段とを含む数値実行手段と、ブール組合せ命令を実行するためのブール実行手段であって、各所与のブール組合せ命令を実行するために、ｉ）所与のブール組合せ命令によって指定された通りに、それぞれのブール・レジスタ手段から１つまたは２つ以上のブール値オペランドを取り出し、ｉｉ）所与のブール組合せ命令によって指定されたオペレーションに従って１つまたは２つ以上のブール値オペランドを結合し、ｉｉｉ）前記オペレーションに従って第２の単ビット値結果を出力し、およびｉｖ）所与のブール組合せ命令によって指定された通りに、第２のブール結果値を前記ブール・レジスタ手段の所与の１つにストアするブール実行手段とをさらに備えたことを特徴と検る装置。
１６．請求の範囲第７項に記載の装置において、前記複数のブール・レジスタ手段は、ｉ）第１のブール・レジスタ・セットと、ｉｉ１第２のブール・レジスタ・セットとを含んでおり、該装置は、前記複数のブール・レジスタ手段に結合され、前記第１または第２ブール・レジスタ・セットを現在アクティブなセットとして選択するための手段をさらに備え、前記ストアするための手段は前記選択するための手段に応動して、結果を現在アクティブなセット内だけのブール・レジスタにストアすることを特徴とする装置。
１７．データ処理システムで使用されるための装置であって、データ処理システムはブール命令を実行するための手段を含み、各ブール命令は２つまたはそれ以上のオペランドに対して所与のブール・オペレーションを実行して、１ビットのブール結果を生成するようにした装置において、複数の個別的にアドレス可能な１ビット・レジスタを含んでいるブール・レジスタ・セットと、所与のブール命令の１ビット結果を前記１ピット・レジスタの１つに書き込むための制御手段であって、該１つの１ビット・レジスタは所与のブール命令の内容によって指定されるようにした制御手段とを備えたことを特徴と検る装置。
１８．請求の範囲第１７項に記載の装置において、前記ブール命令はブール組合せ命令を含み、各ブール組合せ命令は第１および第２オペランドに対して実行されて結果を生成すべきブール・オペレーションを指定すると共に、第１オペランドの第１アドレスと、第２オペランドの第２アドレスと宛先の第３アドレスをその結果に対して指定しており、および前記制御手段はさらに、第１および第２アドレスにおいて第１および第２オペランドをブール・レジスタ・セットからそれぞれ読み取るように動作し、前記１つの１ビット・レジスタは第３のアドレスで指定されることを特徴とする装置。
１９．請求の範囲第１８項に記載の装置において、実行するための手段は、複数のブール命令を並列に実行するための手段を含み、複数のブール命令において、１つまたは２つ以上のスレーブ命令とマスタ命令との間にデータ依存関係が存在することを許容し、各スレーブ命令には、マスタ命令の結果が生成されるまでスレーブ命令を実行できない形で、マスタ命令の結果がオペランドとして渡され、前記実行するための手段はさらに、依存データを渡す命令が完了し、その結果が生成されるまでデータに依存する命令の実行を遅延させるための手段を含み、１ビット・レジスタの事前に指定された定数ブール・レジスタは、前記制御手段が事前に指定された定数ブール・レジスタに別の値を書いたとき変更されない所定の定数データ値をもち、および前記制御手段はその宛先が事前に指定された定数ブール・レジスタであるマスタ命令に応答して、所定の定数データ値を即時に読み取ってスレーブ命令に引き渡し、前記実行するための手段はマスタ命令の結果が生成される前にスレーブ命令を実行することを可能にしたことを特徴とする装置。
２０．命令を実行するための実行手段であって、命令はオペランドに対してオペレーションを実行して結果を生成し、各命令は各オペランドのそれぞれのソース・アドレスと命令の結果の宛先アドレスを指定しており、各アドレスはレジスタ・セットとオフセットを指定するようにした実行手段と、各々が第１データ・タイプの値をストアするための複数の個別的にアドレス可能なレジスタを含んでいる第１レジスタ・セットと、該第１レジスタ・セットとの間で値を読み書きするための第１アクセス手段であって、ｉ）前記第１レジスタ・セットを所与の命令のオペランドのソースとして指定している所与のソース・アドレスをもつ所与の命令に応動して、所与のソース・アドレスによって指定されたオフセットにおいてオペランドの値を前記第１レジスタ・セットから読み取るための第１読取り手段と、ｉｉ）前記第１レジスタ・セットを所与の命令の結果の宛先として指定している所与の宛先アドレスをもつ所与の命令に応動して、所与の宛先アドレスによって指定されたオフセットにおいて結果の値を前記第１レジスタ・セットに書き込むための第１書込み手段とを備えた第１アクセス手段と、各々が第１データ・タイプの値をストアするための複数の個別的にアドレス可能なレジスタを含んでいる第２レジスタ・セットと、所与の命令に従って、前記第２レジスタ・セットとの間で値を読み書きするための第２アクセス手段であって、ｉ）前記第２レジスタ・セットを所与の命令のオペランドのソースとして指定している所与のソース・アドレスをもつ所与の命令に応動して、所与のソース・アドレスによって指定されたオフセットにおいてオペランドの値を第２レジスタ・セットから読み取るための前記第２読取り手段と、ｉｉ）前記第２レジスタ・セットを所与の命令の結果の宛先として指定している所与の宛先アドレスをもつ所与の命令に応動して、所与の宛先アドレスによって指定されたオフセットにおいて結果の値を前記第２レジスタ・セットに書き込むための第２書込み手段とを備えた第１アクセス手段とを備えたことを特徴とする装置。
２１．請求の範囲第２０項に記載の装置において、所与の命令は第１および第２アドレスと宛先アドレスを指定することができ、各アドレスは、所与の命令が両方のレジスタ・セットヘのアクセスを要求するような形で第１または第２アドレスのいずれかを指定しており、および前記第１および第２アクセス手段は、命令が前記第１と第２の両方のレジスタ・セットを並行してアクセスできるように同時に動作することを特徴とする装置。
２２．命命令に従ってオペレーションを実行する中央処理ユニット（ＣＰＵ）を備えたデータ処理システムであって、オペレーションは第１データ・タイプのデータに対して動作検るようにしたデータ処理システムにおいて、各々が第１データ・タイプのデータを保持するための複数の第１レジスタを含み、命令に応答して第１レジスタをアクセス検るための手段を含んでいる第１レジスタ・セットと、各々が第１データ・タイプのデータを保持するための複数の第２レジスタを含み、命令に応答して第２レジスタをアクセスするための手段を含んでいる第２レジスタ・セットとを備えたことを特徴とするデータ・レジスタ・システム。
２３．請求の範囲第２２項に記載のデータ・レジスタ・システムにおいて、前記命令は、その命令に応答して前記第１および第２レジスタ・セットのいずれをアクセスすべきかを指定検るフィールドを含み、該データ・レジスタ・システムは、フィールドに応答し、そのフィールドに指定されている通りに前記第１レジスタ・セットまたは前記第２レジスタ・セットをアクセスするための手段をさらに備えたことを特徴とするデータ・レジスタ・システム。
２４．整数命令を実行するための整数実行手段であって、各整数命令は１つまたは２つ以上の整数値オペランドに対して整数オペレーションを実行して、整数値結果を生成するようにした整数実行手段と、浮動小数点命令を実行するための浮動小数点実行手段であって、各浮動小数点命令は１つまたは２つ以上の浮動小数点オペランドに対して浮動小数点オペレーションを実行して、浮動小数点結果を生成するようにした浮動小数点実行手段と、ここで、各命令は１つまたは２つ以上のオペランドを取り出すべき１つまたは２つ以上のソースを指定し、さらに、その結果をストアすべき宛先を指定しており、また各オペレーションは任意的に整数値のベースと整数値のインデックスを指定し、ｉ）複数の第１レジスタを有し、整数値と浮動小数点値を保持するための第１レジスタ・セット手段を含んでいるレジスタ・バンクと、第１レジスタ・セット手段と双方の実行手段とに結合されたアクセス手段であって、ｉ）整数実行手段のための整数値オペランド、浮動小数点実行手段のための浮動小数点オペランド、またはいずれかの実行手段のための整数値のベースまたはインデックスを、命令によって指示された通りにいずれかひとつの第１レジスタから取り出し、およびｉｉ）整数値結果を整数実行手段からまたは浮動小数点結果を浮動小数点実行手段から、命令によって指示された通りにいずれか１つの第１レジスタにストアするためのアクセス手段とを備えたことを特徴とする装置。
２５．請求の範囲第２４項に記載の装置において、前記レジスタ・バンクは複数の第２レジスタをもち、整数値を保持するための第２レジスタ・セットをさらに備え、前記アクセス手段は、さらに、ｉ）整数実行手段のための整数値オペランドまたはいずれかの実行手段のための整数値のペースまたはインデックスを、命令によって指示された通りに、いずれか１つの第２レジスタから取り出し、およびｉｉ）整数実行手段からの整数値結果を命令によって指示された通りに、いずれか１つの第２レジスタにストアするように動作することを特徴とする装置。
２６．請求の範囲第２５項に記載の装置において、ブール組合せ命令を実行するためのブール実行手段であって、各ブール組合せ命令は１つまたは２つ以上のブール値オペランドに対してブール組合せオペレーションを実行して、ブール値結果を生成するようにしたブール実行手段をさらに備え、前記レジスタ・バンクは、複数の第３レジスタをもち、ブール値を保持するための第３レジスタ・セット手段をさらに備え、前記アクセス手段は、さらに、ｉ）ブール実行手段のためのブール値オペランドをブール組合せ命令によって指示された通りに、いずれか１つの第３レジスタから取り出し、およびｉｉ）ブール実行手段からのブール値結果をブール組合せ命令によって指示された通りに、いずれか１つの第３レジスタにストアするように動作することを特徴とする装置。
２７．第１データ・タイプと第１データ幅のデータ値に対しておよび第２データ・タイプと第１データ幅と異なる第２データ幅のデータ値に対して読取りオペレーションと書込みオペレーションを実行するデータ処理システムで使用されるための装置であって、前記データ処理システムは各読取りのための読取りアドレスとデータ・タイプおよび各書込みのための書込みアドレスとデータ内容を指定するようにした装置において、複数の個別的にアドレス可能なレジスタを含むレジスタ・セットであって、各レジスタはいずれかのデータ幅の値を保持するのに十分な幅になっているレジスタ・セットと、前記データ処理システムが所与の読取りオペレーションを実行するのに応動して、前記レジスタ・セットにアクセスして、所与の読取りオペレーションで指定された読取りアドレスに個別的にアドレスされた所与のレジスタのデータ内容を取り出し、取り出したデータ内容のうち、読取りオペレーションのデータ・タイプが指定している部分を前記データ処理システムへ渡すための読取りアクセス手段と、前記データ処理システムが所与の書込みオペレーションを実行するのに応動して、前記レジスタ・セットにアクセスして、所与の書込みオペレーションで指定されたアドレスに個別的にアドレスされた所与のレジスタに、書込みオペレーションによって指定されたデータ内容をストアするための書込みアクセス手段とを備えたことを特徴とする装置。
２８．請求の範囲第２７項に記載の装置において、前記第１データ・タイプは浮動小数点であり、第１データ幅は６４ビットであり、前記第２データ・タイプは整数であり、第２データ幅は３２ビットであり、前記レジスタ・セットは５４ビット幅であり、前記読取りおよび書込みアクセス手段は、前記データ処理システムが浮動小数点オペレーションを実行するのに応動して、６４ビットを取り出してストアし、および前記データ処理システムが整数オペレーションを実行するのに応動して、３２ビットを取り出してストアすることを特徴とする装置。
２９．命令を実行するデータ処理システムで使用されるための装置であって、各命令は１つまたは２つ以上のオペランドに対してオペレーションを実行して結果を生成し、ここで、各命令はその１つまたは２つ以上のオペランドを取り出すべき１つまたは２つ以上のソースを指定すると共に、その結果をストアすべき宛先を指定しており、前記データ処理システムは複数のモードで動作するようにした装置において、各々がオペランドまたは結果を保持するための複数の第１レジスタ手段と、各々がオペランドまたは結果を保持するための複数の第２レジスタ手段と、前記データ処理システムのモードに応じて動作して、前記データ処理システムが第１モードで動作しているときは、前記データ処理システムが前記複数の第１レジスタ手段だけをアクセスできるようにし、および前記データ処理システムが第２モードで動作しているときは、前記データ処理システムが前記複数の第１レジスタ手段の第１サブセットのみおよび前記複数の第２レジスタ手段をアクセスできるようにするスイッチ手段とを備えたことを特徴とする装置。
３０．命令を実行するための実行手段を含んでいる装置であって、各命令は１つまたは２つ以上のオペランドに対してオペレーションを実行して結果を生成し、各命令はその１つまたは２つ以上のオペランドを読み取るためにアクセスすべき１つまたは２つ以上のソースとその結果を書くためにアクセスすべき宛先を指定するようにした装置において、複数のレジスタ・バンクであって、各レジスタ・バンクは複数のレジスタ手段を含んでおり、各レジスタ手段はオペランドまたは結果をストアするためのもであり、各レジスタ・バンク内の複数のレジスタ手段は、所与のレジスタ・バンク内のどの所与のレジスタ手段も所与のレジスタ・バンクまでのオフセットとしてアクセスできるような順番に配列されており、所与の命令のソースと宛先はオフセットとして指定される複数のレジスタ・バンクと、所与の命令のソースと宛先のオフセットが適用される所与のレジスタ・バンクを選択するためのレジスタ・バンク・セレクタ手段であって、所与の命令のとの内容とも関係なく動作するレジスタ・バンク・セレクタ手段とを備えたことを特徴とする装置。