JPH06501123A - 複数の異種プロセッサをサポートすることのできるマイクロプロセッサ・アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 複数の異種プロセッサをサポートすることのできるマイクロプロセッサ・アーキ テクチャ 発明の背景 ｌ亘立丘１ 本発明は、一般的には、マイクロプロセッサ・アーキテクチャに関し２具体的に は、複数の異種マイクロプロセッサをサポートすることのできるマイクロプロセ ッサ・アーキテクチャに関する。

以下に列挙した米国特許出願は本件特許出願と同時に米国特許出願され、係属中 のものであるが、これらの米国特許出願に開示されており、かつそれぞれ対応し て出願された日本での特許出願に開示されている事項は、その出願番号を本明細 書で引用することにより本明細書の一部を構成するものとする。

１、発明の名称「高性能ＲＩＳＣマイクロプロセッサ・アーキテクチャＪ　（） Ｉｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　 Ａｒｃｈｉｔｅｃｔｕｒｅ）　ＳＭＯＳ−７９８４ＭＣＦ／ＧＢＲ。

発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平〜　ｉテ・ ２、発明の名称「拡張可能Ｒｘ５Ｃマイクロプロセツサ・アーキテクチャＪ　（ Ｅｘｔｅｎｓｉｂｌｅ　ＲＩＳＣＭＬｃｒｏｐｒｏｃｅｓ、５ｏｒＡｒｃｈｉｔ ｅｃｔｕｒｅ）　ＳＭＯＳ−７９８５ＭＣＦ／ＧＢＲ，米国特許出願筒０７／７ ２７．０５ｆ９号、１９９１年７月８日出願、発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他 、およびこれに対応する特願平−号。

３、「アーキテクチャ上の依存関係を隔離したＲＩＳＣマイクロプロセッサ・ア ーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃ ｔｕｒｅ　ｗｉｔｈ　ｌ５ｏｌａｔｅｄＡｒｃｈｉｔｅｃｔｕｒａｌ　Ｄｅｐｅ ｎｄｅｎｃｉｅｓ）　５Ｍ０Ｓ−７９８７！１ｌｃＦ／ＧＢＲ／ＲＣＣ，米国特 許出願筒０７／７２６．７４４号、１９９１年７月８日出願、発明者Ｌｅ　Ｔ、 　Ｎｇｕｙｅｎ他、およびこれに対応する特願平−号。

４、発明の名称「複数型レジスタ・セットを採用したＲＩＳＣマイクロプロセッ サ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉ ｔｅｃｔｕｒｅ　ＩｍｐｌｅｍｅｎｔｉｎｇＭｕｌｔｉｐｌｅ　Ｔｙｐｅｄ　Ｒ ｅｇｉｓｔｅｒ　５ｅｔｓ）　ＳＭＯＳ−７９８８ＭＣＦ／ＧＢＲ／ＲＣＣ，米 国特許出願筒０７／７２６．７７３号、１９９１年７月８日出願、発明者５ａｎ ｊｉｖ　Ｇａｒｇ他、およびこれに対応する特願平−号。

５、発明の名称「高速トラップと例外状態をインプリメントしたＲＩＳＣマイク ロプロセッサ・アーキテクチャＪ　（ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ　 ＡｒｃｈｉｔｅｃｔｕｒｅＩｍｐｌｅｍｅｎｔｉｎｇ　Ｆａｓｔ　Ｔｒａｐ　ａ ｎｄ　Ｅｘｃｅｐｔｉｏｎ　Ｓｔａｔｅ）ＳＭＯＳ−７９８９ＭＣＦ／ＧＢＲ／ ＷＳＷ、米国特許出願筒０７７７２６．９４２号、１．９９１年７月８日出願、 発明者Ｌｅ　Ｔ、Ｎｇｕｙｅｎ他、およびこれに対応する特願平−可。

６１発明の名称「シングル・チップ・ページ・プリンタ・コントローラＪ　（Ｓ ｉｎｇｌｅ　Ｃｈｉｐ　Ｐａｇｅ　Ｐｒ１ｎｔｅｒＣｏｎｔｒｏｌｌｅｒ）　Ｓ ＭＯ３−７９９１ＭＣＦ／ＧＢＲ／ＨＫＷ、米国特許出願第０７／７２６．９２ ９号、１９９１年７月８日出願、発明者Ｄｅｒｅｋ　Ｊ、Ｌａｎｔｚ他、および これに対応する特願平−号。

なお１本明細書の記述は本件出願の優先権の基礎たる米国特許出願０７／７２６ ．８９３号の明細書の記載に基づくものであって、当該米国特許出願の番号を参 照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を 構成するものとする。

１１１工旦五ｊ 複数のプロセッサをサポートできるマイクロプロセッサ・アーキテクチャを有す るコンピュータ・システムは、メモリと、データ・バス、アドレス・バスおよび 制御信号バスからなるメモリ・システム・バスと、データ・バス、アドレス・バ スおよび制御信号バスからなる入出力（１１０）バスと、複数の入出力デバイス と、複数のマイクロプロセッサとを備えているのが代表的である。入出力デバイ スは、例えば、直接メモリ・アクセス（ＤＭＡ）コントローラ・プロセッサ、イ ーサネット（ＥＴＨＥＲＮＥＴ）チップ、その他の各種入出力デバイスで構成さ れている。マイクロプロセッサは、例え発明の概要 ば、複数の汎用プロセッサと特殊用途のプロセッサとから構成されている。これ らのプロセッサはメモリ・システム・バスを介してメモリに接続され、入出力バ スを介して入出力デバイスに接続されている。

これらのプロセッサがＭＡＸＩや入出力デバイスをアクセスするとき、アクセス の衝突が起こらないようにするには、プロセッサと入出力デバイスに優先度（優 先順位）を割り当てるメカニズム（方式）を取り入れる必要がある。優先度方式 には、固定優先度方式、システム条件が変化すると処理中に（ｏｎ　ｔｈｅ　ｆ ｌｙ）優先度を変更できる動的優先度方式、あるいは両方式を組み合わせたもの がある。この種の優先度方式では、メモリと入出力デバイスの待ち時間を最小に するのと同時に、キＪＦ／シュの一貫性（ｃａｃｈｅ　ｃｏｈｅｒｅｎｃｙ）が 保たれるような形で、すべてのプロセッサがメモリと入出力デバイスに容易にア クセスできるようにすることも重要である。例えば、拒否されたセマフオア（ｓ ｅｍａｐｈｏｒｅ）をアクセスするためにシステム・バスを繰返し使用するよう にすると、システム・バスのバンド幅を大幅に縮減することができる。キャッシ ュ−貫性に問題が起こらないようにする予防的措置がとられていないと、複数の プロセッサが別々に同じデータを読み書きすることを容認することができない。

あり、スレーブ・デバイスとなり得るものには、メモ上述した問題に鑑みて、本 発明の主目的は、１つまたは２つ以上の入出力バスを介して複数のメモリ・アレ イおよび複数の入出力デバイスに接続された複数の異種プロセッサをサポートす ることのできるマイクロプロセッサ・アーキテクチャで構成されたコンピュータ ・システムを提供することにある。メモリ・アレイは、メモリ・アレイ・ユニッ ト（Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｎｉｔ　−ＭＡＵ）と呼ばれる、インタフェ ース回路をもつサブシステムにグループ化されている。これらのプロセッサの各 々は、新規なメモリ制御ユニット（Ｍｅｍｏｒｙ　ＣｏｎｔｒｏｌＵｎｉｔ　− ＭＣ１Ｊ）を装備している。ＭＣＵの各々はスイッチ・ネットワークを備え、こ のスイッチ・ネットワークはスイッチ仲裁ユニット、データ用キャッシュ・イン タフェース回路、命令用キャッシュ・インタフェース回路、入出力インタフェー ス回路、およびボートと呼ばれる１つまたは２つ以上のボート・インタフェース 回路から構成され、ボート・インタフェース回路の各々はボート仲裁ユニットを 備えている。

スイッチ・ネットワークは、マスク（ｍａｓｔｅｒ）デバイスとスレーブ（ｓｌ ａｖｅ）デバイスとが通信する手段となるものである。スイッチ側から見たとき 、マスク・デバイスとなり得るものには、Ｄキャッシュ、■キャッシュ、または 人出力コントローラ・ユニット（１０１ｊ）がす・ボートまたはＩＯＵがある。

スイッチ・ネットワークの機能は、様々な命令およびデータ要求をキャッシュ・ コントローラ・ユニット（ＣＣＵ）　（Ｉキャッシュ、Ｄキャッシュ）とＩＯＵ から受け取ることである。これらの要求を受け取ると、スイッチ・ネットワーク 内のスイッチ仲裁ユニットとボート・インタフェース回路内のボート仲裁ユニッ トは要求に優先順位を付けて、該当のメモリ・ボートに要求を引き渡す（これは 命令アドレスによって決まる）。

そのあと、ボート、場合によっては、複数のボートは必要なタイミング信号を生 成し、ＭＡＵとの間で必要なデータを送受する。それが書込み（ＷＲ）要求のと きは、ボートとスイッチとのやりとりは、スイッチがすべての書込みデータをブ ッシェして書込みデータＦＩＦＯ（ＷＤＦ）に入れることを終えると停止する。

それが読取り（ＲＤ）要求のときは、スイッチとボートとのやりとりは、ボート から読取りデータがスイッチを経由して要求側のマスクに送り返されたときのみ 終了する。

スイッチ・ネットワークは４セツトの３状態　（ｔｒｉ−ｓｔａｔｅ）バスから 構成され、これらのバスを通してキャッシュ、ｌ０ＬＩおよびメモリ・ボート間 が結ばれている。４セツトの３状態バスは、５Ｗ−ＲＥＱ、　５ｌｊＷＤ、５Ｗ −ＲＤおよび５Ｗ−ＩＤＢＳＴから構成されている。本発明の代表的な実施例で は、バス５ＷＪＥＱは２９本のワイヤで構成され、アドレス、ＩＤおよび共用信 号をマスク・デバイスからスレーブ・デバイスへ送るために使用される。ＩＤと は、メモリ要求に付けられたタグであり、要求側デバイスが返却するデータを正 しいメモリ・アドレスと関連づけることを可能にするものである。共用信号とは 、メモリ・アクセスが共用メモリに対するものであることを示した信号である。

マスク・デバイスがスレーブに対して要求を出すときは、スイッチ上にアドレス の３２ビット全部を送る必要はない。これは、多重メモリ構造では、スイッチが アドレスをデコードし、要求がメモリ・ボート０、ボート１％ＩＯＵ　、その他 に対するものかを判別できるためである。各ボートは事前に定義されたメモリ・ スペースが割り振られているので、５ＷＪＥＱ上にアドレスの３２ビット全部を 送信する必要がない。

実際には、例えば、機能コード、データ幅属性といった他の要求属性は、タイミ ングの制約があるために５ＪＲＥＱ上に送信されない。情報をスイッチを経由し て送る場合は、必要以上に１フエーズだけ遅れてボートに到着するので、メモリ 要求に対する待ち時間がさらに増加することになる。従って、この種の要求属性 は専用ワイヤ上をボートに送られるので、ボートはそのステート・マシンをもっ と早く始動できるので、メモリ待ち時間が減少することになる。

第８図に示すように、バス５ＷＪＤは３２本のワイヤから構成され、書込みデー タをマスク・デバイス（Ｄキャッシュとｌ０ＵＩからメモリ・ボート経由でＦＩ ＦＯへ送るために使用される。明らかなように、エキャッシュはデータの読取り だけを行い、データの書込みは行わない、この３状態バスは「ダブル・ポンプＪ 　（ｄｏｕｂｌｅ−ｐｕｍｐｅｄ）される、つまり、データ・ワードは各クロッ ク・フェーズで転送されるので、必要とするワイヤ数が少なくなり、従って回路 費用が節減される。ｗｏｏｏ、ＷＤＯｌ、　ＷＤＩＯおよびＷＤＩＩはデータ・ ワードである。これらのバスはダブル・ポンプされるので、バスが折り返してマ スクから別のマスクへ切り替わるとき、バスの衝突が起こらないようにする配慮 が必要である。

第９図に示すように、バス５１ＪＲＤは６４本のワイヤから構成され、返却読取 りデータをスレーブ・デバイス（メモリ・ボートと１００）からマスク・デバイ スへ送り返すために使用される。データはフェーズ１のときだけ送信される。こ のバスは、キャッシュにタイミングの制約があり、そのためにＣＬＫ　１の立下 がり縁でデータが有効であることが必要であるので、ダブル・ポンプされない、 データは、クロックｌがへイ（高）になるフェーズ１までボートから得ることが できないので、５ＷＪＩ）バスをダブル・ポンプしようとしたとき、キャッシュ がデータを得る最も早い時期はＣＬＫＩの正エツジであって、負エツジではない 。バス５Ｗ−ＲＤはダブル・ポンプされないので、このバスはフェース２のとき だけアクティブになる（３状態ではない）。バスが別のマスクに切り替わるとき 、バス・ドライバが衝突するという問題は起こらない。

バス５ＷＪＤＢＳＴは４本のワイヤから構成され、識別番号（ＩＤ）をマスク・ デバイスからスレーブ・デバイスへ送り、ＩＤとバンク開始信号をスレーブ・デ バイスからマスク・デバイスへ送るために使用される。

本発明の実施例によれば、　ＩＤ　ＦＩＦＯは各スレーブ・デバイスに１つしか ない。スレーブ・デバイスからのデータは常に順番に返却されるので、ＩＤをボ ートまで送る必要はない。ＩＤは、スイッチとマスク・デバイスとを結ぶインタ フェースに各ボート用にＦＩＦＯが１個あて設けられている別々のＦＩＦＯにス トアしておくことができる。このために、ボートがｎ個あればｎ個のＦＩＦＯが 各インタフェースに必要になるので、本実施例に比べて回路面積が増加するが、 ３状態ワイヤは２本だけ少な（することができる。

ボート・インタフェースとは、スイッチ・ネットワークと外部メモリ（ＭＡＤ） とを結ぶインタフェースである。このインタフェースは、ボート仲裁ユニットと 、介入（ｉｎｔｅｒｖｅｎｔｉｏｎ）を引き起こす要求と割込みがかけられた読 取り要求をストアしてお（手段とを備えている。また、スヌーブ・アドレス・ジ ェネレータ（ｓｎｏｏｐａｄｄｒｅｓｓ　ｇｅｎｅｒａｔｏｒ）も備えている。

さらに、このインタフェースには正しいタイミング信号を生成してメモリ・モジ ュールを制御する信号発生器の働きをする回路も実装されている。

本発明のスイッチ・ネットワーク内の装置、例えば、内容アドレス・メモリ　（ ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅｒｎｅｍｏｒｙ　−ＣＡＭ）　、行一 致比較回路、スイッチ／ボート仲裁回路にはいくつかのアルゴリズムが実装され ている。

本発明のアーキテクチャにはセマフォア（ｓｅｍａｐｈｏｒｅ）が取り入れられ ている。セマフオアは、マルチプロセッサ・システムにおけるソフトウェアを、 下達するように「テストおよびセット」命令と同期をとるために使用されるもの である。本発明のアーキテクチャでは、セマフォアはキャッシュされない。

キャッシュは、ＣＰＵが「テストおよびセット」命令を実行すると、ＭＣＵから セマフオアをフェッチする。

テストおよびセット・バイパス回路には、スピン・ロックが起こると、つまり、 反復的な要求がＭＡＤシステム・バスをアクセスしてセマフオアを得ようとする と起こる、メモリ・バンド幅の損失を防止する単純なアルゴリズムが実装されて いる。メモリの領域、デバイスなどをロックするセマフォアでテスト命令が実行 されると、ＣＡＭはそのセマフォアのアドレスをストアする。ＣＡＭ内のこのエ ントリ（項目）は、いずれかのプロセッサがそのセマフオアを取り囲むメモリの 一部領域に書込みを行うと、クリアされる。要求したセマフォアがまだＣＡＭに 残っていれば、そのセマフォアはどのプロセッサによっても解放されていないの で、そのセマフォアを得るために実際にメモリをアクセスする必要はない。その 代わりに、論理１のブロック（＄ＦＦＦＦ）　（セマフォア失敗）が要求したキ ャッシュに送り返され、セマフォアがまだロック中であることを知らせる。従っ て、セマフォアは実際にはアクセスされないので、メモリ幅が節約されることに なる。

セマフォアにオール１以外を書くと、そのセマフォアはクリアされる。その場合 、スレーブ側ＣＰＵは共用メモリを調べて、いずれかのＣＩ）Ｕ　（自身を含め て）が当該セマフォアに書込みを行ったかどうかを確かめる必要がある。いずれ かのＣＰＵがＣＡＭ内のエントリに一致するセマフォアに書込みを行っていると 、ＣＡＭ内のそのエントリがクリアされる。キャッシュが次にそのセマフォアへ のアクセスを試みたときは、そのエントリがＣＡＭにないので、メイン・メモリ からセマフォアを実際にフェッチして、それを「失敗」、つまり、オールｌにセ ットすることになる。

行一致比較回路の機能は、現在の要求が前の要求と同じ行アドレスをもっている かどうかを判定することである。そうであれば、ボートはＲＡＳ要求を取り消し て（ｄｅ−ａｓｓｅｒｔ）　、　ＲＡＳ課金前（ｐｒｅ−ｃｈａｒｇｅ）時間ペ ナルティを負担する必要がない。従って、メモリ待ち時間が短縮化され、使用可 能なバンド幅が増加することになる。行一致は主にダイナミック・ランダム・ア クセス・メモリ（ＤＲＡＭ）で使用されるが、ＭＡＵを新アドレスの上位ビット にラッチする必要がなくなったので、スタチック・ランダム・アクセス・メモリ （ＳＲＡＭ）や読取専用メモリ（ＲＯＭ）でも使用可能である。従って、メモリ へのアクセス要求があると、アドレスがスイッチ・ネットワークのアドレス・バ ス５ＷＪＥＱ上を送信され、行アドレスがデコードされ、ＭＵＸラッチにストア される。このアドレスが前の要求の行アドレスと判定された場合は、キャッシュ またはＩＯＵが新しい要求を出すと、新アドレスに関連するアドレスがデコード され、その行アドレスが前の行アドレスと比較される。一致するものがあれば、 行一致がヒツトしたことになり、一致した要求に下述するように優先度が与えら れる。

動的スイッチ／ボート仲裁回路では、２種類の仲裁が行われる。１つは、メモリ ・ボートの資源、つまり、ボートロ００．ボートＮの仲裁であり、もう１つはス イッチ・ネットワークのアドレスおよび書込みデータ・バスの資源、５Ｗ−ＲＥ Ｑとｓｗ−ｗｏの仲裁である。

いくつかのデバイスはメイン・メモリからデータを同時に要求することができる 。そのデバイスとは、Ｄキャッシュ、エキャッシュおよびＩＯＵである。各々の マスクに特定の優先度を与える優先度方式は、「重要度」または「緊急度」の高 いデバイスができる限り早くサービスを受けられるようにセットアツプされる。

しかし、厳格な固定仲裁方式は、優先度の低いデバイスを締め出す可能性がある ために使用されていない。

その代わりに、各種デバイスに異なる優先度を処理中に（ｏｎ　ｔｈｅ　ｆｌｙ ）割り付ける動的仲裁方式が使用されている。この動的方式に影響を与える要因 として、次のものがある。

１、　そのデバイスの固有優先度 ２、　要求したアドレスは以前にサービスを受けた要求と行が一致するか。

３、　そのデバイスは余りにも多（の回数サービスを受けることが拒否されたか 。

４、　そのマスクは余りにも多くの回数サービスを受けたか。

デバイスからの各要求は固有の優先度をもっている。ＩＯＵは優先度が最も高く 、そのあとにエキャッシュとＤキャッシュが続く。しかし、下述するように、Ｄ キャッシュからの介入（ｉｎｔｅｒｖｅｎｔｉｏｎ−ＩＴＶ）要求は、スレーブ 側処理エレメント（ｐｒｏｃｅｓｓｉｎｇｅｌｅｍｅｎｔ−ＰＥ）が更新データ をできる限り早く受け取る必要があるために、すべての中で優先度が最も高くな っている。

各種デバイスの固有優先度はいくつかの要因によって変更される。優先度の低い デバイスがサービスを拒否された回数はモニタされており、その回数が所定の値 まで達すると、優先度の低いそのデバイスにより高い優先度が与えられる。これ に対して、あるデバイスに優先度が与えられる回数もモニタされ、そのデバイス だけがバスを「独占Ｊ　（ｈｏｇ）　Ｌ、ていれば、優先度を拒否して優先度の 低いデバイスがそのバスをアクセスすることを許可する。要求の固有優先度を変 更するために使用される３番目の要因は行一致（ｒｏｗ　ｍａｔｃｈ）である。

行一致が重要なのは、主にＩキャッシュの場合である。あるデバイスが以前にサ ービスを受けた要求と同じ行アドレスをもつメモリ・ロケーションを要求すると 、要求したデバイスの優先度は高くされる。これが行われるのは、ＲＡＳの要求 を取り消しくｄｅ−ａｓｓｅｒｔｌ　、ＲＡＳを再要求する（ｒｅ−ａｓｓｅｒ ｔ）手間を省くためである０行が一致して要求がサービスを受けるたびに、プロ グラマブル・カウンタはデクリメントされる。例えば、カウンタがゼロまで達す ると、行一致優先度ビットがクリアされるので、新しいマスクにバスへのアクセ ス権が与えられる。ボートの新マスクが旧マスクと異なるとき、あるいは要求が 行が一致した要求でないとき、プログラム可能な値が再びカウンタに事前ロード （ｐｒｅ−１ｏａｄ）される。

メモリ・ボートに対する書込み要求は、スイッチ・ネットワークの書込みデータ ・バス（ＳＷＪＤ）が使用可能であるときだけ許可される。使用可能でないとき は、他に要求があれば、その要求が選択される。１つだけ例外がある。それはＤ キャッシュからの介入（ｒＴＶ）要求である。このような要求が存在し、５ｗ− ｗ。

バスが使用可能でないと、どの要求も選択されない。

その代わりに、システムはｓｗ４ｗｏバスが解放されるまで待ってから、介入要 求が許可される。

スイッチ・ネットワークには、ソフトウェアで選択可能な２つの仲裁方式が採用 されている。その方式とは、次のものである。

１、　スレーブ優先度方式、この方式では、スレーブまたは要求されたデバイス （すなわち、メモリまたはＩＯＵボート）に基づいて優先度が与えられる。

２、　マスク優先度方式。この方式では、マスクまたは要求側のデバイス（すな わち、ＩＯＵ　、　Ｄキャッシュ、■キャッシュ）に基づいて優先度が与えられ る。

スレーブ優先度方式では、優先度は常に最初にメモリ・ボート、例えば、ボート ０．１．２．、、に与えられ１次にｌ０ＬＩに与えられ、再びボート０に戻って 与えられる。この方式は、一般にラウンド・ロビン（ｒｏｕｎｄ−ｒｏｂｉｎＪ 方式と呼ばれている。マスク優先度方式は固定優先度方式であり、優先度は最初 にＩＯＵに与えられ、次にＤキャッシュおよび１キヤツシユに与えられる。スイ ッチ仲裁のマスク優先度方式では、介入（ＩＴＶ）要求に最高の優先度が与えら れる場合もある。

ブリフェッチ・バッファがやがて空になるときは、■キャッシュに最高の優先度 が与えられる場合もある。

コ」凶と！！」１１里 本発明の上記および他の目的、特徴および利点は、添付図面を参照して以下に詳 述する説明で明らかにする。

第１図は、本発明による複数の異種マイクロプロセッサをサポートすることので きるマイクロプロセッサ・アーキテクチャを示すブロック図である。

第２図は、本発明によるメモリ制御ユニットを示すブロック図である。

第３図は、本発明によるＤキャッシュ・インタフェースとボート・インタフェー スとの間の接続状態を示すスイッチ・ネットワークを示すブロック図である。

第４区は、本発明によるテストおよびセット・バイパス回路を示すブロック図で ある。

第５図は、本発明により介入信号を生成し、ＭＡＵバスの仲裁を行うために使用 される回路を示すブロック図である。

第６図は、本発明による行一致比較回路を示すブロック図である。

第７図は、本発明による動的仲裁方式を示す図である。

第８図は書込み要求のタイミングを示す図である。

第９図は読取り要求のタイミングを示す図である。

免肛立二皇互上ｊ 第１図は、本発明によるマイクロプロセッサ・アーキテクチャを符号１で総称し て示すものである。このアーキテクチャ１には、複数の汎用マイクロプロセッサ ２．３．４．、、Ｎ、特殊用途プロセッサ５、オービタ（仲裁回路）６およびメ モリ／メモリ・アレイ・ユニット（ＭＡＵ）　７が設けられている。マイクロプ ロセッサ２〜Ｎは複数の同種プロセッサでまたは複数の異種プロセッサで構成す ることが可能である。特殊用途プロセッサ５は例えばグラフィック・コントロー ラで構成することが可能である。プロセッサ２〜５はすべて１つまたは２つ以上 のメモリ・ボートＰＯＲＴｏ−−−ＰＯＲＴ、を介してＭＡＵシステム・バス２ ５に接続されている。ＭＡＵシステム・バス２５は、ＭＡＵシステム・バス８　 、　ＲＯＷ／ＣＯＬアドレス・バス９、マルチプロセッサ制御バス１０、ＭＡＤ 制御バス１１およびバス仲裁制御信号バス１２からなり、それぞれ複数の双方向 信号バス１３〜１７で結ばれている。バス１２は、例えば、アクセスの仲裁を要 求し、アクセス許可を与え、あるいはシステム・データ・バス８が使用中（ｂｕ ｓｙ）であることを通知するために使用される。オービタ６は双方向信号ライン １８を介してバス１２に接続されている。　ＭＡＵ　７はＲＯＷ／ＣＯＬアドレ ス・バス９およびメモリ制御バス１１に接続されており、信号はこれらのバスか ら単方向信号ライン】９と２０を介してＭＡＵへ転送され、双方向データ・バス ２１を介してＭＡＵデータ・バス８へ転送される。データ・バス８と２１は、代 表例では、６４ビツト・バスになっているが、ソフトウェア制御の下で３２ビツ ト・バスとして動作させることも可能である。このバスは例えば、１２８ビツト といったように、その他のビット幅にすることも可能である。

プロセッサ２〜Ｎの各々は、代表例では、人出力ＩＯＵインタフェース５３を備 えている。このインタフェース５３は、以下で第２図を参照して詳しく説明する が、直接メモリ・アクセス（ＤＭＡ）プロセッサ３０、イーサネット（ＥＴＨＥ ＲＮＥＴ）インタフェース３１、その他の入出力デバイスなどの複数の周辺入出 力デバイスに、３２ビツト入出力バス３３または任意的な３２ビツト入出力バス ３４および複数の３２ビット双方向信号バス３５〜４２を介して接続されている 。オプションとしての大畠カバス３４はプロセッサの１つまたは２つ以上が特殊 目的入出力デバイス４３をアクセスするために使用できる。

第２図に示すように、プロセッサ２−Ｎの各々は、データ用キャッシュ（Ｄキャ ッジ：Ｌ）５１と命令用キャッシュ（エキャッシュ）５２を備えたキャッシュ制 御ユニット（ＣＣＵ）　４９に接続されたメモリ制御ユニット（ＭＣＵ）　（全 体を符号５０で示している）と入出力ボート５３を備えている。入出力ボート５ ３は以下ではＩＯＵと略称することがあるが、入出力バス３３または３４に接続 されている。

ＭＣＵ　５０は、ＣＣＵ　４９、つまり、Ｄキャッシュ５１とエキャッシュ５２ （読取専用）　、　１００５３およびＭＡＵ　７間でＭＡＤシステム・バス２５ を経由してデータと命令がそこから転送（読み書き）される回路である。ＭＣＵ 　５０は、以下で詳しく説明するように、キャッシュ−買付（ｃａｃｈｅｃｏｈ ｅｒｅｎｃｙ）を保証する・このキャッジニー貫性は、各スレーブ側ＣＰＵ内の ＭＣＵが、ＭＡＵアドレス・バス９上のマスク側ＣＰＵのすべてのトランザクシ ョンをモニタして、つまり、スヌーズ（ｓｎｏｏｐ）　して、スレーブ側ＣＰＵ 内のキャッシュがマスク側ｃＰＵがら得られる新しいデータを要求しているのか 、新しいデータをマスク側ＣＰＵへ送ろうとしているのかを判断することによっ て達成される。　ＭＣＵ　５０は６メモリ・ボートで使用するように拡張可能で あり、最高４ウエイまでのメモリ・インクリーピングをＭＡＵデータ・バス８上 で行うことをサポートできる。また、外部６４または３２ビツト・データ・バス ８の使用をサポートすることができ、修正ハミング・コードを使用して１データ ・ビット・エラーを訂正し、２またはそれ以上のデータ・ビット・エラーを検出 する。

本発明のアーキテクチャでは、キャッシュ・サブブロック、つまり、キャッシュ ・ラインのサイズは、メモリ・バス・サイズと相関関係がある。例えば、バス・ サイズが３２ビツトならば、サブブロック・サイズは一般に１６バイトとなる。

バス・サイズが６４ビツトならば、サブブロック・サイズは一般に３２バイトと なる。バス・サイズが１２８ビツトならば、サブブロックは６４バイトとなる。

上述したように、ＭＣＵ　５０は、１．２または４ウエイのインタリーピング、 つまり、サイクルごとに転送されるバイト数をサポートするようにプログラムで きる設計になっている。

ＭＣＵ　５０には、ボートＰｏ、　、　、　ＰＮで示した１つまたは２つ以上の インタフェース、スイッチ・ネットワーク５４、Ｄキャッシュ・インタフェース ５５、■キャッシュ・インタフェース５６および入出力インタフェース５７が装 備されている。第３図を参照して詳しく後述するが、ボート・インタフェースＰ ０〜Ｐ、の各々はそれぞれをＰＡＵ、、、、ＰＡｔＬ、で示したボート仲裁ユニ ットを備えている。スイッチ・ネットワーク５４はスイッチ仲裁ユニット５８を 備えている。

ＭＣＵ　５０が２つまたはそれ以上のボート・インタフェースを装備するときは 、ボート・インタフェースＰａ　−Ｐｓの各々は個別のＭＡＵシステム・バスに 接続されており、これは第１図を参照して上述したバス２５と同じものである。

第２図には、この種の２バスは２５゜および２５．１の符号で示されている。バ ス２５．はバス８Ｎ、　９ｓ、　１０ｓ、　ｌＩＮおよび１２Ｎから構成され、 これらはそれぞれバス１３．、１４．、１５．、　ｌれおよび１７．でボート八 に接続されている。バス８Ｎ〜１７．は第１図を参照して上述したバス８〜１７ と同じものである。同様に、ボート・インタフェースの各々は、書込み（ＷＲ） データ・バス６０．６ＯＮ、読取り（ＲＤ）データ・バス６１．６１、　、およ びアドレス・バス６２．６２．からなる複数の同種個別バスを介してスイッチ・ ネットワーク５４に接続され、複数の制御バス７ｏ、７１．８０．８１．９０． ９１２５　ヨび７０．、７１．、８０．．８１．、９０．、９１．を介してキャ ッシュと入出力インタフェース５５．５６．５７の各々に接続されている。なお 、符号中の添字Ｎは、ボート・インタフェースＰ０とキャッシュおよび入出力イ ンタフェースとの間を結ぶバスを示している。

スイッチ・ネットワーク５４とＤキャッシュ・インタフェース５５はＷＲデータ ・バス７２、ＲＤデータ・バス７３およびアドレス・バス７４を介して接続され ている。スイッチ・ネットワーク５４とエキャッシュ・インタフェース５６はＲ Ｄデータ・バス８２およびアドレス・バス８３を介して接続されている。上述し たように、■キャッシュ５２からは書込み（ＷＲ）要求は出されない。スイッチ ・ネットワーク５４と入出力インタフェース５７は、ＲＤデータ・バス９２、Ｗ Ｒデータ・バス９３およびアドレス・バス９４からなる複数の双方向信号バスを 介して接続されている。

Ｄキャッシュ・インタフェース５５とＣＣＵ　４９、つまり、Ｄキャッシュ５１ は、ＷＲデータ・バス１００　、ＲＤデータ・バス１０１、アドレス・バス１０ ２および対の制御信号バス１０３．１０４からなる複数の単方向信号バスを介し て接続されている。■キャッシュ・インタフェース５６とＣＣＵ　４９、つまり 、■キャッシュ５２は、ＲＤデータ・バス１１Ｏ、アドレス・バス１１１．８よ び対の制御信号バス１１２，１１３からなる複数の単方向信号バスを介して接続 されている。入出力インタフェース５７とＩＯＵ　５３は、Ｒ／Ｗ−Ｉ１０マス ク・データ・バス１２０　、　Ｒ／ｌ１ｌ−Ｉ１０スレーブ・データ・バス１２ １、対の制御信号ライン１２３，１２４および対のアドレス・バス１２５．１２ ６からなる複数の単方向信号バスを介して接続されている。入出力（Ｉｌｏ）マ スタおよび入出力（Ｉｌｏ）スレーブという名称は、以下で詳しく説明するよう に、入出力操作がマスクとして行われているか、スレーブとして行われていると き、特定の信号ラインを利用したデータ伝送を示すために用いられている。

第３図は、スイッチ・ネットワーク５４のメイン・データ経路を示し、Ｄキャッ シュ・インタフェース５５とボート・インタフニー２２０間の接続関係を示した ブロック図である。ボート・インタフェースｐ　、−ｐ、およびＩキャッシュと 入出力インタフェース５６．５７間の接続関係も同じであるが、■キャッシュ・ インタフェース５６からは書込みデータ要求が出されない点が異なる。第３図に 示すように、ボート・インタフェースｐ、−ｐ、の各々には、さらに、読取り要 求の識別コード（ＩＤ）をストアするためのＩＤ　ＦＩＦＯ（先入れ光圧し）１ ３０と、ＭＡＵへのアクセスが許可されるまで書込みデータを一時的にストアし てお（ための書込みデータ（ＷＤ）　ＦＩＦＯ１３１と、ネットワーク５４が使 用可能になるまで読取りデータを一時的にストアしておくための読取りデータ（ ＲＤ）　ＦＩＦＯ１３２が設けられている。

スイッチ・ネットワーク５４には、それぞれ、要求／アドレス・バス５Ｗ−ＲＥ Ｑ［２８：０１、書込みデータ・バス５Ｗ−ＷＤ［３１：０１　、読取りデータ ・バス５Ｗ−ＲＤ［６３：Ｏｌ　、および識別／バンク開始信号バス５Ｗ−ＩＤ ＢＳＴ［３：Ｏｌ　とも呼ばれる、複数の信号バス１４０〜１４３と、スイッチ 仲裁ユニット５８とが設けられている。スイッチ仲裁ユニット５８はマルチボー ト入出力要求を取り扱うことを目的としている。

キャッシュおよびボート・インタフェースは一部の信号バスで直接に、他の信号 バスでスイッチ・ネットワーク・バスを介して間接に接続されている。例えば、 ボート・インタフェース２０〜への各々におけるボート仲裁ユニットＰＡＵはＧ ＲＡＮＴ制御ライ制御ライン上０ａＥＱＵＥＳＴ制御ライン７１ｂうらなる対の 制御信号バスを介してスイッチ仲裁ユニット５８に接続されている。

スイッチ仲裁ユニット５８はＧＲＡＮＴ制御信号ライン７うｂを介してＤキャッ シュ・インタフェース５５に接続されている。ライン７０ａ、７０ｂおよびライ ン７１ａ、７１ｂは第２図のバス７０と７１における信号ラインである。ゲート ７５とレジスタ７６．７８は、それぞれ、介入を引き起こす要求をストアするた めと、割込みをかけられた読取り要求をストアするために設けられている。他方 のボート、キャッシュおよび入出力インタフェース間は対応する制御バスで結ば れている。

スイッチ・ネットワーク５４の機能は、様々な命令とデータ要求をキャッシュ制 御ユニット（ＣＣＵ）　、つまり、■キャッシュ５１．０キヤツシユ５２、およ びＩＯＵ　５３から受け取ることである。これらを要求を受け取ると、一度に１ つの要求を引き受ける、スイッチ・ネットワーク５４内のスイッチ仲裁ユニット ５８は要求に優先順位を付けて、その要求に付随したアドレスに応じて、該当す るボート・インタフェース２０〜Ｐ、または入出力インタフェースに要求を引き 渡す、ボートと入出力インタフェースは、例えば、要求に付随するアドレスの上 位ビットによって選択される。各ボート・インタフェースはＭＡＵアドレスをス トアするためのレジスタ７７をもっている。ボート・インタフェースは必要なタ イミング信号を発生し、ＭＡＵ　７７との間で必要なデータを特徴とする請求が ＷＲ要求ならば、ボート・インタフェースとスイッチ・ネットワーク５４との間 のやりとりは、スイッチが書込みデータをすべてブツシュしてＷＤＦ（書込みＦ ＩＦＯ）　１３１に入れたとき停止する。要求がＲＤ要求ならば、スイッチ・ネ ットワーク５４とボート・インタフェースとの間のやりとりは、ボート・インタ フェースが読取りデータをスイッチ・ネットワーク５４へ送り返したときだけ終 了する。

以下で詳しく説明するように、スイッチ・ネットワーク５４は、マスク・デバイ スとスレーブ・デバイスとが交信し合うために用意されたものである。この意味 において、マスク・デバイスとなり得るものには、次のものがある。

スレーブ・デバイスとなり得るものには、次のものがスイッチ・ネットワーク５ ４は、必要な介入要求を該当するボート・インタフェースへ送って、実行させる ことを担当する。

上述したように、スイッチ・ネットワーク５４は、キャッシュ・インタフェース 、入出力インタフェースおよびメモリ・ボート・インタフェース間を接続するた めの４セツトの３状態（ｔｒｙ−ｓｔａｔｅ）バスから構成されている。４セツ トの３状態バスとは５ＷＪＥＱ、　５ｌｊＷＤ、Ｓ’ＪＲＤ、　５ＷｊＤＢＳＴ である。５Ｗ−ＲＥＱ　［２８：　０］と名付けたバスは、スレーブ・デバイス 側のアドレス、メモリ共用信号およびＩＤをマスク・デバイスからスレーブ・デ バイスへ送るために使用される。上記に示したように、マスクとなり得るのは、 Ｄキャッシュ、エキャッシュまたはＩＯＵであり、スレーブ・デバイスとなり得 るのはメモリ・ボートまたはＩＯＵである。マスク・デバイスが要求をスレーブ に対して出すときは、アドレスの全３２ビツトをスイッチ・バスＳＷ、、、ＲＥ Ｑ上を送る必要がない。これは、本発明の多重メモリ・ボート構造では、各ボー トにはあらかじめ定義されたメモリ空間が割り振られているためである。

機能コード（ＦＣ）やデータ幅（ＷＤ）などの、他の要求属性は、タイミング上 の制約があるため５ＷＪＥＱバスから送信されない。スイッチ・ネットワーク５ ４上を送られる情報は、その情報が専用ワイヤ上を送られた場合よりも１クロツ ク・フェーズだけ遅れてボート・インタフェースに到着する。従って、初期の要 求属性（ｅａｒｌｙ　ｒｅｑｕｅｓｔ　ａｔｔｒｉｂｕｔｅ）を１フエーズだけ 早くボート・インタフェースへ送っておけば、ボート・インタフェースはそのス テート・マシンを早く始動できるので、メモリ待ち時間が減少することになる。

これは、第３図に示すように、別の信号ライン７９によって行われる。ライン７ ９は第２図の制御信号バス７０内のラインの１つである。

５Ｗ−ＷＤ［３１：０］バスは、書込みデータをマスク・デバイス（Ｄキャッシ ュとｌ０Ｕ）からメモリ・ボート・インタフェース内のＷＤ　ＦＩＦＯ１３１へ 送るために使用される。この３状態バスはダブル・ポンプされる。つまり、デー タの３２ビツトがフェーズごとに転送される。

バスはダブル・ポンプ（ｄｏｕｂｌｅ−ｐｕｍｐｅｄ）されるので、回路を設計 する際に、バスが折り返して、あるマスクから別のマスクに切り替わるときバス の衝突が起こらないようにする配慮が必要である。理解されるように、ダブル・ ポンプを行うと、必要とするビット・ライン数が少な（なるので、必要とされる 高価なワイヤ数を最小にし、パフォーマンス低下を最小にすることができる。

第９図に示すように、５Ｗ−ＲＤ［６３：Ｏｌは、返却読取りデータをスレーブ ・デバイス（メモリ・ボートまたはｌ０Ｕ）からマスク・デバイスへ送り返すた めに使用される。データはクロックのフェーズ１のとき（ＣＬＫＩがハイのとき ）だけ送信される。このバスは、キャッシュにタイミング上の制約があるためダ ブル・ポンプされない。ＣＬＫＩの立下がり縁でデータが有効であることがキャ ッシュの必要条件である。データはフェーズ１時にボート・インタフェースから 受信されるので、５ＷＪＤバスがダブル・ポンプされていないと、キャッシュが 最も早くデータを得るのは、ＣＬＫＩの玉縁のときであって、ＣＬＫＩの負縁の ときではない。５Ｗ−ＲＤババスダブル・ポンプされないので、このバスはＣＬ ＫＩ時だけアクティブであるので（３状態ではない）、バス・バッファが衝突す るという問題は起こらない。つまり、２つのバス・ドライバが同じワイヤを同時 にドライブすることはない。

５ＷＪＤＢＳＴ［３：０］は、識別（ＩＤ）コードとバンク開始コードをスレー ブ・デバイスからマスク・デバイスへバス８８を経由して返すために使用される 。スレーブ・デバイスからのデータは常に順番に返されるので、一般的にはＩＤ をボートまで送る必要はない。ＩＤは、インタフェース内の各ボートごとに１つ あて用意されている個々のＦＩＦＯにストアしておくことができる。

再び読取りＦＩＦＯ１３２に戻って説明すると、データはスイッチ読取りバス５ ｌＪＲＤが使用可能でないときだけこのＦＩＦＯにストアされる。バス５ＷＪＤ が現在地のボートで使用中であれば、到来読取りデータは一時的に読取りＰＩＦ Ｏ１３２にブツシュされ、５Ｗ−ＲＤババス解放されると、データはＦＩＦＯか らポツプされて、スイッチ・ネットワーク５４を通って要求側キャッシュまたは ＩＯＵへ転送される。

Ｄキャッシュ・インタフェース５５、■キャッシュ・インタフェース５６％入出 力インタフェース５７およびボート・インタフェースＰ、−Ｐ。間のデータ転送 を、Ｄキャッシュ・インタフェース５５との間でデータを受け渡しする場合を例 に挙げて、以下説明することにする。

Ｄキャッシュ、■キャッシュまたはＩＯＵのいずれかがボートをアクセスしたい ときは、そのボートが空きになっているかどうかを確かめるために、第３図に示 すように要求を要求信号ライン７０ｂ上をボート仲裁ユニットＰＡＵｏへ送る。

ボートが空きになっていれば、ボート・インタフェースは、要求が存在すること を要求制御ライン７１ａを利用してスイッチ仲裁ユニット５８に通知する。スイ ッチ・ネットワーク５４が空きになっていれば、スイッチ仲裁ユニット５８は、 要求が制御ライン７１ｂ上で許可されたことを許可制御ライン７０ａ上のボート とマスク、例えば、Ｄキャッシュ・インタフェース５５に通知する。

要求が書込み要求であれば、Ｄキャッシュ・インタフェース回路５５はバス仲裁 制御ユニット１７２をチェックして、ＭＣＵ　５０にＭＡＵバス２５が許可され ているかどうかを確かめる。ＭＣＵにまだバス２５が許可されていなければ、バ ス要求が出される。バスが許可されているか、あるいは許可されると、ボート仲 裁ユニット１７１はスイッチ・バス１４０．１４１の要求を行う。スイッチ・バ ス１４０，１４１へのアクセスが許可されると、Ｄキャッシュ・インタフェース 回路５５は該当するアドレスをスイッチ・バス５Ｗ−ＲＥＱ　１４０上に送出し 、同時に、書込みデータを書込みデータ・バス５ＷＪＤ　１４１上に送出し、そ のデータをＷＤ　ＦＩＦＯ（ＷＤＦ）　１３１にストアする。データがＷＤＦに 置かれると、ＭＣＵはデータをＭＡＵに順次に書き出していく。書込みデータを ボートに送る前にバスが許可されているかどうかを確かめるようにしたのは、外 部プロセッサからのスヌーブ要求があるとき、ＭＣＩがＷＤＦをチェックしない ですむようにするためである。従って、変更されたデータがあるかどうかのチェ ックは、キャッシュだけで行われる。

要求が読取り要求であり、ボートとスイッチ・ネットワークが上述したように空 きになっていると判断されると、ボート・インタフェースは５ＷＪＥＱバス上を 要求側ユニットから送られてきたアドレスを受け取り、ＭＡＤバス９の許可を得 るための仲裁をオービタに要求する。ボートがバスを実際に使用するためには、 その前に、ＭＡＤバスが許可されたとのＭＡＤオービタからの通知が必要である 。そのあと、要求はスイッチからボートへ転送される。ＭＡＵアドレス・バス９ が空きになっていると、アドレスがＭＡＵアドレス・バス上に送出される。デー タがいつ受信されるかは、事前にボートに知らされる。ボートはスイッチ返却デ ータ・バスを要求するので、バスが使用中でなければ、データが返却されるとき 使用可能になっている。バスが空きになっていると、ボートは読取りデータをバ ス上に送出し、Ｄキャッシュ、■キャッシュまたは入出力インタフェースはその データを取り出して、それぞれの要求側ユニットへ引き渡すことになる。

Ｄ／Ｉキャッシュ５１．５２が入出力アドレスの要求を行うと、Ｄ／Ｉキャッシ ニ・インタフェース５５．５６はその要求を要求バス５Ｗ−ＲＥＱを経由して入 出力インタフェース・ユニット５７に受け渡す。入出力インタフェース・ユニッ ト５７は、要求をストアしておくためのその待つ行列に使用可能なエントリをも っていれば、要求を制御信号ライン９０を経由してスイッチ仲裁ユニット５８に 引き渡す。スイッチ・ネットワーク５４が空きになっていれば、もう一度、スイ ッチ仲裁ユニット５８はＤ／１キャッシュ・インタフェース５５．５６に通知し て、アドレスをアドレス・バス５ｌＪＲＥＱ上に送出できるようにし、それが書 込み要求ならば（Ｄキャッシュのみ）、書込みデータを書込みデータ・バスｓｗ 、−ｗｎ上に送出してＩＯＵへ転送できるようにする。同様に、Ｄ／Ｉキャッシ ュ・インタフェース５５．５６からの要求が読取り要求ならば、入出力インタフ ェース５７からの読取りデータは、スイッチ・ネットワークの読取りデータ・バ ス５ｌＪＲＤを経由して入出力インタフェース５７から転送されて、Ｄ／Ｉキャ ッシュ・インタフェース５５．５６に渡され、そこからＤ／Ｉキャッシェ５１． ５２へ転送される。

第４図に示すように、本発明によるボート・インタフェースとキャッシュには、 それぞれを符号１６０，１６８で全体を示したテストおよびセット（ＴＳ）バイ パス回路が設けられている。このバイパス回路はＭＡＵアドレス・バス９上にセ マフォアのアドレスがあるかどうかをモニタ、つまり、スヌーズ（ｓｎｏｏｐ） する、理解されるように、回路１６０，１６８はセマフォアをスピン・ロックし たとき消費されるメモリ・バンド幅を節減する。

ＴＳ回路１６０，１６８には、スヌーズ・アドレス・ジェネレータ（ｓｎｏｏｐ 　ａｄｄｒｅｓｓ　ｇｅｎｅｒａｔｏｒ）　１６１　、ＴＳ内容アドレス・メモ リ（ＣＡＭ　−ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ）１６ ２　、７リツプフロツプ１６３およびＭＵＸ　１６４．１６５が設けられている 。

セマフォア（ｓｅｍａｐｈｏｒｅ）とは、メモリ内のアドレス可能ロケーション にストアされて、メモリやその他のアドレス可能資源のある領域へのアクセスを 制御するためのフラグまたはラベルである０例えば、あるＣＰＵがセマフォアが 関連づけられているあるメモリ領域をアクセスするとき、その領域を他のＣＰ［ ］がアクセスするのを望まないときは、そのアクセスするＣＰＵはセマフォアに オール１を入れる。別のＣＰＵがその領域へのアクセスを試みるときは、まずそ のセマフォアを調べる。セマフォアがオール１であることが分かると、その２番 目のＣＰＵはアクセスが拒否されることになる。

そのときまでに、２番目のＣＰＵがアクセス要求をなん度も出していると、アク セスがなん度も拒否され、その結果、「セマフォアのスピン・ロック」と呼ばれ る現象が起こることになる。このセマフォアのスピン・ロックが起こると、アク セス要求のたびに、要求側ＣＰＵは読み書きを行わなければならないので、メモ リ・バンド幅量が過度に使用されるという問題が起こる。

第４図に示したテストおよびセット・バイパス回路１６０．１６８には、セマフ ォアのスピン・ロックが起こったときメモリ・バンド幅の過度の使用を防止する 単純なアルゴリズムが実装されている。

動作について説明すると、あるＣＰＵ　、より正確には、プロセッサ内のあるプ ロセスがセマフォアが関連づけられているあるメモリ領域を要求するために、ま ずロードおよびセット命令、つまり、セマフォアへのアクセス要求と関連する所 定の命令を出すと、そのＣＰＵは、まず、そのセマフォアをアクセスし、セマフ ォアのアドレスをＣＡＭ　１６２にストアする。複数のロードおよびセット命令 を出すと、複数のエントリがＣＡＭ　１６２にストアされることになる。セマフ ォアがオール１　（＄ＦＦＦＦ）ならば、アクセスが拒否されたことを意味する １が返される。別のプロセスがそのセマフォアを要求するときは、そのＣＡＭを 調べる。要求したセマフォアのアドレスがまだＣＡＭに残っていると、セマフォ アが別のプロセッサ／プロセスによってまだ解放されていないことがＣＰＵに通 知されるので、セマフォアをスピン・ロックさせる必要がない。その代わりに、 ＭＣＵはオール１（セマフォア失敗）を受け取るので、セマフォアはメモリに要 求されないので、メモリ・バンド幅が必要以上に使用されることが防止される。

他方、セマフォアのアドレスがＣＡＭになければ、セマフォアが以前に要求され たことがなかったか、すでに解放されていることを意味する。

ＭＡＵバスは、バイト・アドレスを提供しない。セマフォアが解放されたときは 、ＣＡＭをクリアする必要がある。セマフォアを取り囲む最小の検出可能メモリ ・ブロックのいずれかの部分へのアクセスがＭＡＵバス上のいずれかのプロセッ サによって行われると、ＣＡＭがクリアされる。現ブロック・サイズは４または ８バイトである。このようにすると、メモリ・ブロック内の別のロケーションへ の書込みによってセマフォアがクリアされなかったときＣＡＭがクリアされる場 合があっても、ＣＡＭはクリアされたセマフォアのアドレスを保持することはな い。セマフォアは、いずれかのプロセッサがオール１以外をセマフォアに書き込 むと、クリアされる。

セマフォアが置かれているメモリ・ブロックへの書込みが行われたあと、セマフ ォアがテストおよびセット命令によってアクセスされる場合は、メモリが再びア クセスされる。セマフォアがすでにクリアされていると、クリアされた値がＣＰ Ｕに返され、ＣＡＭにそのアドレスが再びセットされる。セマフォアがクリアさ れていないか、再びロックされていたときも、ＣＡＭにセマフォア・アドレスが ロードされるが、ロックされた値がＣＰＵに返される。

第４図の回路１６０の動作について説明すると、回路１６０はＭＡＵアドレス・ バス９をスヌーズし、そこで検出されたアドレス信号を使用して、アドレス・ジ ェネレータ１６１で応するスヌーズ・アドレスを生成し、このアドレスはライン １６９上をＣＭＡ　１６２へ送信され、その内容と比較される。ヒツトすると、 つまり、ＣＡＭ１６２内のエントリと一致するものがあると、ＣＡＭ　１６２の そのエントリがクリアされる。ロードおよびセット要求が例えばＤキャッシュか らＭＣＵに対して行われると、Ｄキャッシュ・インタフェース回路はアドレスを ＣＡＭのエントリと比較する。　ＣＡＭ　１６２に一致するものが見つかると（ ヒツトすると）、そのＩＯがキャッシュ・インタフェースのレジスタ１６３にラ ッチされ。

このＩＤとオール１　（＄ＦＦＦＦ）がＭＵＸ　１６４，１６５を経由してキャ ッシュ・インタフェースに返される。

アドレスをスヌーズし、ＣＡＭ　１６２で比較を行うためにそれからスヌーズ・ アドレス・ジェネレータ１６１でスヌーズ・アドレスを生成することは、ＭＡＵ アドレス・バス９上に現れたアドレスが非共用メモリ・ロケーションに対するも のであっても、好ましくない影響を与えないで続けられる。スヌーズ・アドレス ・ジェネレータ１６１は、一般的には、ＭＡＵアドレス・バス９上に現れたＭＡ Ｕ行列アドレスの１１ビツトからキャッシュ・ブロック・アドレス（上位ビット ）を、ＭＡＵ制御信号ＲＡＳ、　ＣＡＳおよび制御信号バス１１上のＢＫＳ丁５ ＴＡＲＴ　ＭＡυ制御信号を使用して生成する。

第５図に示すように、全体を符号１７０で示した、キャッシュ−貫性を保つため の本発明の他の形態による回路が設けられている。キャッジニー貫性が必要とさ れるのは、マルチプロセッサ環境では、マスク・デバイスとスレーブ・デバイス 、つまり、ＣＰＵがすべて最新のデータをもつことを保証するためである。

回路１７０を構成するチップの外側に示すように、オービタ６、メモリ　７、Ｍ ＡＵアドレス・バス９、ＭＡＵ制御バス１１およびマルチプロセッサ制御バスｌ Ｏが設けられている０回路１７２には、ポート仲裁ユニット・インタフェース１ ７１、バス仲裁制御ユニット１７２、マルチプロセッサ・コントロールエフ３お よび第４図に示すスヌーズ・アドレス・ジェネレータ１６１が設けられている。

Ｄキャッシュ・インタフェース５５は対の制御信号バス１７４．１７５とスヌー ズ・アドレス・バス１７６を介してマルチプロセッサ・コントロール１７３に接 続されている。エキャッシュ・インタフェース５６は対の制御信号バス１７７． １７８とスヌーズ・アドレス・バス１７６を介してマルチプロセッサ・コントロ ール１７３に接続されている。スヌーズ・アドレス・ジェネレータ１６１は制御 信号バス１７９を介してマルチプロセッサ・コントロール１７３に接続されてい る。マルチプロセッサ・コントロール１７３はさらに、制御信号バス１８０を介 してマルチプロセッサ制御バスｌＯに、制御信号バス１８１を介してバス仲裁ユ ニット１７２に接続されている。ボート仲裁インタフェース１７１は制御信号バ ス１８２を介してバス仲裁制御ユニット１７２に接続されている。バス仲裁制御 ユニット１７２はバス仲裁制御ユニット１８３を介してオービタ６に接続されて いる。スヌーズ・アドレス・ジェネレータ１６１は、それぞれ、アドレス・バス １４および制御バス１６を介してＭＡＵアドレス・バス９およびＭＡＵ制御バス １１にも接続されている。

キャッシュからの要求が送られるときは、その要求が共用メモリに対するものか どうかを示した属性が一緒に送られる。要求が共用メモリに対するものであると きは、ボート・インタフェースはマルチプロセッサ制御信号（ＭＣ３）バス１０ 上を共用信号５ＨＡＲＥＤＪＥＱを送出する。他のＣＰＵがＭＣＳバス１０上に この共用信号を検出すると、スヌーズ・アドレスを得るためにＭＡＵ　ＡＤＤＲ バス９をスヌーズすることを始める。

スヌーピング（ｓｎｏｏｐｉｎｇ）とは、これまでに簡単に説明したように、キ ャッシュ−質性プロトコルである。

このプロトコルによれば、制御は共用メモリ・バス上のすべてのキャッシュに配 布され、すべてのキャッシュ・コントローラ（ＣＣＵ）はバスを聴取（ｌｉｓｔ ｅｎ）またはスヌーズして、共用ブロックのコピーをもっているかどうかを判断 する。従って、スヌービングとは、スレーブ側ＭＣＵがバス上のすべてのトラン ザクションをモニタして、マスク側ＭＣＵから出されたＲＤ／ＷＲ要求があるか どうかを調べるプロセスである。スレーブ側ＭＣＵの主要な仕事は、バスをスヌ ーズして受信する必要のあるデータがあるかどうかを判断すること、つまり、以 前に受信したデータを無効にすることであり、あるいは最新のデータをマスク側 ＭＣＵへ送ること、つまり、介入を行うことである。

以下で詳しく説明するように、第５図に示すマルチプロセッサ制御回路１７３は キャッシュからの無効化、介入およびスヌーズ・ヒツト信号を処理して、以下に 詳しく説明するように、スヌーズ・ヒツトと介入／無効化が示されたときスヌー ズ・ヒツト（ＳＮＰ−旧Ｔ）信号と介入（ＩＴＶＪＥＱ）信号をマルチプロセッ サ制御信号バス１８０上に生成する。

第５図に示すバス仲裁制御回路１７２は通常の読取りまたは書込みオペレーショ ンにおいてＭＡＤバスの仲裁を行う。また、介入／無効化の場合にもＭＡＤバス の仲裁を行い、外部バス・オービタ６に直接に通じる外部バス仲裁制御信号ビン と１接にインタフェースとなっている。

次に、上述したキャッシュ−買付を保証するための介入と無効化のオペレーショ ンを、マスク側中央処理ユニット（ＭＳＴＲＣＰＵ）から出された読取り要求、 書込み要求および変更意図付き読取り（ｒｅａｄ−ｗｉｔｈ−ｉｎｔｅｎｔ−ｔ ｏ−ｍｏｄｉｆｙ）要求と関連づけて説明する。

ＭＳＴＲＣＰＵは読取り要求を出すとき、アドレスをメモリ・アレイ・ユニット （ＭＡＵ）アドレス・バス９上に送出する。スレーブ側（ＳＬＶ）　ＣＰＵはＭ ＡＤバス９上のアドレスをスヌーズする。ｓｔ、ｖ　ｃｐｕがそのキャッシュ内 のアドレス指定したメモリ・ロケーションから取り出したデータが変更されてい ると、スレーブ側キャッシュ制御ユニット（ＳＬＶ　ＣＣＵ）は介入信号をマル チプロセッサ制御バス１０上に送出し、データが更新、つまり、変更されている ことを通知する。ＭＳＴＲは、ＩＴＶ信号を検出すると、バスを断念し、ＳＬＶ 　ＣＣＵは更新データをメイン・メモリ、つまり、ＭＡＵ　７に書き込む。ＭＳ ＴＲが要求したデータがＭＳＴＲキャッシュ制御ユニット（ＣＣＵ）によってま だ受信されてないと、ＭＳＴＲＭＣＵは要求されたデータを破棄し、ＭＡＵにデ ータを要求することを再び主張する。要求されたデータがＭＳＴＲＣＣＵへ転送 されていた場合は、ＭＳＴＲＭＣＵはデータを破棄するようにＭＳＴＲＣＣＵ　 （ＩＯＵがＭＳＴＲであれば、ＩＯＵコントローラ）に通知する。そのあと、Ｍ ＳＴＲＭＣＵは、スレーブがメイン・メモリを更新したあと読取り要求を再び巴 す。その間、ボート・インタフェースはマスクの読取り要求を保留しており、そ の間にスレーブは変更したデータをメモリに書き戻す、そのあと、読取り要求が 実行される。

ＭＳＴＲが書込み要求を出し、アドレスをメモリ・アレイ・ユニット（ＭＡＵ＞ アドレス・バス９上に送出し、スレーブ側ＣＣＵがこのアドレスからのオリジナ ル・データのコピーをそのキャッシュにもっていると、スレーブ側ＣＣＵはその キャッシュに置かれている対応するデータを無効にする。つまり、破棄する。

ＭＳＴＲが変更意図付き読取り要求を出し、アドレスをメモリ・アレイ・ユニッ ト（ＭＡＵ）アドレス・バス９上に送出し、スレーブ側ＭＣＩ＋がマスク（ＭＳ ＴＲ）からアドレス・バス上に送出されたアドレスをもっていると、次の２つの 可能な動作のいずれかが取られる。

１、　ＳＬＶ　ＣＣＵがＭＳＴＲがアドレス指定したデータに対応するデータを 変更していた場合は、ＳＬＹはＩＴＶ信号を出し、ＭＳＴＲはその信号を受けて バスを断念し、ＳＬＹ　ＣＣＵが変更したデータをメモリに書くことを許可する 。このオペレージ３ンは、上述した介入オペレーションに対応している。

２、　ＳＬＹがＭＳＴＲがアドレス指定したデータに対応する未修正データをも っている場合は、ＳＬＶはそのデータを無効にする、つまり、破棄する。このオ ペレーションは、上述した無効化オペレーションに対応している。

第６図に示すように、全体を符号１９０で示した本発明の他の形態による回路が 設けられている。この回路１９０は、行一致比較を行ってメモリ待ち時間を短縮 するために使用される。回路１９０には、コンパレータ１９１、ラッチ１９２お よび対のＭＵＸ　１９３．１９４が設けられている。

行一致比較の機能は、現在の要求が前の要求と同じ行アドレスをもっているかど うかを判断することである。同じ行アドレスをもっていれば、ボートはＲＡＳ要 求を取り消すための時間ペナルティを負担しないですむ。行一致は主にＤＲＡＭ で使用されるが、ＳＲＡＭまたはＲＯＭで使用することも可能である。つまり、 ＲＯＭとＳＲＡＭは、ＤＲＡＭで使用するものと同じように上位と下位のアドレ ス・セグメントに入れてアドレスをＭＡＵに引き渡すので、ＭＡＵを新アドレス の上位、つまり、行ビットにラッチする必要がないためである。

第６図に示した行一致回路の動作について説明すると、行アドレスは、そのアド レスの対応する配列選択ビットを含めて、ＭＵＸ　１９３によってラッチ１９２ にストアされる。新しいアドレスがスイッチ・ネットワーク・アドレス・ライン ５ｌｊＲＥＱに現れるたびに、そのアドレスは新要求ＭＵＸ　１９４を通って送 られ、コンパレータ１９１で前の要求と比較される。行が一致していると、信号 がコンパレータ１９１の出力から生成され、バス７０の一部である信号ライン１ ９５を介してボート・インタフェースへ転送される。行一致がヒツトすると、ボ ート・インタフェースはＲＡＳ要求を取り消すことが禁止されるので、ＲＡＳサ イクル・タイムが節約されることになる。

ＭＵＸ　１９３は行アドレスをスイッチ要求アドレスから抜き出すために使用さ れる。行アドレスをスイッチ・アドレスにマツピングすることは、ＤＲＡＭの構 成（例えば、１Ｍｘｌまたは４Ｍｘｌ　ＤＲＡＭ）とＭＡＤデータ・バスの幅（ 例えば、３２ビツトまたは６４ビツト）によって異なる。

第１図および第５図に示すように、外部バス・オービタ６は、主にプログラマブ ル・ロジック・アレイ（ＰＬＡ）と記憶素子から構成されたユニットである。こ のオービタはＭＡＵバス要求を異種ＣＰＵから受け取り、どのＣＰＵにバス許可 を与えるべきかを、ソフトウェアで選択可能な動的または固定優先度方式に基づ いて裁定し、該当するＣＰＵに対して許可を発行する。記憶素子はどのＣＰＵに 最後にバスが許可されたかを記憶しておき、動的または柔軟な優先度方式および 固定または「ラウンド・ロビン」優先度方式のいずれをも実行できるようにする ものである。

第７図を参照して、本発明のマルチプロセッサ環境で使用される動的スイッチお よびボート仲裁について、以下説明する。

上述したように、３つのマスクと、ＭＣＵのサービスを受ける２つの資源が存在 する。３つのマスクとは、Ｄキャッシュ、■キャッシュおよびＩＯＵである。２ つの資源、つまり、スレーブはメモリ・ボートとＩＯＵである。上から明らかな ように、ＩＯＵはマスクと資源／スレーブの両方になることができる。

本発明によれば、２種類の仲裁が行われる。１つはメモリ・ボートの資源の仲裁 に関係するものであり、もう１つはスイッチ・ネットワーク５４のバス５ｌＪＲ ＥＱとｓｗ−ｗｏの資源の仲裁に関係するものである。

複数のデバイスがメイン・メモリからデータを同時に要求することがある。それ らのデバイスとは、Ｄキャッシュ、エキャッシュおよびＩＯＵである。各マスク に一定の優先度を与える優先度方式は、「重要度」または「緊急度」の高いデバ イスからの要求ができるかぎり早くサービスを受けられるようにすることを目的 としている。しかし、厳格な固定仲裁方式は、優先度の低いデバイスがいつまで もサービスが受けられない（ｓｔａｒｖｉｎｇ）可能性があるため好ましくない 、その代わりに、デバイス別に異なる優先度を処理中に（ｏｎ　ｔｈｅ　ｆｌｙ ）割り当てる動的仲裁方式が取り入れられている。この動的仲裁方式に影響を与 える要因として、次のものがある。

ｌ、　そのデバイスの固有優先度 ２、　要求したアドレスと以前にサービスを受けた要求のアドレスとが行一致し ている。

３、　デバイスは余りにも多（の回数サービスを拒否されてきた。

４、　マスクは余りにも多くの回数サービスを受けてきた。

第７図に示すように、メモリ・ボートを要求するときに使用される動的優先度方 式は次のとおりである。

デバイスからの各要求は固有優先度をもっている。

ＩＯＵが高優先度または通常優先度を要求することができ、次にＤキャッシュが 、その次に１キヤツシユが要求できる。しかし、Ｄキャッシュからの介入（ＩＴ Ｖ）要求がすべての中で最も優先度が高くなっている。

特別な高優先度の入出力要求を行うことができる。

この優先度は、メモリ待ち時間を最小にしてメモリへのアクセスを必要とするリ アルタイム（実時間）入出力周辺デバイスで使用されることを目的としている。

これらの要求は、第７図に示すように介入サイクルと行一致を除き、他のすべて の要求に優先させることができる。

各種デバイスの固有優先度を変更する要因として、サービス拒否、入出力独占　 （Ｉｌｏ　ｈｏｇ）、行一致といったものがある。あるデバイスがサービスを拒 否されるたびに、カウンタがデクリメントされる。カウンタがゼロまで達すると 、そのデバイスの優先度は大きくされ、ＤＥＮＹ　ＰＲＩＯＲＩＴＹと名付けた 優先度レベルがセットされる。これらのカウンタには、最大１５までのプログラ ム可能な値をロードすることができる。カウンタがゼロまで達すると、ＤＥＮＹ 　ＰＲＩＯＲＩＴＹビットがセットされ、これは最終的には、拒否されたデバイ スがサービスを受けたときクリアされる。サービスが拒否されたデバイスの優先 度を大きくするこの方法によると、サービス窮乏化（ｓｔａｒｖａｔｉｏｎ）が 防止される。注意すべきことは、ＩＯＵの固有優先度レベルは本来的にすでに高 いので、ＩＯＵにはサービス拒否優先度が割り当てられないことである。

ＩＯＵはすでに本来的に優先度が高いデバイスであるので、そのデバイスがボー トを独占するのをカウンタで防止するようにする必要もある。ＩＯＵにボート使 用権が許可されるたびに、カウンタはデクリメントされる。カウンタがゼロまで 達すると、ＩＯＵはバスを独占しているものと扱われ、ＩＯＵの優先度レベルは 低くされる。　ＩＯＵの優先度レベルを落とすのは通常優先度の要求の場合だけ であり、高優先度の入出力要求の場合は行われない。ＩＯＵに要求サイクル時に ボート使用権が許与されないときは、独占優先度ビット（ｈｏｇ　ｐｒｉｏｒｉ ｔｙ　ｂｉｔ）がクリアされる。

要求の固有優先度を変更するもう１つの要因は行一致であるや行一致が主に重要 なのは、■キャッシュの場合である。あるデバイスが以前にサービスを受けた要 求と同じ行アドレスをもつメモリ・ロケーションを要求すると、要求したデバイ スの優先度が高（される。これが行われるのは、ＲＡＳを再要求しないで済むよ うにするためである。

しかし、行一致優先度を持ち続けるには一定の限度がある。この場合も、カウン タはプログラム可能な最大値をセットして使用される。行一致優先度があるため に要求がサービスを受けるたびに、カウンタはデクリメントされる。カウンタが ゼロまで達すると、行一致優先度ビットがクリアされる。ボートの新しいマスク が割り当てられると、あるいは行一致の要求がないと、カウンタには再びプログ ラム可能値が事前ロードされる。上述したカウンタはスイッチ仲裁ユニット５８ に置かれている。

メモリ・ボートに対する書込み要求は、スイッチの書込みデータ・バスｓｗ、− ｗｏが使用可能になっているときだけ許可される。使用可能でないときは、別の 要求が選択される。１つだけ例外があり、それは、介入信号ＩＴＶの場合である 。　ｓｗ−ｗｏが使用可能になっていないと、どの要求も選択されない。その代 わりに、プロセッサはｓｗ−ｗｏが空きになるのを待ってから、要求をスイッチ ・オービタに受け渡す。

スイッチ・ネットワーク５４の仲裁方式は、ボートの仲裁で使用される方式と若 干異なっている。第３図のスイッチ仲裁ユニット５８は、ソフトウェアで選択可 能なボートの仲裁を行うとき、２種類の仲裁方式を利用している。

１．優先度がスレーブまたは被要求側デバイス（すなわち、メモリまたはｒＯＵ ボート）を基準にしているスレーブ優先度方式。

２、優先度がマスクまたは要求側デバイスＣすなわち、ＩＯＵ、Ｄキャッシュお よびＩキャッシュ）を基準にしているマスク優先度方式。

スレーブ優先度方式では、優先度は常にラウンド・ロビン方式でメモリ・ボート に与えられる。つまり、優先度は最初にメモリ・ボート０、ｌ、２８１．に与え られ、次にｌ０ｔＪに与えられる。これに対して、マスク優先度方式では、優先 度は最初にＩＯＵに与えられ、次にＤキャッシュとＩキャッシュに与えられる。

勿論、事情によっては、マスク優先方式に従ってＩＴＶ要求に最高優先度を与え る必要がある場合やそうしたほうが望ましい場合がある。また、ブリフェッチ・ バッファがやがて空になる場合に、■キャッシュに高優先度を与える必要がある 場合やそうしたほうが望ましい場合がある。いずれの場合も、使用する優先度方 式は、様々な動作条件に合うようにソフトウェアで調整することが可能である。

動的メモリ・リフレッシュも優先度方式に基づいている。ステート・マシンに接 続されたカウンタは、あるリフレッシュから次のリフレッシュまでどれだけのサ イクルが経過したか、つまり、リフレッシュが要求され、ＭＡＤバスが使用中の ため拒否された回数を記録するために使用される。カウンタが所定のカウントま で達すると、つまり、経過すると、信号をボートに対して生成して、リフレッシ ュの必要があることをボートに通知する。ボートが使用中で、ＤキャッシュやＩ キャッシュまたはＩＯＵからの要求にサービスを与えている場合は、これまでに 拒否したりフレッシニ要求が所定数まで達していなければ、リフレッシュ要求に サービスを与えることを拒否する。言い換えれば、リフレッシュ要求が所定回数 まで拒否されたとき、リフレッシュ要求にサービスを与えることに優先度が与え られる。ボートがリフレッシュ要求にサービスを与える準備状態になると、ＭＡ Ｕバスの仲裁を始めるようにバス仲裁制御ユニットに通知する。

行は、１５マイクロ秒ごとにリフレッシュするのが好ましく、また、所定の期間 内に、例えば、少なくとも３０マイクロ秒ごとにリフレッシュする必要がある。

ＲＡＳが低（要求−ａｓｓｅｒｔ　）になり、　ＣＡＳが要求されなかったとき は、リフレッシュが行われたことがすべてのＣＰＵに通知される。すべてのＣＰ Ｕはリフレッシュがいつ行われたかを記録しているので、どのＣＰＵも必要時に リフレッシュを要求することができる。

本発明の好適実施例について説明してきたが、本発明の精神と範囲を逸脱しない 限り、種々態様に変更が可能であることは勿論である。従って、上述した実施例 は、本発明を説明するための例示にすぎず、その範囲は実施例に限定されること なく、請求の範囲に記載した発明から判断すべきものである。

ｒ”　−−−−＋　、＋・５４ スイツナ・イ゛／タフ一一ス 木０−ト　０インフ７寡−ス ＭＡＵＣＮＴＲＬ ＦＩＧ、−５ スイ７千・ネｉトワ−７ 東島優先度 フロントページの続き （７２）発明者　ラウ、テーリ アメリカ合衆国　９４２０６　カリフォルニア州　パロ　アルド　力レッジ　ア ヴエニュ（７２）発明者　タン、チェンーロン アメリカ合衆国　９５１３２　カリフォルニア州　サン　ノゼ　カマーゴ　ドラ イブ

Claims (29)

【特許請求の範囲】
1. １．複数のマイクロプロセッサをサポートすることができ、該マイクロプロセッ サの各々はデータ用（Ｄ）キャッシュ、命令用（Ｉ）キャッシュ、メモリ・ポー ト、および入出力ユニット（ＩＯＵ）を有するマルチプロセッサ・アーキテクチ ャにおいて、該マイクロプロセッサの各々に設けられたメモリ制御ユニット（Ｍ ＣＵ）は、 スイッチ・ネットワークと、 Ｄキャッシュ・インタフェース回路と、前記Ｄキャッシュ・インタフェース回路 を前記Ｄキャッシュと前記スイッチ・ネットワークとの間に結合するための手段 と、 Ｉキャッシュ・インタフェース回路と、前記Ｉキャッシュ・インタフェース回路 を前記Ｉキャッシュと前記スイッチ・ネットワークとの間に結合するための手段 と、 入出力インタフエース回路と、 前記入出力インタフニース回路を前記ＩＯＵと前記スイッチ・ネットワークとの 間に結合するための手段と、 メモリ・ポート・インタフェース回路と、前記メモリ・ポート・インタフェース 回路を前記メモリ・ポートと前記スイッチ・ネットワークとの間に結合するため の手段と、 前記スイッチ・ネットワークの仲裁を行うスイッチ仲裁手段と、 前記メモリ・ポートの仲裁を行うポート仲裁手段と、 前記Ｄキャッシュ、前記Ｉキャッシュおよび前記ＩＯＵのいずれか１つと前記メ モリ・ポートとの間で前記スイッチ・ネットワークおよび前記ポート・インタフ ェース回路を介してデータを転送する要求を前記ポート仲裁手段に転送するため の手段と、前記ポート・インタフェース回路が前記要求を処理することができる とき、ポート使用可能信号を前記ポート仲裁手段から前記スイッチ仲裁手段へ転 送するための手段と、 前記スイッチ・ネットワークが前記要求を処理することができるようになって、 データを前記Ｄキャッシュ、前記Ｉキャッシュおよび前記ＩＯＵのうちの前記い ずれか１つと前記メモリ・ポートとの間で転送することが可能になったとき、前 記ポート使用可能信号に応答して、スイッチ使用可能信号を前記スイッチ仲裁手 段から当該要求のソースおよび前記ポート仲裁手段へ転送するための手段と を備えたことを特徴とするＭＣＵ。
2. ２．請求の範囲第１項的記載のＭＣＵにおいて、前記スイッチ・ネットワークは スイッチ要求バス（ＳＷ＿ＲＥＱ）、スイッチ書込みデータ・バス（ＳＷ＿ＷＤ ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）を備え、該ＭＣＵ　は、 該ＭＣＵ　をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵ　システム・バスを 介して結合するための手段であって、該ＭＡＵ　システム・バスはＭＡＵ　アド レス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含んでいる手段と 、 前記Ｄキャッシュと前記ＩＯＵのいずれか１つから前記ＭＡＵへの書き込みの要 求に関連するアドレスを、前記ＭＡＵ　アドレス・バスがそのとき前記アドレス を受け入れるように使用可能になっていない場合に、一時的にストアしておくた めの手段と、 前記ＭＡＵへの書き込みの前記要求の前記ソースからの書込みデータを、前記Ｍ ＡＵデータ・バスがそのとき前記書込みデータを受け入れるように使用可能にな っていない場合に、一時的にストアしておくための手段と、 前記ＭＡＵへの書き込みの前記要求の前記ソースからの前記ＭＡＵへの書き込み の前記要求に関連する前記アドレスを前記スイッチ要求バス（ＳＷ＿ＲＥＱ）へ 転送し、および前記要求に関連する前記書込みデータを前記スイッチ書込みデー タ・バス（ＳＷ＿ＷＤ）へ転送するための手段と、 前記ＭＡＵへの書き込みの前記要求に関連する前記アドレスを、前記スイッチ要 求バス（ＳＷ＿ＲＥＱ）から前記ＭＡＵへの書き込みの前記要求に関連する前記 アドレスを一時的にストアしておくための前記手段へ転送するための手段と、 前記書込みデータを前記スイッチ書込みデータ・バス（ＳＷ＿ＷＤ）から前記書 込みデータを一時的にストアしておくための前記手段へ転送するための手段と、 前記ＭＡＵ　アドレス・バスおよび前記書込みデータ・バスが空きになって、前 記アドレスおよび前記書込みデータを受け入れることが可能になったとき、前記 アドレスを、前記アドレスを一時的にストアしておくための前記手段から前記Ｍ ＡＵ　アドレス・バスへ転送し、および前記書込みデータを前記書込みデータを 一時的にストアしておくための前記手段から前記ＭＡＵアドレス・バスおよび前 記書込みデータ・バスへ転送するための手段と をさらに備えたことを特徴とするＭＡＵ。
3. ３．請求の範囲第１項に記載のＭＣＵにおいて、前記スイッチ・ネットワークは 、スイッチ要求バス（ＳＷ＿ＲＥＱ）．スイッチ書込みデータ・バス（ＳＷ＿Ｗ Ｄ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）圧備え、前記ＭＣＵは 、 該ＭＣＵをメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バスを介し て結合するための手段であって、前記ＭＡＵ　システム・バスはＭＡＵアドレス ・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と、 前記Ｄキャッシュ、ＩキャッシュおよびＩＯＵのいずれか１つからの前記ＭＡＵ からデータを読み取る要求に関連するアドレスを、前記ＭＡＵアドレス・バスが そのとき該アドレスを受け入れるように使用可能になっていない場合に、一時的 にストアしておくための手段と、 該ＭＡＵからの前記読取りデータを、前記読取りデータ・バス（ＳＷ＿ＲＤ）が そのとき該読取りデータを転送できるように使用可能になっていない場合に、一 時的にストアしておくための手段と、 前記スイッチ要求バス（ＳＷ＿ＲＥＱ）が使用可能になっているとき、前記読取 り要求に関連かる前記アドレスを、当該要求の前記ソースから前記スイッチ要求 バス（ＳＷ＿ＲＥＱ）へ転送するための手段と、前記読取り要求に関連する前記 アドレスを、前記ＭＡＵアドレス・バスがそそのとき当該アドレスを受け入れる ように使用可能になっていないとき、前記スイッチ要求バス（ＳＷ＿ＲＥＱ）か ら、当該読取り要求に関連する該アドレスを一時的にストアしておくための手段 へ転送するための手段と、 前記ＭＡＵアドレス・バスが前記アドレスを受け入れるように使用可能になって おり、かつ前記スイッチ読取りバス（ＳＷ＿ＲＤ）が前記読取りデータを転送す るように使用可能になっていないとき、当該読取りデータを前記データ・バスか ら一時的にストアしておくための手段へ転送するための手段と、 前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）が前記読取りデータを転送する ように使用可能になっているとき、当該読取りデータを一時的にストアしておく ための手段から前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）へ転送し、およ び前記スイッチ読取りデータ・バスＳＷ＿ＲＤ）から前記要求の前記ソースへ転 送するための手段と をさらに備えたことを特徴とするＭＣＵ。
4. ４．請求の範囲第１項に記載のＭＣＵ的おいて、前記スイッチ・ネットワークは 、スイッチ要求バス（ＳＷ＿ＲＥＱ）、スイッチ書込みデータ・バス（ＳＷ＿Ｗ Ｄ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）とを備え、および前記 ＭＣＵは、 入出力（Ｉ／Ｏ）データ転送の要求を、前記Ｄキャッシュおよび前記Ｉキャッシ ュのいずれか１つと前記ＩＯＵとの間で、前記スイッチ・ネットワークおよび前 記入出力インタフエース回路を介して、転送するための手段と、 前記入出力インタフエース回路が入出力データ転送のための前記要求を処理する ために使用可能になっているとき、ＩＯＵ使用可能信号を前記入出力インタフェ ース回路から前記スイッチ仲裁手段へ転送するための手段と、 前記スイッチ・ネットワークが前記入出力データ転送のための前記要求を処理す るために使用可能になっているとき、当該要求に関連するアドレスを前記スイッ チ要求バス（ＳＷ＿ＲＥＱ）を介して前記入出力インタフエース回路へ転送する ための手段と をさらに備えたことを特徴とするＭＣＵ。
5. ５．請求の範囲第１項に記載のＭＣＵにおいて、前記スイッチ・ネットワークは 、スイッチ要求バス（ＳＷ＿ＲＥＷ）、スイッチ書込みデータ・バス（ＳＷ＿Ｗ Ｄ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）とを備え、および前記 ＭＣＵは、 入出力データ転送のための前記要求が書込み要求であるとき、量込みデータを前 記ＤキャッシュおよびＩキャッシュのいずれか１つから前記スイッチ書込みデー タ・バス（ＳＷ＿ＷＤ）を介して前記入出力インタフエース回路へ転送するため の手段と、入出力データ転送のための前記要求が読取り要求であるとき、読取り データを前記ＩＯＵ回路から前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）を 介して前記ＤキャッシュおよびＩキャッシュのいずれか１つへ転送するための手 段と をさらに備えたことを特徴とするＭＣＵ。
6. ６．請求の範囲第１項に記載のＭＣＵにおいて、該ＭＣＵをＭＡＵシステム・バ スを介してメモリ・アレイ・ユニット（ＭＡＵ）に結合するための手段であって 、前記ＭＡＵシステム・バスはＭＡＵアドレス・バス、ＭＡＵデータ・バスおよ びＭＡＵ制御信号バスを含む手段と、 テストおよびセット・バイパス回路であって、該テストおよびセット・バイパス 回路は、前記ＭＡＵアドレス・バスに結合されて、前記ＭＡＵアドレス・バス上 のアドレスに対応するスヌープ・アドレスを生成するためのスヌープ・アドレス ・ジェネレータと内容アドレス・メモリ（ＣＡＭ）とを有するテストおよびセッ ト・バイパス回路と、 共用メモリ領域にアクセスする要求に関連検るあらかじめ定めた命令の実行に応 答して、当該領域に関連するセマフォアのアドレスを前記ＣＡＭにストアするた めの手段と、 前記セマフォアに対する引続いての要求があったとぎ、前記スヌープ・アドレス を前記ＣＡＭの内容と比較するための手段と、 前記セマフォア・アドレスがまだ前記ＣＡＭに残っているとき、セマフォア失敗 信号を当該セマフォアに対する前記要求のソースに送り、これによってメモリ・ バンド幅を節減するための手段と を備えたことを特徴とするＭＣＵ。
7. ７．請求の範囲第６項に記載のＭＣＵにおいて、前記共用メモリ領域に書込みが 行われるのに応答して、前記セマフォアを解放し、前記ＣＡＭをクリアするため の手段を備えたことを特徴とするＭＣＵ。
8. ８．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキテ クチャ的おいて、前記プロセッサの１つはマスタであり、および他のプロセッサ はすべてスレーブであり、 前記プロセッサの各々をＭＡＵシステム・バスを介してメモリ・アレイ・ユニッ ト（ＭＡＵ）に結合するための手段であって、前記ＭＡＵシステム・バスはＭＡ Ｕアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と 、 前記マスタからの読取り要求に関連して前記ＭＡＵアドレス・バス上に送出され たアドレスを探すために、前記スレーブの各々がスヌープすることを可能にする 手段と、 前記マスタによって前記ＭＡＵアドレス・バス上に送出された前記アドレスに関 連するデータを前記スレーブのいずれかひとつが修正したとき、介入信号（ＩＴ Ｖ）を前記マスタヘ送るための手段と、 前記ＩＴＶ信号に応答して、前記読取り要求に関連する前記アドレスから受け取 ったデータを前記マスタに破棄させるための手段と、 前記スレーブにおける前記修正されたデータを前記読取り要求に関連する前記ア ドレスに書き出すための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
9. ９．請求の範囲第８項に記載のマルチプロセッサ・アーキテクチャにおいて、さ らに、 メモリ・ポートと、 前記ポートを介してデータの転送を制御するためのポート・インタフェース回路 と、 前記スレーブが前記修正されたデータをメモリに書き出している間、前記マスタ からの前記読取り要求を前記ポート・インタフェース回路に保持しておくための 手段と、 前記マスタからの前記読取り要求をその後に実行するための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
10. １０．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいて、前記プロセッサの１つのマスタであり、および他のプロセッ サはすべてスレーブであり、 前記プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム ・バスを介して結合するための手段であって、前記ＭＡＵシステム・バスはＭＡ Ｕアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と 、 前記マスタからの書込み要求に関連して前記ＭＡＵアドレス・バス上に送出され たアドレスを探すために前記スレーブの各々がスヌープすることを可能にする手 段と、 前記書込み要求に関連する前記アドレスからのデータをキャッシュにもっている 前記スレーブの各々に当該キャッシュに置かれている前記データを無効にさせる ための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
11. １１．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいて、前記プロセッサの１つはマスタであり、および他のプロセッ サはすべてスレーブであり、 前記プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム ・バスを介して結合するための手段であって、前記ＭＡＵシステム・バスはＭＡ Ｕアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と 、 前記マスタからの変更意図付き読取り要求に関連して前記ＭＡＵアドレス・バス 上に送出されたアドレスを探すために、前記スレーブの各々がスヌープすること を可能にする手段と、 前記マスタからの変更意図付き読取り要求に関連する前記アドレスからのデータ を前記スレーブのいずれかが変更したとき、介入信号（ＩＴＶ）を前記マスタヘ 提供するための手段と、 前記ＩＴＶ信号に応答して、前記変更意図付き読取り要求に関連する前記アドレ スから受け取ったデータを前記マスタに破棄させるための手段と、前記スレーブ における前記変更データを前記変更意図付き読取り要求に関連する前記アドレス に書き込むための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
12. １２．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいて、前記プロセッサの１つはマスタであり、およびその他のプロ セッサはすべてスレーブであり、 前記プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム ・バスを介して接続するための手段であって、該ＭＡＵシステム・バスはＭＡＵ アドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と、 前記マスタからの変更意図付き読取り要求に関連して前記ＭＡＵアドレス・バス 上に送出されたアドレスを探すために、前記スレーブの各々がスヌープすること を可能にする手段と、 前記書込み要求に関連する前記アドレスからの未変更データをもつ当該スレーブ の各々に当該データを無効にさせるための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
13. １３．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいて、前記プロセッサの１つはマスタであり、およびその他のプロ セッサはすべてスレーブであり、 前記プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム ・バスを介して結合するための手段であって、該ＭＡＵシステム・バスはＭＡＵ アドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含む手段と、 ＭＡＵアドレス・バスに現れた順次のアドレスを比較するための手段と、 前記比較手段に応答して、前記ＭＡＵアドレス・バスに現れた前記順次のアドレ スが同じ行アドレスからなる限り、行アドレス・ストローブ（ＲＡＳ）を継続し て要求するための手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
14. １４．請求の範囲第１項に記載の複数のプロセッサをサポートすることのできる マルチプロセッサ・アーキテクチャにおいて、 各デバイスに割り当てられた固有優先度と、要求したアドレスと以前にサービス を受けた要求との間の行一致の存在、デバイスがサービスを拒否された回数およ びデバイスが割込み（中断）なしでサービスを受けた回数を含む複数の要因との 関数として、ＩＯＵ、ＤキャッシュおよびＩキャッシュのデバイス要求に動的優 先度を与えるための手段であって、該動的優先度を与える手段は、前記要因の各 々が発生した回数を記録するカウント手段と、該カウント手段に応答して前記固 有優先度と前記回数との関数として前記デバイスの優先度を変更するための手段 と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
15. １５．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいて、前記プロセッサの各々に配置されて、あらかじめ定めた個数 のマシン・サイクルの後に、メモリ・リフレッシュ要求を生成するための手段と 、 前記プロセッサの各々に配置されて、前記要求が最後に許可された以降に、当該 要求が拒否された回数を記録するための手段と、 前記プロセッサの各々に配置されて、前記回数が所定の大きさに達したとき、前 記メモリ・リフレッシュ要求の優先度を大きくして、前記メモリがあらかじめ定 めた時間内にリフレッシュされるようにする手段と を備えたことを特徴とするマルチプロセッサ・アーキテクチャ。
16. １６．複数のマイクロプロセッサをサポートすることのできるマルチプロセッサ ・アーキテクチャにおいてデータを転送する方法であって、前記マイクロプロセ ッサの各々は、データ用（Ｄ）キャッシュ、命令用（Ｉ）キャッシュ、メモリ・ ポート、入出力ユニット（Ｉ／Ｏ）およびメモリ制御ユニット（ＭＣＵ）を有し 、該ＭＣＵはスイッチ・ネットワーク、Ｄキャッシュ・インタフェース回路、該 Ｄキャッシュ・インタフェース回路を前記Ｄキャッシュと前記スイッチ・ネット ワークとの間に結合するための手段、Ｉキャッシュ・インタフェース回路、該Ｉ キャッシュ・インタフェース回路を前記Ｉキャッシュと前記スイッチ・ネットワ ークとの間に結合するための手段、入出力インタフエース回路、該入出力インタ フエース回路を前記ＩＯＵと前記スイッチ・ネットワークとの間に結合するため の手段、メモリ・ポート・インタフェース回路、該メモリ・ポート・インタフェ ース回路を前記メモリ・ポートと前記スイッチ・ネットワークとの間に結合する ための手段、前記スイッチ・ネットワークの仲裁を行うスイッチ仲裁手段、およ び前記メモリ・ポートの仲裁を行うポート仲裁手段を有するデータ転送方法にお いて、 前記Ｄキャッシュ、前記Ｉキャッシュおよび前記ＩＯＵのいずれか１つと前記メ モリ・ポートとの間で前記スイッチ・ネットワークおよび前記ポート・インタフ ェース回路を介してデータを転送する要求を前記ポート仲裁手段へ転送するステ ップと、前記ポート・インタフェース回路が前記要求を処理するために空きにな っているとき、ポート使用可能信号を前記ポート仲裁手段から前記スイッチ仲裁 手段へ転送かるステップと、 前記スイッチ・ネットワークが前記要求を処理するために空きになっているとき 、スイッチ使用可能信号を前記スイッチ仲裁手段から当該要求のソースおよび前 記ポート仲裁手段へ転送し、それによってデータを前記Ｄキャッシュ、前記Ｉキ ャッシュおよびＩＯＵの前記いずれか１つと前記メモリ・ポートとの間で転送す ることを許可するステップと を備えたことを特徴とするデータ転送方法。
17. １７．請求の範囲第１６項に記載のマルチプロセッサにおいてデータを転送する 方法において、前記アーキテクチャは、前記ＭＣＵをメモリ・アレイ・ユニット （ＭＡＵ）にＭＡＵシステム・ユニット・バスを介して結合するための手段を備 え、前記ＭＡＵシステム・バスはＭＡＵアドレス・バス、ＭＡＵデータ・バスお よびＭＡＵ制御信号バスを含み、前記スイッチ・ネットワークはスイッチ要求バ ス（ＳＷ＿ＲＥＱ）、スイッチ書込みデータ・バス（ＳＷ＿ＷＤ）、およびスイ ッチ読取りデータ・バス（ＳＷ＿ＲＤ）を含み、さらに、 前記Ｄキャッシュと前記ＩＯＵのいずれか１つからの前記ＭＡＵへの書込み要求 に関連するアドレスを、前記ＭＡＵアドレス・バスがそのとき前記アドレスを受 け入れることができるように使用可能になっていない場合に一時的にストアして おくステップと、前記ＭＡＵへの前記書込み要求の前記ソースからの書込みデー タを、前記ＭＡＵデータ・バスがそのとき前記書込みデータを受け入れることが できるように使用可能になっていない場合に一時的にストアしておくステップと 。 前記ＭＡＵへの前記書込み要求に関連する前記アドレスを、前記ＭＡＵへの当該 書込み要求の前記ソースから前記スイッチ要求バス（ＳＷ＿ＲＥＱ）へ転送し、 および当該要求に関連する前記書込みデータを前記スイッチ書込みデータ・バス （ＳＷ＿ＲＤ）へ転送するステップと、前記ＭＡＵへの前記書込み要求に関連す る前記アドレスを、前記スイッチ要求バス（ＳＷ＿ＲＥＱ）から前記ＭＡＵへの 当該書込み要求に関連かる当該アドレスを一時的にストアしておくための手段へ 転送かするステップと、前記書込みデータを、前記スイッチ書込みデータ・バス （ＳＷ＿ＷＤ）から当該書込みデータを一時的にストアしておくための手段へ転 送するステップと、前記ＭＡＵアドレス・バスおよび書込みデータ・バスが使用 可能になっていて、前記アドレスおよび前記書込みデータを受け入れることがで きるとき、当該アドレスを一時的にストアしておくための前記手段から前記ＭＡ Ｕアドレス・バスへ転送し、および当該書込みデータを一時的にストアしておく ための前記手段から当該アドレス・バスおよび書込みデータ・バスへ転送するス テップと を備えたことを特徴とするデータ転送方法。
18. １８．請求の範囲第１６項に記載のマルチプロセッサにおけるデータを転送する 方法において、前記アーキテクチャは前記ＭＣＵをメモリ・アレイ・ユニット（ ＭＡＵ）にＭＡＵシステム・バスを介して結合するための手段を備え、前記ＭＡ Ｕシステム・バスは、ＭＡＵアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ 制御信号バスを含み、前記スイッチ・ネットワークは、スイッチ要求バス（ＳＷ ＿ＲＥＱ）、スイッチ書込みデータ・バス（ＳＷ＿ＷＤ）、およびスイッチ読取 りデータ・バス（ＳＷ＿ＲＤ）を含み、さらに、 前記Ｄキャッシュ、ＩキャッシュおよびＩＯＵのいずれか１つからの前記ＭＡＵ からデータを読み取る読取り要求に関連するアドレスを、前記ＭＡＵアドレス・ バスがそのとき前記アドレスを受け入れることができるように使用可能になって いない場合に、一時的にストアしておくステップと、 前記ＭＡＵからの前記読取りデータを、前記スイッチ読取りデータ・バス（ＳＷ ＿ＲＤ）がそのとき前記読取りデータを受け入れることができるように使用可能 になっていない場合に一時的にストアしておくステップと、前記スイッチ要求バ ス（ＳＷ＿ＲＥＱ）が使用可能になっているとき、前記読取り要求に関連する前 記アドレスを当該要求の前記ソースから前記スイッチ要求バス（ＳＷ＿ＲＥＱ） へ転送するステップと、前記読取り要求に関連する前記アドレスを、前記ＭＡＵ アドレス・バスがそのとき前記アドレスを受け入れることがでるように使用可能 になっていない場合に、前記スイッチ要求バス（ＳＷ＿ＲＥＱ）から当該読取り 要求に関連する前記アドレスを一時的にストアしておくための前記手段へ転送す るステップと、前記ＭＡＵアドレス・バスが前記アドレスを受け入れるように使 用可能になっており、かつ前記スイッチ読取りバス（ＳＷ＿ＲＤ）が前記読取り データを転送できるように使用可能になっていないとき、当該読取りデータを前 記ＭＡＵデータ・バスから当該読取りデータを一時的にストアしておくための前 記手段へ転送するステップと、 前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）が前記読取りデータを転送する ように使用可能になっているとき、当該読取りデータを一時的にストアしておく ための前記手段から前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）へ転送し、 および前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）から前記要求の前記ソー スへ転送するステップと を備えたことを特徴とするデータ転送方法。
19. １９．請求の範囲第１６項に記載のマルチプ限セッサ・アーキテクチャにおいて データを転送する方法において、前記アーキテクチャにおける前記スイッチ・ネ ットワークはスイッチ要求バス（ＳＷ＿ＲＥＱ）、スイッチ書込みデータ・バス （ＳＷ＿ＲＥＱ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）を備え、 さらに、入出力データ転送の要求を前記Ｄキャッシュおよび前記Ｉキャッシュの いずれか１つと前記ＩＯＵとの間で前記スイッチ・ネットワークおよび前記入出 力インタフエース回路を介して転送するステップと、前記入出力インタフエース 回路が入出力データ転送の前記要求を処理するように使用可能であるとき、ＩＯ Ｕ使用可能信号を前記入出力インタフエース回路から前記スイッチ仲裁手段へ送 るステップと、入出力データ転送の前記要求に関連するアドレスを、前記スイッ チ・ネットワークが当該要求を処理するように使用可能であるとき、前記スイッ チ要求バス（ＳＷ＿ＲＥＱ）を介して前記入出力インタフニース回路へ転送する ステップと を備えたことを特徴とするデータ転送方法。
20. ２０．請求の範囲第１６項に記載のマルチプロセッサ・アーキテクチャにおいて データを転送する方法において、前記アーキテクチャにおける前記スイッチ・ネ ットワークはスイッチ要求バス（ＳＷ＿ＲＥＱ）、スイッチ書込みデータ．バス （ＳＷ＿ＷＤ）、およびスイッチ読取りデータ・バス（ＳＷ＿ＲＤ）を備え、さ らに、入出力データ転送の前記要求が書込み要求であるとき、書込みデータを前 記ＤキャッシュとＩキャッシュのいずれか１つから前記スイッチ書込みデータ・ バス（ＳＷ＿ＷＤ）を介して前記入出力インタフエース回路へ転送するステップ と、 入出力データ転送の前記要求が読取り要求であるとき、読取りデータを前記ＩＯ Ｕ回路から前記スイッチ読取りデータ・バス（ＳＷ＿ＲＤ）を介して前記Ｄキャ ッシュおよびＩキャッシュのいずれか１つへ転送するステップと を備えたことを特徴とするデータ転送方法。
21. ２１．請求の範囲第１６項に記載のマルチプロセッサ・アーキテクチャにおいて データを転送する方法において、前記アーキテクチャは、前記ＭＣＵをメモリ・ アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バスを介して結合するための手 段と、テストおよびセット・バイパス回路とを備え、前記ＭＡＵシステム・バス はＭＡＵアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含み 、前記テストおよびセット・バイパス回路は前記ＭＡＵアドレス・バス上のアド レスに対応するスヌープ・アドレスを生成するために該アドレス・バスに結合さ れたスヌープ・アドレス・ジエネレータと内容アドレス・メモリ（ＣＡＭ）とを 有し、 共用メモリ領域に関連するセマフォアのアドレスを前記ＣＡＭにストアするステ ップと、 前記セマフォアの引続きの要求があったとき、前記スヌープ・アドレスを前記Ｃ ＡＭの内容と比較するステップと、 前記セマフォア・アドレスがまだ前記ＣＡＭに残っているときは、当該セマフォ アの前記要求のソースヘセマフォア失敗信号を送り、これによりメモリ・バンド 幅を節減するステップと を備えたことを特徴とするデータ転送方法。
22. ２２．請求の範囲第２１項に記載の方法において、前記共用メモリ領域への書込 みに応答して、前記セマフォアを解放し、および前記ＣＡＭをクリアするステッ プを備えたことを特徴とする方法。
23. ２３．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、前記マルチプロセッサ・アー キテクチャは、前記プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）に ＭＡＵシステム・バスを介して結合するための手段を有し、前記ＭＡＵシステム ・バスはＭＡＵアドレス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バス を含み、前記プロセッサの１つはマスタであり、およびその他のプロセッサはす べてスレーブであり、 前記マスタからの読取り要求に関連して前記ＭＡＵアドレス・バス上に送出され たアドレスを探すために前記スレーブの各々がスヌープすることを可能にするス テップと、 前記マスタから前記ＭＡＵアドレス・バス上に送出された前記アドレスに関連す るデータを前記スレーブのいずれか１つが変更したときに、介入信号（ＩＴＶ） を前記マスタヘ送るステップと、 前記ＩＴＶ信号に応答して、前記読取り要求に関連する前記アドレスから受け取 ったデータを前記マスタに破棄させるステップと、 前記スレーブにおける前記変更されたデータを前記読取り要求に関連する前記ア ドレスに書き込むステップと を備えたことを特徴とするデータ転送方法。
24. ２４．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、前記アーキテクチャは、前記 プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バ スを介して結合するための手段を有し、前記ＭＡＵシステム・バスはＭＡＵアド レス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含み、前記プロセ ッサの１つはマスタであり、およびその他のプロセッサはすべてスレーブであり 、 前記マスクからの書込み要求に関連して前記ＭＡＵアドレス・バスに送出された アドレスを探すために、前記スレーブの各々がスヌープすることを可能にするス テップと、 前記書込み要求に関連する前記アドレスからのデータをキャッシュにもっている 前記スレーブの各々に、当該キャッシュにおける当該データを無効にさせるステ ップと を備えたことを特徴とするデータ転送方法。
25. ２５．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、前記アーキテクチャは、前記 プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バ スを介して結合するための手段を有し、前記ＭＡＵシステム・バスはＭＡＵアド レス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含み、前記プロセ ッサの１つはマスタであり、およびその他のプロセッサはすべてスレーブであり 、 前記マスタからの変更意図付き読取り要求に関連して前記ＭＡＵアドレス・バス に送出されたアドレスを探すために、前記スレーブの各々がスヌープすることを 可能にするステップと、 該マスタからの当該変更意図付き読取り要求に関連する当該アドレスから受け取 ったデータを当該スレーブの１つが変更したとき、介入信号（ＩＴＶ）を前記マ スタヘ送るステップと、 前記ＩＴＶ信号に応答して、当該変更意図付き読取り要求に関連する当該アドレ スから受け取ったデータを前記マスタに破棄させるステップと、 当該スレーブにおける前記変更データを当該変更意図付き読取り要求に関連する 当該アドレスに書き込むステップと を備えたことを特徴とするデータ転送方法。
26. ２６．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、前記アーキテクチャは、前記 プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バ スを介して結合するための手段を有し、前記ＭＡＵシステム・バスはＭＡＵアド レス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含み、前記プロセ ッサの１つはマスタであり、およびその他のプロセッサはすべてスレーブであり 、 前記マスタからの変更意図付き読取り要求に関連して前記ＭＡＵアドレス・バス に送出されたアドレスを探すために、前記スレーブの各々がスヌープすることを 可能にするステップと、 前記書込み要求に関連する前記アドレスからの未変更データをもつ前記スレーブ の各々に当該データを無効にさせるステップと を備えたことを特徴とするデータ転送方法。
27. ２７．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、前記アーキテクチャは、前記 プロセッサの各々をメモリ・アレイ・ユニット（ＭＡＵ）にＭＡＵシステム・バ スを介して結合するための手段を有し、前記ＭＡＵシステム・バスはＭＡＵアド レス・バス、ＭＡＵデータ・バスおよびＭＡＵ制御信号バスを含み、前記プロセ ッサの１つはマスタであり、およびその他のプロセッサはすべてスレーブであり 、 ＭＡＵアドレス・バス上に現れた順次のアドレスを比較するステップと、 前記ＭＡＵアドレス・バス上に現れた前記順次のアドレスが同じ行アドレスから なる限り、行アドレス・ストローブ（ＲＡＳ）を継続して要求するステップとを 備えたことを特徴とするデータ転送方法。
28. ２８．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてデータを転送する方法において、 各デバイスに割り当てられた固有優先度と、要求したアドレスと以前にサービス を受けた要求との間に行一致の存在、デバイスがサービスを拒否された回数およ び割込み（中断）なしでデバイスがサービスを受けた回数を含む複数の要因との 関数として、ＩＯＵ、ＤキャッシュおよびＩキャッシュのデバイス要求に動的優 先度を与えるステップと、 前記要因の各々が発生した回数を記録するステップと、 前記固有優先度と前記回数との関数として前記デバイスの優先度を変更するステ ップと を備えたことを特徴とするデータ転送方法。
29. ２９．複数のプロセッサをサポートすることのできるマルチプロセッサ・アーキ テクチャにおいてメモリを動的にリフレッシュする方法において、 前記プロセッサの各々においてあらかじめ定めた個数のマシン・サイクルの後に 、メモリ・リフレッシュ要求を生成するステップと、 前記要求が最後に許可された以後に、当該要求が拒否された回数を記録するステ ップと、 前記回数が所定の大きさに達したとき、前記メモリ・リフレッシュ要求の優先度 を大きくして、前記メモリが前記プロセッサの少なくとも１つによって、あらか じめ定めた時間内にリフレッシュされるようにするステップと を備えたことを特徴とするメモリの動的リフレッシュ方法。