JPH02181855A - バス優先権判定回路 - Google Patents
バス優先権判定回路Info
- Publication number
- JPH02181855A JPH02181855A JP230089A JP230089A JPH02181855A JP H02181855 A JPH02181855 A JP H02181855A JP 230089 A JP230089 A JP 230089A JP 230089 A JP230089 A JP 230089A JP H02181855 A JPH02181855 A JP H02181855A
- Authority
- JP
- Japan
- Prior art keywords
- request
- bus
- counter
- priority
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のシステムバス等のバスの使用
要求、つまｊ５１Ｊクエストに対する優先権判定回路に
関するものである。
要求、つまｊ５１Ｊクエストに対する優先権判定回路に
関するものである。
従来、この種の優先権判定回路は、バス等に接続された
装置のリクエスト毎に優先順位を決めて置いて、競合時
順位の高いものにバスの使用権を与えるものとなってい
た。
装置のリクエスト毎に優先順位を決めて置いて、競合時
順位の高いものにバスの使用権を与えるものとなってい
た。
しかし、上述した従来の優先権判定方式では、バスの使
用要求が連続して発生したとき、優先権の低い装置は長
時間、使用権を得られない（しずみ込み現象）状態が起
こるという問題がある。
用要求が連続して発生したとき、優先権の低い装置は長
時間、使用権を得られない（しずみ込み現象）状態が起
こるという問題がある。
このような問題点を解決するため、本発明のバス優先権
判定回路は、各リクエスト信号毎に、ｎビットのカウン
タと、該カウンタの出力の値によシ前記リクエストを高
優先のリクエストに切シ替える切り替え手段と、各装置
からのリクエスト競合時自己のリクエストよシ優先度の
高いリクエストと競合し、他の装置にバスの使用権が与
えられる毎に前記カウンタをカウントアツプするカウン
トアツプ手段と、自己のリクエストに対しバスの使用権
を与えられたときに前記カウンタをリセットするリセッ
ト手段を具備するものである。
判定回路は、各リクエスト信号毎に、ｎビットのカウン
タと、該カウンタの出力の値によシ前記リクエストを高
優先のリクエストに切シ替える切り替え手段と、各装置
からのリクエスト競合時自己のリクエストよシ優先度の
高いリクエストと競合し、他の装置にバスの使用権が与
えられる毎に前記カウンタをカウントアツプするカウン
トアツプ手段と、自己のリクエストに対しバスの使用権
を与えられたときに前記カウンタをリセットするリセッ
ト手段を具備するものである。
したがって、本発明においては、優先度の低い装置から
のバス使用が長時間にわたって待たされるのを救済する
ことが可能になる。
のバス使用が長時間にわたって待たされるのを救済する
ことが可能になる。
第１図は本発明の一実施例の構成を示すブロック図であ
る。この実施例は、複数つｔシｎ個のリクエスト切シ替
え回路１０１〜１０ｎと２ｎ入力の優先度（プライオリ
ティ）判定回路２０から構成され、後述するリクエスト
切り替え回路１０１〜１０ｎよシ出力する高優先度リク
エスト、低優先度リクエストの信号をそれぞれＨＲＱ
１〜ＨＲＱｎ 、 ＬＲＱ １〜ＬＲＱ ｎとすると、
優先度判定回路２０の優先順位は、ＨＲＱＯ＞ＨＲＱＩ
＞ ”・＞ＨＲＱｎ＞ＬＲＱＩ＞”ｅＬＲＱｎに決め
られている。例えば、リフニス） ＲＥＱｌ及びＨＲＱ
２が次々とアクセスを行っているときにリクエストＲＥ
Ｑ ３のアクセスを行なおうとした場合、ＲＥＱ １
＞ ＨＲＱ２ ＞ ＲＥＱ ３の優先度のためＲＥＱ３
の要求は受は付けられないが、一定回数以上ＲＥＱＩま
たはＨＲＱ２に追い越されると、リクエスト切シ替え回
路１０３は上記ＬＲＱ ３からＨＲＱ ３に切シ替わシ
、優先度がＲＥＱ３ ＞ ＲＥＱＩ ＞ ＨＲＱ２とな
シ、そのリフニス） ＨＲＱ３の要求が受は付けられる
ものと表っている。
る。この実施例は、複数つｔシｎ個のリクエスト切シ替
え回路１０１〜１０ｎと２ｎ入力の優先度（プライオリ
ティ）判定回路２０から構成され、後述するリクエスト
切り替え回路１０１〜１０ｎよシ出力する高優先度リク
エスト、低優先度リクエストの信号をそれぞれＨＲＱ
１〜ＨＲＱｎ 、 ＬＲＱ １〜ＬＲＱ ｎとすると、
優先度判定回路２０の優先順位は、ＨＲＱＯ＞ＨＲＱＩ
＞ ”・＞ＨＲＱｎ＞ＬＲＱＩ＞”ｅＬＲＱｎに決め
られている。例えば、リフニス） ＲＥＱｌ及びＨＲＱ
２が次々とアクセスを行っているときにリクエストＲＥ
Ｑ ３のアクセスを行なおうとした場合、ＲＥＱ １
＞ ＨＲＱ２ ＞ ＲＥＱ ３の優先度のためＲＥＱ３
の要求は受は付けられないが、一定回数以上ＲＥＱＩま
たはＨＲＱ２に追い越されると、リクエスト切シ替え回
路１０３は上記ＬＲＱ ３からＨＲＱ ３に切シ替わシ
、優先度がＲＥＱ３ ＞ ＲＥＱＩ ＞ ＨＲＱ２とな
シ、そのリフニス） ＨＲＱ３の要求が受は付けられる
ものと表っている。
次に、各リクエスト信号毎に構成されるリクエスト切夛
替え回路１０１〜１０ｎの具体的な回路例を第２図に示
して説明する。第２図において、１１はｎビットのカラ
／り、１２は比較回路、１３はアンド回路、１４は反転
回路、ｔｓ、ｉｅ及び１Ｔはアンド回路、１８はノア回
路である。なお、同図中ｃ’ｒｕｐはカウンタ１１のカ
ウントアツプ入力を、Ｒはリセット入力をそれぞれ示す
。
替え回路１０１〜１０ｎの具体的な回路例を第２図に示
して説明する。第２図において、１１はｎビットのカラ
／り、１２は比較回路、１３はアンド回路、１４は反転
回路、ｔｓ、ｉｅ及び１Ｔはアンド回路、１８はノア回
路である。なお、同図中ｃ’ｒｕｐはカウンタ１１のカ
ウントアツプ入力を、Ｒはリセット入力をそれぞれ示す
。
ここで、カウンタ１１は初期値が「０」にリセットされ
ておシ、そのアンド回路１５にリクエスト信号ｕｇｑｔ
（ただし、ｌ−１−ｎ）を受けると、これは低優先度
リフニス）ＬＲＱｉを出力する。このとき、自己への受
付信号以外の受は付は信号ＡＣＰＪＩだし、Ｊ＋１ ）
を受けると（競合に負けた時）、カウンタ１１はその信
号によシカラントアップされる。以降この動作が繰シ返
され、カウンタ１１の出力値が一定の値に達すると、比
較回路１２の出力が「１」となる。これＫよシ、アンド
回路１５及び１６の出力はＬＲｑｔ ＝ ｒ ＯＪ 、
ＨＲＱＩ＝「ｌ」となシ、低優先度のリクエストから
高優先度のリクエストに切シ替わる。このとき、高優先
度のリクエストを出力中は、その反転回路１４の出力に
よｐカウンタ１１のカウントアツプが抑止される。そし
て、リクエストが受は付けられＡＣＰｌを受けると、カ
ウンタ１１はその信号によってリセットされる。以上の
動作によシ、各リクエスト切シ替え回路１０１〜１０ｎ
はそのリクエストの切シ替えを行う。
ておシ、そのアンド回路１５にリクエスト信号ｕｇｑｔ
（ただし、ｌ−１−ｎ）を受けると、これは低優先度
リフニス）ＬＲＱｉを出力する。このとき、自己への受
付信号以外の受は付は信号ＡＣＰＪＩだし、Ｊ＋１ ）
を受けると（競合に負けた時）、カウンタ１１はその信
号によシカラントアップされる。以降この動作が繰シ返
され、カウンタ１１の出力値が一定の値に達すると、比
較回路１２の出力が「１」となる。これＫよシ、アンド
回路１５及び１６の出力はＬＲｑｔ ＝ ｒ ＯＪ 、
ＨＲＱＩ＝「ｌ」となシ、低優先度のリクエストから
高優先度のリクエストに切シ替わる。このとき、高優先
度のリクエストを出力中は、その反転回路１４の出力に
よｐカウンタ１１のカウントアツプが抑止される。そし
て、リクエストが受は付けられＡＣＰｌを受けると、カ
ウンタ１１はその信号によってリセットされる。以上の
動作によシ、各リクエスト切シ替え回路１０１〜１０ｎ
はそのリクエストの切シ替えを行う。
このように、本実施例の優先権判定回路によれば、ｎビ
ットのカウンタ１１と該カウンタの出力の値によシリク
エストを高優先のリフニス）Ｋ切シ替える比較回路１２
やアンド回路１５．１６から成る切）換手段を有し、各
装置からのリクエスト競合時、自己のリクエストよシ優
先度の高いリクエストと競合し、他の装置にバスの使用
権が与えられる毎にカウンタ１１をカウントアツプする
とともに、自己のリクエストに対しバスの使用権を与え
られたときにカウンタ１１をリセットすることによシ、
優先度の低い装置からのバス使用が長時間にわたって待
たされるのを救済することができる。
ットのカウンタ１１と該カウンタの出力の値によシリク
エストを高優先のリフニス）Ｋ切シ替える比較回路１２
やアンド回路１５．１６から成る切）換手段を有し、各
装置からのリクエスト競合時、自己のリクエストよシ優
先度の高いリクエストと競合し、他の装置にバスの使用
権が与えられる毎にカウンタ１１をカウントアツプする
とともに、自己のリクエストに対しバスの使用権を与え
られたときにカウンタ１１をリセットすることによシ、
優先度の低い装置からのバス使用が長時間にわたって待
たされるのを救済することができる。
〔発明の効果〕
以上説明したように、本発明の優先権判定回路は、リク
エスト信号を、一定回数競合に負けたリクエストの優先
度を高くすることによシ、低優先度のリクエスト元に対
する長時間の待ち状態を起こさせない効果がある。
エスト信号を、一定回数競合に負けたリクエストの優先
度を高くすることによシ、低優先度のリクエスト元に対
する長時間の待ち状態を起こさせない効果がある。
第１図は本発明の一実施例を示す全体構成のブロック図
、第２図は第１図のリクエスト切り替え回路の具体例を
示す回路図である。 １０１〜１０ｎ１１・φ拳すクエスト切り替え回路、１
１・・Φ−カウ／り、１２・・・・比較回路、１３，１
５，１８，１７・・・拳アンド回路、１４拳・・・反転
回路、１８・・・曇オア回路、２０・・−・優先度（プ
ライオリティ）判定回路。
、第２図は第１図のリクエスト切り替え回路の具体例を
示す回路図である。 １０１〜１０ｎ１１・φ拳すクエスト切り替え回路、１
１・・Φ−カウ／り、１２・・・・比較回路、１３，１
５，１８，１７・・・拳アンド回路、１４拳・・・反転
回路、１８・・・曇オア回路、２０・・−・優先度（プ
ライオリティ）判定回路。
Claims (1)
- 情報処理装置のシステムバス等に接続された各装置から
のバスのリクエストを調停する回路において、各リクエ
スト信号毎に、ｎビットのカウンタと、該カウンタの出
力の値により前記リクエストを高優先のリクエストに切
り替える切り替え手段と、各装置からのリクエスト競合
時自己のリクエストより優先度の高いリクエストと競合
し、他の装置にバスの使用権が与えられる毎に前記カウ
ンタをカウントアップするカウントアップ手段と、自己
のリクエストに対しバスの使用権を与えられたときに前
記カウンタをリセットするリセット手段とを具備するこ
とを特徴とするバス優先権判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP230089A JPH02181855A (ja) | 1989-01-09 | 1989-01-09 | バス優先権判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP230089A JPH02181855A (ja) | 1989-01-09 | 1989-01-09 | バス優先権判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181855A true JPH02181855A (ja) | 1990-07-16 |
Family
ID=11525515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP230089A Pending JPH02181855A (ja) | 1989-01-09 | 1989-01-09 | バス優先権判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| JP2006350941A (ja) * | 2005-06-20 | 2006-12-28 | Canon Inc | データ処理装置及び方法 |
-
1989
- 1989-01-09 JP JP230089A patent/JPH02181855A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| JP2006350941A (ja) * | 2005-06-20 | 2006-12-28 | Canon Inc | データ処理装置及び方法 |
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