JPH0279153A - バス使用権制御装置 - Google Patents
バス使用権制御装置Info
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- JPH0279153A JPH0279153A JP23154188A JP23154188A JPH0279153A JP H0279153 A JPH0279153 A JP H0279153A JP 23154188 A JP23154188 A JP 23154188A JP 23154188 A JP23154188 A JP 23154188A JP H0279153 A JPH0279153 A JP H0279153A
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- Japan
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- signal
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- processors
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Links
- 238000010586 diagram Methods 0.000 description 14
- 101000654630 Homo sapiens Shieldin complex subunit 1 Proteins 0.000 description 1
- 208000017493 Pelizaeus-Merzbacher disease Diseases 0.000 description 1
- 102100032737 Shieldin complex subunit 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000000391 vinyl group Chemical class [H]C([*])=C([H])[H] 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、複数のプロセッサが共通バスを介して互い
に接続される複数プロセッサシステムにおけるバス使用
権の制御装置に関するものである。
に接続される複数プロセッサシステムにおけるバス使用
権の制御装置に関するものである。
［従来の技術］
共通バスを使用する複数のプロセッサと従来のバス使用
権制御装置とを含むデータ処理装置は、たとえば第４図
のブロック図に示すように構成されている０図において
、ｐｉ、ｐ２．・・・・・・、ｐｉは演算・制御を行う
プロセッサ、１１はプロセッサｐ１〜ｐｉの共通バス、
１２はバス使用権を設定するバスアービターである。ま
た、図中のＢＵＳＣＬＫは各プロセッサｐ１〜ｐｉのバ
ス使用要求の同期をとるためのクロック信号であり、こ
のクロック信号ＢＵＳＣＬＫは各プロセッサｐ１〜ｐ１
に並列に供給される。図中のＢＵＳＲＥＱＩ、ＢＵＳＲ
ＥＱ２、・・・・・・ＢＵＳＲＥＱｉは各プロセッサｐ
ｌ、ｐｉから出力されるバス使用要求信号、ＢＬＩＳＧ
ＮＴＩ、ＢＵＳＧＮＴ２．・・・・・・、ＢＵＳＧＮＴ
ｉは各プロセッサｐｉ、ｐ２．・・・・・・、ｐｉに対
するバス使用許可信号、Ｂ Ｓ ＳＹは共通のバス
ビジィ線上に送出されるバス使用中信号である。但し信
号ＢＵＳＢＳＹは論理「０」を有意とする。
権制御装置とを含むデータ処理装置は、たとえば第４図
のブロック図に示すように構成されている０図において
、ｐｉ、ｐ２．・・・・・・、ｐｉは演算・制御を行う
プロセッサ、１１はプロセッサｐ１〜ｐｉの共通バス、
１２はバス使用権を設定するバスアービターである。ま
た、図中のＢＵＳＣＬＫは各プロセッサｐ１〜ｐｉのバ
ス使用要求の同期をとるためのクロック信号であり、こ
のクロック信号ＢＵＳＣＬＫは各プロセッサｐ１〜ｐ１
に並列に供給される。図中のＢＵＳＲＥＱＩ、ＢＵＳＲ
ＥＱ２、・・・・・・ＢＵＳＲＥＱｉは各プロセッサｐ
ｌ、ｐｉから出力されるバス使用要求信号、ＢＬＩＳＧ
ＮＴＩ、ＢＵＳＧＮＴ２．・・・・・・、ＢＵＳＧＮＴ
ｉは各プロセッサｐｉ、ｐ２．・・・・・・、ｐｉに対
するバス使用許可信号、Ｂ Ｓ ＳＹは共通のバス
ビジィ線上に送出されるバス使用中信号である。但し信
号ＢＵＳＢＳＹは論理「０」を有意とする。
第５図は第４図のプロセッサｐｉと信号ＢＵＳＲＥＱｉ
、ＢＵＳＧＮＴｉ、ＢＵＳＢＳＹの関係を示す接続図で
あり、１３，１．４はそれぞれフリップフロップＦＦ、
１５．１６はゲート回路である。また、図中のＲＥＱ、
ＧＮＴ、ＣＭＰＬＴはそれぞれプロセッサ内部のバス使
用要求信号、バス使用許可信号、バス使用完了信号であ
る。また、第４図と同一記号は同一信号を示す。
、ＢＵＳＧＮＴｉ、ＢＵＳＢＳＹの関係を示す接続図で
あり、１３，１．４はそれぞれフリップフロップＦＦ、
１５．１６はゲート回路である。また、図中のＲＥＱ、
ＧＮＴ、ＣＭＰＬＴはそれぞれプロセッサ内部のバス使
用要求信号、バス使用許可信号、バス使用完了信号であ
る。また、第４図と同一記号は同一信号を示す。
第６図は第４図のバスアービター１２の回路構成を示す
接続図であり、第４図と同一記号は同一信号を示し、１
７，１８，１９，２０．２１はそれぞれゲート回路であ
る。
接続図であり、第４図と同一記号は同一信号を示し、１
７，１８，１９，２０．２１はそれぞれゲート回路であ
る。
次に第４図〜第６図を参照して従来装置の動作について
説明する。
説明する。
プロセッサｐｉが他のプロセッサとの間で情報伝送を行
う為バス使用権要求信号ＲＥＱとして論理「１」の信号
を出力すると、クロック信号ＢＵＳＣＬＫの立上がりの
タイミングでＦＦ１３がセットされ、その出力は論理「
１」となる。このときバス使用許可信号ＧＮＴが論理ｒ
□、であれば、ゲート回路１５を経てバス使用要求信号
ＢＵＳＲＥＱｉから論理「１」の信号が出て、これがバ
スアービター１２のゲート回路２０に入力される。
う為バス使用権要求信号ＲＥＱとして論理「１」の信号
を出力すると、クロック信号ＢＵＳＣＬＫの立上がりの
タイミングでＦＦ１３がセットされ、その出力は論理「
１」となる。このときバス使用許可信号ＧＮＴが論理ｒ
□、であれば、ゲート回路１５を経てバス使用要求信号
ＢＵＳＲＥＱｉから論理「１」の信号が出て、これがバ
スアービター１２のゲート回路２０に入力される。
ゲート回路２０では信号ＢＵＳＢＳＹが論理「１」で、
信号ＢＵＳＲＥＱＩ、ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３
．・・・・・・が共に論理「０」であれば信号ＢＵＳＧ
ＮＴｉが論理「１」となり信号ＢＵＳＣＬＫに同期して
ＦＦ１４がセットされる。ＦＦＩ４がセットされると、
プロセッサ内部のバス使用許可信号ＧＮＴが論理「１」
になる。プロセッサρｉは信号ＧＮＴが論理「１」の間
共通バス１１を占有して使用することができ、信号ＧＮ
Ｔが論理「１」の間ゲート回路１６の出力信号ＢＵＳＢ
丁Ｙは論理「０」となりゲート回路１７．１８゜１９．
２０からの出力信号をすべて論理「０」とする。また、
ＦＦ１４の出力はＦＦ１３のリセット信号入力端子に接
続されており、ＦＦ１４の出力が論理「１」の状態にあ
るときＦＦ１３にクロック信号ＢＵＳＣＬＫが入力され
るとＦＦ１３はリセットされる。
信号ＢＵＳＲＥＱＩ、ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３
．・・・・・・が共に論理「０」であれば信号ＢＵＳＧ
ＮＴｉが論理「１」となり信号ＢＵＳＣＬＫに同期して
ＦＦ１４がセットされる。ＦＦＩ４がセットされると、
プロセッサ内部のバス使用許可信号ＧＮＴが論理「１」
になる。プロセッサρｉは信号ＧＮＴが論理「１」の間
共通バス１１を占有して使用することができ、信号ＧＮ
Ｔが論理「１」の間ゲート回路１６の出力信号ＢＵＳＢ
丁Ｙは論理「０」となりゲート回路１７．１８゜１９．
２０からの出力信号をすべて論理「０」とする。また、
ＦＦ１４の出力はＦＦ１３のリセット信号入力端子に接
続されており、ＦＦ１４の出力が論理「１」の状態にあ
るときＦＦ１３にクロック信号ＢＵＳＣＬＫが入力され
るとＦＦ１３はリセットされる。
プロセッサｐｉがバス使用を終了すると、信号ＣＭＰＬ
Ｔを論理「１」にする。この状態で信号ＢＵＳＣＬＫが
ＦＦ１４に入力されるとＦＦ１４はリセットされる。
Ｔを論理「１」にする。この状態で信号ＢＵＳＣＬＫが
ＦＦ１４に入力されるとＦＦ１４はリセットされる。
第７図は第５図及び第６図の各信号の信号波形を示す動
作タイミングチャートであり、第５図及び第６図におけ
る同一記号は同一信号を意味する。
作タイミングチャートであり、第５図及び第６図におけ
る同一記号は同一信号を意味する。
これらの信号の経過は第５図及び第６図について説明し
たとおりである。
たとおりである。
第８図は第４図の各信号の信号波形を示す動作タイミン
グチャートであり、同時に複数のプロセッサからバス使
用要求信号が出力された場合を示す。第８図において第
４図の同一信号は同一信号を意味し、クロック信号ＢＵ
ＳＣＬＫのサイクルｃｙｌでバス使用要求信号ＢＵＳＲ
ＥＱＩ、ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３で出力された
場合を示す。このときバス使用中信号Ｂ ＢＳＹは
論理「１」であるからく第８図には信号ＢＵＳＢＳＹを
論理「０」で示す）、信号Ｂ Ｕ Ｓ ＲＥ Ｑ １は
ゲート回路１７から信号ＢＵＳＧＮＴＩとに出力され、
信号ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３は信号ＢＵＳＲＥ
ＱＩが論理「１」であるためゲート回路１８．１９で阻
止される。信号ＢＵＳＧＮＴ１によってプロセッサｐ１
がバス使用を開始し信号ＢＵＳＢＳＹは論理「１」とな
るが、信号ＢＵＳＣＬＫのサイクルｃｙ３の時点でプロ
セッサｐｌがバス使用を終了して信号ＢＬＪＳＢＳＹは
論理「０」になっているので信号ＢＵＳＲＥＱ２はゲー
ト回路１８から信号ＢＵＳＧＮＴ２として出力される。
グチャートであり、同時に複数のプロセッサからバス使
用要求信号が出力された場合を示す。第８図において第
４図の同一信号は同一信号を意味し、クロック信号ＢＵ
ＳＣＬＫのサイクルｃｙｌでバス使用要求信号ＢＵＳＲ
ＥＱＩ、ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３で出力された
場合を示す。このときバス使用中信号Ｂ ＢＳＹは
論理「１」であるからく第８図には信号ＢＵＳＢＳＹを
論理「０」で示す）、信号Ｂ Ｕ Ｓ ＲＥ Ｑ １は
ゲート回路１７から信号ＢＵＳＧＮＴＩとに出力され、
信号ＢＵＳＲＥＱ２．ＢＵＳＲＥＱ３は信号ＢＵＳＲＥ
ＱＩが論理「１」であるためゲート回路１８．１９で阻
止される。信号ＢＵＳＧＮＴ１によってプロセッサｐ１
がバス使用を開始し信号ＢＵＳＢＳＹは論理「１」とな
るが、信号ＢＵＳＣＬＫのサイクルｃｙ３の時点でプロ
セッサｐｌがバス使用を終了して信号ＢＬＪＳＢＳＹは
論理「０」になっているので信号ＢＵＳＲＥＱ２はゲー
ト回路１８から信号ＢＵＳＧＮＴ２として出力される。
このとき、信号ＢＵＳＲＥＱ３は信号ＢＵＳＲＥＱ２が
論理「１」であるためのゲート回路１９で阻止される。
論理「１」であるためのゲート回路１９で阻止される。
信号ＢＵＳＧＮＴ２によってプロセッサｐ２がバス使用
を開始するが、信号ＢＵＳＣＬＫのサイクルｃｙ４の時
点ではプロセッサｐ２はバス使用を終了している。然し
サイクルｃｙ４の時点でプロセッサｐ１が再び信号ＢＵ
ＳＲＥＱＩを出しているので、信号ＢＵＳＲＥＱ３を出
しているプロセッサｐ３には依然としてバス使用許可が
与えられない例が示されている。
を開始するが、信号ＢＵＳＣＬＫのサイクルｃｙ４の時
点ではプロセッサｐ２はバス使用を終了している。然し
サイクルｃｙ４の時点でプロセッサｐ１が再び信号ＢＵ
ＳＲＥＱＩを出しているので、信号ＢＵＳＲＥＱ３を出
しているプロセッサｐ３には依然としてバス使用許可が
与えられない例が示されている。
［発明が解決しようとする課題］
以上のように従来のバス使用権制御装置では、各プロセ
ッサに対するバス使用の優先順位が固定されているため
、長時間バスを専有するプロセッサが優先順位の高い位
置に設定された場合、優先順位の低位のプロセッサには
バス使用許可が与えられる機会が著しく制限され、デー
タ処理装置全体としての処理能力を低下させるという問
題点があった。
ッサに対するバス使用の優先順位が固定されているため
、長時間バスを専有するプロセッサが優先順位の高い位
置に設定された場合、優先順位の低位のプロセッサには
バス使用許可が与えられる機会が著しく制限され、デー
タ処理装置全体としての処理能力を低下させるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数のプロセッサの各プロセッサが総合的に
見てバランスのとれたバス使用権を与えられるように制
御し、データ処理装置全体としての処理能力の向上を図
れるバス使用権制御装置を提供することを目的とする。
たもので、複数のプロセッサの各プロセッサが総合的に
見てバランスのとれたバス使用権を与えられるように制
御し、データ処理装置全体としての処理能力の向上を図
れるバス使用権制御装置を提供することを目的とする。
［課題を解決するための手段］
この発明に係るバス使用権制御装置は、複数のプロセッ
サｐ１〜ｐ３の各プロセッサからのバス使用要求信号を
バス使用権設定回路（バスアービター２１）に伝送する
各バス使用要求線Ｑ１．Ｑ２、Ｑ３と、バス使用権設定
回路（バスアービター２１）から各プロセッサｐ１〜ｐ
３に対し使用許可信号をそれぞれ伝送する各バス使用許
可線ＴＩ、Ｔ２．Ｔ３と、複数のプロセッサｐ１〜ｐ３
に対し共通に設けられ、いずれかのプロセッサが共通バ
ス１１を使用中であることを示す信号をバス使用権設定
回路くバスアービター２１）に伝送するバスビジィ線Ｙ
と、このバスビジィ線Ｙ上の信号が共通バス１１が使用
されていることを示している場合、時間あるいは共通バ
ス１１上の転送データ量の計数を開始し、予め定めた一
定量以上連続して共通バス１１が使用されたときキャリ
ー信号を生成するカウンタ２４と、このカウンタ２４が
キャリー信号を生成した場合、バスビジィ線Ｙ上にバス
ビジィ信号を送出しているプロセッサを示す情報を記憶
するフリップフロップ２７Ａ。
サｐ１〜ｐ３の各プロセッサからのバス使用要求信号を
バス使用権設定回路（バスアービター２１）に伝送する
各バス使用要求線Ｑ１．Ｑ２、Ｑ３と、バス使用権設定
回路（バスアービター２１）から各プロセッサｐ１〜ｐ
３に対し使用許可信号をそれぞれ伝送する各バス使用許
可線ＴＩ、Ｔ２．Ｔ３と、複数のプロセッサｐ１〜ｐ３
に対し共通に設けられ、いずれかのプロセッサが共通バ
ス１１を使用中であることを示す信号をバス使用権設定
回路くバスアービター２１）に伝送するバスビジィ線Ｙ
と、このバスビジィ線Ｙ上の信号が共通バス１１が使用
されていることを示している場合、時間あるいは共通バ
ス１１上の転送データ量の計数を開始し、予め定めた一
定量以上連続して共通バス１１が使用されたときキャリ
ー信号を生成するカウンタ２４と、このカウンタ２４が
キャリー信号を生成した場合、バスビジィ線Ｙ上にバス
ビジィ信号を送出しているプロセッサを示す情報を記憶
するフリップフロップ２７Ａ。
２７Ｂ、２７Ｃと、このフリップフロップ２７Ａ。
２７Ｂ、２７Ｃの出力信号と各バス使用要求線Ｑ１、Ｑ
２．Ｑ３上の信号とバスビジィ線Ｙ上の信号とを入力し
、このバスビジィ線Ｙ上の信号が共通バス１１が使用さ
れていないことを示す場合に限り、バス使用要求線Ｑｌ
、Ｑ２．Ｑ３上にバス使用要求信号を送出しているプロ
セッサのうち、フリップフロップ２７Ａ、２７Ｂ、２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する論理回路３０Ａ、３０Ｂ。
２．Ｑ３上の信号とバスビジィ線Ｙ上の信号とを入力し
、このバスビジィ線Ｙ上の信号が共通バス１１が使用さ
れていないことを示す場合に限り、バス使用要求線Ｑｌ
、Ｑ２．Ｑ３上にバス使用要求信号を送出しているプロ
セッサのうち、フリップフロップ２７Ａ、２７Ｂ、２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する論理回路３０Ａ、３０Ｂ。
３０Ｃとを備えたことを特徴とするものである。
［作用］
このバス使用権制御装置において、各バス使用要求線Ｑ
１．Ｑ２．Ｑ３は各プロセッサｐｌ〜ｐ３からのバス使
用要求信号をバス使用権設定回路（バスアービター２１
）に伝送し、各バス使用許可線Ｔｌ、Ｔ２．Ｔ３はバス
使用権設定回路（バスアービター２１）から各プロセッ
サｐ１へｐ３に対し使用許可信号をそれぞれ伝送する。
１．Ｑ２．Ｑ３は各プロセッサｐｌ〜ｐ３からのバス使
用要求信号をバス使用権設定回路（バスアービター２１
）に伝送し、各バス使用許可線Ｔｌ、Ｔ２．Ｔ３はバス
使用権設定回路（バスアービター２１）から各プロセッ
サｐ１へｐ３に対し使用許可信号をそれぞれ伝送する。
バスビジィ線Ｙは、複数のプロセッサｐ１〜ｐｉに対し
共通に設けられ、いずれかのプロセッサが共通バス１１
を使用中であることを示す信号をバス使用権設定回路（
バスアービター２１）に伝送する。
共通に設けられ、いずれかのプロセッサが共通バス１１
を使用中であることを示す信号をバス使用権設定回路（
バスアービター２１）に伝送する。
カウンタ２４は、バスビジィ線Ｙ上の信号が共通バス１
１が使用されていることを示している場合、時間あるい
は共通バス１１上の転送データ量の計数を開始し、予め
定めた一定量以上連続して共通バス１１が使用されたと
きキャリー信号を生成する。フリップフロップ２７Ａ、
２７Ｂ、２７Ｃは、カウンタ２４がキャリー信号を生成
した場合、バスビジィ線Ｙ上のバスビジィ信号を送出し
ているプロセッサを示す情報を記憶する。論理回路３０
Ａ、３０Ｂ、３０Ｃは、フリップフロップ２７Ａ。
１が使用されていることを示している場合、時間あるい
は共通バス１１上の転送データ量の計数を開始し、予め
定めた一定量以上連続して共通バス１１が使用されたと
きキャリー信号を生成する。フリップフロップ２７Ａ、
２７Ｂ、２７Ｃは、カウンタ２４がキャリー信号を生成
した場合、バスビジィ線Ｙ上のバスビジィ信号を送出し
ているプロセッサを示す情報を記憶する。論理回路３０
Ａ、３０Ｂ、３０Ｃは、フリップフロップ２７Ａ。
２７Ｂ、２７Ｃの出力信号と各バス使用要求線Ｑ１、Ｑ
２．Ｑ３上の信号とバスビジィ線Ｙ上の信号とを入力し
、このバスビジィ線Ｙ上の信号が共通バス１１が使用さ
れていないことを示す場合に限り、バス使用要求線Ｑｌ
、Ｑ２．Ｑ３上にバス使用要求信号を送出しているプロ
セッサのうち、フリップフロップ２７Ａ、２７Ｂ、２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する。
２．Ｑ３上の信号とバスビジィ線Ｙ上の信号とを入力し
、このバスビジィ線Ｙ上の信号が共通バス１１が使用さ
れていないことを示す場合に限り、バス使用要求線Ｑｌ
、Ｑ２．Ｑ３上にバス使用要求信号を送出しているプロ
セッサのうち、フリップフロップ２７Ａ、２７Ｂ、２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する。
［発明の実施例コ
第１図はこの発明の一実施例に係るバス使用権制御位置
の構成を示すブロック図であり、総合システムとしては
第４図のバスアービター１２の代りに第１図に示すバス
アービターが接続されるものである。第１図において、
第４図に示す同一記号は同一信号を示す、但し第４図に
おいてはプロセッサがｉ個である一般的な場合を示すが
、第１図においてはプロセッサが３個の場合を示す。
の構成を示すブロック図であり、総合システムとしては
第４図のバスアービター１２の代りに第１図に示すバス
アービターが接続されるものである。第１図において、
第４図に示す同一記号は同一信号を示す、但し第４図に
おいてはプロセッサがｉ個である一般的な場合を示すが
、第１図においてはプロセッサが３個の場合を示す。
第１図において、２１は互いに独立して動作する複数の
プロセッサｐｉ、ｐ２．ｐ３ （第４図参照）が共通バ
ス１１（第４図参照）を使用する場合、複数のプロセッ
サｐｉ、ｐ２．ｐ３のうちの一つのプロセッサに対し共
通バスの使用権を設定するバス使用権設定回路としての
バスアービターである。ｚＺは共通バス１１を使用する
優先順位の変更指示を行う優先順位変更指示回路である
。
プロセッサｐｉ、ｐ２．ｐ３ （第４図参照）が共通バ
ス１１（第４図参照）を使用する場合、複数のプロセッ
サｐｉ、ｐ２．ｐ３のうちの一つのプロセッサに対し共
通バスの使用権を設定するバス使用権設定回路としての
バスアービターである。ｚＺは共通バス１１を使用する
優先順位の変更指示を行う優先順位変更指示回路である
。
Ｑ１〜Ｑ３は各プロセッサｐ１〜ｐ３からのバス使用要
求信号ＢＵＳＦｔＥＱ１〜ＢＵＳＲＥＱ３をバスアービ
ター２１に伝送するバス使用要求線、Ｔ１〜Ｔ３はバス
アービター２１から各プロセッサｐ１〜ｐ３に対し使用
許可信号ＢＵＳＧＮＴＩ〜ＢＵＳＧＮＴ３をそれぞれ伝
送するバス使用許可線、Ｙはプロセッサｐ１〜ρ３に対
し共通に設けられ、いずれかのプロセッサが共通バス１
１を使用中であることを示すバスビジィ信号ＢＵＳＢＪ
をバスアービター２１に伝送するバスヒシイ線である。
求信号ＢＵＳＦｔＥＱ１〜ＢＵＳＲＥＱ３をバスアービ
ター２１に伝送するバス使用要求線、Ｔ１〜Ｔ３はバス
アービター２１から各プロセッサｐ１〜ｐ３に対し使用
許可信号ＢＵＳＧＮＴＩ〜ＢＵＳＧＮＴ３をそれぞれ伝
送するバス使用許可線、Ｙはプロセッサｐ１〜ρ３に対
し共通に設けられ、いずれかのプロセッサが共通バス１
１を使用中であることを示すバスビジィ信号ＢＵＳＢＪ
をバスアービター２１に伝送するバスヒシイ線である。
優先順位変更指示回路２２は、使用許可信号ＢＵＳＧＮ
ＴＩ〜ＢＵＳＧＮＴ３の論理和をとるＯＲ回路２３と、
バスビジィ線Ｙ上の信号が共通バス１１が使用されてい
ることを示している場合、時間あるいは共通バス１１上
の転送データ量の計数を開始し、予め定めた一定量以上
連続して共通バス１１が使用されたときキャリー信号Ｃ
ＡＲＲＹを生成するバイナリカウンタ（ＣＮＴＲ）２４
と、このバイナルカウンタ２４がキャリー信号ＣＡＲＲ
Ｙを生成した場合、バスビジィ線Ｙ上にバスビジィ信号
ＢＵＳＢＳＹを送出しているプロセッサを示す情報を記
憶するフリップフロップ（ＦＦ）２７Ａ〜２７Ｃと、信
号ＢＵＳＨＬＤＩ〜ＢＵＳＨＬＤ３を出力するフリップ
フロップ２５Ａ〜２５Ｃと、キャリー信号ＣＡＲＲＹと
信号ＢＵＳＨＬＤ１〜ＢＵＳＨＬＤ３との各論理積をと
るＡＮＤゲート回路２６Ａ〜２６Ｃとを有する。なお、
バイナリカウンタ２４において、Ｅはカウントイネーブ
ル端子、Ｒはリセット端子、Ｃはクロック端子を示す。
ＴＩ〜ＢＵＳＧＮＴ３の論理和をとるＯＲ回路２３と、
バスビジィ線Ｙ上の信号が共通バス１１が使用されてい
ることを示している場合、時間あるいは共通バス１１上
の転送データ量の計数を開始し、予め定めた一定量以上
連続して共通バス１１が使用されたときキャリー信号Ｃ
ＡＲＲＹを生成するバイナリカウンタ（ＣＮＴＲ）２４
と、このバイナルカウンタ２４がキャリー信号ＣＡＲＲ
Ｙを生成した場合、バスビジィ線Ｙ上にバスビジィ信号
ＢＵＳＢＳＹを送出しているプロセッサを示す情報を記
憶するフリップフロップ（ＦＦ）２７Ａ〜２７Ｃと、信
号ＢＵＳＨＬＤＩ〜ＢＵＳＨＬＤ３を出力するフリップ
フロップ２５Ａ〜２５Ｃと、キャリー信号ＣＡＲＲＹと
信号ＢＵＳＨＬＤ１〜ＢＵＳＨＬＤ３との各論理積をと
るＡＮＤゲート回路２６Ａ〜２６Ｃとを有する。なお、
バイナリカウンタ２４において、Ｅはカウントイネーブ
ル端子、Ｒはリセット端子、Ｃはクロック端子を示す。
バスアービター２１は、フリップフロップ２７Ａ〜２７
Ｃの出力信号とバス使用要求、１ｉＱ１〜Ｑ３上の信号
とバスビジィ線Ｙ上の信号とを入力し、このバスビジィ
線Ｙ上の信号が共通バス１１が使用されていないことを
示す場合に限り、バス使用要求線Ｑ１〜Ｑ３上にバス使
用要求信号ＢＵＳＲＥＱＩ〜ＢＵＳＲＥＱ３を送出して
いるプロセッサのうち、フリップフロップ２７Ａ〜２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する論理回路（ＡＮＤ−ＯＲ）３０Ａ〜３
０Ｃと、バスビジィ線Ｙ上の信号の反転信号を出力する
ＮＯＴゲート３７とを有する。
Ｃの出力信号とバス使用要求、１ｉＱ１〜Ｑ３上の信号
とバスビジィ線Ｙ上の信号とを入力し、このバスビジィ
線Ｙ上の信号が共通バス１１が使用されていないことを
示す場合に限り、バス使用要求線Ｑ１〜Ｑ３上にバス使
用要求信号ＢＵＳＲＥＱＩ〜ＢＵＳＲＥＱ３を送出して
いるプロセッサのうち、フリップフロップ２７Ａ〜２７
Ｃの出力信号に従って定められる優先順位に基づき最優
先のプロセッサに対するバス使用許可線上にバス使用許
可信号を出力する論理回路（ＡＮＤ−ＯＲ）３０Ａ〜３
０Ｃと、バスビジィ線Ｙ上の信号の反転信号を出力する
ＮＯＴゲート３７とを有する。
第２図（Ａ）は第１図の論理回路３０Ａの回路図、第２
図（Ｂ）は第１図の論理回路３０Ｂの回路図、第２図（
Ｃ）は第１図の論理回路３０Ｃの回路図である。第２図
（Ａ）〜（Ｃ）において、３１Ａ〜３６Ａ、３１Ｂ〜３
６Ｂ、３１Ｃ〜３６Ｃゲ一ト回路である。
図（Ｂ）は第１図の論理回路３０Ｂの回路図、第２図（
Ｃ）は第１図の論理回路３０Ｃの回路図である。第２図
（Ａ）〜（Ｃ）において、３１Ａ〜３６Ａ、３１Ｂ〜３
６Ｂ、３１Ｃ〜３６Ｃゲ一ト回路である。
第３図は第１図の各信号の信号波形を示す動作タイミン
グチャートである。
グチャートである。
次に、第３図に示す例について、第１図の回路の動作を
説明する。
説明する。
信号ＢＵＳＣＬＫのサイクルｃｙｌの時点においてバス
使用要求信号ＢＵＳＲＥＱ１．ＢＵＳＲＥＱ２．ＢＵＳ
ＲＥＱ３が同時に送出されているとする。このときＦＦ
２７Ａ、２７Ｂ、２７Ｃがリセット状態にあって信号Ｂ
ＨＬＮＧＩ、ＢＨＬＮＧ２．ＢＨＬＮＧ３がすべて論理
「０」であるとすると信号ＢＵＳＲＥＱＩはゲート回路
３１Ａ。
使用要求信号ＢＵＳＲＥＱ１．ＢＵＳＲＥＱ２．ＢＵＳ
ＲＥＱ３が同時に送出されているとする。このときＦＦ
２７Ａ、２７Ｂ、２７Ｃがリセット状態にあって信号Ｂ
ＨＬＮＧＩ、ＢＨＬＮＧ２．ＢＨＬＮＧ３がすべて論理
「０」であるとすると信号ＢＵＳＲＥＱＩはゲート回路
３１Ａ。
３６Ａを通過して信号ＢＬＩＳＧＮＴＩとして出力され
る。信号ＢＵＳＲＥＱＩが論理「１」であればゲート回
路３１Ｂ〜３５Ｂ、３１Ｃ〜３４Ｃが信号ＢＵＳＲＥＱ
２．ＢＵＳＲＥＱ３を阻止して信号ＢＵＳＧＮＴ２．Ｂ
ＵＳＧＮＴ３は出力されない。また、信号ＢＵＳＧＮＴ
１はＯＲ回路２３を通過して信号ＧＮＴＯＲとなり、カ
ウンタ２４に入力されカウンタの値をリセットする。更
に、ＢＵＳＧＮＴＩはＦＦ２５Ａに入力され、信号ＢＵ
ＳＨＬＤ１を論理「１」とする。プロセッサｐ１は信号
Ｂ Ｕ Ｓ ＧＮＴ １を受けると信号ＢＵＳＲＥＱＩ
を論理ｒＱＪにし、信号ＢＵＳＢＳＹを論理「１」にし
てバス使用を開始する。信号ＢＵＳＢＳＹが理論「１」
となるとカウンタ２４は計数を開始する。
る。信号ＢＵＳＲＥＱＩが論理「１」であればゲート回
路３１Ｂ〜３５Ｂ、３１Ｃ〜３４Ｃが信号ＢＵＳＲＥＱ
２．ＢＵＳＲＥＱ３を阻止して信号ＢＵＳＧＮＴ２．Ｂ
ＵＳＧＮＴ３は出力されない。また、信号ＢＵＳＧＮＴ
１はＯＲ回路２３を通過して信号ＧＮＴＯＲとなり、カ
ウンタ２４に入力されカウンタの値をリセットする。更
に、ＢＵＳＧＮＴＩはＦＦ２５Ａに入力され、信号ＢＵ
ＳＨＬＤ１を論理「１」とする。プロセッサｐ１は信号
Ｂ Ｕ Ｓ ＧＮＴ １を受けると信号ＢＵＳＲＥＱＩ
を論理ｒＱＪにし、信号ＢＵＳＢＳＹを論理「１」にし
てバス使用を開始する。信号ＢＵＳＢＳＹが理論「１」
となるとカウンタ２４は計数を開始する。
信号ＢＵＳＣＬＫのサイクルｃｙ２の時点で、カウンタ
２４の値が最大値を越えるとカウンタ２４は信号ＣＡＲ
ＲＹを論理「１」とする。信号ＣＡＲＲＹは信号ＢＵＳ
ＨＬＤ１が論理「１」であるので、ゲート回路２６Ａを
経てＦＦ２７Ａに入力され信号ＢＨＬＮＧＩを論理「１
」とする。
２４の値が最大値を越えるとカウンタ２４は信号ＣＡＲ
ＲＹを論理「１」とする。信号ＣＡＲＲＹは信号ＢＵＳ
ＨＬＤ１が論理「１」であるので、ゲート回路２６Ａを
経てＦＦ２７Ａに入力され信号ＢＨＬＮＧＩを論理「１
」とする。
信号ＢＵＳＣＬＫのサイクルｃｙ３の時点で、プロセッ
サｐ１のバス使用が完了すると、プロセッサｐ１は信号
ＢＵＳＢＳＹを論理「０」にする。
サｐ１のバス使用が完了すると、プロセッサｐ１は信号
ＢＵＳＢＳＹを論理「０」にする。
信号ＢＵＳＲＥＱ２が論理「１」、信号ＢＵＳＲＥＱが
論理「０」、信号ＢＵＳＨＬＤ２が論理ｒＱＪ、信号Ｂ
ＵＳＢＳＹが論理ｒ ＯＪならば信号ＢｔＪＳＲＥＱ２
がゲート回路３２Ｂ、３６Ｂを経て信号ＢＵＳＧＮＴ２
として出力される。信号ＢＵＳＧＮＴ２はＯＲ回路２３
を通過しカウンタ２４に入力されその計数値をリセット
し、信号ＣＡＲＲＹを論理「０」にする。プロセッサｐ
２は信号ＢＵＳＧＮＴ２を受けると信号ＢＵＳＲＥＱ２
を論理ｒＱ、にし、信号ＢＵＳＢＳＹを論理「１」にし
てバス使用を開始する。信号ＢＵＳＢＳＹが論理「１」
になるとカウンタ２４は再び計数を開始する。
論理「０」、信号ＢＵＳＨＬＤ２が論理ｒＱＪ、信号Ｂ
ＵＳＢＳＹが論理ｒ ＯＪならば信号ＢｔＪＳＲＥＱ２
がゲート回路３２Ｂ、３６Ｂを経て信号ＢＵＳＧＮＴ２
として出力される。信号ＢＵＳＧＮＴ２はＯＲ回路２３
を通過しカウンタ２４に入力されその計数値をリセット
し、信号ＣＡＲＲＹを論理「０」にする。プロセッサｐ
２は信号ＢＵＳＧＮＴ２を受けると信号ＢＵＳＲＥＱ２
を論理ｒＱ、にし、信号ＢＵＳＢＳＹを論理「１」にし
てバス使用を開始する。信号ＢＵＳＢＳＹが論理「１」
になるとカウンタ２４は再び計数を開始する。
次に信号ＢＵＳＣＬＫのサイクルｃｙ４の時点ではプロ
セッサｐ２のバス使用が完了しており、信号ＢＵＳＲＥ
ＱＩがプロセッサｐ１から再び送出されていても、信号
ＢＨＬＮＧＩが論理「１」、信号ＢＨＬＮＧ３が論理「
０」であるので、ゲート回路３３Ｃ，３６Ｃを経て信号
ＢＵＳＧＮＴ３が出力されプロセッサｐ３にバス使用許
可が与えられる。この場合、ゲート回路３１Ａでは信号
ＢＨＬＮＧＩが論理「１」であることによって信号ＢＵ
ＳＲＥＱＩの通過が阻止される。
セッサｐ２のバス使用が完了しており、信号ＢＵＳＲＥ
ＱＩがプロセッサｐ１から再び送出されていても、信号
ＢＨＬＮＧＩが論理「１」、信号ＢＨＬＮＧ３が論理「
０」であるので、ゲート回路３３Ｃ，３６Ｃを経て信号
ＢＵＳＧＮＴ３が出力されプロセッサｐ３にバス使用許
可が与えられる。この場合、ゲート回路３１Ａでは信号
ＢＨＬＮＧＩが論理「１」であることによって信号ＢＵ
ＳＲＥＱＩの通過が阻止される。
なお、上記実施例ではバスアービターの回路をプロセッ
サ３台の構成で示したが、プロセッサが３台を越える場
合には、ＡＮＤ−ＯＲ回路を増やすことで容易に対処す
ることができる。また、上記実施例ではあるプロセッサ
が共通バスを占有しているのを判断するのに、クロック
サイクル数（時間）を計数したが、それに限らず共通バ
ス上の転送データ量を計数してもよい。
サ３台の構成で示したが、プロセッサが３台を越える場
合には、ＡＮＤ−ＯＲ回路を増やすことで容易に対処す
ることができる。また、上記実施例ではあるプロセッサ
が共通バスを占有しているのを判断するのに、クロック
サイクル数（時間）を計数したが、それに限らず共通バ
ス上の転送データ量を計数してもよい。
［発明の効果コ
以上のように本発明によれば、一つのプロセッサにバス
使用権を与える毎にプロセッサが共通バスを占有してい
る時間などを計数し、その計数値が一定量以上に達した
とき、このプロセッサの優先順位を下位に変更し、以降
、変更した優先順位に従ってプロセッサのバス使用権を
与えるようにしたので、共通バスを占有している時間な
どが一定量以上のプロセッサは優先順位が下位に変更さ
れ、バス占有時間などが一定量未満の他のプロセッサに
対し、共通バス使用の機会が多く与えられ、これにより
各プロセッサが総合的に見てバランスのとれたバス使用
権が与えられるように制御され、従ってデータ処理装置
全体としての処理能力が向上するという効果が得られる
。
使用権を与える毎にプロセッサが共通バスを占有してい
る時間などを計数し、その計数値が一定量以上に達した
とき、このプロセッサの優先順位を下位に変更し、以降
、変更した優先順位に従ってプロセッサのバス使用権を
与えるようにしたので、共通バスを占有している時間な
どが一定量以上のプロセッサは優先順位が下位に変更さ
れ、バス占有時間などが一定量未満の他のプロセッサに
対し、共通バス使用の機会が多く与えられ、これにより
各プロセッサが総合的に見てバランスのとれたバス使用
権が与えられるように制御され、従ってデータ処理装置
全体としての処理能力が向上するという効果が得られる
。
第１図はこの発明の一実施例に係るバス使用権制御装置
の構成を示すブロック図、第２図（Ａ）は第１図の論理
回路３０Ａの回路図、第２図（Ｂ）は第１図の論理回路
３０Ｂの回路図、第２図（Ｃ）は第１図の論理回路３０
Ｃの回路図、第３図はこの実施例の動作を示すタイミン
グチャート、第４図は従来のバス使用権制御装置を含む
データ処理装置の要部構成を示すブロック図、第５図は
第４図のプロセッサ内の信号の関係を説明するための回
路図、第６図は第４図のバスアービターの回路図、第７
図は第５図及び第６図の各信号の動作タイミングチャー
ト、第８図は第４図の装置の動作を示すタイミングチャ
ートである。 １１・・・・・・共通バス、２１・・・・・・バスアー
ビター（バス使用権設定回路）、２２・・・・・・優先
順位変更指示回路、２４・・・・・・バイナリカウンタ
、２７Ａ〜２７Ｃ・・・・・・フリップフロップ、３０
Ａ〜３０Ｃ・・・・・・論理回路、Ｑｌ、Ｑ２・・・・
・・バス使用要求線、Ｔ１〜Ｔ３・・・・・・バス使用
許可線、Ｙ・・・・・・バスビジィ線、ｐ１〜ｐ３・・
・・・・プロセッサ。
の構成を示すブロック図、第２図（Ａ）は第１図の論理
回路３０Ａの回路図、第２図（Ｂ）は第１図の論理回路
３０Ｂの回路図、第２図（Ｃ）は第１図の論理回路３０
Ｃの回路図、第３図はこの実施例の動作を示すタイミン
グチャート、第４図は従来のバス使用権制御装置を含む
データ処理装置の要部構成を示すブロック図、第５図は
第４図のプロセッサ内の信号の関係を説明するための回
路図、第６図は第４図のバスアービターの回路図、第７
図は第５図及び第６図の各信号の動作タイミングチャー
ト、第８図は第４図の装置の動作を示すタイミングチャ
ートである。 １１・・・・・・共通バス、２１・・・・・・バスアー
ビター（バス使用権設定回路）、２２・・・・・・優先
順位変更指示回路、２４・・・・・・バイナリカウンタ
、２７Ａ〜２７Ｃ・・・・・・フリップフロップ、３０
Ａ〜３０Ｃ・・・・・・論理回路、Ｑｌ、Ｑ２・・・・
・・バス使用要求線、Ｔ１〜Ｔ３・・・・・・バス使用
許可線、Ｙ・・・・・・バスビジィ線、ｐ１〜ｐ３・・
・・・・プロセッサ。
Claims (1)
- 互いに独立して動作する複数のプロセッサが共通バスを
使用する場合、バス使用権設定回路を用いて上記複数の
プロセッサのうちの一つのプロセッサに対し上記共通バ
スの使用権を与えるように制御するバス使用権制御装置
において、上記複数のプロセッサの各プロセッサからの
バス使用要求信号を上記バス使用権設定回路に伝送する
各バス使用要求線と、上記バス使用権設定回路から上記
各プロセッサに対し使用許可信号をそれぞれ伝送する各
バス使用許可線と、上記複数のプロセッサに対し共通に
設けられ、いずれかのプロセッサが上記共通バスを使用
中であることを示す信号を上記バス使用権設定回路に伝
送するバスビジイ線と、このバスビジイ線上の信号が上
記共通バスが使用されていることを示している場合、時
間あるいは共通バス上の転送データ量の計数を開始し、
予め定めた一定量以上連続して上記共通バスが使用され
たときキャリー信号を生成するカウンタと、このカウン
タがキャリー信号を生成した場合、上記バスビジイ線上
にバスビジイ信号を送出しているプロセッサを示す情報
を記憶するフリップフロップと、このフリップフロップ
の出力信号と、上記各バス使用要求線上の信号と、上記
バスビジイ線上の信号とを入力し、このバスビジイ線上
の信号が上記共通バスが使用されていないことを示す場
合に限り、上記バス使用要求線上にバス使用要求信号を
送出しているプロセッサのうち、上記フリップフロップ
の出力信号に従って定められる優先順位に基づき最優先
のプロセッサに対するバス使用許可線上にバス使用許可
信号を出力する論理回路とを備えたことを特徴とするバ
ス使用権制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23154188A JPH0279153A (ja) | 1988-09-16 | 1988-09-16 | バス使用権制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23154188A JPH0279153A (ja) | 1988-09-16 | 1988-09-16 | バス使用権制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279153A true JPH0279153A (ja) | 1990-03-19 |
Family
ID=16925115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23154188A Pending JPH0279153A (ja) | 1988-09-16 | 1988-09-16 | バス使用権制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286068B1 (en) | 1994-10-03 | 2001-09-04 | International Business Machines Corporation | Queued arbitration mechanism for data processing system |
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
-
1988
- 1988-09-16 JP JP23154188A patent/JPH0279153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US6286068B1 (en) | 1994-10-03 | 2001-09-04 | International Business Machines Corporation | Queued arbitration mechanism for data processing system |
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