JPH0660018A - バスアービトレーション方法、アービタ回路及びアービタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 複数のバスマスターがバスを共通に使用する
情報処理システムで、効率的かつ高速にバス調停を行な
う方法の提供。 【構成】 各バスマスター（以下マスターと略記）にア
ービタを分散設置しマスターが有するアービタに、複数
の優先度のレベルを与え、指定されたレベルのアービタ
回路がバス調停に参加し、参加アービタ間で、バス要求
信号を、同一レベル内では、各アービタから下位のマス
ターのアービタに伝達し、同一レベル内で最下位のアー
ビタからは、優先度最上位のマスターの、レベルがひと
つ低いアービタに伝達し、バスビジー信号と上位からバ
ス要求信号がない時に、バスのアクセス権を獲得し、上
位からバス要求信号とバスビジー信号がある時には待機
して、その信号が消失した後アクセス権を獲得し、特定
マスターで待機回数が所定の回数に達した時、マスター
のアービタの優先権のレベルをひとつ上げて、アクセス
権を獲得する構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高い処理機能を要求さ
れて構成される、複数のプロセッサを有し、共通のバス
を介して情報交換する情報処理システムにおける、バス
アービトレーションの方法と回路に係り、特に、効率的
かつ高速にアービトレーションを行ない、情報処理シス
テムの処理能力を高めることができる、バスアービトレ
ーションの方法と回路に関する。

【０００２】

【従来の技術】図１１は、従来広く用いられているバス
アービトレーションの方法を示す図である。

【０００３】図１１においては、バスを介してメモリ、
入出力機器などのバススレーブ（以下スレーブと略記す
る）にアクセスする、プロセッサを有するバスマスター
（以下マスターと略記する）が３個の場合を例示してい
る。６は３個のマスターからのバスリクエストに対し
て、バスのアクセス権を与えるアービタ、１’、２’、
３’は各々独立に情報処理を行なうマスター、４は情報
転送のためのデータバスである。各プロセッサは、必要
に応じて、非同期にバスリクエスト信号を生成し、アー
ビタからアクセス権を受け取ると、バスにスレーブ指定
や、スレーブ動作などの命令を出し、スレーブはそれに
従って、マスターに情報を転送する。

【０００４】もし、複数のバスリクエスト信号が重なっ
た場合には、なんらかの順位をつけてアービトレーショ
ンを行ない、優先度の高いマスターからバスのアクセス
権を与える。

【０００５】従来、図１１のように、複数のマスターに
対して１個のアービタを有する、集中制御型のアービト
レーション方法が広く用いられているが、特に大規模シ
ステムの場合には、アービタとマスターの間の配線長の
増大に伴う遅延時間の増大が、システムの処理能力に制
約を与えるという問題も生じている。例えば、１回の処
理を５００ナノ秒で行なう情報処理システムであれば、
最高２００万回／秒の処理を行なえるが、アービタとマ
スターの配線長が５メートルになると、アービトレーシ
ョンの為の信号の送受だけでも５０ナノ秒を要し、この
結果毎秒の処理回数は１０％以上低下する。

【０００６】

【発明が解決しようとする課題】本発明は、かかる問題
に対して、効率的かつ高速にアービトレーションを行な
い、システムの処理能力を高めることができる、バスア
ービトレーションの方法と回路を提供することを目的と
する。

【０００７】而して、リアルタイム応答と大容量データ
の高速処理において優れたシステムの実現に寄与しよう
とするものである。

【０００８】

【課題を解決するための手段】図１は、本発明の原理的
構成を示す図である。図１においても、マスターが３個
で構成されるシステムを例示している。１、２、３、は
システムを構成するマスター、１０、２０、３０は、各
々マスター１、マスター２、マスター３が有するアービ
タ、４は共通のデータバスである。また、各アービタ
は、図１においては、各アービタは３つの優先順位のレ
ベルを有しているものとして例示している。

【０００９】図２は、第二の発明の原理的構成を示す図
である。図２においても、マスターが３個で構成される
システムを例示している。１、２、３、はシステムを構
成するマスター、１０、２０、３０は、各々マスター
１、マスター２、マスター３が有するアービタ、４はデ
ータバス、５はバスリクエスト信号に専用のリクエスト
バスである。

【００１０】

【作用】図１の原理的構成において、各アービタ回路は
３つの優先順位のレベルを有し、いずれのマスターにお
いてもレベル１が優先度が高く、レベル３が最も優先度
が低く、マスター間ではマスター１の優先度が最も高
く、マスター３の優先度が最も低く設定されている。具
体的には、マスター１のレベル１のアービタ回路が最
も優先度が高く、マスター３のレベル３のアービタ回路
が最も優先度が低く、また、マスター３のレベル１の
アービタ回路は、マスター１のレベル２のアービタ回
路より優先度が高くなる。

【００１１】通常は、各アービタ１０、２０、３０と
も、最低優先度のレベル３に初期値を設定しておき、マ
スターの優先度の順にアクセス権を得る。優先度の低い
マスターが、所定の回数以上アクセス権を与えられない
場合には、レベルをひとつ上げたアービタ回路にバスリ
クエストする。レベルを上げれば、上記のように、優先
度が低いマスターでも総合優先度が上がるので、アクセ
ス権を獲得することができる。

【００１２】図２の第二の原理構成では、バスリクエス
ト信号の伝達をバス上で行ない、上述の構成と同じ機能
を実現する。第二の原理構成によれば、例えば、マスタ
ー２が実装されていなくても、マスター３はアービトレ
ーションに参加でき、アクセス権を与えられるという利
点がある。

【００１３】

【実施例】図３は、本発明の実施例を示す図である。図
３において、１はマスター１、２はマスター２、３はマ
スター３である。マスターの内部を構成する回路につい
ては、マスター１について代表的に説明すると、１１、
１２、１３はアービタ回路、１４は各アービタ回路にレ
ベル指定をするレベルセレクタ、１５はバス獲得信号を
マスター内のプロセッサに伝達する論理積回路である。
なお、図３においては、データバスを省略している。

【００１４】各マスターは下記のように動作して、アー
ビトレーションを行なう。即ち、レベルセレクタが、プ
ロセッサの指示に従って出力するレベル指定信号に合致
したアービタ回路がアービトレーションに参加する。ま
た、各アービタ回路とバスビジー線との間で、双方向に
信号転送し、アクセス権を獲得した場合には、アービタ
回路からバスビジー線に信号を出力し、既に他のマスタ
ーがアクセス権を獲得したことは、バスビジー線上の信
号から判断する。さらに、各アービタ回路のバスリクエ
スト出力は同一レベル内の下位マスターのアービタ回
路、または、下位レベルの最上位マスターのアービタ回
路に接続されて、上位のアービタ回路から下位のアービ
タ回路に、順次バスリクエストの有無が伝えられる。

【００１５】バスが使用されていない時、同時にリクエ
ストが出された場合には、その時に参加しているアービ
タ回路の内、上位のアービタ回路からバスリクエスト信
号を受信していないアービタ回路がアクセス権を獲得
し、そのアービタ回路より優先度の低いアービタ回路は
待機する。そして、アクセス権を獲得できずに待機した
アービタ回路は、待機した回数を計数し、計数結果をプ
ロセッサに伝達し、所定の回数待機した時には、、プロ
セッサによりレベルセレクタを制御して、レベルをひと
つ上位に変更する。この結果、下位のマスターもアクセ
ス権を獲得できる。レベルを上げて所期の処理が終了し
た時、プロセッサを介してレベルセレクタを制御し、元
のレベルに復帰させて、アービトレーションを続行す
る。

【００１６】図４は、本発明の実施例における、アービ
タ回路の詳細構成図である。図４において、１１１はバ
スリクエスト生成回路で，論理和回路１１１１、１１１
２、論理積回路１１１３によって構成される。なお、、
論理和回路１１１２の、上位アービタ回路からのバスリ
クエスト信号を入力する端子は、論理反転機能を具備し
ている。１１２はバスビジー制御回路で、一方の入力に
反転機能を具備した論理和回路１１２１、１１２２と、
スリーステートゲート１１２３、該スリーステートゲー
トの出力を電源に接続する抵抗１１２４によって構成さ
れる。１１３は、バス獲得信号生成回路で、第一のフリ
ップフロップ回路１１３１、第二のフリップ・フロップ
回路１１３２と、論理反転回路１１３３、論理積回路１
１３４、論理和回路１１３５によって構成される。１１
４はバスリクエストして待機した回数を計数し、計数結
果をプロセッサに出力するバスアクセス監視回路であ
る。

【００１７】図５は、図４の回路において、競合が生じ
ない場合のタイムチャートを示す図である。図６は、図
４の回路において、競合が生じた場合のタイムチャート
を示す図である。

【００１８】図５、図６を併用しながら、図４の回路の
動作を説明する。まず、図５の競合が生じない場合に
は、上位からバスリクエスト信号は来ていない。当該ア
ービタがアクティブになるのは、イネーブル信号が
“Ｌ”の時である。この時、当該アービタ回路を有する
マスターがバスリクエストを発生すると、論理和回路１
１１２の出力信号ははアクティブ“Ｌ”になる。この結
果、論理積回路１１１３からアクティブ“Ｌ”のバスリ
クエスト信号がリクエスト線に出力され、下位アービタ
回路に伝達される。

【００１９】この時、バスビジー線には信号がないの
で、このバスリクエスト信号は、バスクロック信号によ
って第一のフリップフロップ回路１１３１に書き込ま
れ、反転したバスクロック信号によって第二のフリップ
フロップ回路１１３２に書き込まれ、第一、第二のフリ
ップフロップ回路の出力信号の論理積信号が、スリース
テートゲート１１２３を介してバスビジーを伝達する信
号として、バスビジー線に出力される。また、第一、第
二のフリップフロップ回路の出力信号の論理和信号がバ
ス獲得信号として、プロセッサに伝達されると同時に、
待機回数の計数をクリアーする為に、バスアクセス監視
回路に入力される。

【００２０】図６の競合がある場合には、次のように動
作する。なお、回路の動作の本質とは無関係であるの
で、（ａ）競合してバスリクエストが発生する以前は、
バスが使用されていなかったものとし、（ｂ）競合した
マスター１とマスター２では、マスター１が優先度が高
いものとして、説明する。

【００２１】マスター１は、マスター２より上位である
ので、上述の競合がない場合と同様の動作で、まずマス
ター１がアクセス権を獲得する。マスター２は、マスタ
ー１がバスを専有していることを示すバスビジー線の信
号によって、バスリクエスト信号が阻止され、フリップ
・フロップ回路には、書込みができない。マスター１の
バス専有が終了して、バスビジー線の信号が消滅した
後、バスクロック信号と、反転バスクロック信号によっ
て、バスリクエスト信号は第一、第二のフリップ・フロ
ップ回路に書き込まれ、バスビジー信号を出力すると共
に、プロセッサにバス獲得信号を出力する。ここで、マ
スター１とマスター２の間のアービトレーションは、図
６において、マスター１がバスの専有を終了した時点か
らマスター２がバスを獲得した時点までの時間で行なわ
れており、高速にアービトレーションが行なわれること
がわかる。

【００２２】集中制御型アービタの場合、アービタとマ
スターの間の信号伝播時間が大きく、また、装置構成の
変化によってその伝播時間も変化するので、プロセッサ
はバスのアクセス権を獲得してから、スレーブの指定や
スレーブへの命令をデータバスに送り出し、それに従っ
てスレーブはマスターに情報転送する方式がとられる。
しかし、情報交換にバスを実際に使用している時間は、
処理サイクルの内僅かでしかない。従って、上記のよう
に高速でアービトレーションが行なえる本発明の方法に
よれば、バスアービトレーションをプロセッサの処理サ
イクルの中に含めることができ、情報処理の効率を高め
られる利点がある。

【００２３】図７は、反転クロック信号によって、第二
のフリップ・フロップ回路に書き込んで、第一のフリッ
プ・フロップ回路の出力信号との論理和でバス獲得信号
を出力する回路の機能を説明する図である。

【００２４】マスター１とマスター２がバスクロック信
号の立ち上がり直前でバスリクエストを出した場合、マ
スター１がリクエスト線に出力したバスリクエスト信号
が遅延してマスター２に到達する為、マスター２のフリ
ップ・フロップ回路１１３１の入力信号は一旦“Ｌ”に
下がる。この波形の、“Ｌ”に下がる部分はバスクロッ
ク信号によって書き込むことができ、反転バスクロック
信号では書き込むことができない。従って、第一、第二
のフリップ・フロップ回路の出力信号の論理和をとるこ
とによって、マスター２のバス獲得信号は安定“Ｈ”と
なって、バスを獲得出来ない時にプロセッサにアクティ
ブ“Ｌ”の信号を出力しない。

【００２５】図８は、本発明のにおけるアービタの第二
の構成を示す図である。図８において、１１１１、１１
１２は論理和回路、１１１３は論理積回路で、第一のレ
ベルに対応するバスリクエスト生成回路を構成する。１
２１１、１２１２は論理和回路、１２１３は論理積回路
で、第二のレベルに対応するバスリクエスト生成回路を
構成する。１３１１、１３１２は論理和回路、１３１３
は論理積回路で、第三のレベルに対応するバスリクエス
ト回路を構成する。なお、論理和回路１１１２、１２１
２、１３１２は一方の入力端子に反転機能を具備してい
る。１０５はいずれかのレベルのバスリクエスト信号を
バスビジー制御回路に入力する論理積回路、１０２１、
１０２２は一方の入力に反転機能を具備する論理和回
路、１０２３はスリーステートゲート、１０２４は該ス
リーステートゲートの出力端子を電源に接続する抵抗
で、１０２１乃至１０２４でバスビジー制御回路を構成
する。１０３１は第一のフリップ・フロップ回路、１０
３２は第二のフリップ・フロップ回路、１０３３は反転
回路、１０３４は論理積回路、１０３５は論理和回路
で、１０３１乃至１０３５でバス獲得信号生成回路を構
成する。１０４は待機回数を計数し、計数結果をレベル
レクタに出力するバスアクセス監視回路、１０６は、い
ずれかのレベルのバスリクエスト信号をバスアクセス監
視回路に入力する論理積回路である。また、１０７は、
バスアクセス回路が出力する、待機回数によって、レベ
ルを変更するレベルセレクタである。

【００２６】図８の構成の特徴は、下記２点である。第
一点は、バスアクセス監視回路が計数する、待機回数を
デコーダで構成されるレベルセレクタに伝達する点で、
レベルセレクタは入力される計数値を判定して、所定の
待機回数に達した時に自動的に優先度のレベルを変更す
る。これにより、レベル変更をプロセッサを介さずに行
なえる。レベル変更をプロセッサを介して行なう場合に
は、通常２〜３サイクルのプロセッサ サイクルを必要
とするので、例えば、プロセッサ サイクルが５００ナ
ノ秒であれば、１マイクロ秒程度の時間が必要であるの
に対して、レベルセレクタによって行なえば論理回路の
遅延時間程度でレベル変更が可能である。なお、レベル
セレクタをプロセッサから制御して、優先度のレベルを
強制的に変更することも可能である。

【００２７】第二点は、先に説明した実施例において
は、図４の回路構成をレベルの数だけ必要とするが、第
二の実施例を示す図８の回路構成では、内部からのバス
リクエスト信号を受けて、リクエスト線に信号がない時
に、前記バスリクエスト信号をリクエスト線に出力する
バスリクエスト生成回路だけが、複数のレベルに対応し
て必要となり、バスビジー線を監視するバスビジー制御
回路と、他のマスターにバスビジー信号を出力し、マス
ター内のプロセッサにバス獲得信号を出力するバス獲得
信号生成回路と、待機回数を監視するバスアクセス監視
回路を複数のレベルに対して共通化して、回路規模の縮
小を実現した点である。

【００２８】図９は、第二の発明に基づく、アービタの
第三の構成を示す図である。図９において、１０７ａは
プロセッサから指定されるレベルを表示する数値を格納
するレベルレジスタ、１０８はレベルレジスタの示すレ
ベルと、リクエストバス上のレベルを数値で比較して、
当該マスターがバスリクエスト信号を出力できるか否か
を判定する比較器、１０９は、レベルレジスタの格納す
るレベルをリクエストバスに出力するバッファ・ゲート
回路で、マスター内のレベルがリクエストバス上のレベ
ルより高く、マスター内でバスリクエストが発生した時
に、論理和回路１０１１の出力信号によってレベルレジ
スタの格納するレベル情報をリクエストバスに出力す
る。また、１０２１、１０２２は一方の入力に反転機能
を具備する論理和回路、１０２３はスリーステートゲー
ト、１０２４は該スリーステートゲートの出力を電源に
接続する抵抗で、１０２１乃至１０２４でバスビジー制
御回路を構成する。１０３１、１０３２は第一、第二の
フリップ・フロップ回路、１０３３は反転回路、１０３
４は論理積回路、１０３５は論理和回路で、１０３１乃
至１０３５でバス獲得信号生成回路を構成する。１０４
はバスアクセス監視回路である。

【００２９】図９の構成の特徴は、下記２点である。第
一点は、レベル設定信号とを数値表現し、マスター内の
レベル設定信号を表現する数と、他のマスターのレベル
設定信号を表現する数を比較して、優先度を判定する点
である。

【００３０】第二点は、バス要求信号の授受を、専用の
バスを介して行なう点である。これによって、優先度の
高いアービタから優先度の低いアービタへ順次伝達する
方法に対して、バスリクエストを伝達する線を増加させ
ないでもレベル数の増加に対処できる利点と、例えば、
マスター２が装備されていなくても、マスター３にバス
リクエスト信号とバス要求信号を伝達できる利点が得ら
れる。

【００３１】図１０は、第二の発明に基づく、アービタ
の第四の構成を示す図である。図１０において、１０７
ｂはマスターに予め指定された優先度を数値化して格納
するオフセットレジスタである。１０７ｃはバスアクセ
ス監視回路の出力に従ってレベルを設定して数値化する
レベル設定回路で、基本的には、特定の計数値を判定し
て信号を出力するデコーダと、数値化したレベル情報を
記憶するレジスタと、デコーダの出力信号によってレジ
スタの記憶内容を出力するバッファ・ゲートからなる回
路をレベル数だけ有し、バッファ・ゲートの出力信号の
論理和を出力する論理和回路から構成し、デコーダの入
力端子をバスアクセス監視回路の計数出力端子に接続
し、論理和回路の出力端子を加算器の一方の入力端子に
接続して使用する。１０７ｄはオフセットレジスタの格
納する数値とレベル設定回路の出力する数値を加算する
加算器、１０８は加算器の出力する数値と、リクエスト
バス上の数値を比較して、当該マスターがバスリクエス
トを出せるか否かを判定する比較器、１０９はマスター
内のレベルが高く、マスター内からバスリクエスト信号
が発生した時に、論理和回路１０１１の出力信号によっ
て、加算器のが保有する数値をリクエストバスに出力す
るバッファ・ゲート回路である。１０２１、１０２２は
一方の入力に反転機能を具備する論理和回路、１０２３
はスリーステートゲート、１０２４は該スリーステート
ゲートの出力を電源に接続する抵抗で、１０２１乃至１
０２４でバスビジー制御回路を構成する。１０３１、１
０３２は第一、第二のフリップ・フロップ回路、１０３
３は反転回路、１０３４は論理和回路、１０３５は論理
積回路で、１０３１乃至１０３５でバス獲得信号生成回
路を構成する。１０４はバスアクセス監視回路である。

【００３２】図１０の構成の特徴は、プロセッサの介入
なしでレベル変更を可能にした点である。マスターに固
有なオフセット値を設定し、バスアクセス監視回路の計
数結果が所定の値になった時に、レベル設定を変更し、
オフセット値とレベルを表現する数とを加算し、加算結
果とバスリクエスト信号を伝達する専用バス上の数を比
較し、バスリクエスト信号を出力できるか否かを判断す
る。例えば、優先度の高いマスターから順に、オフセッ
ト値を３、２、１と設定し、レベルを表現する数を、高
いレベルから順に、３０、２０、１０と決めておく。こ
れらを加算すると、３３、３２、３１、２３、２２、２
１、１３、１２、１１が得られるが、大きい数が総合の
優先度が高いことを示す。マスター内の加算結果と、専
用バス上の数を比較して、マスター内の加算結果が大き
ければ、他のマスターに対して優先度が高いと判断す
る。

【００３３】このように、プロセッサの介入なしにレベ
ル変更するので、レベル変更を高速化できる。

【００３４】

【発明の効果】以上説明したごとく、複数のマスターに
よって構成されるシステムにおいて、各マスターにアー
ビタを分散して設け、マスターに優先順位を設定し、ア
ービタ内にも優先度を示す複数のレベルを設定して、上
位レベルのアービタが出力するバスリクエスト信号とバ
スビジー線の信号がないことをアービタが判断してアー
ビトレーションする方法によって、高速なアービトレー
ションが実現され、かつ、アービトレーション時間をプ
ロセッサの処理サイクルの中に入れることによって、プ
ロセッサの処理速度の改善が実現される。

【００３５】この結果、実時間処理、大容量データの高
速処理を要求されるシステム機能の改善に対して、大き
な寄与をすることができる。

【図面の簡単な説明】

【図１】 本発明の原理的構成を示す図。

【図２】 第二の発明の原理的構成を示す図。

【図３】 本発明の実施例の構成を示す図。

【図４】 本発明の実施例の、アービタ回路の構成を示
す図。

【図５】 図４の回路の、競合がない時のタイムチャー
ト。

【図６】 図４の回路の、競合時のタイムチャート。

【図７】 図４の回路の、第二のフリップ・フロップ回
路の機能を説明する図。

【図８】 アービタの第二の構成（３レベル）

【図９】 アービタの第三の構成（３レベル）

【図１０】 アービタの第四の構成（３レベル）

【図１１】 従来のバスアービトレーションの方法を示
す図。

【符号の説明】

１、２、３ マスター１、マスター２、マスター３ ４ データバス １０、２０、３０ アービタ １１、１２、１３、２１、２２、２３、３１、３２、３
３ アービタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大原 克一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 増田 敏男 東京都中央区銀座２丁目６番15号 株式会 社中央エンジニアリング内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のバスマスターと、複数のバススレ
   ーブが共通のバスに接続され、各バスマスターが特定の
   バススレーブにアクセスできる情報処理システムにおけ
   る、複数のバスマスターから同時に発生するバスリクエ
   ストに対して、優先順位に従ってバスのアクセス権を与
   えるバスアービトレーション方法において、 複数のバスマスターにアービタを分散して設け、 バスマスターに優先順位を設定し、 バスマスターが有するアービタ内に、複数の優先順位の
   レベルを設定して、指定されたレベルのアービタ回路が
   アービトレーションに参加できるようにし、 アービトレーションに参加しているアービタ回路間でバ
   スリクエスト信号を、 同一レベル内においては、上位のバスマスターに設けら
   れたアービタ回路から下位のバスマスターに設けられた
   アービタ回路に伝達し、 同一レベル内で最下位のアービタ回路からは、優先順位
   最上位のバスマスターに設けられた、レベルがひとつ低
   いアービタ回路に伝達し、 バスビジー信号がなく、かつ、上位からバスリクエスト
   信号が伝達されていない時に、バスリクエスト信号を発
   したバスマスターがアクセス権を獲得し、 上位からバスリクエスト信号が伝達されている時と、バ
   スビジー信号がある時には待機して、該信号が消失した
   後にアクセス権を獲得し、 特定バスマスターの待機回数が所定の回数に達した時、
   該バスマスターのアービタの優先権のレベルをひとつ上
   げてアービトレーションに参加して、アクセス権を優先
   的に獲得することを特徴とするバスアービトレーション
   方法。
2. 【請求項２】 請求項１記載のバスアービトレーション
   方法において、 バスリクエスト信号を、同一レベル内においては、アー
   ビトレーションに参加している、上位のバスマスターに
   設けられたアービタ回路から下位のバスマスターに設け
   られたアービタ回路に順次伝達し、同一レベル内で最下
   位のアービタ回路からは、優先順位最上位のバスマスタ
   ーに設けられた、レベルがひとつ低いアービタ回路に伝
   達してバスアービトレーションを行なうことを特徴とす
   るバスアービトレーション方法。
3. 【請求項３】 請求項１記載のバスアービトレーション
   方法において、 バスリクエスト信号を数値化し、該バスリクエスト信号
   の伝達のために設けたバスに出力して、アービトレーシ
   ョンに参加している下位のアービタ回路全てに伝達して
   バスアービトレーションを行なうことを特徴とするバス
   アービトレーション方法。
4. 【請求項４】 請求項１記載のバスアービトレーション
   方法において、 待機の回数を計数して、結果をバスマスターが有するプ
   ロセッサに伝達して、プログラム制御によってアービタ
   の優先権のレベルをひとつ上げることを特徴とするバス
   アービトレーション方法。
5. 【請求項５】 請求項１記載のバスアービトレーション
   方法において、 待機の回数を計数して、結果をアービタが有するレベル
   設定回路に伝達して、待機回数が所定の回数に達したこ
   とを検出し、アービタの優先権のレベルをひとつ上げる
   ことを特徴とするバスアービトレーション方法。
6. 【請求項６】 請求項１記載のバスアービトレーション
   方法において、 アービトレーション動作を、アービトレーションを行な
   うアービタを有するバスマスターが、バススレーブにア
   クセスする時間の中に包含することを特徴とするバスア
   ービトレーション方法。
7. 【請求項７】 バスリクエスト信号生成回路、バスビジ
   ー制御回路、バス獲得信号生成回路、バスアクセス監視
   回路によって構成され、バスリクエスト線、バスビジー
   線、バスクロック線に接続されて、バスアービトレーシ
   ョンを行なうアービタ回路において、 第一のフリップ・フロップ回路、第二のフリップ・フロ
   ップ回路、論理反転回路、論理積回路及び論理和回路に
   よって成り、 第一のフリップ・フロップ回路においては、データ端子
   にバスリクエスト信号を入力し、クロック端子にバスク
   ロック信号を入力し、第二のフリップ・フロップ回路に
   おいては、データ端子にバスリクエスト信号を入力し、
   クロック端子に反転したバスクロック信号を入力し、第
   一、第二のフリップ・フロップ回路の出力端子には、論
   理積回路と論理和回路を接続し、論理積回路の出力端子
   をバスビジー線に接続できるようにし、論理和回路の出
   力端子をバスマスター内のプロセッサに接続した、バス
   獲得信号生成回路を有することを特徴とするアービタ回
   路。
8. 【請求項８】 バスリクエスト信号生成回路、バスビジ
   ー制御回路、バス獲得信号生成回路、バスアクセス監視
   回路によって構成され、リクエストバス、バスビジー
   線、バスクロック線に接続されて、バスアービトレーシ
   ョンを行なうアービタ回路において、 レベルレジスタ、比較器、バッファ・ゲート回路、論理
   和回路によって成り、 レベルレジスタの入力端子群はバスマスター内のプロセ
   ッサに接続し、レベルレジスタの出力端子群は比較器の
   第一の入力端子群とバッファ・ゲート回路の入力端子群
   に接続し、比較器の第二の入力端子群とバッファ・ゲー
   ト回路の出力端子群をリクエストバスに接続し、論理和
   回路の一方の入力端子は比較器の出力端子に接続し、前
   記論理和回路の他方の入力端子にはバスリクエスト信号
   を入力し、論理和回路の出力端子を、バッファ・ゲート
   回路の信号出力を制御する制御端子に接続した、バスリ
   クエスト信号生成回路を有することを特徴とするアービ
   タ回路。
9. 【請求項９】 バスリクエスト信号生成回路、バスビジ
   ー制御回路、バス獲得信号生成回路、バスアクセス監視
   回路によって構成され、リクエストバス、バスビジー
   線、バスクロック線に接続されて、バスアービトレーシ
   ョンを行なうアービタ回路において、 バスマスターの優先度を示す数値を格納するオフセット
   ・レジスタ、バスアクセス監視回路の出力信号に応じた
   優先度レベルを設定して数値化するレベル設定回路、加
   算器、比較器、バッファ・ゲート回路、論理和回路を有
   し、 オフセットレジスタの出力端子群とレベル設定回路の出
   力端子群を加算器の第一、第二の入力端子群に接続し、
   加算器の出力端子群を比較器の第一の入力端子群とバッ
   ファ・ゲート回路の入力端子群に接続し、比較器の第二
   の入力端子群とバッファ・ゲート回路の出力端子群をリ
   クエストバスに接続し、論理和回路の一方の入力端子は
   比較器の出力端子に接続し、前記論理和回路の他方の入
   力端子にはバスリクエスト信号を入力し、論理和回路の
   出力端子を、パッファ・ゲート回路の信号出力を制御す
   る制御端子に接続した、バスリクエスト信号生成回路を
   有することを特徴とするアービタ回路。
10. 【請求項１０】 請求項７、８、９記載のアービタ回路
    を複数設けて構成するアービタにおいて、 複数の優先度のレベルに対して固有に設けたバスリクエ
    スト生成回路の出力端子を、複数の入力端子を有する論
    理積回路を介して、バスビジー制御回路及びバスアクセ
    ス監視回路の入力端子に接続し、バスビジー制御回路の
    出力端子をバス獲得信号生成回路の入力端子に接続し、
    バス獲得信号生成回路の出力端子はバスビジー線とバス
    アクセス監視回路のクリア端子に接続して、 優先度のレベルの数に等しい数のバスリクエスト回路
    と、単一のバスビジー制御回路、バス獲得信号生成回
    路、バスアクセス監視回路とで構成することを特徴とす
    るアービタ。