JPS58178432A - 優先権選択切替装置 - Google Patents
優先権選択切替装置Info
- Publication number
- JPS58178432A JPS58178432A JP6197182A JP6197182A JPS58178432A JP S58178432 A JPS58178432 A JP S58178432A JP 6197182 A JP6197182 A JP 6197182A JP 6197182 A JP6197182 A JP 6197182A JP S58178432 A JPS58178432 A JP S58178432A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- port
- signal
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｔ 発明のＭ７Ｌ＃分野
本発明は計算システム間にＷｉ金されて用いられるに２
億装置等の結合棲略切瞥装置に係り、特に特定の計算機
システムに対する応答の片寄りを検出し負荷分散を―Ｉ
馳とする優先権選択切替装置に関する０ （ｂｌ 従来技術と関一点 磁気ディスタ装置の如禽記憶装置は複数の計算機システ
ムに結合して用いられることが多く、この場合複数の結
合径路を持ち、し結合径路を切替えて夫々アクセスする
計算機システムＫ１１合するように切替１ＩＩｔＩ１１
が設けられている０藤１図は２システムの計算機システ
ムが磁気ディスタ装置を共用する真を示す。計算機シス
テム１と６は例えば中央処塩快１ｉｉｃＰＵと主記憶銀
微ＭＳとチャンネルＣＨ及びチャンネルに入出力装置を
結合するチャンネルユニットＣＨＵとから構成される・
磁気ティス／ｉ装置４は切替銀量３を鱒て上位装置であ
る磁気ディスク制御装置２及び５ＫＩｉ絖きれる・義気
ディスク制飾快意２は計算機システムｌに磁気ディスク
制御４１鉄置３は計算機システム・に警統埴れ、大膚の
計算機システムｌ及び６は共通に利用するデータが格納
されている磁気ディスク機微４に１紀切替回路３の切替
によりアクセスして会費なデータの授受を行なう・ 対して切替わって応答し、起１Ｉｌｌの違い万に対して
は使用中表示をして該起動を拒否してい九〇・従うて計
算機の処理速曳差が大！なシステム閣で共用を行なうと
、処［速成の迩い計算機システム駒は実効的な動作が不
能となる欠点がある。
億装置等の結合棲略切瞥装置に係り、特に特定の計算機
システムに対する応答の片寄りを検出し負荷分散を―Ｉ
馳とする優先権選択切替装置に関する０ （ｂｌ 従来技術と関一点 磁気ディスタ装置の如禽記憶装置は複数の計算機システ
ムに結合して用いられることが多く、この場合複数の結
合径路を持ち、し結合径路を切替えて夫々アクセスする
計算機システムＫ１１合するように切替１ＩＩｔＩ１１
が設けられている０藤１図は２システムの計算機システ
ムが磁気ディスタ装置を共用する真を示す。計算機シス
テム１と６は例えば中央処塩快１ｉｉｃＰＵと主記憶銀
微ＭＳとチャンネルＣＨ及びチャンネルに入出力装置を
結合するチャンネルユニットＣＨＵとから構成される・
磁気ティス／ｉ装置４は切替銀量３を鱒て上位装置であ
る磁気ディスク制御装置２及び５ＫＩｉ絖きれる・義気
ディスク制飾快意２は計算機システムｌに磁気ディスク
制御４１鉄置３は計算機システム・に警統埴れ、大膚の
計算機システムｌ及び６は共通に利用するデータが格納
されている磁気ディスク機微４に１紀切替回路３の切替
によりアクセスして会費なデータの授受を行なう・ 対して切替わって応答し、起１Ｉｌｌの違い万に対して
は使用中表示をして該起動を拒否してい九〇・従うて計
算機の処理速曳差が大！なシステム閣で共用を行なうと
、処［速成の迩い計算機システム駒は実効的な動作が不
能となる欠点がある。
（Ｃ１発明の目的
本発明の目的は上１欠点な除く丸め１を算機システム間
で競合が発生した時、切替装置に於て応答の片寄りを検
出し、待たされている結合径路に対し優先的に受は付け
な行ない、特定上位鉄量Ｏみに結合することな防止する
優先−選択切替銀微を提供することＫある。
で競合が発生した時、切替装置に於て応答の片寄りを検
出し、待たされている結合径路に対し優先的に受は付け
な行ない、特定上位鉄量Ｏみに結合することな防止する
優先−選択切替銀微を提供することＫある。
（ｄ）＠明Ｏ櫓戚
本発明Ｏ？ｓ成は値数Ｏ結合径路な切誓えて上位装置に
結合する切替装置に於て、上位装置とＯ績合径路毎に結
合回数を計数する手段と該計数値を予め定めた閾値と比
較する手段と前起結合径路毎絵 に結酋待ち状１ｌ１１な検出する手段と前記結曾径府Ｏ
鮎酋を一定時間抑止する＋段とを設け、特定０上位装置
のみにＭ曾することな防止するようＫしえ（Ｃ）＠明の
実施力 １２１は本＠明の一実施りを示す回路のブロック−であ
る。ボートム及びボートＢはｈえばｔｉｌ１図Ａ、ＢＫ
示す如く磁気ディスク１１１１偶鉄置２及び５に夫々＊
＊される０適択債出拒否回路ｌＯ及び１１は夫々ボート
Ａ及びＢよりの選択９１１号な検出する０今ａ択検出拒
否−路１０が選択備考を検出するとＡＮＤ回路１２を経
て切替スイッチ１路をＡＮＤ圓ｗ！１２０１分丁しとな
り得る・フリッ１７ｇッ７１４のＱ端子は＠ｌ・となり
ボートムより送られて来るスイッチ固定傷ｇＫより選択
検出拒否回路ｌＯはＡＮＤ回路１５の出力を１１−とじ
てＯＲ１ｇ回路１８＆鱒て７リク７゛７０ツ７１９をセ
ットする◎７リツ１７０ッ７１９のＱ端子は弓−となり
ＡＮＤＩｇ路２ｏの出方が−１・となる・選択検出拒否
回路１１はＡＮＤ回路２ｏの出力によりセットされボー
）Ｂよりの適択備考ＫＩｔＬ拒否応答を送出する０上位
鉄置より切離し備考がＣ重子に入ると７リノグ７０ッグ
１５１−りセットし選択検出拒否回路１１はボートＢよ
りの選択毎号を受付けられるようになり％ＡＮＤ１ｇｌ
路１３を−て７リノノフロツグ１４をリセットし、フリ
ラグ７ ｏ ｙ１１４の１ｌ１１子は・ｌ・となる。ボ
ートＢよりのスイッチ固定信号によりＡＮＤ−路１７の
出力は・１・となりＯＲ回路１８を峠て７リツ１７０り
７１９をセントする。ＡＮＤ回路２１はＯＲＩｇＩ絡１
６な蛙て選択検出拒否回路１０をセットしてボー）Ａれ
ＡＮＬ）Ｆｇ回路２１の出力は・０・となうて遍択憤出
る０予め建めた閾値を格納し九閾値設定回路２４よりの
閾値と結合カウンタ２２０計ａｍとを比較回路２３は比
較し、結合カウンタ２２の針数値がａＪｌｉ閾辿を越え
るとＡＮＤ回路２８に−１−な送る。
結合する切替装置に於て、上位装置とＯ績合径路毎に結
合回数を計数する手段と該計数値を予め定めた閾値と比
較する手段と前起結合径路毎絵 に結酋待ち状１ｌ１１な検出する手段と前記結曾径府Ｏ
鮎酋を一定時間抑止する＋段とを設け、特定０上位装置
のみにＭ曾することな防止するようＫしえ（Ｃ）＠明の
実施力 １２１は本＠明の一実施りを示す回路のブロック−であ
る。ボートム及びボートＢはｈえばｔｉｌ１図Ａ、ＢＫ
示す如く磁気ディスク１１１１偶鉄置２及び５に夫々＊
＊される０適択債出拒否回路ｌＯ及び１１は夫々ボート
Ａ及びＢよりの選択９１１号な検出する０今ａ択検出拒
否−路１０が選択備考を検出するとＡＮＤ回路１２を経
て切替スイッチ１路をＡＮＤ圓ｗ！１２０１分丁しとな
り得る・フリッ１７ｇッ７１４のＱ端子は＠ｌ・となり
ボートムより送られて来るスイッチ固定傷ｇＫより選択
検出拒否回路ｌＯはＡＮＤ回路１５の出力を１１−とじ
てＯＲ１ｇ回路１８＆鱒て７リク７゛７０ツ７１９をセ
ットする◎７リツ１７０ッ７１９のＱ端子は弓−となり
ＡＮＤＩｇ路２ｏの出方が−１・となる・選択検出拒否
回路１１はＡＮＤ回路２ｏの出力によりセットされボー
）Ｂよりの適択備考ＫＩｔＬ拒否応答を送出する０上位
鉄置より切離し備考がＣ重子に入ると７リノグ７０ッグ
１５１−りセットし選択検出拒否回路１１はボートＢよ
りの選択毎号を受付けられるようになり％ＡＮＤ１ｇｌ
路１３を−て７リノノフロツグ１４をリセットし、フリ
ラグ７ ｏ ｙ１１４の１ｌ１１子は・ｌ・となる。ボ
ートＢよりのスイッチ固定信号によりＡＮＤ−路１７の
出力は・１・となりＯＲ回路１８を峠て７リツ１７０り
７１９をセントする。ＡＮＤ回路２１はＯＲＩｇＩ絡１
６な蛙て選択検出拒否回路１０をセットしてボー）Ａれ
ＡＮＬ）Ｆｇ回路２１の出力は・０・となうて遍択憤出
る０予め建めた閾値を格納し九閾値設定回路２４よりの
閾値と結合カウンタ２２０計ａｍとを比較回路２３は比
較し、結合カウンタ２２の針数値がａＪｌｉ閾辿を越え
るとＡＮＤ回路２８に−１−な送る。
ＡＮＤＩｇ回路３０はボートＢの抑止備考であるＡＮＤ
回路２０の出力とボートＢが上位鉄蝋よりの選択る 傷号を費けたことにより選択検出拒否回路１１の出力に
よりフリップ７ｇツ１２９をセットし、ボーＩＢが選択
成功した場合・ｌ・となるフリラグフロッグ１４の′Ｑ
趨子により７リツノ７０ツグ２９をリセットする０緒曾
カウンタ２２０針ａ値が閾値を越える迄ボー）ｆｌ）選
択が成功しなかりた場合ＡＮＩ）１ｇ回路２８は＠ｌ−
となり７リツ１７０ツグ２７をセットする。７リツプ７
０ツグ２７がセットされるとＱ１ｍ子は・１−となり選
択検出拒否回路１０をセットし、ボー）Ａよりの選択備
考を拒否させる・促フて遍択債出拒否ｌ＆！回路１１は
ボートＢの選択信号を受けることがロー能となる。ＡＮ
Ｄ−路２６はＤ１１１１１！子より入るクロックにより
に時間カウンタ２５を歩道させ一定時間ｔｋ２リッグフ
ロッ７２７ｔ＝！ｊ女クトして再曳遍択憤出拒否回路ｉ
。
回路２０の出力とボートＢが上位鉄蝋よりの選択る 傷号を費けたことにより選択検出拒否回路１１の出力に
よりフリップ７ｇツ１２９をセットし、ボーＩＢが選択
成功した場合・ｌ・となるフリラグフロッグ１４の′Ｑ
趨子により７リツノ７０ツグ２９をリセットする０緒曾
カウンタ２２０針ａ値が閾値を越える迄ボー）ｆｌ）選
択が成功しなかりた場合ＡＮＩ）１ｇ回路２８は＠ｌ−
となり７リツ１７０ツグ２７をセットする。７リツプ７
０ツグ２７がセットされるとＱ１ｍ子は・１−となり選
択検出拒否回路１０をセットし、ボー）Ａよりの選択備
考を拒否させる・促フて遍択債出拒否ｌ＆！回路１１は
ボートＢの選択信号を受けることがロー能となる。ＡＮ
Ｄ−路２６はＤ１１１１１！子より入るクロックにより
に時間カウンタ２５を歩道させ一定時間ｔｋ２リッグフ
ロッ７２７ｔ＝！ｊ女クトして再曳遍択憤出拒否回路ｉ
。
なリセットしボー）Ａの選択毎号を受付けさせる・率真
施朔はボー）ＡＫ高遁の計算機システムがボートＢに低
速の計算機システムが警絖された場合Ｖ貌明したが、ボ
ートム、Ｂどちらに馬連の針１ｊｌＬ機システムが接続
されるか不明の場合ＯＲＩ回路１６．結合カウンタ２２
、比較回路２３．閾値般足回路２４．定時間カウンタ２
５．ＡＮＤ回路２＆２８．３０．フリラグフロッグ２７
．２９を斐に１４１けボー）ＢＭに一入すれば良い。
施朔はボー）ＡＫ高遁の計算機システムがボートＢに低
速の計算機システムが警絖された場合Ｖ貌明したが、ボ
ートム、Ｂどちらに馬連の針１ｊｌＬ機システムが接続
されるか不明の場合ＯＲＩ回路１６．結合カウンタ２２
、比較回路２３．閾値般足回路２４．定時間カウンタ２
５．ＡＮＤ回路２＆２８．３０．フリラグフロッグ２７
．２９を斐に１４１けボー）ＢＭに一入すれば良い。
（ｆ） 発明の効果
以上＃ｉｔ明した如く本発明は処塩連廣に差のある計鼻
慎システムが共用するファイル等にアクセスする場曾針
算愼システム間で競合が発生した場合。
慎システムが共用するファイル等にアクセスする場曾針
算愼システム間で競合が発生した場合。
＾速の計Ｘ憎システムのみアクセスが成梼し、低迷の針
）１機システムは実効的な動作が不敬となることが防止
出来るため、その効果は大なる−のがある０
）１機システムは実効的な動作が不敬となることが防止
出来るため、その効果は大なる−のがある０
ｉｓｉ図は２システムの１３機システムが磁気ディスク
＃ｅ倉な共用する例を示す図、編２−は本発明の一実施
例を示す回路のブロック−である◎１．６は針、４慎シ
ステム、２．５はａ気ディスク制＃装置、３は切普装置
、４は磁気ディスＩ快電、１０．１１は選択検出拒否回
路、２２は緒曾カウンメ、２３は比較回路、２４は閾値
般定回路。 ２５は定時間カウンタである。
＃ｅ倉な共用する例を示す図、編２−は本発明の一実施
例を示す回路のブロック−である◎１．６は針、４慎シ
ステム、２．５はａ気ディスク制＃装置、３は切普装置
、４は磁気ディスＩ快電、１０．１１は選択検出拒否回
路、２２は緒曾カウンメ、２３は比較回路、２４は閾値
般定回路。 ２５は定時間カウンタである。
Claims (1)
- 複数の結合径路を切替えてよ位装置と結合する切替装置
に於て、上位装置との結合径路毎に結合回数を計数する
手段と該計数値と予め定めえ閾値とを比較する手段とＩ
ｔｌ紀細合４４ｗＩ毎に結合待ち状態な検出する手段と
前記結合径路の結合を一定時間抑止する＋段とを設け、
特定上位装置のみの結合を防止することを時働とする優
先権選択切替快ＩＩＬＯ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197182A JPS58178432A (ja) | 1982-04-14 | 1982-04-14 | 優先権選択切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197182A JPS58178432A (ja) | 1982-04-14 | 1982-04-14 | 優先権選択切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178432A true JPS58178432A (ja) | 1983-10-19 |
Family
ID=13186567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197182A Pending JPS58178432A (ja) | 1982-04-14 | 1982-04-14 | 優先権選択切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
-
1982
- 1982-04-14 JP JP6197182A patent/JPS58178432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
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