JPS6133059A - 受信バツフア制御方式 - Google Patents
受信バツフア制御方式Info
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- JPS6133059A JPS6133059A JP15396084A JP15396084A JPS6133059A JP S6133059 A JPS6133059 A JP S6133059A JP 15396084 A JP15396084 A JP 15396084A JP 15396084 A JP15396084 A JP 15396084A JP S6133059 A JPS6133059 A JP S6133059A
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- 230000005540 biological transmission Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 244000088401 Pyrus pyrifolia Species 0.000 description 1
- 235000001630 Pyrus pyrifolia var culta Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/02—Details not particular to receiver or transmitter
- H04L13/08—Intermediate storage means
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフレーム単位のデータ伝送を行うデータ伝送装
置における受信バッファの制御方式に関するものである
。
置における受信バッファの制御方式に関するものである
。
従来のデータ伝送装置においては、比較的フレーム長が
短かく、かつ緊急な処理が必要な制御フレームも、また
、通常のデータフレームも同じ種類のフレームとして受
信され、同じ処理が行なわれていた。また、それを改良
して、データフレームと制御フレームで別の受信バッフ
ァを設けたデータ伝送装置においても、それぞれのバッ
ファに関して、全く同様の受信制御が行なわれていた。
短かく、かつ緊急な処理が必要な制御フレームも、また
、通常のデータフレームも同じ種類のフレームとして受
信され、同じ処理が行なわれていた。また、それを改良
して、データフレームと制御フレームで別の受信バッフ
ァを設けたデータ伝送装置においても、それぞれのバッ
ファに関して、全く同様の受信制御が行なわれていた。
そのため、制御フレームは緊急処理が必要であるにもか
かわらず、それを考慮した受信制御が行なわれていなか
った。
かわらず、それを考慮した受信制御が行なわれていなか
った。
本発明は以上の点に鑑み、とのような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、緊急処理を要する制御フレーム
の受信可能な状態があまシ起らない受信バッファ制御方
式を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、緊急処理を要する制御フレーム
の受信可能な状態があまシ起らない受信バッファ制御方
式を提供することにある。
このような目的を達成するため、本発明は単一もしくは
複数個の受信データフレームを格納する受信データフレ
ーム用バッファと、複数の受信制御フレームをそれぞれ
格納する複数のバッファブロックと、受信データフレー
ムを前記受信データフレーム用バッファに、受信制御フ
レームを前記バッファブロックにそれぞれ格納するよう
制御を行う格納制御手段と、上記複数のバッファブロッ
クのいずれかに受信制御フレームを格納稜、残りのバッ
ファブロックのいずれかが空の場合にその空のバッファ
ブロックに次に受信された制御フレームを格納するよう
制御を切り換え、残りのバッファブロックがいずれも空
でない場合には上記切り換え動作を行々わずに同じバッ
ファブロックに受信制御フレームを格納し続ける制御を
行う格納制御手段とを備えてなるようにしたものである
。
複数個の受信データフレームを格納する受信データフレ
ーム用バッファと、複数の受信制御フレームをそれぞれ
格納する複数のバッファブロックと、受信データフレー
ムを前記受信データフレーム用バッファに、受信制御フ
レームを前記バッファブロックにそれぞれ格納するよう
制御を行う格納制御手段と、上記複数のバッファブロッ
クのいずれかに受信制御フレームを格納稜、残りのバッ
ファブロックのいずれかが空の場合にその空のバッファ
ブロックに次に受信された制御フレームを格納するよう
制御を切り換え、残りのバッファブロックがいずれも空
でない場合には上記切り換え動作を行々わずに同じバッ
ファブロックに受信制御フレームを格納し続ける制御を
行う格納制御手段とを備えてなるようにしたものである
。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による受信バッファ制御方式を実施した
データ伝送装置の例を示すブロック図で、データフレー
ム用バッファを１つ、制御フレーム用バッファブロック
を２つ持った場合の実施例を示すものである。
データ伝送装置の例を示すブロック図で、データフレー
ム用バッファを１つ、制御フレーム用バッファブロック
を２つ持った場合の実施例を示すものである。
図において、鎖線で囲んだ部分１はフレーム単位のデー
タ伝送を行うデータ伝送装置で、このデータ伝送装置１
は、受信フレーム人を受信する受信回路２と、この受信
回路２で受信された受信フレームＡの種類、すなわち、
データフレームか制御フレームかを判別する受信フレー
ム判別回路３と、この受信フレーム判別回路３によって
判別されたデータフレームを格納するデータフレーム用
バッファ４と、受信フレーム判別回路３によって判別さ
れた制御フレームを格納する第１および第２の制御フレ
ーム用受信バッファブロック（以下、受信バッファブロ
ックと略称する）５，６と、この受信バッファブロック
５，６の格納制御を行う制御フレーム用バッファ制御回
路（以下、バッファ制御回路と略称する）７と、上記第
１および第２の受信バッファブロック５．６にそれぞれ
付随しそれぞれ受信フレーム数を計数する第１および第
２の受信制御フレーム数カウンタ（以下、カウンタと略
称する）８．９と、第１および第２の受信バッファブロ
ック５，６の各出力、データフレーム用バッファ４の出
力、受信フレーム判別回路３の出力および上位装置ＵＰ
Ｉからの出力を入力とし第１および第２の受信バッファ
ブロック５，６とバッファ制御回路７およびデータフレ
ーム用バッファ４をそれぞれ制御する制御回路１０と、
この制御回路１０によって制御され送信フレームＢを送
信する送信回路１１によって構成されている。
タ伝送を行うデータ伝送装置で、このデータ伝送装置１
は、受信フレーム人を受信する受信回路２と、この受信
回路２で受信された受信フレームＡの種類、すなわち、
データフレームか制御フレームかを判別する受信フレー
ム判別回路３と、この受信フレーム判別回路３によって
判別されたデータフレームを格納するデータフレーム用
バッファ４と、受信フレーム判別回路３によって判別さ
れた制御フレームを格納する第１および第２の制御フレ
ーム用受信バッファブロック（以下、受信バッファブロ
ックと略称する）５，６と、この受信バッファブロック
５，６の格納制御を行う制御フレーム用バッファ制御回
路（以下、バッファ制御回路と略称する）７と、上記第
１および第２の受信バッファブロック５．６にそれぞれ
付随しそれぞれ受信フレーム数を計数する第１および第
２の受信制御フレーム数カウンタ（以下、カウンタと略
称する）８．９と、第１および第２の受信バッファブロ
ック５，６の各出力、データフレーム用バッファ４の出
力、受信フレーム判別回路３の出力および上位装置ＵＰ
Ｉからの出力を入力とし第１および第２の受信バッファ
ブロック５，６とバッファ制御回路７およびデータフレ
ーム用バッファ４をそれぞれ制御する制御回路１０と、
この制御回路１０によって制御され送信フレームＢを送
信する送信回路１１によって構成されている。
そして、（１） 、 （ｂ）は第１および第２のカウン
タ８゜９からバッファ制御回路７に出力される第１およ
び第２のバッファブロック満杯信号を示したものであシ
、（Ｏ） 、 （ｄ）は制御回路１０からバッファ制御
回路Ｔおよび第１と第２の受信バッファブロック５．６
にそれぞれ出力される第１および第２のバッファリセッ
ト信号、（ｅ）は受信回路２からバッファ制御回路７と
第１および第２のカウンタ８，９にそれぞれ出力される
受信終了パルス、（ｆ） 、 （ｇ）はバッファ制御回
路７から第１および第２の受信バッファブロック５，６
にそれぞれ出力される第１および第２のバックアイネー
ブル信号を示したものである。
タ８゜９からバッファ制御回路７に出力される第１およ
び第２のバッファブロック満杯信号を示したものであシ
、（Ｏ） 、 （ｄ）は制御回路１０からバッファ制御
回路Ｔおよび第１と第２の受信バッファブロック５．６
にそれぞれ出力される第１および第２のバッファリセッ
ト信号、（ｅ）は受信回路２からバッファ制御回路７と
第１および第２のカウンタ８，９にそれぞれ出力される
受信終了パルス、（ｆ） 、 （ｇ）はバッファ制御回
路７から第１および第２の受信バッファブロック５，６
にそれぞれ出力される第１および第２のバックアイネー
ブル信号を示したものである。
麦お、Ｃは上位装置ＵＰＥの割シ込みなどの信号を示す
。
。
つぎにこの第１図に示す実施例におけるフレーム格納の
動作について説明する。
動作について説明する。
まず、受信フレームＡは受信回路２を通して受信フレー
ム判別回路３でフレームの種類が判別され、データフレ
ームであればデータフレーム用バッファ４へ格納され、
制御フレームであれば第１の受信バッファブロック５と
第２の受信バッファブロック６の空いているいずれか一
方へ格納される。ここで、第□１およびＭ２の受信ノ禮
ツ７アプロツク５，６のどちらのバッファブロックも空
いていない場合には、制御フレームは拒否される。そし
て、この第１および第２の受信バッファブロック５，６
への受信制御フレーム格納制御は、バッファ制御回路７
からの第１および第２のバッファイネーブル信号（ｆ）
、 （ｇ）によってそれぞれ打力われる。
ム判別回路３でフレームの種類が判別され、データフレ
ームであればデータフレーム用バッファ４へ格納され、
制御フレームであれば第１の受信バッファブロック５と
第２の受信バッファブロック６の空いているいずれか一
方へ格納される。ここで、第□１およびＭ２の受信ノ禮
ツ７アプロツク５，６のどちらのバッファブロックも空
いていない場合には、制御フレームは拒否される。そし
て、この第１および第２の受信バッファブロック５，６
への受信制御フレーム格納制御は、バッファ制御回路７
からの第１および第２のバッファイネーブル信号（ｆ）
、 （ｇ）によってそれぞれ打力われる。
いま、仮に、第１のバッファイネーブル信号（ｆ）が立
っていて（ｔｒｕｅで）、第１の受信バッファブロック
５に受信制御フレームが１フレーム格納されたとする。
っていて（ｔｒｕｅで）、第１の受信バッファブロック
５に受信制御フレームが１フレーム格納されたとする。
その時点で、第２の受信バッファブロック６が空いてい
れば、第１のバッファイネーブル信号（ｆ）が落ち（ｆ
ａｔｓ・になシ）、第２のバッファイネーブル信号（ｇ
）が立ち、（ｔｒｕｅになシ）、上位装置ＵＰＥに割シ
込みの信号Ｃが入って第１の受信バッファブロック５に
格納された受信制御フレームの処理が始まる。これと同
時に、もし、次に制御フレームが来れば、上位装置ＵＰ
Ｅの制御フレーム処理とは独立に受信制御フレームの第
２の受信バッファブロック６への格納が行なわれる。
れば、第１のバッファイネーブル信号（ｆ）が落ち（ｆ
ａｔｓ・になシ）、第２のバッファイネーブル信号（ｇ
）が立ち、（ｔｒｕｅになシ）、上位装置ＵＰＥに割シ
込みの信号Ｃが入って第１の受信バッファブロック５に
格納された受信制御フレームの処理が始まる。これと同
時に、もし、次に制御フレームが来れば、上位装置ＵＰ
Ｅの制御フレーム処理とは独立に受信制御フレームの第
２の受信バッファブロック６への格納が行なわれる。
第２図は第１図における制御フレーム用バッファ制御回
路の構成例を示す回路図で、本発明の実施例を示すもの
である。
路の構成例を示す回路図で、本発明の実施例を示すもの
である。
この第２図において鎖線で囲んだ部分は制御フレーム用
バッファ制御回路を示し、第１図と同一符号のものは相
当部分を示す。
バッファ制御回路を示し、第１図と同一符号のものは相
当部分を示す。
７−１はバッファ切換フリップフロップ、７−２は第１
のバッファビジーフリップフロップ、７−３は第２のバ
ッファビジーフリップフロップで、この第１および第２
のバッファビジーフリップフロップ７−２．７−３の各
に端子は接地されている。
のバッファビジーフリップフロップ、７−３は第２のバ
ッファビジーフリップフロップで、この第１および第２
のバッファビジーフリップフロップ７−２．７−３の各
に端子は接地されている。
そして、７−４ｍは第２のバッファビジーフリップフロ
ップ７−３の反転出力と第１図に示す第１のカウンタ８
からの第１のバッファブロック満杯信号（ａ）を入力と
するオアゲート、７−４ｂは第１のバッファビジーフリ
ップフロップ７−２の反転出力と第１図に示す第２のカ
ウンタ９からの第２のバッファブロック満杯信号伽）を
入力とするオアゲートである。
ップ７−３の反転出力と第１図に示す第１のカウンタ８
からの第１のバッファブロック満杯信号（ａ）を入力と
するオアゲート、７−４ｂは第１のバッファビジーフリ
ップフロップ７−２の反転出力と第１図に示す第２のカ
ウンタ９からの第２のバッファブロック満杯信号伽）を
入力とするオアゲートである。
７−５１はバッファ切換７リツプフロツプ７−１の非反
転出力とオアゲー）７−４ｍの出力を入力としとれら両
入力の論理積をとるアンドゲートで、仁のアンドゲート
Ｔ −５ｍの出力はバッファ切換フリップフロップ７−
１と第１のバッファビジー７リツプフロツプ７−２の各
Ｊ端子に入力されるように構成されている。７−５ｂは
バッファ切換フリップフロップＴ−１の反転出力とオア
ゲー）？−４ｂの出力を入力としこれら両入力の論理積
をとるアンドゲートで、このアントゲ−）？−５ｂの出
力はバッファ切換フリップフロップ７−１のに端子と第
２のバッファビジーフリップフロップ７−３のＪ端子に
入力されるように構成されている。
転出力とオアゲー）７−４ｍの出力を入力としとれら両
入力の論理積をとるアンドゲートで、仁のアンドゲート
Ｔ −５ｍの出力はバッファ切換フリップフロップ７−
１と第１のバッファビジー７リツプフロツプ７−２の各
Ｊ端子に入力されるように構成されている。７−５ｂは
バッファ切換フリップフロップＴ−１の反転出力とオア
ゲー）？−４ｂの出力を入力としこれら両入力の論理積
をとるアンドゲートで、このアントゲ−）？−５ｂの出
力はバッファ切換フリップフロップ７−１のに端子と第
２のバッファビジーフリップフロップ７−３のＪ端子に
入力されるように構成されている。
７−５ｃはバッファ切換フリップフロップ７−１の反転
出力とナンドゲー）７＝６の出力を入力としこれら両入
力の論理積をとシ第１図に示す第１の受信バッファブロ
ック５に第１のバッファイネーブル信号（ｆ）を出力す
るアンドゲート、７−ｓｄはバッファ切換フリップフロ
ップ７−１の非反転出力とナントゲート７−６の出力を
入力としこれらの論理積をとシ第１図に示す第２の受信
バッファブロック６に第２のバッファイネーブル信号値
）を出力するアンドゲートである。
出力とナンドゲー）７＝６の出力を入力としこれら両入
力の論理積をとシ第１図に示す第１の受信バッファブロ
ック５に第１のバッファイネーブル信号（ｆ）を出力す
るアンドゲート、７−ｓｄはバッファ切換フリップフロ
ップ７−１の非反転出力とナントゲート７−６の出力を
入力としこれらの論理積をとシ第１図に示す第２の受信
バッファブロック６に第２のバッファイネーブル信号値
）を出力するアンドゲートである。
そして、ナントゲートＴ−６は第１および第２のバッフ
ァビジー７リツプ７０ツブ７−２．７−３の各非反転出
力を入力とするよう構成され、壕だ、第１図に示す制御
回路１ｏからの第１および第２のバッファリセット信号
（ｅ） 、 （ｄ）は第１および第２のバッファビジー
フリップフロップ７−２．７−３の各リセット端子ＲＴ
にそれぞれ供給され、第１図に示す受信回路２からの受
信終了パルス（・）はバッファ切換フリップフロップ１
−１と第１および第２のバッファビジーフリップフロッ
プ７−２．７−３の各クロック端子ＣＫにそれぞれ供給
されるように構成されている。
ァビジー７リツプ７０ツブ７−２．７−３の各非反転出
力を入力とするよう構成され、壕だ、第１図に示す制御
回路１ｏからの第１および第２のバッファリセット信号
（ｅ） 、 （ｄ）は第１および第２のバッファビジー
フリップフロップ７−２．７−３の各リセット端子ＲＴ
にそれぞれ供給され、第１図に示す受信回路２からの受
信終了パルス（・）はバッファ切換フリップフロップ１
−１と第１および第２のバッファビジーフリップフロッ
プ７−２．７−３の各クロック端子ＣＫにそれぞれ供給
されるように構成されている。
つぎにこの第２図に示す実施例の動作を第１図を参照し
て説明する。
て説明する。
まず、初期状態では、バッファ切換フリップフロップ１
−１と第１および第２のバッファビジー７リツプフロツ
プ７−２．７−３はすべてリセットされておシ、バッフ
ァ切換フリップフロップ７−１゜第１および第２のバッ
ファビジーフリップフロップ？−２，７−３の各非反転
出力である各信号（ｈ） 、 （ｉ）。
−１と第１および第２のバッファビジー７リツプフロツ
プ７−２．７−３はすべてリセットされておシ、バッフ
ァ切換フリップフロップ７−１゜第１および第２のバッ
ファビジーフリップフロップ？−２，７−３の各非反転
出力である各信号（ｈ） 、 （ｉ）。
（ｊ）はすべて落ち（ｆａｌｓｅ ）状態である。すな
わち、アントゲ−）７−５ｃの出力である第１のバッフ
ァイネーブル信号（ｆ）が立って（ｔｒｕｅとなって）
いる。
わち、アントゲ−）７−５ｃの出力である第１のバッフ
ァイネーブル信号（ｆ）が立って（ｔｒｕｅとなって）
いる。
そこで、制御フレームが第１図に示す受信回路２によっ
て受信されると、その制御フレームは第１の受信バッフ
ァブロック５に格納される。そして、受信回路２から受
信終了パルス（ｅ）が出ると、バッファ切換フリップフ
ロップ７−１と第２のバッファビジー７リツプフロツプ
７−３がセットされ、第１のバッファイネーブル信号（
ｆ）が落ちて（ｆａｌｓｅにな＃））、第２のバッファ
イネーブル信号−）が立ち（ｔｒｕ＠になシ）、また、
第１の受信バッファブロック５がビジー（空でない）と
なる。
て受信されると、その制御フレームは第１の受信バッフ
ァブロック５に格納される。そして、受信回路２から受
信終了パルス（ｅ）が出ると、バッファ切換フリップフ
ロップ７−１と第２のバッファビジー７リツプフロツプ
７−３がセットされ、第１のバッファイネーブル信号（
ｆ）が落ちて（ｆａｌｓｅにな＃））、第２のバッファ
イネーブル信号−）が立ち（ｔｒｕ＠になシ）、また、
第１の受信バッファブロック５がビジー（空でない）と
なる。
したがって、次に制御フレームが受信回路２で受信され
ると、第２のバッファイネーブル信号毎）が立っている
（ｔｒｕ・である）ので、受信制御フレームは第２の受
信バッファブロック６に格納される。しかし、そこで、
受信回路２から受信終了パルス（・）が出ても、第１の
受信バッファブロック５は先程ビジーになったので、バ
ッファ切換フリップフロップ７−１と第１および第２の
バッファビジーフリップフロップ７−２．７−３の状態
は変わらず、依然として第２のバッファイネーブル信号
毎）が立っている（ｔｒｕｅである）ので、次に受信さ
れた制御フレームも第２の受信バッファブロック６に格
納される。
ると、第２のバッファイネーブル信号毎）が立っている
（ｔｒｕ・である）ので、受信制御フレームは第２の受
信バッファブロック６に格納される。しかし、そこで、
受信回路２から受信終了パルス（・）が出ても、第１の
受信バッファブロック５は先程ビジーになったので、バ
ッファ切換フリップフロップ７−１と第１および第２の
バッファビジーフリップフロップ７−２．７−３の状態
は変わらず、依然として第２のバッファイネーブル信号
毎）が立っている（ｔｒｕｅである）ので、次に受信さ
れた制御フレームも第２の受信バッファブロック６に格
納される。
このようにして、第２の受信バッファブロック６に受信
フレームが次々と格納されてこの第２の受信バッファブ
ロック６が満杯になると、第２のカウンタ８がそれを検
出して、第２のバッファブロック満杯信号（ｂ）を立て
る（ｔｒｕｅにする）。そして、最後の受信終了パルス
（・）でバッファ切換７リツプフロツブ７−１と第１の
バッフアビジルフリップフロップ７−２が反転し、これ
に伴って、第２のバッファイネーブル信号−）も落ちて
（ｆａｌｓ・になシ）、第１および第２の受信バッファ
ブロック５．６は共にディスエーブル状態となシ、これ
以後、制御フレームが受信されても制御フレームバッフ
ァへの格納が拒否される。
フレームが次々と格納されてこの第２の受信バッファブ
ロック６が満杯になると、第２のカウンタ８がそれを検
出して、第２のバッファブロック満杯信号（ｂ）を立て
る（ｔｒｕｅにする）。そして、最後の受信終了パルス
（・）でバッファ切換７リツプフロツブ７−１と第１の
バッフアビジルフリップフロップ７−２が反転し、これ
に伴って、第２のバッファイネーブル信号−）も落ちて
（ｆａｌｓ・になシ）、第１および第２の受信バッファ
ブロック５．６は共にディスエーブル状態となシ、これ
以後、制御フレームが受信されても制御フレームバッフ
ァへの格納が拒否される。
なお、第１のバッファビジー７リツプフロツプ７−２と
第２のバッファビジーフリップフロップ７−３は、第１
の受信バッファブロック５．第２の受信バッファブロッ
ク６それぞれに格納された制御フレームの、上位装置Ｕ
ＰＩＣによる処理が終わると、それぞれ制御回路１０か
らの第１および第２のバッファリセット信号（ｅ） 、
（ｄ）によってリセットされる。
第２のバッファビジーフリップフロップ７−３は、第１
の受信バッファブロック５．第２の受信バッファブロッ
ク６それぞれに格納された制御フレームの、上位装置Ｕ
ＰＩＣによる処理が終わると、それぞれ制御回路１０か
らの第１および第２のバッファリセット信号（ｅ） 、
（ｄ）によってリセットされる。
以上、本発明を制御フレーＪい用受信バッファブロック
が２つの場合を例にとって説明したが、本発明はこれに
限定されるものではなく、受信バッファブロックの数は
２つ以上あれば任意である。
が２つの場合を例にとって説明したが、本発明はこれに
限定されるものではなく、受信バッファブロックの数は
２つ以上あれば任意である。
マタ、データフレーム用バッファの数も任意である。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、受信バッファをデータフレー
ム用と制御フレーム用で別個に持チ、カつ制御フレーム
用の複数のバッファの個々を複数フレーム格納できるバ
ッファブロックで構成した簡単外構酸によって、緊急処
理を要する制御フレームの受信不可能々状態があまシ起
らないデータ伝送装置を実現することができるので、実
用上の効果は極めて大である。
な手段を用いることなく、受信バッファをデータフレー
ム用と制御フレーム用で別個に持チ、カつ制御フレーム
用の複数のバッファの個々を複数フレーム格納できるバ
ッファブロックで構成した簡単外構酸によって、緊急処
理を要する制御フレームの受信不可能々状態があまシ起
らないデータ伝送装置を実現することができるので、実
用上の効果は極めて大である。
第１図は本発明による受信バッファ制御方式を実施した
データ伝送装置の例を示すブロック図、第２図は第１図
における制御フレーム用バッフ７制御回路の構成例を示
す回路図である。 ２・・ｅ・受信回路、３・・−・受信フレーム判別回路
、４・・・脅データフレーム用バッファ、５．６・伽・
・制御フレーム用受信バッファブロック、７ｅ・・・制
御フレーム用バッファ制御回路、８．９・・・・受信制
御フレーム数カウンタ、１０・・・・制御回路。
データ伝送装置の例を示すブロック図、第２図は第１図
における制御フレーム用バッフ７制御回路の構成例を示
す回路図である。 ２・・ｅ・受信回路、３・・−・受信フレーム判別回路
、４・・・脅データフレーム用バッファ、５．６・伽・
・制御フレーム用受信バッファブロック、７ｅ・・・制
御フレーム用バッファ制御回路、８．９・・・・受信制
御フレーム数カウンタ、１０・・・・制御回路。
Claims (1)
- フレーム単位のデータ伝送を行うデータ伝送装置におい
て、受信データフレームを格納する受信データフレーム
用バッファと、複数の受信制御フレームをそれぞれ格納
する複数のバッファブロックと、受信データフレームを
前記受信データフレーム用バッファに、受信制御フレー
ムを前記バッファブロックにそれぞれ格納する制御を行
う第１の制御手段と、前記複数のバッファブロックのい
ずれかに受信制御フレームを格納後、残りのバッファブ
ロックのいずれかが空の場合にその空のバッファブロッ
クに次に受信された制御フレームを格納するよう制御を
切り換え、残りのバッファブロックがいずれも空でない
場合には前記切り換え動作を行なわずに同じバッファブ
ロックに受信制御フレームを格納し続けるよう制御を行
う第２の制御手段とを備えてなることを特徴とする受信
バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15396084A JPS6133059A (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15396084A JPS6133059A (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133059A true JPS6133059A (ja) | 1986-02-15 |
Family
ID=15573829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15396084A Pending JPS6133059A (ja) | 1984-07-26 | 1984-07-26 | 受信バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539777A (en) * | 1995-01-26 | 1996-07-23 | Motorola, Inc. | Method and apparatus for a DMT receiver having a data de-formatter coupled directly to a constellation decoder |
| US5606577A (en) * | 1995-01-26 | 1997-02-25 | Motorola Inc. | Method and apparatus for a DMT transmitter having a data for matter coupled directly to a constellation encoder |
-
1984
- 1984-07-26 JP JP15396084A patent/JPS6133059A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539777A (en) * | 1995-01-26 | 1996-07-23 | Motorola, Inc. | Method and apparatus for a DMT receiver having a data de-formatter coupled directly to a constellation decoder |
| US5606577A (en) * | 1995-01-26 | 1997-02-25 | Motorola Inc. | Method and apparatus for a DMT transmitter having a data for matter coupled directly to a constellation encoder |
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