JPS59100930A - 情報処理装置における割り込み処理装置 - Google Patents
情報処理装置における割り込み処理装置Info
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- JPS59100930A JPS59100930A JP21113782A JP21113782A JPS59100930A JP S59100930 A JPS59100930 A JP S59100930A JP 21113782 A JP21113782 A JP 21113782A JP 21113782 A JP21113782 A JP 21113782A JP S59100930 A JPS59100930 A JP S59100930A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は共通バス方式の情報処理装置における割シ込み
処理装置に関するものである。
処理装置に関するものである。
従来技術と問題点
一般に、割シ込み処理を行なう共通バス方式の情報処理
装置では、割シ込みを入力して処理する中央処理ユニッ
トと割シ込みを出力する複数の割シ込みユニットとが共
通バスに接続され、共通バスには複数の割シ込み線が用
意される。１だ、割シ込−みには割シ込み優先順位がつ
けられ、谷優先レベル毎に１本の割シ込み線が割り当て
られて優先レベルの高い割シ込み先に受は付け、処理す
るように制御される。割シ込みの原因は、割り込みレベ
ル数に比べ非常に多いのが普通であシ、一つのレベルに
対して複数の割シ込み原因を割シ当てることになるが、
このとき一つの割り込みユニットには複数の割シ込み原
因があシ、その原因のうちのいずれか一つが成立したと
き、その割シ込みユニットからそのユニットが接続され
たいずれかの割シ込みレベルへ割シ込みが出力されるよ
うに構成される。
装置では、割シ込みを入力して処理する中央処理ユニッ
トと割シ込みを出力する複数の割シ込みユニットとが共
通バスに接続され、共通バスには複数の割シ込み線が用
意される。１だ、割シ込−みには割シ込み優先順位がつ
けられ、谷優先レベル毎に１本の割シ込み線が割り当て
られて優先レベルの高い割シ込み先に受は付け、処理す
るように制御される。割シ込みの原因は、割り込みレベ
ル数に比べ非常に多いのが普通であシ、一つのレベルに
対して複数の割シ込み原因を割シ当てることになるが、
このとき一つの割り込みユニットには複数の割シ込み原
因があシ、その原因のうちのいずれか一つが成立したと
き、その割シ込みユニットからそのユニットが接続され
たいずれかの割シ込みレベルへ割シ込みが出力されるよ
うに構成される。
このような構成では、中央処理ユニットは、割シ込みが
発生すると最も割シ込み優先度の高い割シ込みを受は付
け、且つその割シ込みに対応する複数の割シ込みユニッ
トのうち割シ込みレベル内優先度の胃いものを調べてそ
の割シ込みユニットを指定し、次いで割シ込み原因を調
べてその原因に対応する処理を行なうことになる。従っ
て、上述のような構成では、割シ込み線を介して成るレ
ベルの割シ、込みが発生したとき、その割シ込みを発し
た複数の割シ込みユニットの中からその割シ込みレベル
内で最も高い優先度の割り込みユニットを検出すること
が必要となる。
発生すると最も割シ込み優先度の高い割シ込みを受は付
け、且つその割シ込みに対応する複数の割シ込みユニッ
トのうち割シ込みレベル内優先度の胃いものを調べてそ
の割シ込みユニットを指定し、次いで割シ込み原因を調
べてその原因に対応する処理を行なうことになる。従っ
て、上述のような構成では、割シ込み線を介して成るレ
ベルの割シ、込みが発生したとき、その割シ込みを発し
た複数の割シ込みユニットの中からその割シ込みレベル
内で最も高い優先度の割り込みユニットを検出すること
が必要となる。
このような割シ込みユニツ′トの検出は、従来において
は、それぞれの割殴込みレベルに接続される複数の割シ
込みユニットに対する割シ込み応答信号をいわゆるディ
ジーチェーン方式でシリアルに接続し、同−割り込みレ
ベル内で優先度の高い割シ込谷ユニットを選択してその
ユニットから機器番号を読み出すようにしている。
は、それぞれの割殴込みレベルに接続される複数の割シ
込みユニットに対する割シ込み応答信号をいわゆるディ
ジーチェーン方式でシリアルに接続し、同−割り込みレ
ベル内で優先度の高い割シ込谷ユニットを選択してその
ユニットから機器番号を読み出すようにしている。
第１図は、従来のそのような割シ込みレベル内優先度判
定方式を実施する装置の要部ブロック図であシ、１は中
央処理ユニット、２〜６は割シ込ミニニット、７は共通
バス、１ＲＴ１〜１ＲＴ８は割シ込み線、１ＡＣＫ１〜
ｉ ＡＣＫ８は中央処理ユニツ、ト１からの割シ込み応
答線、Ａ１−Ａ１６はアドレス線、Ｄ−ＡＴＡはデータ
線であって、割シ込みユニット２〜４は最も優先度の高
い割シ込み線１ＲＴ１に接続され、割シ込みユニット５
味第２優先度の割り込み線１ＲＴ２に、割シ込みユニッ
ト６は最も優先度の低い割シ込み線１ＲＴ８に接続され
ている。
定方式を実施する装置の要部ブロック図であシ、１は中
央処理ユニット、２〜６は割シ込ミニニット、７は共通
バス、１ＲＴ１〜１ＲＴ８は割シ込み線、１ＡＣＫ１〜
ｉ ＡＣＫ８は中央処理ユニツ、ト１からの割シ込み応
答線、Ａ１−Ａ１６はアドレス線、Ｄ−ＡＴＡはデータ
線であって、割シ込みユニット２〜４は最も優先度の高
い割シ込み線１ＲＴ１に接続され、割シ込みユニット５
味第２優先度の割り込み線１ＲＴ２に、割シ込みユニッ
ト６は最も優先度の低い割シ込み線１ＲＴ８に接続され
ている。
同図において、中央処理ユニット１は、割シ込み線１Ｒ
Ｔ１〜１ＲＴ８を介して割り込みがあると最も優先度の
高い割シ込みを受は付け、そのレベルに対応した割シ込
み応答線１ＡｃＫ１〜１ＡＣＫ８に割シ込み応答信号を
出力する。谷側シ込み応答信号線は、同−割シ込みレベ
ル内にある割シ込みユニットに対し優先度の高い順でデ
ィジーチェーン方式でシリアルに接続されてお９、出力
された割シ込み応応信号はそのレベルの割シ込みユニッ
トを順に伝送され、割シ込みのあったユニットのうちで
最も中央処理ユニット１に近いユニット即ち最も優先度
の高いユニツ）−１で伝わると、その割シ込みユニット
は割シ込み応答信号を取シ込み、それ以降の割シ込みユ
ニットに応答信号が伝わらな、いようにして自分の機器
番号を中央処理ユニット１ヘデータとして送出する。
Ｔ１〜１ＲＴ８を介して割り込みがあると最も優先度の
高い割シ込みを受は付け、そのレベルに対応した割シ込
み応答線１ＡｃＫ１〜１ＡＣＫ８に割シ込み応答信号を
出力する。谷側シ込み応答信号線は、同−割シ込みレベ
ル内にある割シ込みユニットに対し優先度の高い順でデ
ィジーチェーン方式でシリアルに接続されてお９、出力
された割シ込み応応信号はそのレベルの割シ込みユニッ
トを順に伝送され、割シ込みのあったユニットのうちで
最も中央処理ユニット１に近いユニット即ち最も優先度
の高いユニツ）−１で伝わると、その割シ込みユニット
は割シ込み応答信号を取シ込み、それ以降の割シ込みユ
ニットに応答信号が伝わらな、いようにして自分の機器
番号を中央処理ユニット１ヘデータとして送出する。
しかしながら、この方式は、一つの割り込みレベルに対
して割シ込みユニットの個数をほぼ無制限に接続できる
ものの、割シ込み応答信号が直列に割シ込みユニットを
伝わるので応答が遅くなるという欠点がある。また、第
１図から明らかなように割シ込み応答線１ＡｃＫ１〜１
ＡＣＫ８がｖ４！ｒｌＦ！ＩＤ込みユニットで切断され
ることになるので、マザーボード形式のユニット構成を
採用して各ユニットを臼歯な位置に実装できない欠点が
あシ、更に割シ込み応答信号を割シ込みレベル毎に持つ
ため、共通バス信号線の数が増加するという欠点があっ
たシ発明の目的 本発明はこのような従来の欠点を改善したものであシ、
その目的は、少ない共通バス信号線でより高速な割シ込
みユニット機器番号の検出を可能とし、且つ各ユニット
の自由々位置への実装を可能とすることにある。
して割シ込みユニットの個数をほぼ無制限に接続できる
ものの、割シ込み応答信号が直列に割シ込みユニットを
伝わるので応答が遅くなるという欠点がある。また、第
１図から明らかなように割シ込み応答線１ＡｃＫ１〜１
ＡＣＫ８がｖ４！ｒｌＦ！ＩＤ込みユニットで切断され
ることになるので、マザーボード形式のユニット構成を
採用して各ユニットを臼歯な位置に実装できない欠点が
あシ、更に割シ込み応答信号を割シ込みレベル毎に持つ
ため、共通バス信号線の数が増加するという欠点があっ
たシ発明の目的 本発明はこのような従来の欠点を改善したものであシ、
その目的は、少ない共通バス信号線でより高速な割シ込
みユニット機器番号の検出を可能とし、且つ各ユニット
の自由々位置への実装を可能とすることにある。
発明の実施例
第２図は本発明実施例装置の概略ブロック図であシ、１
１は中央処理ユニット、１２〜１６は割シ込みユニット
、１７は共通バス、１ＲＴ１〜１ＲＴ８は割シ込み線、
１ＡＣＫは割シ込み応答線、Ａ１−Ａ１６はアドレス線
、ＤＡＴＡはデータ線である。本実施例装置が第１図の
従来装置と相違するところは、割シ込み応答線ｉ八〇Ｋ
を全ての割シ込みユニット１２〜１６で共通にし、後述
するようにアドレス線Ａ１〜Ａ１６を用いて割シ込みレ
ベル内優先度の判定を行なうようにした点にある。
１は中央処理ユニット、１２〜１６は割シ込みユニット
、１７は共通バス、１ＲＴ１〜１ＲＴ８は割シ込み線、
１ＡＣＫは割シ込み応答線、Ａ１−Ａ１６はアドレス線
、ＤＡＴＡはデータ線である。本実施例装置が第１図の
従来装置と相違するところは、割シ込み応答線ｉ八〇Ｋ
を全ての割シ込みユニット１２〜１６で共通にし、後述
するようにアドレス線Ａ１〜Ａ１６を用いて割シ込みレ
ベル内優先度の判定を行なうようにした点にある。
第３図は、割シ込みユニット１２〜１６内における割シ
込みレベル内優先判定回路の実施例を表わすブロック図
である。同図において、２１は割υ込みレベルの設定ス
イッチでアシ、いずれかの接点を閉じることによシレベ
ル１〜８のいずれかの割シ込みレベルが設定される。例
えば上から二つ目の接点を閉じると、当該側ジ込みユニ
ットは第２の割υ割みレベルに設定され、このユニット
に割り込み原因２２が発生したとき、２番目のゲート２
３を介して割シ込み線ＩＲＴ２へ割シ込み出力が出され
る。
込みレベル内優先判定回路の実施例を表わすブロック図
である。同図において、２１は割υ込みレベルの設定ス
イッチでアシ、いずれかの接点を閉じることによシレベ
ル１〜８のいずれかの割シ込みレベルが設定される。例
えば上から二つ目の接点を閉じると、当該側ジ込みユニ
ットは第２の割υ割みレベルに設定され、このユニット
に割り込み原因２２が発生したとき、２番目のゲート２
３を介して割シ込み線ＩＲＴ２へ割シ込み出力が出され
る。
第２図における中央処理ユニット１１は、割シ込み線１
ＲＴ２からの割９込みを受け、もしこのレベルが最も優
先度が高くなったら、この割シ込みを受は付けてその応
答として割り込み応答線１ＡＣＫに応答信号を出力し、
且つ割シ込みを許可する割り込みレベルをアドレス線Ａ
１〜八８を使用して全ての割シ込みユニットに通知する
。例えば第２レベルの割シ込みを許可する場合には、ア
ドレス線Ａ２のみをロウびベル（Ｌ）とする。
ＲＴ２からの割９込みを受け、もしこのレベルが最も優
先度が高くなったら、この割シ込みを受は付けてその応
答として割り込み応答線１ＡＣＫに応答信号を出力し、
且つ割シ込みを許可する割り込みレベルをアドレス線Ａ
１〜八８を使用して全ての割シ込みユニットに通知する
。例えば第２レベルの割シ込みを許可する場合には、ア
ドレス線Ａ２のみをロウびベル（Ｌ）とする。
第３図におけるレベル判定用比較器２４は、割シ込み応
答信号線１ＡＣＫの応答信号のタイミングで、割り込み
レベル設定スイッチ２１のスイッチ情報とアドレス線Ａ
１〜Ａ８の情報とを比較するものであり、両者の情報が
一致すると自ユニットのレベルが指定されたものと判別
し、一致信号Ａ＝Ｂを出力する。レベル内優先度設定ス
イッチ２５は、レベル内の八つの優先度の中から任意の
優先度を選択するものであり、その接点情報はゲート回
路２６を介してアドレス線Ａ９〜Ａ１６へ出力される。
答信号線１ＡＣＫの応答信号のタイミングで、割り込み
レベル設定スイッチ２１のスイッチ情報とアドレス線Ａ
１〜Ａ８の情報とを比較するものであり、両者の情報が
一致すると自ユニットのレベルが指定されたものと判別
し、一致信号Ａ＝Ｂを出力する。レベル内優先度設定ス
イッチ２５は、レベル内の八つの優先度の中から任意の
優先度を選択するものであり、その接点情報はゲート回
路２６を介してアドレス線Ａ９〜Ａ１６へ出力される。
前記一致信号Ａ＝Ｂは、これらゲート回路２６を開とす
るものである。
るものである。
１だ、レベル内優先度判定用比較器２７は、レベル内優
先度設定スイッチ２５で設定した自ユニットのレベル同
優先度パターンと、複数の同一レベル円側９込みユニッ
トが出力しているアドレス線Ａ９〜Ａ１６上の優先度パ
ターンとを比較するものであシ、一致したときは自ユニ
ットが最も優先度が高いものと判断して一致信号Ｃ＝Ｄ
をゲート回路２８へ出力し、機番設定スイッチ？９に設
定された自ユニットの機器番号をデータ線ＤＡＴＡへ出
力させる。中央処理ユニット１１はこのデータを読み取
って割り込みユニット機器番号の検出を行なうものであ
る。
先度設定スイッチ２５で設定した自ユニットのレベル同
優先度パターンと、複数の同一レベル円側９込みユニッ
トが出力しているアドレス線Ａ９〜Ａ１６上の優先度パ
ターンとを比較するものであシ、一致したときは自ユニ
ットが最も優先度が高いものと判断して一致信号Ｃ＝Ｄ
をゲート回路２８へ出力し、機番設定スイッチ？９に設
定された自ユニットの機器番号をデータ線ＤＡＴＡへ出
力させる。中央処理ユニット１１はこのデータを読み取
って割り込みユニット機器番号の検出を行なうものであ
る。
第４図は、アドレ八人上−八８上に出力される割シ込み
レベル指定用のパターンと、アドレスＡＩＯ〜Ａ１６上
のレベル内優先度パターンを各レベル及びレベル内優先
度１〜８毎に示したものである。
レベル指定用のパターンと、アドレスＡＩＯ〜Ａ１６上
のレベル内優先度パターンを各レベル及びレベル内優先
度１〜８毎に示したものである。
レベル指定用のパターンは、アドレスｍＡ１〜Ａ８の１
本毎に対応して例えばレベル２ならアドレス線Ａ２のみ
をロウ（Ｌ）にする。 壕だレベル内優先度パターンは
、例えば優先度２ならばアドレス線Ａ１０〜Ａ１６’ｉ
ｉすべてロウ（Ｌ）にし、アドレス１ｌＡ９のみをハイ
（Ｈ）にする。このようなパターンにすると、同−割り
込みレベル内の複数の割り込みユニットが割シ込みを要
求していてそれぞれがアドレス線Ａ９〜Ａ１６に優先度
パターンを同時に・出力していても、第３図に示すよう
にアドレス線Ａ９〜Ａ１６上で負論理ワイアー ドオア
されると、最も優先度の高いパターンのみが残ることに
なる。従って、レベル円滑先度判定用比較器ｎによシ比
較を行ない一致が得られれば、自ユニットが最も優先度
が高いことになシ、自ユニットの機器番号をデータ線Ｄ
ＡＴＡに送出して良いことになる。即ち、レベル内優先
度設定スイッチ２５のスイッチ情報（レベル内優先度パ
ターン）は、複数のスイッチ情報が同時にアドレス線に
出力されたときには該アドレス線の情報がよシ優先度の
高いスイッチ情報に一致するように選定されているもの
である。
本毎に対応して例えばレベル２ならアドレス線Ａ２のみ
をロウ（Ｌ）にする。 壕だレベル内優先度パターンは
、例えば優先度２ならばアドレス線Ａ１０〜Ａ１６’ｉ
ｉすべてロウ（Ｌ）にし、アドレス１ｌＡ９のみをハイ
（Ｈ）にする。このようなパターンにすると、同−割り
込みレベル内の複数の割り込みユニットが割シ込みを要
求していてそれぞれがアドレス線Ａ９〜Ａ１６に優先度
パターンを同時に・出力していても、第３図に示すよう
にアドレス線Ａ９〜Ａ１６上で負論理ワイアー ドオア
されると、最も優先度の高いパターンのみが残ることに
なる。従って、レベル円滑先度判定用比較器ｎによシ比
較を行ない一致が得られれば、自ユニットが最も優先度
が高いことになシ、自ユニットの機器番号をデータ線Ｄ
ＡＴＡに送出して良いことになる。即ち、レベル内優先
度設定スイッチ２５のスイッチ情報（レベル内優先度パ
ターン）は、複数のスイッチ情報が同時にアドレス線に
出力されたときには該アドレス線の情報がよシ優先度の
高いスイッチ情報に一致するように選定されているもの
である。
発明の詳細
な説明したように、本発明は、割り込みレベルの指定を
共通バスのアドレス線で行ない、割シ込みレベル内優先
度パターンをアドレス線上に出力して並列的に割多込み
レベル内優先度の判定を行なうので、レベル内優先度の
判定が高速に処理できると共に共通バス上の信号線数が
少なくて済み、また、共通バス上の信号を各割シ込みユ
ニット毎で切断する必要がないので各ユニットを共通バ
スの自由な位置に実装できる利点がある。
共通バスのアドレス線で行ない、割シ込みレベル内優先
度パターンをアドレス線上に出力して並列的に割多込み
レベル内優先度の判定を行なうので、レベル内優先度の
判定が高速に処理できると共に共通バス上の信号線数が
少なくて済み、また、共通バス上の信号を各割シ込みユ
ニット毎で切断する必要がないので各ユニットを共通バ
スの自由な位置に実装できる利点がある。
第１図は従来の割シ込み処理装置の説明図、第２図は本
発明実施例装置の概略ブロック図、第３図は割フ込みレ
ベル内優先判定回路の実施例を表わすブロック図、第４
図は割シ込みレベル指定用バタン及びレベル内優先度パ
ターンの説明図である。 ２１は割シ込みレベル設定スイッチ、２２は割ｐ込み原
因、２３，２６．２８はゲート回路、２４はレベル判定
用比較器、２５はレベル同優先度設定スイッチ、２７は
レベル内優先度判定用比較器、２９は機番設定スイッチ
である。 特許出願人 富士電機製造株式会社 （外１名）代理人
弁理士 玉 蟲 久 五 部 （外３名）第１図 −１
−：ｌｌ：ｕつ芒− 第２図 〕
発明実施例装置の概略ブロック図、第３図は割フ込みレ
ベル内優先判定回路の実施例を表わすブロック図、第４
図は割シ込みレベル指定用バタン及びレベル内優先度パ
ターンの説明図である。 ２１は割シ込みレベル設定スイッチ、２２は割ｐ込み原
因、２３，２６．２８はゲート回路、２４はレベル判定
用比較器、２５はレベル同優先度設定スイッチ、２７は
レベル内優先度判定用比較器、２９は機番設定スイッチ
である。 特許出願人 富士電機製造株式会社 （外１名）代理人
弁理士 玉 蟲 久 五 部 （外３名）第１図 −１
−：ｌｌ：ｕつ芒− 第２図 〕
Claims (1)
- 中央処理ユニットに対し谷優先レベルに対応する複数本
の割シ込み線、応答信号線、アドレス線及びデータ線を
介して複数個の割シ込みユニットが接続され、谷割り込
みユニットは、割シ込み原因が発生したときに所定の優
先レベルの前記割シ込み線に割シ込み信号を出力する割
シ込みレベル設定手段、割シ込みを受は付けた前記中央
処理ユニットから前記アドレス線に出力される割シ込み
レベル指定パターンと前記割シ込みレベル設定手段の出
力バタンとを比較する第１の比較器、該第１の比較器の
一致信号を受けて前記アドレス線に自ユニットの割シ込
みレベル内優先度パターンを出力する割り込みレベル内
優先度設定手段、該割シ込みレベル内優先度設定手段の
出力と前記アドレス線上の割シ込みレベル内優先度パタ
ーンとを比較する第２の比較器、該第２の比較器の一致
信号を受けて自ユニットの機器番号を前記データ線に出
力する機番送用手段を備え、前記中央処理ユニットは該
機番送出手段から送出された機器番号を読み取って割り
込みユニット機器番号の横比を行なうことを特徴とする
情報処理装置における割υ込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21113782A JPS59100930A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置における割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21113782A JPS59100930A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置における割り込み処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100930A true JPS59100930A (ja) | 1984-06-11 |
Family
ID=16600994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21113782A Pending JPS59100930A (ja) | 1982-11-30 | 1982-11-30 | 情報処理装置における割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165167A (ja) * | 1984-12-28 | 1986-07-25 | Fujitsu Ltd | 割り込み制御方式 |
| JPH0259848A (ja) * | 1988-07-07 | 1990-02-28 | Siemens Ag | 優先順位選択のための回路装置および方法 |
-
1982
- 1982-11-30 JP JP21113782A patent/JPS59100930A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165167A (ja) * | 1984-12-28 | 1986-07-25 | Fujitsu Ltd | 割り込み制御方式 |
| JPH0259848A (ja) * | 1988-07-07 | 1990-02-28 | Siemens Ag | 優先順位選択のための回路装置および方法 |
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