JP2728892B2 - あいまい処理回路装置 - Google Patents
あいまい処理回路装置Info
- Publication number
- JP2728892B2 JP2728892B2 JP63227061A JP22706188A JP2728892B2 JP 2728892 B2 JP2728892 B2 JP 2728892B2 JP 63227061 A JP63227061 A JP 63227061A JP 22706188 A JP22706188 A JP 22706188A JP 2728892 B2 JP2728892 B2 JP 2728892B2
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- Japan
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- bits
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｘビットからなる２つのデータを比較しＸ
より少ないビット数が一致したとき前記２つのデータを
一致していると判断するあいまい処理を高速で実行でき
るあいまい処理回路装置に関する。
より少ないビット数が一致したとき前記２つのデータを
一致していると判断するあいまい処理を高速で実行でき
るあいまい処理回路装置に関する。
［従来の技術とその課題］ 従来、Ｘビット（Ｘは自然数）からなるデータＡと同
じくＸビットからなるデータＢとを比較しＸビット数よ
り少ないＹビット数（Ｙは自然数）が一致したとき、デ
ータＡ及びＢは同一であると判断するあいまい処理を実
行する方法として、第２図に示す、中央演算処理装置
（以下CPUと略す）を使用しソフトウエアにより２つの
データＡおよびＢの各ビットを１ビットずつ比較し加算
する方法と、第３図に示す、回路的にデータＡ及びＢの
各ビットを加算する方法がある。
じくＸビットからなるデータＢとを比較しＸビット数よ
り少ないＹビット数（Ｙは自然数）が一致したとき、デ
ータＡ及びＢは同一であると判断するあいまい処理を実
行する方法として、第２図に示す、中央演算処理装置
（以下CPUと略す）を使用しソフトウエアにより２つの
データＡおよびＢの各ビットを１ビットずつ比較し加算
する方法と、第３図に示す、回路的にデータＡ及びＢの
各ビットを加算する方法がある。
ソフトウエアにより処理する方法は、以下に示すもの
である。
である。
第２図に示すように、データＡ及びデータＢは、比較
器１にて対応する各ビット毎にデータが一致しているか
否かが比較され、一致したビットは１の信号、一致しな
いビットは０の信号が附されたＸビットからなる信号が
比較器１より送出される。そしてS1ないしS3で示す各ス
テップの処理を行うことで、比較器１より送出されたＸ
ビットのデータ中１のデータが附されたビットが何ビッ
トあるかが算出される。尚、第２図において算出された
ビットの数はＺにて記入している。そしてステップS4に
て、データＡとデータＢとが一致していると判断する基
準値Ｙと前記ビット数Ｚとが比べられ、例えば前記ビッ
ト数Ｚが基準値Ｙより大きいとき、データＡとデータＢ
とは一致していると判断するものである。
器１にて対応する各ビット毎にデータが一致しているか
否かが比較され、一致したビットは１の信号、一致しな
いビットは０の信号が附されたＸビットからなる信号が
比較器１より送出される。そしてS1ないしS3で示す各ス
テップの処理を行うことで、比較器１より送出されたＸ
ビットのデータ中１のデータが附されたビットが何ビッ
トあるかが算出される。尚、第２図において算出された
ビットの数はＺにて記入している。そしてステップS4に
て、データＡとデータＢとが一致していると判断する基
準値Ｙと前記ビット数Ｚとが比べられ、例えば前記ビッ
ト数Ｚが基準値Ｙより大きいとき、データＡとデータＢ
とは一致していると判断するものである。
このように、データの一致、不一致の判断をソフトウ
エアで行う場合、第２図に示すように命令動作がループ
状になり、処理速度が遅くなるという問題点がある。
エアで行う場合、第２図に示すように命令動作がループ
状になり、処理速度が遅くなるという問題点がある。
又、回路的に処理する方法も比較器１より前述したの
と同じＸビットのデータが送出されるが、第３図に示す
ように、回路的処理方法は、比較器１が送出した信号の
各ビットを複数の加算器10にて順次加算した後、その加
算値と前記基準値Ｙとを比較器11にて比較し、データの
一致、不一致を判断するものである。この回路的に処理
する方法ではlog2X回のステップが必要であり、前述し
たソフトウエアにて処理する方法と同様、処理速度が遅
いという問題点があった。
と同じＸビットのデータが送出されるが、第３図に示す
ように、回路的処理方法は、比較器１が送出した信号の
各ビットを複数の加算器10にて順次加算した後、その加
算値と前記基準値Ｙとを比較器11にて比較し、データの
一致、不一致を判断するものである。この回路的に処理
する方法ではlog2X回のステップが必要であり、前述し
たソフトウエアにて処理する方法と同様、処理速度が遅
いという問題点があった。
本発明は上述した問題点を解決するためになされたも
ので、あいまい処理に関する処理速度が速い、あいまい
処理回路装置を提供することを目的とする。
ので、あいまい処理に関する処理速度が速い、あいまい
処理回路装置を提供することを目的とする。
［課題を解決するための手段］ 本発明は、供給されるデジタル信号を各ビット毎に比
較し各ビット毎に比較結果に基づく所定の信号を送出す
る比較器と、前記比較器が送出するデジタル信号の配列
を変更する配列変更器と、前記配列変更器が送出する信
号に所定値を加算するとともにオーバーフロー信号を送
出する加算器とを備えたことを特徴とする。
較し各ビット毎に比較結果に基づく所定の信号を送出す
る比較器と、前記比較器が送出するデジタル信号の配列
を変更する配列変更器と、前記配列変更器が送出する信
号に所定値を加算するとともにオーバーフロー信号を送
出する加算器とを備えたことを特徴とする。
［作用］ あいまい処理が実行されるデータは、比較器にて各ビ
ット毎に比較され、各ビット毎に比較結果に基づく所定
の信号が配列変更器に送出され、配列変更器にて比較器
が送出するデジタル信号の配列が変更される。
ット毎に比較され、各ビット毎に比較結果に基づく所定
の信号が配列変更器に送出され、配列変更器にて比較器
が送出するデジタル信号の配列が変更される。
加算器は、配列変更器が送出する信号に所定値を加算
することで、あいまい処理が実行されるデータの一致又
は不一致を示す信号を送出する ［実施例］ 本発明の一実施例を示す第１図において、ともにＸビ
ットからなるデータＡ及びＢが供給され、それぞれのデ
ータを各ビット毎に比較し、一致したときＨレベル
（１）のデータを送出する比較器１は、比較器１が送出
するデータの内、１のデータのビットをMSB側へ詰める
ようにビット配列を変更するビットスライド器２へ接続
され、ビットスライド器２はビットスライド器２が送出
するデータに所定数加算する加算器３に接続される。
することで、あいまい処理が実行されるデータの一致又
は不一致を示す信号を送出する ［実施例］ 本発明の一実施例を示す第１図において、ともにＸビ
ットからなるデータＡ及びＢが供給され、それぞれのデ
ータを各ビット毎に比較し、一致したときＨレベル
（１）のデータを送出する比較器１は、比較器１が送出
するデータの内、１のデータのビットをMSB側へ詰める
ようにビット配列を変更するビットスライド器２へ接続
され、ビットスライド器２はビットスライド器２が送出
するデータに所定数加算する加算器３に接続される。
上記の構成において、例えば10ビットからなる例えば
1010001111というデータＡ、及び例えば1001000101とい
うデータＢが比較器１に供給されたとき、比較器１は、
データＡ及びデータＢの各ビットを比較した結果、1100
110101にて示されるデータＣをビットスライド器２へ送
出する。この例では、データＡとデータＢとは６ビット
一致したことが判る。ビットスライド器２は、データＣ
のＨレベルにあるビットをMSB側へつめる公知の回路で
あり、その演算結果である1111110000にて示されるデー
タＤが加算器３へ送出される。そしてＸビットからなる
データＡとデータＢとが同じであると判断する基準値を
Ｙとすれば、加算器３はデータＤに２の（Ｘ−Ｙ）乗を
加算する。Ｙの値を例えば６ビットとすれば、加算器３
は210-6＝24、すなわち0000010000をデータＤに加算す
る。その結果は10000000000となり10ビットを越えオー
バーフローし、オーバーフロー信号を加算器３は送出す
る。
1010001111というデータＡ、及び例えば1001000101とい
うデータＢが比較器１に供給されたとき、比較器１は、
データＡ及びデータＢの各ビットを比較した結果、1100
110101にて示されるデータＣをビットスライド器２へ送
出する。この例では、データＡとデータＢとは６ビット
一致したことが判る。ビットスライド器２は、データＣ
のＨレベルにあるビットをMSB側へつめる公知の回路で
あり、その演算結果である1111110000にて示されるデー
タＤが加算器３へ送出される。そしてＸビットからなる
データＡとデータＢとが同じであると判断する基準値を
Ｙとすれば、加算器３はデータＤに２の（Ｘ−Ｙ）乗を
加算する。Ｙの値を例えば６ビットとすれば、加算器３
は210-6＝24、すなわち0000010000をデータＤに加算す
る。その結果は10000000000となり10ビットを越えオー
バーフローし、オーバーフロー信号を加算器３は送出す
る。
一方、基準値であるＹの値を７ビットとすれば、加算
器３は210-7＝23すなわち0000001000をデータＤに加算
する。その結果は01111111000となりオーバーフローし
ない。よって加算器３はオーバーフロー信号を送出しな
い。
器３は210-7＝23すなわち0000001000をデータＤに加算
する。その結果は01111111000となりオーバーフローし
ない。よって加算器３はオーバーフロー信号を送出しな
い。
このように、二つのデータが同一であると判断するあ
いまい処理の基準値が、前記データについて一致したビ
ット数と同じであるか又は小さいとき、加算器３はオー
バーフロー信号を７送出する。そしてこのオーバーフロ
ー信号の有無を判断することでデータの一致、不一致を
確認することができる。したがって本発明の装置は、ソ
フトウエアにて処理することはなく、又回路的に処理を
行っても３ステップでデータの一致、不一致の判断がで
き、データ処理の高速化が計れる。
いまい処理の基準値が、前記データについて一致したビ
ット数と同じであるか又は小さいとき、加算器３はオー
バーフロー信号を７送出する。そしてこのオーバーフロ
ー信号の有無を判断することでデータの一致、不一致を
確認することができる。したがって本発明の装置は、ソ
フトウエアにて処理することはなく、又回路的に処理を
行っても３ステップでデータの一致、不一致の判断がで
き、データ処理の高速化が計れる。
よって本発明に係るあいまい処理回路装置は、例えば
ファジー理論によるあいまい処理や、認識処理における
データの一致又は不一致を高速に処理することができ
る。
ファジー理論によるあいまい処理や、認識処理における
データの一致又は不一致を高速に処理することができ
る。
［発明の効果］ 以上詳述したように本発明によれば、比較されるデー
タはビット毎の比較、データを構成するビットの配列変
更、及び所定値の加算の３ステップで比較したいデータ
の一致又は不一致を判断することより、データの一致又
は不一致を高速に処理することができる。
タはビット毎の比較、データを構成するビットの配列変
更、及び所定値の加算の３ステップで比較したいデータ
の一致又は不一致を判断することより、データの一致又
は不一致を高速に処理することができる。
第１図は、本発明の装置の構成を示すブロック図、第２
図及び第３図は、従来のあいまい処理の方法を示すフロ
ーチャートである。 １……比較器、２……ビットスライド器、３……加算
器。
図及び第３図は、従来のあいまい処理の方法を示すフロ
ーチャートである。 １……比較器、２……ビットスライド器、３……加算
器。
Claims (1)
- 【請求項１】供給されるデジタル信号を各ビット毎に比
較し各ビット毎に比較結果に基づく所定の信号を送出す
る比較器と、 前記比較器が送出するデジタル信号の配列を変更する配
列変更器と、 前記配列変更器が送出する信号に所定値を加算するとと
もにオーバーフロー信号を送出する加算器とを備えたこ
とを特徴とするあいまい処理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227061A JP2728892B2 (ja) | 1988-09-09 | 1988-09-09 | あいまい処理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227061A JP2728892B2 (ja) | 1988-09-09 | 1988-09-09 | あいまい処理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275068A JPH0275068A (ja) | 1990-03-14 |
| JP2728892B2 true JP2728892B2 (ja) | 1998-03-18 |
Family
ID=16854917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227061A Expired - Lifetime JP2728892B2 (ja) | 1988-09-09 | 1988-09-09 | あいまい処理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728892B2 (ja) |
-
1988
- 1988-09-09 JP JP63227061A patent/JP2728892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0275068A (ja) | 1990-03-14 |
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