JPH0241757B2

JPH0241757B2 -

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Publication number: JPH0241757B2
Application number: JP57183265A
Authority: JP
Priority date: 1982-10-19
Filing date: 1982-10-19
Publication date: 1990-09-19
Also published as: JPS5972491A

Description

【発明の詳細な説明】この発明は、１台のコントローラによつて複数
の電子楽器の楽音発生を制御する複数の電子楽器
の制御方法に関する。

シンセサイザ等の分野においては、１台のコン
トローラ（シーケンサ）に複数の電子楽器を接続
し、このコントローラから各電子楽器へ各々演奏
データ（キーコード，キーオン／オフ信号，音色
データ等）を送出して各電子楽器における楽音発
生を制御することがしばしば行われる。この場
合、コントローラと各電子楽器との接続方法とし
ては、第１図に示すようにコントローラ１に演奏
データ送出用の多数の出力端子１₁，１₂，…１_o
を設け、これらの出力端子１₁〜１_oに各々電子楽
器２₁，２₂…２_oを接続する方法が知られている
が、この方法によればコントローラ１に多数の出
力端子を設けなければならず、コントローラ１の
構成が複雑になる欠点がある。そこで、第２図に
示すように、コントローラ３に電子楽器４₁，４₂
…４_oを直列接続する方法が多く用いられる。こ
の場合、各電子楽器４₁〜４_oにはチヤンネルナン
バ設定用の切換スイツチ５が各々設けられ、操作
者が予めこれらの切換スイツチ５によつてチヤン
ネルナンバを各電子楽器ごとに設定する。一方、
コントローラ３は複数の演奏データにそれぞれ所
定のチヤンネルナンバを付して時分割出力する。
出力された演奏データおよびチヤンネルナンバは
各電子楽器４₁〜４_oへ順次直列転送され、切換ス
イツチ５によつて設定されたチヤンネルナンバ、
コントローラ３から出力されたチヤンネルナンバ
とが一致した電子楽器内に該チヤンネルナンバが
付与された演奏データが取込まれる。

このように、複数の電子楽器４₁〜４_oをコント
ローラ３に直列接続する場合は、従来、各電子楽
器４₁〜４_oに各々切換スイツチ５を設け、この切
換スイツチ５により予め各電子楽器４₁〜４_o毎に
チヤンネルナンバを設定しておく必要があつた。
しかしながら、各電子楽器４₁〜４_oに各々切換ス
イツチ５を設けることは、ただでさえスイツチ類
の多い電子楽器に更にスイツチが増えることにな
り、操作ミスを起こし易く、また、パネル面の構
成も更に複雑になり、非常に好ましくない。

そこでこの発明は、各電子楽器にチヤンネルナ
ンバ設定用の切換スイツチ等を設ける必要がな
く、言い換えれば操作者がチヤンネルナンバを何
ら設定する必要がなく、しかも、各電子楽器にお
ける楽音発生を各々個別に制御することができる
複数の電子楽器の制御方法を提供するもので、コ
ントローラに対し複数の電子楽器を直列接続し、
前記コントローラから前記複数の電子楽器の各々
へ、楽音制御用の演奏データと各電子楽器を特定
するチヤンネルデータとからなる制御データを時
分割で出力する複数の電子楽器の制御方法におい
て、前記コントローラは、ｉ（正の整数）番目に接
続されている電子楽器に対して、Ｘ−（ｉ−１）ｋ但し、ｋ：０を除く正または負の整数Ｘ：所定の整数なる値のチヤンネルデータと共に演奏データを出
力し、前記電子楽器は、前記コントローラまたは上位
の電子楽器から供給されたチヤンネルデータの値
が予め各電子楽器共通に設定されている特定値Ｘ
と同一の場合には、前記チヤンネルデータと組の
演奏データを内部の楽音形成手段に取り込み、同
一でない場合には、供給されるチヤンネルデータ
にｋを加算して演奏データと共に下位の電子楽器
に出力することを特徴としている。

以下、図面を参照しこの発明の実施例について
説明する。第３図はこの発明を適用した実施例の
構成を示すブロツク図である。この図において、
コントローラ６の出力端子Qaに電子楽器D₁₅の入
力端子I₁₅が接続され、電子楽器D₁₅の出力端子
Q₁₅に電子楽器D₁₄の入力端子I₁₄が接続され、…
…、電子楽器D₂の出力端子Q₂に電子楽器D₁の入
力端子I₁が接続されている。すなわち、コントロ
ーラ６の出力端子Qaに電子楽器D₁₅〜D₁が直列に
接続されている。なおここで、コントローラ６に
より近い電子楽器を上位の電子楽器、コントロー
ラ６からより遠い電子楽器を下位の電子楽器と称
する。

コントローラ６はめ各電子楽器D₁₅〜D₁へ供給
すべき演奏データ（キーコード，キーオン／オフ
信号等）が記憶されているメモリを有して構成さ
れるもので、メモリ内の各演奏データは４ビツト
のチヤンネルナンバと共に（チヤンネルナンバが
付与されて）出力端子Qaから出力される。例え
ば、ある演奏データを電子楽器D₁₂へ出力する場
合は、その演奏データと共にチヤンネルナンバ
「12」と出力し、また、電子楽器D₂へ出力する場
合は、その演奏データと共にチヤンネルナンバ
「２」を出力する。

各電子楽器D₁₅〜D₁は各々楽音形成回路G₁₅〜
G₁を除いて全く同一構成である。以下、電子楽
器D₁₅を例にとり説明すると、まず、判別回路
H₁₅は入力端子I₁₅を介して供給されるデータから
チヤンネルナンバを抽出し、このチヤンネルナン
バを内部に予め設定されている特定データ「15」
と比較する。そして、両者が一致した場合にメモ
リM₁₅へ読込み指令を出力する。メモリM₁₅は、
判別回路H₁₅から読込み指令が出力された場合
に、入力端子I₁₅を介して供給される演奏データ
を読込み、楽音形成回路G₁₅へ出力する。楽音形
成回路G₁₅はメモリM₁₅から供給された演奏デー
タに基づいて楽音信号を形成し、端子T₁₅を介し
てサウンドシステム（図示略）へ供給する。ま
た、加算回路１５は入力端子I₁₅を介して供給さ
れる各データの内演奏データについてはそのまま
通過させ、一方チヤンネルナンバについては
「１」を加算し、新たなチヤンネルナンバとして
出する。この加算回路A₁₅から出力された演奏デ
ータおよびチヤンネルナンバは出力端子Q₁₅を介
して次の電子楽器D₁₄の入力端子I₁₄へ供給され
る。

以上の構成において、例えばコントローラ６か
ら演奏データおよびチヤンネルナンバ「15」（２
進数で〓1111″）が出力されたとすると、これら
のデータがまず電子楽器D₁₅へ供給される。電子
楽器D₁₅の判別回路H₁₅は供給されたチヤンネル
ナンバ「15」と特定データ「15」とを比較し、両
者が一致していることから読込み指令をメモリ
M₁₅へ出力する。メモリM₁₅はこの読込み指令を
受け、演奏データを読込み、楽音形成回路G₁₅へ
出力する。また、加算回路A₁₅は、チヤンネルナ
ンバ「15」に「１」を加算し、この加算結果
「０」を新たなチヤンネルナンバとして、演素デ
ータと共に電子楽器D₁₄へ出力する。電子楽器
D₁₄へこれらのデータが供給されると、まず、判
別回路H₁₄が内部の特定データ「15」とチヤンネ
ルナンバ「０」とを比較する。この場合、両者は
一致しておらず、したがつて、メモリM₁₄へ読込
み指令が出力されることはない。また、電子楽器
D₁₄の加算回路A₁₄はチヤンネルナンバ「０」に
「１」を加算し、この加算結果「１」を新たなチ
ヤンネルナンバとして演奏データと共に電子楽器
D₁₃へ出力する。

以下、同様の過程によつて電子楽器D₁₃，D₁₂
…D₂と順次演奏データおよびチヤンネルナンバ
が伝送される。そして電子楽器D₂からは演奏デ
ータおよびチヤンネルナンバ「13」が出力され、
電子楽器D₁へ供給される。電子楽器D₁の判別回
路H₁は内部の特定データ「15」とチヤンネルナ
ンバ「13」とを比較し、両者が一致しないことか
ら、メモリM₁へ読込み指令を出力しない。この
ようにして、コントローラ６からチヤンネルナン
バ「15」と共に出力された演奏データは電子楽器
D₁₅のメモリM₁₅にのみ読込まれる。

次に、例えばコントローラ６から演奏データお
よびチヤンネルナンバ「14」が出力された場合
は、電子楽器D₁₅から演奏データおよびチヤンネ
ルナンバ「15」が出力され、したがつて、演奏デ
ータが電子楽器D₁₄内のメモリM₁₄に読込まれる。
コントローラ６から演奏データと共にチヤンネル
ナンバ「13」，「12」，…「１」が各々出力された
場合も全く同様に各演奏データが電子楽器D₁₃，
D₁₂…D₁内のメモリＭに読込まれる。

このように、第３図に示す実施例においては、
電子楽器D₁₅〜D₁の接続順序のみによつて自動的
に各電子楽器D₁₅〜D₁のチヤンネルナンバが決定
される。したがつて、各電子楽器D₁₅〜D₁にはチ
ヤンネルナンバ設定用の切換スイツチを全く設け
る必要がなく、また、操作者は各電子楽器にチヤ
ンネルナンバを設定する必要が全くない。

なお、第３図に示す実施例においては、加算回
路A₁₅〜A₁を用いているが、これらに代えて
「１」を減算する減算回路を用い、かつ、判別回
路H₁₅〜H₁内に各々特定データとして「１」を設
定してもよい。この場合、電子楽器D₁₅〜D₁が
各々チヤンネルナンバ「１」〜「15」となる。ま
た、加算回路A₁₅〜A₁あるいは上述した減算回路
において加算あるいは減算される数は「１」に限
らず他の数でもよく、さらに、判別回路H₁₅〜H₁
内に設定される特定データも「15」あるいは
「１」に限らず他の数でもよい。ただし、これら
の場合、電子楽器の接続順序とチヤンネルナンバ
とが一致しなくなる。

次に、第３図に示す判別回路H₁₅、メモリM₁₅、
加算回路A₁₅の具体的構成例について第４図およ
び第５図を参照して説明する。なお、第４図に示
す実施例においては、演奏データ、チヤンネルナ
ンバが各々ビツトシリアルに各電子楽器へ転送さ
れるものとするが、ビツトパラレルに転送するこ
とも勿論可能である。第４図において、入力端子
I₁₅へは、前述したように、コントローラ６から
演奏データおよびチヤンネルナンバがビツトシリ
アルに供給される。ここで、演奏データは20ビツ
ト構成であるとし、また、コントローラ６から各
データが送出される順序は、まず演奏データの
LSB（最下位ビツト）が送られ、以下、演奏デー
タの各ビツトデータが順次送られ、次いで該演奏
データに対するチヤンネルナンバの各ビツトデー
タがLSBから順次送られるものとする（第５図
ロ参照）。入力端子I₁₅を介して供給されるデータ
は、シフトレジスタ１１の入力端子INおよびラ
ツチ１２の第１入力端子へ供給される。シフトレ
ジスタ１１は４ビツトのシフトレジスタであり、
クロツクパルスφ（第５図イ参照）に基づいて入
力端子INへ供給される各データ（第５図ロ参照）
を順次読込むと共に読込んだデータを順次シフト
する。ここで、クロツクパルスφは入力端子I₁₅
へ供給される各ビツトデータに同期して発生する
クロツクパルスであり、例えば入力端子I₁₅へ供
給されるデータから抽出され、あるいはコントロ
ーラ６から供給される。ラツチ１２は、そのロー
ド端子Ｌへ供給されるタイミング信号S₁（第５図
ハ参照）の立上りにおいて、その第１〜第４入力
端子に得られるビツトデータ、すなわち、入力端
子I₁₅に得られるビツトデータおよびシフトレジ
スタ１１の出力端子Q₁〜Q₃から出力されるビツ
トデータを読込み、特定データ検出回路１３へ出
力する。この場合、タイミング信号S₁はクロツク
パルスφに基づいて作成される信号であり、チヤ
ンネルナンバMSB（最上位ビツト）がシフトレジ
スタ１１に読込まれる時点で立上り、次のクロツ
クパルスφの立上り時点で立下る。すなわち、入
力端子I₁₅を介して供給されたチヤンネルナンバ
がシフトレジスタ１１に丁度読込まれた時点（例
えば、第５図における時刻t₂₄）において、同チ
ヤンネルナンバがラツチ１２へ読込まれる。特定
データ検出回路１３はラツチ１２の出力データ
と、内部に予め設定されている特定データ「15」
とを比較し、両者が一致した場合に、一致信号
EQを出力する。

加算回路１４は、その入力端子Ｉおよびキヤリ
イ入力端子Ciに各々供給されるビツトデータを加
算し、この加算結果を出力端子Ｓから出力し、ま
た、キヤリイ信号Caをクロツクパルスφの１周
期遅られてキヤリイ出力端子C₀₁から出力する。
この加算回路１４のキヤリイ入力端子Ciへはオア
ゲート１５の出力が供給され、このオアゲート１
５の一方の入力端へは前述したタイミング信号S₁
が、他方の入力端へはアンドゲート１６の出力が
各々供給され、また、アンドゲート１６の一方の
入力端へはタイミング信号S₂（第５図ニ参照）が、
他方の入力端へはキヤリイ信号Caが各々供給さ
れる。ここで、タイミング信号S₂はクロツクパル
スφに基づいて作成される信号であり、常時は
〓０″信号にあり、チヤンネルナンバの第２〜第
４ビツトデータが加算回路１４の入力端子Ｉへ供
給されるタイミングにおいて〓１″信号になる。

しかして、例えば第５図に示す時刻t₁にいて、
演奏データの第１ビツトデータ（LSB）がシフ
トレジスタ１１に読込まれたとすると、このビツ
トデータがクロツクパルスφの３周期後の時刻t₄
においてシフトレジスタ１１の出力端子Q₄から
出力され、加算回路１４の入力端子Ｉへ供給され
る。この時、タイミング信号S₁，S₂は共に〓０″
信号にあり、したがつてオアゲート１５から
〓０″信号が出力され、加算回路１４のキヤリイ
入力端子Ciへ供給される。この結果、加算回路１
４の出力端子Ｓからは、その入力端子Ｉへ供給さ
れたビツトデータ（演奏データのLSB）がその
まま出力される。以下、クロツクパルスφに同期
して演奏データの各ビツトデータが順次加算回路
１４へ供給されるが、これらの各ビツトデータは
いずれもそのまま出力端子Ｓから出力される。次
に、時刻t₂₁においてチヤンネルナンバの第１ビ
ツトデータ（LSB）がシフトレジスタ１１に読
込まれると、このビツトデータが時刻t₂₄におい
てシフトレジスタ１１の出力端子Q₄から出力さ
れ、加算回路１４の入力端子Ｉへ供給される。こ
の時、タイミング信号S₁が〓１″信号に立上り、
したがつて加算回路１４のキヤリイ入力端子Ciへ
〓１″信号が供給される。この結果、加算回路１
４においてチヤンネルナンバの第１ビツトデータ
に〓１″が加算され、この加算結果が出力端子Ｓ
から出力される。次いで、時刻t₂₅になると、チ
ヤンネルナンバの第２ビツトデータが加算回路１
４の入力端子Ｉへ供給される。この時、タイミン
グ信号S₂が〓１″信号に立上り、したがつて、キ
ヤリイ信号Caがアンドゲート１６およびオアゲ
ート１５を介してキヤリイ入力端子Ciへ供給され
る。（なお、この時タイミング信号Siは〓０″信
号に戻つている。）この結果、加算回路１４にお
いてチヤンネルナンバの第２ビツトデータとキヤ
リイ信号Caとが加算され、この加算結果が出力
端子Ｓから出力される。以下同様に、時刻t₂₆，
t₂₇においてチヤンネルナンバの第３，第４ビツ
トデータが順次加算回路１４へ供給されると、加
算回路１４において各ビツトデータにキヤリイ信
号Caが加算され、この加算結果が出力端子Ｓか
ら順次出力される。このようにして、チヤンネル
ナンバに「１」が加算される。そして、次の演奏
データの第１ビツトデータ（LSB）が加算回路
１４の入力端子Ｉへ供給される時刻t₂₈において、
タイミング信号S₂が〓０″信号に戻る。

このように、加算回路１４は演奏データについ
てはそのまま出力し、チヤンネルナンバについて
は「１」を加算して出力する。そして、出力され
た各データはシフトレジスタ１８の入力端子IN
およびラツチ１９へ順次供給される。

シフトレジスタ１８はクロツクパルスφに基づ
いて加算回路１４の出力を読込むと共に読込んだ
データを順次シフトする20ビツトのシフトレジス
タであり、各出力端子Q₁〜Q₁₉から出力されるビ
ツトデータが各々加算回路１４の出力と共に20ビ
ツトのラツチ１９へ供給され、また、出力端子
Q₂₀から出力されるビツトデータが出力端子Q₁₅
へ供給される。ラツチ１９は、そのロード端子Ｌ
へ供給されるタイミング信号S₁の立上りにおい
て、その入力端へ供給される各ビツトデータを読
込み、ラツチ２０へ出力する。ここで、タイミン
グ信号S₁の立上り時刻は、前述したようにチヤン
ネルナンバの各ビツトデータが全てシフトレジス
タおよびラツチ１２に読込まれる時刻であり、ま
た、この時刻において演奏データの各ビツトデー
タが全てシフトレジスタ１８に読込まれる。した
がつて、信号S₁が立上ると、ラツチ１２にチヤン
ネルナンバが読込まれると共に、ラツチ１９に演
奏データの各ビツトデータが全て読込まれる。そ
して、ラツチ１９に読込まれた演奏データはラツ
チ２０へ供給される。

ラツチ２０は、そのロード端子Ｌへ特定データ
検出回路１３から一致信号EQが供給された時、
ラツチ１９の出力を読込み、楽音形成回路G₁₅へ
出力する。すなわち、ラツチ２０は、ラツチ１２
へチヤンネルナンバ「15」が読込まれた時のみ、
ラツチ１９内の演奏データを読込み、楽音形成回
路G₁₅へ出力する。なお、一致信号EQが出力され
るタイミングは、ラツチ１２および１９に各々チ
ヤンネルナンバおよび演奏データが読込まれた時
刻よりわずかに後である。

以上が第４図に示す回路の詳細である。なお、
この図に示す回路においてはシフトレジスタ１１
とシフトレジスタ１８の間に加算回路１４を挿入
しているが、この加算回路１４をシフトレジスタ
１８の出力端子Ｑ２０の後に挿入することも勿論
可能である。

次に、第３図に示す電子楽器の他の実施例につ
いて説明する。第６図は第２の実施例による電子
楽器の構成を示すブロツク図であり、この図に示
す電子楽器Ｄは内部にマイクロコンピユータを有
し、このマイクロコンピユータの制御の下に楽音
形成および演奏データ、チヤンネルナンバの送受
信を行う。

すなわち、第６図において符号３０は中央処理
装置（以下、CPUと略称する）、３１はこのCPU
３０において用いられるプログラムが記憶されて
いるROM（リードオンリメモリ）、３２はデータ
が記憶されるRAM（ランダムアクセスメモリ）、
また、３３は楽音形成回路であり、ROM３１、
RAM３２、楽音形成回路３３が各々バスライン
３４を介してCPU３０に接続されている。一方、
符号３５は非同期型通信用インターフエイスアダ
プタ（以下、ACIAと略称する）である。この
ACIA３４は例えばモトローラ社製MC6850とし
て周知の回路であり、非同期の直列データ通信に
使用され、データの処理、スタートビツトおよび
ストツプビツトの制御等を行う。すなわち、受信
時においては、入力端子Ｉを介して供給されるビ
ツトシリアルなデータをレシーブシフトレジスタ
３７においてパラレルデータに変換し、レシーブ
データレジスタ３８へ転送する。この時パリテイ
チエツクおよびスタートビツト、ストツプビツト
の削除が行われる。また、全データがレシーブデ
ータレジスタ３８へ転送された時点でコントロー
ル回路３９から割込信号IRQを出力し、CPU３
０へ供給する。レシーブデータレジスタ３８へ転
送されたデータはデータバスバツフア４０を介し
てバスライン３４へ出力される。また、データ送
信時においては、データバスバツフア４０を介し
て供給されるデータをトランスミツトデータレジ
スタ４１に一旦記憶し、この記憶したデータをト
ランスミツトシフトレジスタ４２へ転送する。そ
して、トランスミツトシフトレジスタ４２におい
てバリテイビツト、スタート／ストツプビツトを
付加し、かつ直列データに変換して出力端子Ｑへ
出力する。

次に、コントロール回路３９から割込み信号
IRQが出力された場合にCPU３０において行わ
れる割込処理ルーチンを第７図に示すフローチヤ
ートを参照して説明する。割込信号IRQがCPU
３０へ供給されると、CPU３０はまずステツプ
SP₁の処理へ進み、レシーブデータレジスタ３８
内のデータ（演奏データおよびチヤンネルナン
バ）をRAM３２へ転送する。なお、ACIA３５
は通常８ビツト単位でデータの送受信を行うが、
ここでは演奏データおよびチヤンネルナンバの合
計ビツト数、24ビツト単位でデータの送受信を行
うものとする。ステツプSP₁の処理が終了する
と、CPU３０はステツプSP₂の処理へ進み、
RAM３２内のチヤンネルナンバのみを内部のレ
ジスタに入力する。次いで、ステツプSP₃へ進
み、チヤンネルナンバが「15」であるか否かを判
断する。そして、この判断結果が「YES」（チヤ
ンネルナンバ＝15）の場合は、ステツプSP₄へ進
み、RAM３１内の演奏データを楽音形成回路３
３へ転送する。そして、ステツプSP₅へ進む。一
方、ステツプSP₃における判断結果が「NO」の
場合は、ステツプSP₄をジヤンプしてステツプ
SP₅へ進む。ステツプSP₅では、RAM３２内のチ
ヤンネルナンバに「１」を加算する。次いで、ス
テツプSP₆へ進み、RAM３２内のチヤンネルナ
ンバおよび演奏データをACIA３５のトランスミ
ツトデータレジスタ４１に転送し、そして、メイ
ンルーチンへ戻る。トランスミツトデータレジス
タ４１に転送されたデータは、前述したように、
トランスミツトシフトレジスタ４２によつて直列
データに変換され、出力端子Ｑから出力される。

このように、第６図に示す電子楽器Ｄは、チヤ
ンネルナンバが特定データ「15」に等しいか否か
の判断およびチヤンネルナンバに「１」を加算す
る動作を共にプログラムによつて行うようになつ
ている。

なお、第７図に示すフローチヤートにおいて、
ステツプSP₃の判断結果が「YES」でステツプ
SP₄の処理（RAM３１内の演奏データを楽音形
成回路３３へ転送）を行なつた場合は、その演奏
データおよびチヤンネルナンバを後続の電子楽器
に転送する必要がないので、ステツプSP₅および
SP₆をジヤンプし、ステツプSP₄から直ちにメイ
ンルーチンに戻るようにしてもよい。このことは
第４図の実施例においても同様であり、ラツチ２
０に読込まれた演奏データおよびそのチヤンネル
ナンバを出力端子Q₁₅に供給するのを禁止するよ
うにしてもよい。

また、各電子楽器（D₁₅〜D₁，Ｄ）において押
鍵操作により実際に演奏された演奏データをコン
トローラ６に転送して記憶するような場合には、
各電子楽器（D₁₅〜D₁，Ｄ）の上述した出力端子
（Q₁₅〜Q₁，Ｑ）を利用して前記の押鍵演奏され
た演奏データおよび所定のチヤンネルナンバを所
定のタイミングで該出力端子（Q₁₅〜Q₁，Ｑ）か
ら送出するようにし、そして最後の電子楽器D₁
の出力端子Q₁をコントローラ６に接続すればよ
い。このためには、例えば第７図のフローチヤー
トを第８図のように変更し、ステツプSP₄の処理
後ステツプSP₇において押鍵演奏された演奏デー
タを所定のチヤンネルナンバとともにACIA３５
のトランスミツトデータレジスタ４１に転送する
ようにすればよい。

以上説明したように、この発明によれば各電子
楽器が、上位の電子楽器またはコントローラから
供給されたチヤンネルナンバに対して正または負
の一定数を加算して、演奏データと共に下位の電
子楽器へ出力し、また、供給されたチヤンネルナ
ンバが特定データと同一の場合に、チヤンネルナ
ンバと共に供給された演奏データを内部の楽音形
成手段へ取込むようにしたので、各電子楽器にチ
ヤンネルナンバ設定用の切換スイツチ等を全く設
ける必要がなく、この結果、電子楽器のパネル面
の構成を簡略化し得ると共に、操作者による操作
も簡単になる利点が得られる。

【図面の簡単な説明】

第１図、第２図は共に１台のコントローラに複
数の電子楽器を接続する場合の従来の接続方法を
示すブロツク図、第３図はこの発明の実施例の構
成を示すブロツク図、第４図は第３図に示す電子
楽器D₁₅の具体的構成例を示すブロツク図、第５
図は第４図に示す回路の動作を説明するためのタ
イムチヤートであり、同図イはクロツクパルスφ
の発生タイミングを示す図、ロは入力端子I₁₅へ
供給されるデータを示す図、ハ，ニは各々信号
S₁，S₂の発生タイミングを示す図、第６図は第３
図に示す電子楽器の他の実施例の構成を示すブロ
ツク図、第７図は、第６図に示す電子楽器におけ
る伝送データ処理ルーチンを示すフローチヤー
ト、第８図は第７図に示した伝送データ処理ルー
チンの変更例を示すフローチヤートである。６…コントローラ、Ｄ，D₁，D₁₅…電子楽器、
H₁₅…判別回路、M₁₅…メモリ、A₁₅…加算回路、
G₁₅…楽音形成回路、３０…CPU、３１…ROM、
３２…RAM、３３…楽音形成回路、３５…
ACIA。

Claims

【特許請求の範囲】１コントローラに対し複数の電子楽器を直列接
続し、前記コントローラから前記複数の電子楽器
の各々へ、楽音制御用の演奏データと各電子楽器
を特定するチヤンネルデータとからなる制御デー
タを時分割で出力する複数の電子楽器の制御方法
において、前記コントローラは、ｉ（正の整数）番目に接
続されている電子楽器に対して、Ｘ−（ｉ−１）ｋ但し、ｋ：０を除く正または負の整数Ｘ：所定の整数なる値のチヤンネルデータと共に演奏データを出
力し、前記電子楽器は、前記コントローラまたは上位
の電子楽器から供給されたチヤンネルデータの値
が予め各電子楽器共通に設定されている特定値Ｘ
と同一の場合には、前記チヤンネルデータと組の
演奏データを内部の楽音形成手段に取り込み、同
一でない場合には、供給されるチヤンネルデータ
にｋを加算して演奏データと共に下位の電子楽器
に出力することを特徴とする複数の電子楽器の制
御方法。