JPS5972491A

JPS5972491A - 複数の電子楽器の制御方法

Info

Publication number: JPS5972491A
Application number: JP57183265A
Authority: JP
Inventors: 裕行戸田
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1982-10-19
Filing date: 1982-10-19
Publication date: 1984-04-24
Also published as: JPH0241757B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、７台のコントローラによって複数の電子楽
器の榮音発生を制御する複数の電子楽器の制御方法に関
する。

シンセサイザ勢の分野においては、７台のコントローラ
（シーケンサ）ＶＣ複数の電子楽器を接続し、このコン
トローラから各電子楽器へ各々演奏データ（キーコード
、キーオン／オフ信号、音色データ等）を送出して各電
子楽器における楽音発生を制御することがしばしば行わ
れる。この場合、コントローラと各電子楽器との接続方
法としては、第１図に示すようにコントローラミｃ演奏
データ送出用の多数の出力端子１１．１２．・・・１ｎ
を設け、これらの出力端子１１〜１ｎｖｃ各々電子楽器
２１　＋　２２・・・２ｎを接続する方法が知られてい
るが、この方法によればコントローラ１ｉ１７：多数の
出力端子を設けなければならず、コントローラ１の栴成
が複雑になる欠点がある。そこで、第２図に示すように
、コントローラ３Ｖｃ！子楽器４１．４□・・・４ｒＬ
を直列接続する方法が多く用いられる。この場合、各電
子楽器４１−？−４ｒＬＶｃＦｉチャンネルナンバ設定
用の切換スイッチ５が各々設けられ、操作者が予めこれ
らの切換スイッチ５によってチャンネルナンバを各電子
楽器ごとに設定する。一方、コントローラ３は複数の演
奏データにそれぞれルｒ定のチャンネルナンバを付して
時分割出力する。

出力された演誉データおよびチャンネルナンバは各電子
楽器４１〜４ユヘ順次直列転送され、切換スイッチ５に
よって設定さｈたチャンネルナンバと、コントローラ３
から出力されたチャンネルナンバとか一致した電子楽器
内に該チャンネルナンバが付与された演奏データが取込
まれる。

このように、複数の電子楽器４１〜４ｎをコントローラ
３Ｖｃ直列接続する場合は、従来、各電子楽器４１〜４
ｒＬに各々切換スイッチ５を設け、この切換スイッチ５
によシ予め各電子楽器４１〜４ユ毎にチャンネルナンバ
を設定しておく必要があった。しかしながら、各電子楽
器４１〜４ｒＬに各々切換スイッチ５を設けることは、
ただでさえスイッチ類の多い電子楽器に更にスイッチが
増えることになシ、操作ミスを起こし易く、また、パネ
ル面の構成も更ＶＣ複雑になシ、非常に好ましくない。

そこでこの発明は、各電子楽器にチャンネルナンバ設定
用の切換スイッチ等を設ける必要がなく、言い換えれば
操作者がチャンネルナンバを（＝］ら設定する必要がな
く、シかも、各電子楽器における楽音発生を各々個別に
制御することができる複数の電子楽器の制御方法を提供
するもので、各電子楽器が上位の電子楽器（入力端子側
の電子楽器）またはコントローラから供給され／こチャ
ンイ・ルナンバに対して所定の演算（例えば所定価を加
算捷たは減算）をして演奏データと共に下位の電子楽器
（出力端子側の電子楽器）へ出力し、また、供給された
チャンネルナンバが予め各電子栗器共通に設定されてい
る特定データと同一の場合に、該チャンネルナンバが伺
与された演奏データを内部の楽音形成手段に取込むこと
を特徴としている。。

以下、図面を参照しこの発明の実施例について説明する
。第３図はこの発明を適用した実施例の構成を示すブロ
ック図である。この図において、コントローラ６の出力
端子ＱａＫｔ［子楽器Ｄ１５の入力端子１１５が接続さ
れ、電子楽器ＤＩ５０出力端子Ｑ１５ＶＣ′ｆ＃ｉ子楽
器Ｄ１４の入力端子Ｉ　１４が接続’：；ｈ’ｚ１子や
器、。。出方端子。。Ｉ子楽器Ｄ１の入力端チェ１が接
続されている。すなわち、コントローラ６の出力端子Ｑ
ａに電子楽器ＤＩ５〜ＤＩが直列に接続されている。な
おここで、コントローラ６によシ近い電子楽器を上位の
電子楽器、コントローラ６からよシ遠い電子楽器を下位
の電子楽器と称する。

コントローラ６は予め各電子楽器ＤＩ５〜ＤＩへ供給す
べき演奏データ（キーコード、キーオン／オフ（Ｎ号等
）が記憶されているメモリをＭして構成されるもので、
メモ＋７内の各演奏データはｖピットのチャンネルナン
バと共Ｖｃ（チャンネルナンバが伺与されて）１月力端
子Ｑａから出力される。

例えば、ある演奏データを電子楽器ＤＩ２へ出力する場
合は、その演奏データと共にチャンネルナンバ「１２」
を出力し、また、電子楽器Ｄ２へ出力する場合は、その
演奏データと共にチャンネルナンバ「２」を出力する。

各電子楽器Ｄ１５〜Ｄ１は各々楽音形成回路Ｇｔｓ〜Ｇ
１を除いて全く同一構成である。以下、電子楽器Ｄ１５
を例にとシ説明すると、まず、判別回路Ｈ１５は入力端
子１１５を介して供給されるデータからチャンネルナン
バを抽出し、このチャンネルナンバを内部に予め設定さ
れている特定データ「１５」と比較する。そして、両者
が一致した場合にメモリＭ１ｓへ読込み指令を出力する
。メモ’）Ｍ２Ｓは、判別回路Ｈｔｓから胱込み指令が
出力された場合に、入力端子１１５を介して供給される
演奏データを読込み、楽音形成回路Ｇ１５へ出力する。

楽音形成回路Ｇ１５はメモＩＪＭ１５から供給された演
奏データに基づいて楽Ｖ信号を形成し、端子Ｔ１５を介
してサウンドシステム（図示時）へ供給する。また、加
算回路Ａ１５は入力端子１１５を介して供給される各デ
ータの内演奏データについてはその′！！：″！通過さ
せ、一方チヤンネルナンバについては「１」を加算し、
新りなチャンネルナンバとして出力する。この加算回路
Ａ１５から出力された演奏データおよびチャンネルナン
バは出力端子Ｑ１５を介して次の電子楽器ＤＩ４の入力
端子１１４へ供給される。

以上の構成において、例えばコントローラ６から演奏デ
ータおよびチャンネルナンバ「１５」（−進数でゝ　１
１１１”）が出力されたとすると、これらのデータがま
ず電子楽器Ｄ１５へ供給される。電子系器Ｌ）１５の判
別回路Ｈ１ｓは供給されたチャンネルナンバ［１５ｊと
特定デー＊ｒ１５ｊとを比較し、両者が一致しているこ
とから読込み指令をメモリＭ１Ｂへ出力する。メモυＭ
１５はこの読込み指令を受け、演奏データを読込み、楽
音形成回路Ｇ１ｓへ出力する。また、加算回路Ａ１５は
、チャンネルナンバ「１５」にｒ　Ｉ　Ｊ　全加算Ｌ、
この加（転）−結果「０」を新たなチャンネルナンバと
して、演索データと共に電子楽器Ｄ１４へ出力する。を
子楽器Ｄ１４へこれらのデータが供給されると、まず、
判別回路Ｈ１４が内部の特定データ「１５」とチャンネ
ルナンバ「０」とを比較する。

この場合、両者は一致しておらず、したがって、メモリ
Ｍ１４へ読込み指令が出力されることはない。凍だ、電
子楽器Ｄ１４の加算回路Ａ１４はチャンネルナンバ「０
」ＶＣ「１」を加算し、この加算結果「１」を新たなチ
ャンネルナンバとして演奏データと共１１［子楽器Ｄｔ
ａへ出力する。

以下、同様の過程によって電子楽器Ｄ１３．Ｄ１２・・
・Ｄ２と順次演奏データおよびチャンネルナンバが伝送
される。そして電子楽器Ｄ２からは演奏データおよびチ
ャンネルナンバ「１３」が出力され、電子楽器Ｄｌへ供
給される。′亀子楽器ＤＩの判別回路１（１は内部の特
定データ「１５」とチャンネルナンバ「１３」と金比］
咬し、両者刀Ｓ一致しないことから、メモυＭ１へ・読
込み指令を出力しない。

このようにして、コントローラ６からチャンネルナンバ
「１５」と共に出力された演奏データは電子楽器ｐｉｓ
のメモリＭ１５にのみ読込まれる。

次に、例えばコントローラ６から演奏データおよびチャ
ンネルナンバ「１４」が出力された場合は、電子楽器Ｄ
ｌｓから演奏データおよびチャンネルナンバ「１５」が
出力され、したがって、演奏データが電子栄器Ｄ１４内
のメモ’ＪＭ１４１ｃ［込まれる。コントローラ６から
演奏データと共にチャンネルナンバｒ１３Ｊ、ｒ１２Ｊ
・・・「１」カニ各々出力された場合も全く同様に各演
奏データカ玉電子楽器１）１３．Ｄ１２・・・Ｄ１内の
メモリＭに読込まれる。

このように、第３図に示す実施例においては、ｉｒ、子
聚器Ｌ）１５〜Ｄ１の接続順序のみによって自動的に各
電子楽器ＩＪ１５〜Ｄ１のチャンネルナンバが決定され
る。したがって、各電子楽器１）１５〜ＤＩＶＣ，はチ
ャンネルナンノ（設定用の切換スイッチを全く設ける８
戟がなく、また、操作者は各電子楽器にチャンネルナン
ノ（を設定する８裂が全くない。

なお、第３図に示す実施例においては、加舞二回路ＡＩ
５〜Ａ１を用いているが、これらに代えて「１」を減算
する減算回路を用い、かつ、１４ｊ別回路１１１５〜Ｈ
１内に各々特定データとして「１」を設定してもよい。

この場合、電子楽器Ｄ１５〜Ｎ）１が各々チャンネルナ
ンバ「１」〜ｒＸ５ｊとなる。また、加昇回路Ａ１５〜
Ａ１あるいは上述した減算回路において加算おるいは減
ｑ、される数は「１」に限らず他の数でもよく、さらに
、１４」別回路Ｈ１ｆｔ〜Ｈ１内に設定される特定デー
タも「１５」あるいは「１」に限らず他の数でもよい。

ただし、これらの場合、電子楽器の接続順序とチャンネ
ルナンバとが一致しなくなる。

次に、第３図に示す判別回路Ｈ１５、メモリＭ１５、加
算回路Ａ１５の共体的構成例について第１、を図および
第５図を参照して龜明する。なお、第グ図ＶＣ示す実施
例シておいては、演奏データ、チャンネルナンバが各々
ビットシリアルに各′電子楽器へ転送されるものとする
が、ビットパラレルに転送することも勿論可能である。

第グ図において、入力端子１１５へは、前述したように
、コントローラ６から演奏データおよびチャンネルナン
バがピットシリアルに供給される。ここで、演奏データ
は２０ビット構成であるとし、′！１′た、コントロー
ラ６から各データが送出されるノ１序は、まず演奏デー
タのＬＳＢ　（最下位ビット）が送られ、以下、演奏デ
ータの各ピットデータが順次送られ、次いで該演奏デー
タに対するチャンネルナンバの各ピットデータがＬ　Ｓ
　Ｂから順次送られるものとする（第５図（ロ）参照）
。入力端子Ｉ　１５を介して供給されたデータは、シフ
トレジスタ１１の入力端子ＩＮおよびラッチ１２の第１
入力端子へ供給される。シフトレジスタ１１は≠ビット
のシフトレジスタであり、クロックパルスφ（第５図（
イ）参照）Ｋ基づいて入力端子ＩＮへ供給される各デー
タ（第５図（ロ）参照）を順次読込むと共に読込んだデ
ータをＩＬＬ次シフトする。ここで、クロックパルス炒
は入力ｙｊＭ子１１５へ供給される各ビットデータに同
期して発生するクロックパルスであυ、例えば入力端チ
ェ１５へ供給されるデータから抽出され、あるいはコン
トローラ６から供給される。

ラッチ１２は、そのロード端子りへ供給されるタイミン
グ信号Ｓ１　（第５図（ハ）参照）の立上杉において、
その第７〜第ゲ入力端子に得られるビットデータ、すな
わち、入力端チェ１５に得られるビットデータおよびシ
フトレジスタ１１の出力端子Ｑｌ−Ｑ３から出力される
ビットデータを読込み、特定データ検出回路１３へ出力
する。この場合、タイミング信号Ｓｌはクロックパルス
Ｉ２５ＶＣ基づいて作成される信号であシ、チャンネル
ナンバのＭＳＢＩ上位ビット）がシフトレジスタ１１ｉ
ＣＵ込まれる時点で立上シ、次のクロックパルス鏝の立
上シ時点で立下る。すなわち、入力端子１１５を介して
供給されたチャンネルナンバがシフトレジスタ１１に丁
度読込まれた時点（例えば、第！図ニオケる時刻ｔｚ４
）において、同チャンネルナンバがラッチ１２へ読込ま
れる。特定データ検出回路１３はラッチ１２の出力デー
タと、内部に予め設定されている特定データ「１５」と
を比較し、両者が一致した場合に、一致１Ｊ号ＥＱを出
力する。

加η−回路１４は、その入力端子Ｉおよびキャリイ入力
端子Ｃ１Ｖｃ各々供給されるビットデータを加算し、と
の加算結果を出力端子Ｓから出力し、また、キャリイ信
号Ｃａをクロックパルスφの／周期遅られてキャリイ出
力端子ＣＯＩから出力する。この加算回路１４のキャリ
イ入力端子Ｃ１−１はオアゲート１５の出力が供給され
、このオアゲート１５の一方の入力端へは前述したタイ
ミング信号Ｓ１が、他方の入力端へはアンドゲート１６
の出力が各々供給され、また、アンドゲート１６の一方
の入力端へはタイミング信号８２（第５図に）参照）が
、他方の入力端へはキャリイ信号Ｃａが各々供給される
。ここで、タイミング信号Ｓ２はクロックパルスφに基
づいて作成される信号であり、常時は゛０′信号ｖｃあ
り、チャンネルナン／（の第一〜第１ピツトデータが加
算回路１４０入力端子エヘ供給されるタイミングにおい
てゝ１／Ｆ信号になる。

しかして、例えば第５図に示す時刻ｔ１において、演奏
データの第１ピツトデータ（Ｌ　Ｓ　Ｂ）がシフトレジ
スタ１１に読込まれたとすると、このビットデータがク
ロックパルスφの３周期後の時刻ｔ４においてシフトレ
ジスタ１１の出力端子Ｑ４から出力され、加算回路１４
の入力端子エヘ供給される。この晩、タイミング信号Ｓ
１．Ｓ２は共に１０″信号ＶＣあり、したがってオアゲ
ート１５から１０＃信号が出力され、加算回路１４のキ
ャリイ入力端子Ｃｉへ供帽される。この結果、加算回路
１４の出力端子Ｓからは、その入力端子エヘ供給された
ビットデータ（演奏データのＬＳＢ）がそのまま出力さ
れる。以下、クロックツくルスρに同期して演奏データ
の各ビットデータが順次加昇回路１４へ供給されるが、
これらの各ビットデータはいずれもそのまま出力端子Ｓ
から出力される５゜次ｉ’　、時刻ｔ　２１　Ｖｒ、お
いてチャンネルナンバの第７ビツトデータ（ＬＳＢ）が
シフトレジスタ１１ＶＣ＊ｊ’ｔ、込”！れると、この
ビットデータが時刻ｔ　２４においてシフトレジスタ１
１の出力端子Ｑ４から出力され、加算回路１４の入力端
子■へ供給される。この時、タイミング１６号Ｓ１が１
１“信号に立上シ、シたがって加算回路１４のキャリイ
入力端子Ｃ１へ１１“信号が供給される。この結果、加
算回路１４においてチャンネルナンバの第７ビツトデー
タに′１″が加算され、この加算結果が出力端子Ｓから
出力される。次いで、時刻ｔ２５ＶＣなルト、チャンネ
ルナンバの第一ピットデータが加算回路１４の入力端子
Ｉへ供給される。この時、タイミング信号Ｓ２が′１′
信号に立上シ、シたかって、キャリイ信号Ｃａがアンド
ゲート１６およびオアゲート１５を介してキャリイ入力
端子Ｃ１へ供給される。（なお、この時タイミング信号
Ｓｉは″０“信号に戻っている。）この結果、加算回路
１４においてチャンネルナンバの第一ビットデータとギ
ヤ９４４８号Ｃａとが加算され、この加算結果が出力端
子Ｓから出力される。以下同様に、時刻ｔ２ｅ　、　ｔ
　％７においてチャンネルナンバの第３第Ｖビツトデー
タが順次加算回路１４へ供給されると、加算回路１４に
おいて各ビットデータにキャリイ（Ｍ号Ｃａが加算され
、この加算結果が出力端子ＳからＩＮ次出力される。こ
のようにして、チャンネルナンバに「１」が加算される
。そして、次の演奏データの第７ビツトデータＩ（ＬＳ
Ｂ）が加算回路１４の入力端子エヘ供給される時刻ｔ２
８において、タイミング信号Ｓ２が１０″信号ｖｃＦｃ
る。

このように、加算回路１４は演奏データについてはその
まま出力し、チャンネルナンバについては「１」を加算
して出力する。そして、出力された各データはシフトレ
ジスタ１８の入力端子ＩＮおよびラッチ１９へ順次供給
される。

シフトレジスタ１８はクロックパルスｇ＞ｖｃ基ツいて
加算回路１４の出力を読込むと共に読込んだデータを順
次シフトする２０ピツトのシフトレジスタであシ、各出
力端子Ｑ１〜Ｑ１９から出力されるビットデータが各々
加算回路１４の出力と共に、２０ビツトのラッチ１９へ
供給され、また、出力端子Ｑ２０から出力されるビット
データが出方端子Ｑ１５へ供給される。ラッチ１９は、
そのロード端子りへ供給されるタイミング４４号Ｓｌの
立上シにおいて、その入力端へ供給される各ビットデー
タを読込み、ラッチ２ｏへ出方する。ここで、タイミン
グ信号Ｓ１の立上シ時刻は、重連したようにチャンネル
ナンバの各ビットデータが全てシフトレジスタおよびラ
ッチ１２に読込まれる時刻であシ、また、この時刻にお
いて演奏データの各ビットデータが全てシフトレジスタ
１８に読込まれる。したがって、信号ｓ１が立上ると、
ラッチ１２ニチヤンネルナンパが読込まれると共に、ラ
ッチ１９に演奏データの各ビットデータが全て読込まれ
る。そして、ラッチ１９に読込まれた演奏データはラッ
チ２０へ供給される。

ランチ２０は、そのロード端子りへ特定データ検出回路
１３から一致信号］（Ｑが供給された時、ラッチ１９の
出力を読込み、楽音形成回路Ｇ１ｓへ出力する。すなわ
ち、ラッチ２０は、ラッチ１２ヘチヤンネルナンパ「１
５」が読込まれた時のみ、ラッチ１９内の演奏データを
読込み、楽音形成回路Ｇ１ｓへ出力する。なお、一致信
号ＥＱか出力されるタイミングは、ラッチ１２および１
９に各々チャンネルナンバおよび演奏データがＭ込すれ
た時刻よりわずかに後である１、以上が第μ図に示す回路の詳細である。なお、この図に
示す回路においてはシフトレジスタ１１とシフトレジス
タ１８０間に加算回路１４を挿入しているが、この加算
回路１４をシフトレジスタ１８の出力端子Ｑ２０の後に
挿入することも勿論？１ｉｌＪ能である。

次に、第３図に示す′電子楽器の他の実施例について説
明する。第を図は第一の実施例による電子楽器の構成を
示すブロック図であ）、この図に示す電子楽器りは内部
にマイクロコンピュータを有シ、コのマイクロコンピュ
ータの制御の下に楽音形成および演奏データ、チャンネ
ルナンバの送受信を行う。

すなわち、第６図において符号３０は中央処理装置（以
下、ＣＰＵと略称する）、３１はこのＣＰＵ３０におい
て用いられるプログラムが記憶されているＲＯＭ（リー
ドオンリメモリ）、３２はデータが記憶されるＲＡＭ　
（ランダムアクセスメモリ）、また、３３は楽音形成回
路であり、ｒｔ。

Ｍ３　Ｌ　ＲＡＭ３２、楽音形成回路３３が各々パスラ
イン３４を介してＣＰＵ３０Ｖｃ接続されている。一方
、符号３５は非同期型通イｇ用インターフエイスアダプ
、り（以下、ＡＣＩＡと略称する）である。このＡＣＩ
Ａ３５は例えはモトローラ社製Ｍ０６８５　Ｑとして周
知の回路であり、非同期の直列データ通信に使用され、
データの処理、スタートビットおよびストップビットの
制御等を行う。

すなわち、受信時においては、入力端チェを介して供給
されるビットシリアルなデータをレシーブシフトレジス
タ３７においてパラレルデータＶｃ変換し、レシーブデ
ータレジスタ３８へ転送する。

この時パリティチェックおよびスタートビット、ストッ
プビットの削除が行われる。゛また、全データがレシー
ブデータレジスタ３８へ転送された時点でコントロール
回路３９から割込信号Ｉ　ＲＱを出力し、ＣＰＵ３０へ
供給する。レシーブデータレジスタ３８へ転送すれたデ
ータはデータバスバッファ４０を介してパスライン３４
へ出力される。

マタ、データ送信時においては、データバスバッファ４
０を介して供給されるデータをトランスミツトデータレ
ジスタ４１ｖｃ一旦６己憶し、このｄ己寸怠したデータ
をトランスミツトシフトレジスタ４２へ転送する。そし
て、トランスミツトシフトレジスタ４２ｉ’ｎおいてパ
リティビット、スタート／ストラフヒツトを付加し、か
つ直列データＫｉｍして出力端子Ｑへ出力する。

次に、コントロール回路３９から割込み信号ＩＲＱが出
力された場合［ＣＰＵ３０におい′て行われる割込処理
ルーチンを第７図に示すフローチャートを参照して説明
する。割込信号ＩＲＱがＣＰＵ３０へ供給されると、Ｃ
ＰＵ３０はまずステラ７’　Ｓ　Ｐ　１の処理へ進み、
レシーブデータレジスフ３８内のデータ（演奏データお
よびチャンネルナン１０をＲＡＭ３２へ転送する。なお
、ＡＣＩＡ３５は通常ｒビット単位でデータの送受信を
行うが、こむでは演奏データおよびチャンネルナンバの
合計ビット数１．２≠ビット単位でデータの送受信を行
うものとする。ステップＳＰＩの処理が終了すると、Ｃ
ＰＵ３０はステップＳＰ２の処理へ進み、ＲＡＭ３２内
のチャンネルナンバのみを内部のレジスタに入力する。

次いで、ステップＳＰ３へ進み、チャンネルナンバが「
１５」であるか否かを判断する。そして、この判断結果
がｒＹＥｓＪ（チャンネルナンバ＝１５）の場合は、ス
テップＳＰ４へ進み、ＲＡＭ３１内の演奏データを楽音
形成回路３３へ転送する。そして、ステップＳＰｓへ進
む。一方、ステップｓＰ３における判断結果が「ＮＯ」
の場合は、ステップＳＰ４をジャンプしてステップＳＰ
ｓへ進む。ステップＳＰｓでは、ＲＡＭ３２内のチャン
ネルナンバにｒ　Ｉ　Ｊ　ヲ加ｎする。次いで、ステッ
プＳＰｅへ進み、ＲＡＭ３２内のチャンネルナンバおよ
び演奏データをＡＣＩＡ３５のトランスミツトデータレ
ジスタ４１に転送し、そして、メインルーチンへ戻る。

トランスミツトデータレジスタ４１に転送されたデータ
は、前述したようニ、トランスミツトシフトレジスタ４
２によって直列データに変換され、出力端子Ｑから出力
される。

このように、第６図に示す電子楽器りは、チャンネルナ
ンバが特定データ「１５」に等しいか否かの判断および
チャンネルナンバに「１」を加算する動作を共にプログ
ラムによって行うようになっている。

なお、第７図に示すフローチャートにおいて、ステップ
ＳＰ３の判断結果がｒＹＥｓＪでステップＳＰ４の処理
（ＲＡＭ３１内の演奏データを楽音形成回路３３へ転送
）を行なった場合は、その演奏データおよびチャンネル
ナンバを後続の電子楽器に転送する必要がないので、ス
テップＳＰｓおよびＳＰａをジャンプし、ステップＳＰ
４から直ちにメインルーチンに戻るようにしてもよい。

このことは第μ図の実施例においても同様であり、ラン
チ２０に読込まれた演奏データおよびそのチャンネルナ
ンバを出力端子Ｑ１５に供給するのを禁止するようにし
てもよい。

また、各電子楽器（Ｄ１５〜ＪＪ１．Ｌ））ＶＣおいて
押鍵操作によ如実際に演奏された演奏データをコントロ
ーラ６に転送して記憶するような場合には、各電子楽器
（Ｄ１５〜Ｄ１．Ｄ）の上述した出力端子（Ｑ１５〜Ｑ
１．Ｑ）を利用して前記の押鍵演奏された演奏データお
よび所定のチャンネルナンバを所定のタイミングで該出
力端子（Ｑ１５〜Ｑ１．Ｑ）から送出するようにし、そ
して最後の電子楽器（Ｄｌ）の出力端子（Ｑｌ）をコン
トローラ６に接続すればよい。このためには、例えば第
７図のフローチャートを第ｒ図のように変更し、ステッ
プＳＰ４の処理後ステップＳ　Ｐ　？　ＶＣおいて押鍵
演奏された演奏データを所定のチャンネルナンパととも
ＫＡＣＩＡ３５のトランスミツトデータレジスタ４１に
転送するようにすればよい。

以上説明したように、この発明によれば各電子楽器が、
上位の電子楽器またはコントローラから供給されたチャ
ンネルナンバに対して所定の演算をして、演奏データと
共に下位の電子楽器へ出力し、また、供給されたチャン
ネルナンバが特定データと同一の場合に、チャンネルナ
ンバと共に供給された演奏データを内部の楽音形成手段
へ取込むようにしたので、各電子楽器にチャンネルナン
バ設定用の切換スイッチ等を全く設ける必要がなく、こ
の結果、電子楽器のパネル面の構成を簡略化し得ると共
に、操作者による操作も簡単になる利点が得られる。

【図面の簡単な説明】

第１図、第１図は共に７台のコントローラに複数の電子
楽器を接続する場合の従来の接続方法を示すブロック図
、第３図はこの発明の実施例の構成を示すブロック図、
第≠図は第３図に示す電子楽器Ｄ１５の具体的構成例を
示すブロック図、第５図は第グ図に示す回路の動作を説
明するためのタイムチャートであシ、同図（イ）ｉｄク
ロックパルスφの発生タイミングを示す図、（ロ）は入
力端子１１５へ供給されるデータを示す図、（ハ）、（
ロ）は各々信号Ｓ１．Ｓ２の発生タイミングを示す図、
第２図は第３図に示す電子楽器の他の実施例の構成を示
すブロック図、第７図は、第６図に示す電子栄器におけ
る伝送データ処理ルーチンを示すフローチャート、第１
図は第７図に示した伝送データ処理ルーチンの変更例を
示すフローチャートである。６・・・・・・コントロー５、Ｄ、Ｄ】、Ｄ１５・・曲
ｉｔ子楽器、Ｈ２Ｓ・・・・・・判別回路、Ｍ２Ｓ・・
・・・・メモリ、Ａ１５・・・・・・加算回路、Ｇ１５
・・・・・・楽音形成回路、３゜・・・・・・ＣＰＵ、
３１・・・・・・ＲＯＭ、３２・・曲ＲＡＭ。３３・・・・・・楽音形成回路、３５・・・・・・ＡＣ
ＩＡ。第４図 ′第υ図第７図第８図

Claims

【特許請求の範囲】

コントローラに複数の電子楽器を直列接続し、前記コン
トローラから演舅データをチャンネルナンバと共に出力
して前記各電子楽器における楽音の発生を制御する複数
の電子楽器の制御方法において、前記各電子楽器は、上
位の電子楽器またはｆｉｌｌ記コントローラから供給さ
れたチャンネルナンバに対してＤ［定の演算をして前記
演奏データと共に下位の電子楽器へ出力し、また、前記
供給されたチャンネルナンバが予め各電子楽器共通に設
定されている特定データと同一の場合に前記チャンネル
ナンバと共に供給された前記演奏データを内部の楽音形
成手段へ転送することを特徴とする複数の電子楽器の制
御方法。