JPS6042953B2 - 電子楽器用ウエイブジエネレ−タ - Google Patents

Description

【発明の詳細な説明】

この発明は電子オルガン等に用いられる電子楽器用ウエ
イブジエネレータに関する。 〔従来の技術〕 近年、複数の楽音形成チャンネルと、楽音パラメータ発
生手段とを有し、前記各楽音形成チャンネルにおいて前
記楽音パラメータ発生手段から出力される各チャンネル
ごとの楽音パラメータに基づいて楽音信号をそれぞれ形
成するようにしたウエイブジエネレータが開発されてい
る。 この場合楽音パラメータ発生手段は、各チャンネルにお
いてそれぞれ形成される楽音信号のサンプル点位相を順
次指定するための位相データあるいは楽音信・号の音量
や音色等を順次変化させるためのエンベロープデータを
楽音パラメータとして出力するものである。ところで、
この楽音パラメータ発生手段は、各チャンネルに関する
楽音パラメータ（このパラメータは上述したように時間
的に逐次変化するデータである）を効率よく形成するた
めに、通常は時分割の演算処理によつて各チャンネルに
関する楽音パラメータを算出するようにしているもので
、従来は例えば第１９図に示すような構成が採られてい
る。 この第１９図において、ＨＤは楽音パラメータを形成す
るための変化分データ（例えば、位相やエンベロープ波
形の増分値を表すデータ）ΔＤをクロックパルスφに従
つて各チャンネルごとに時分割で順次発生する変化分デ
ータ発生回路、ＫＡは加算器、ＳＨはチャンネル数と同
数のステージを有するシフトレジスタであり、シフトレ
ジスタＳＨ内に一時記憶された各チャンネルの楽音パラ
メータの現在値がクロックパルスφのタイミングで順次
読み出され、加算器ＫＡにおいて、変化分データ発生回
路ＨＤから発生された変化分データΔＤと加算されて楽
音パラメータの新たな現在値が算出され、この新たな楽
音パラメータ（加算結果）が再びシフトレジスタＳＨに
書き込まれる。 このようにして、加算器ＫＡとシフトレジスタＳＨとか
らなるアキュムレータにおいて各チャンネルの変化分デ
ータΔＤを時分割でそれぞれ繰り返し加算することによ
り、各チャンネルの楽音パラメータが時分割で形成され
る。そして、シフトレジスタＳＨまたは加算器ＫＡから
出力される楽音パラメータに基づいて各チャンネルの楽
音信号が形成される。〔発明が解決しようとする問題点
〕 ところで、上述した従来の構成には次のような問題があ
る。 すなわち、上記構成においてチャンネル数を減少したい
場合は、シフトレジスタのステージ数を減少する必要が
あるが、このためにはシフトレジスタを少数ステージの
ものに変えるか、または、シフトレジスタの途中のステ
ージから出力を取り出さなければならず、実際上困難が
大きい。そして、このことは、特にチャンネル数の異な
る機種間において回路の共通化ができないという問題を
生じさせる。なお、シフトレジスタのステージ数を変え
ず、空きチャンネルを設けると、時分割の効率が悪くな
る。すなわち、ウエイブジエネレータ内において、空き
チャンネルに対応してなにもしない時間が生じ、無駄で
ある。この発明は、上述した事情に鑑みてなされたその
で、その目的はチャンネル数を容易に変更することがで
きるようにし、これによつてチャンネル数が異なる機種
問における回路の共通化等を可能とする電子楽器用ウエ
イブジエネレータを提供することにある。〔実施例〕 以下、この発明によるウエイブジエネレータの一実施例
を図面を参照して詳細に説明する。 最初に、この実施例によるウエイブジエネレータにおい
て用いられる楽音波形形成の基本原理について説明する
。まず、このウエイブジエネレータにおいては、ｙ＝Ａ
ＳＩＮ（ω。 ｔ＋１１ＳＩＮω１ｔ＋Ｉ２ＳＩＮω２ｔ）・・・・・
（１）なる周波数変調演算の式に基づいて、ディジタル
方式によつて楽音波形が形成される。この（１）式にお
いて、Ａは楽音波形の振幅を決定する要素であり、ωｏ
は周波数変調における搬送波の周波数を決定する要素で
あり、また、ω１，ω２および１１，１２は周波数変調
における変調波の周波数および振幅を決定する要素であ
る。第１図は、上記（１）式に基づいて楽音波形を形成
する場合の基本的回路構成の一例を示す図であり、この
図においてＡＣＣｌ〜ＡＣＣ３はいずれも累算器である
。 これらの累算器ＡＣＣｌ〜ＡＣＣ３は各々、各入力端に
供給される位相の増分値Δω１，Δω２，Δωｏを一定
周期のクロックパルスに従つて累算し、その累算結果を
順次出力する。サインテーブルＳＩＮｌ，ＳＩＮ２は共
にサイン波形の各瞬時値を記憶しているメモリであり、
累算器ＡＣＣｌ，ＡＣＣ２の出力が各々アドレス信号と
して供給されると、同アドレス信号に対応する番地内に
記憶されている瞬時値が読出され乗算回路Ｍｌ，Ｍ２へ
各々供給される。以上の構成において、例えば累算器Ａ
ＣＣｌがＲＯョから累算を開始し、そして、オーバフロ
ーするまでの期間で、サインテーブルＳＩＮｌから丁度
１周期分のサイン波の各瞬時値が順次読出される。 この場合、累算器ＡＣＣｌの累算速度は、クロックパル
スの周波が一定であることから一定であり、したがつて
、位相の増分値Δω１が一定の場合、サインテーブルＳ
ＩＮｌから出力されるサイン波の周期は一定となる。言
い換えれば、位相の増分値Δω１の値を変化させること
により、サイ・ンテーブルＳＩＮｌから出力されるサイ
ン波の周期（周波数）を変化させることができる。例え
ば、位相の増分値Δω１を大とすれば、サイン波の周期
は小となり、また、増分値Δω１を小とすればサイン波
の周期が大となる。また、累算器ＡＣＣｌ〜ＡＣＣ３に
おいて各々行われる累算を式によつて示すと、ノとなる
。 なお、これらの式においてω１，ＮＴ，ω２１ＮＴ，ω
０１ＮＴは各々位相の初期値である。再び第１図に戻る
と、乗算器Ｍ１はサインテーブルＳＩＮｌの出力と、前
記第（１）式における１１の値を発生する数値発生回路
１１の出力とを乗算するもので、その出力は加算回路Ａ
Ｕへ供給される。同様に、乗算器Ｍ２はサインテーブル
ＳＩＮ２の出力と、第（１）式における１２の値を発生
する数値発生回路１２の出力とを乗算し、乗算結果を加
算回路ＡＵへ出力する。加算回路ＡＵは乗算器Ｍｌ，Ｍ
２、累算器ＡＣＣ３の各出力を加算し、加算結果をサイ
ンテーブルＳＩＮ３へアドレス信号として供給する。サ
インテーブルＳＩＮ３は前述したサインテーブルＳＩＮ
ｌ，２と同一構成であり、その出力は乗算器Ｍ３へ供給
される。乗算器Ｍ３はサインテーブルＳＩＮ３の出力と
、第（１）式におけるＡの値を発生する数値発生回路Ａ
の出力とを乗算し、その乗算結果を出力する。しかして
、以上の説明から明らかなように、第１図に示す各ブロ
ックの出力は各々、第（１）式における次の各要素に対
応している。 すなわち、乗算器Ｍ３の出力として第（１）式に示す波
形が得られる。 なお、乗算器Ｍ３の出力は当然のことながらディジタル
データである。したがつて、楽音波形を得るには、この
データをＤ／Ａ．（ディジタル／アナログ）変換器によ
つてアナログ波形とする必要がある。以上、楽音波形形
成回路の基本的構成について述べたが、次に、この実施
例における楽音波形形成の過程を更に詳しく述べる。 この実施例によるウエイブジエネレータは、前記第（１
）式のＡ９ω０９１１９１２９ω１９ω２の各々を楽音
の発生から停止までの間に適宣変化させ、これにより、
形成される楽音がより自然楽器の楽音に近づくように構
成されている。 すなわち、こ・のウエイブジエネレータにおいては、楽
音波形の振幅エンベロープを例えば第２図に示すものと
すれば、このエンベロープにおける楽音発生時点ｔ１か
ら楽音停止時点しまでの間を８個のセグメント９〜７に
分割し、各セグメント毎に上記Ａ，ω０，１１・・・・
・・として別個の値（同じ値の場合もある）を設定し、
この設定された値に基づいて第（１）式の楽音波形を形
成する。またこの場合、各セグメント内においても上記
Ａ，ｌｌ，ｌ２の各値が各々変化し、これにより、形成
される楽音波形が各セグメント９〜７に内においても順
次変化するようになつている。そして、各セグメント９
〜７内におけるＡ，ｌｌ，ｌ２の各値の変化は以下の式
に基づいて行なわれる。 なお、これらの式においてΔＡ，Δ１１，Δ１２は各々
第（１）式におけるＡ，ｌｌ，ｌ２の増分値、ＡＩＮＴ
，ｌｌｌＮＴ，ｌ２，ＮＴは各々Ａ，ｌｌ，ｌ２の初期
値である。 また、セグメント９〜７の各々の時間幅は、後述するセ
グメンデータ、すなわち、レイトカウントデータＲＣＤ
Ｏ−ＲＣＤ７およびエンベロープカウントデータＥＣＤ
Ｏ上ＣＤ７によつて決定されるようになつている。しか
して、以上述べたことから明らかなように、このウエイ
ブジエネレータにおいては１つの楽音波形（１個のキー
操作によつて発生する楽音波形）を発生するために、次
の各データ（合計７０Ｗ０ＲＤ：１Ｗ０ＲＤ＝１６ビッ
ト）を必要とする。 （４）第１表および第２表に示す増分値（４８Ｗ０ＲＤ
） （Ｂ）初期値（６Ｗ０ＲＤ） Ａ！ＮＴ９ｌｌｌＮＴ９ｌ２ｌＮＴ ωＯ ！ＮＴ９ω１ ！ＮＴ９ω２ ！ＮＴ（Ｃ）セグ
メントデータ（１６Ｗ０ＲＤ）レイトカウントデータＲ
ＣＤＯ−ＲＣＤ７エンベロープカウントデータＥＣＤＯ
上ＣＤ７したがつて、このウエイブジエネしノータにお
いては、発生すべき楽音の音色および音高に対応して上
述した（４）〜（Ｃ）の各データが予めメモリ内に設定
されており、このメモリ内の各データを読出して楽音の
形成が行われる。 例えば、音色の種類が１喝類、キーの数が４４個の電子
オルガンの場合は、上述した各データが４４嘲メモリ内
に設定される。以上が、この実施例によるウエイブジエ
ネレータにおいて用いられる楽音波形の基本原理である
。 次に、このウエイブジエネレータを電子オルガンに適用
した場合について詳細に説明する。 第３図は上記電子オルガンの構成を示すブロック図であ
り、この図において符号１０１は音色を設定するための
音色レバー、１０２は鍵盤に設けられたキー群である。
音色レバー１０１は、この実施例においては■個のレバ
ーから構成され、また、各レバーに対応してｍ個の音色
スイッチが設けられている。そして、各音色スイッチの
出力が各々キーアサイナ１０３へ供給される。キー群１
０２は、この実施例においては４４個のキーと各キーに
対応する４４個のキースイッチから構成され、各キース
イッチの出力が各々キーアサイナ１０３へ供給される。
キーアサイナ１０３は、上述した音色スーｆツチの各出
力に基づいて、現在設定されている音色を検出すると共
に、上述したキースイッチの出力に基づいて、新たに押
下されたキー、離鍵されたキーを検出する。そして、新
たに押下されたキーを検出した場合は、同キーの楽音発
生をこの発明によるウエイブジエネレータ１０４のいず
れかのチャンネル（後述する）に割当て、また、離鍵さ
れたキーを検出した場合は、同キーの発音が割当てられ
ている上記チャンネルに発音停止を指示する。このキー
アサイナ１０３にはＲＡＭ（ランダムアクセスメモリ）
１０５およびＲＯＭ（リードオンメモリ）１０６が各々
接続されている。そして、ＲＡｒｌｖ４ｌＯ５には、チ
ャンネル割当ての際使用される各種データテーブル、デ
ータファイル答が記憶されており、また、ＲＯＭｌＯ６
には、音色スイッチの検出、キーの押鍵・゛離鍵の検出
、チャンネル割当て等の際に使用されるプログラムおよ
びウエイブジエネレータ１０４における楽音波形の際必
要な各種のデータ、すなわち前述した（４）〜（Ｃ）の
各データ等が記憶されている。ウエィブジエネレータ１
０４は前述した基本原理に基づいて楽音波形を形成する
もので、データボート１０７および楽音波形形成部１０
８から構成されている。 なお、データボート１０７の詳細を第４図に、楽音波形
形成部１０８の詳細を第５１図〜第７図に示す。このウ
エイブジエネレータ１０４は、この実施例ては１６チャ
ンネル（第０チャンネルＣＨＯ〜第１５チャンネルＣＨ
ｌ５）の楽音波形演算糸を有し、１６の楽音波形を同時
に形成できるようになつている。ただし、楽音波形を前
記（１）式・に基づいて演算する演算部および前述した
りインテーブルは各々１回路であり、これらの演算部お
よびサインテーブルを時分割によつて使用するようにな
つている。次に、第４図〜第７図に示すウエイブジエネ
レノータ１０４を詳細に説明する。 （１）概略動作 第３図に示すキー群１０２のいずれかのキーが押下され
ると、キーアサイナ１０３がこれを検知し、押下された
キーの発音を第０〜第ｂ発音チャンネルＣＨＯ〜ＣＨｌ
５の内の空いているチャンネルに割当てる。 次にキーアサイナ１０３は、押下されたキーに対応し、
かつ音色レバー１０１の設定状態に対応する楽音形成用
データ（７０Ｗ０ＲＤ）をＲＯＭｌＯ６から読出し、第
４図に示す増分値データメモリ１１、初期値データメモ
リ１３、セグメントデータメモリ１５へ転送する。この
転送が終了すると、次に、発音を割当てたチャンネルの
発音開始を指示するスタートコマンドを出力する。この
スタートコノマンドは、第５図に示すスタートコマンド
レジスタ３０に読込まれる。スタートコマンドレジスタ
３０にスタートコマンドが読込まれると、次のクロック
パルスＩＮＩＴＣＬＫ（第８図参照）の立上り時点から
２５６μＳｅｃ（ＩＮＩＴＣＬＫの１周・期）の間に、
第４図のメモリ１１，１３，１５内のデータが第６図に
示すエンベロープ演算メモリ５牡位相演算メモリ５５、
エンベロープ増分値メモリ６６、位相増分値メモリ６７
、セグメントカウントメモリ７６へ転送される。そ冫し
て、この転送が終了した時点以降楽音波形演算が行われ
る。この楽音波形演算においては、次の３系統の演算が
並列的に行われる。 （１）セグメント演算 この演算は第６図のセグメントカウントメモリ７６、そ
の下部の回路および第５図のセグメントメモリ２２等に
よつて行われるもので、セグメントカウントメモリ７６
内のセグメントデータに基づいて第２図に示すセグメン
ト９〜７の各時間を順次計測し、この計測結果に応じて
、第５図のセグメントメモリ２２から現在実行中のセグ
メント番号を逐次出力する。 このメモリ２２から出力されるセグメント番号に応じて
前述した第１表および第．２表に示す各増分値データが
選択される。（Ｉｉ）エンベロープおよび位相演算この
演算は、前述した第（５）〜第（７）式および第（２）
〜第（４）式の演算であり、第６図に示すエンベロープ
演算メモリ５４、位相演算メモリ５５、これらのメモリ
５４，５５の下部に示される回路およびエンベロープ増
分値メモリ６６位相増分値メモリ６７によつて行なわれ
る。 そして、第（５）〜第（７）式の各演算結果が第６図下
部に示すＥＮＶＤＡＴＡｌ５〜０として第７図の楽音演
算回路へ逐次供給され、また第（２）〜第（４）式の各
演算結果が第６図下部に示すＦＲＥＯＤＡＴＡｌ５〜０
として第７図の楽音演算回路へ逐次供給される。（Ｉｉ
ｉ）楽音波形演算 この演算は、前述した第（１）式の演算であり、第７図
に示す楽音演算回路によつて行われる。 この楽音演算回路は、マイクロプログラムメモ１１４７
内のマイクロ命令に従い、上述したＥＮＶＤＡＴＡｌ５
〜０およびＦＲＥＱＤＡＴＡｌ５〜０を用いて楽音波形
演算を行なう。次に、楽音の終了は次の様にして行われ
る。キー群１０２の押下されていたキーが離鍵されると
、キーアサイナ１０３が、離鍵されたキーの発音割当て
が行われているチャンネルの発音終了を指示するデイケ
イコマンドまたはダンプコマンドを出力する。デイケイ
コマンドは第５図のデイケイコマンドレジスタ３８に読
込まれ、またダンプコマンドはダンプコマンドレジスタ
４２に読込まれる。デイケイコマンドがキーアサイナ１
０３から出力されると、その時の楽音波形演算がセグメ
ント９〜４のどのセグメントにある場合でも、強制的に
セグメント５へ移行され、以後セグメント５〜７の楽音
波形演算が行われる。また、その時の楽音波形演算がセ
グメント５〜７のいずれかにある場合は、そのまま各セ
グメントの波形演算が順次実行される。一方、ダンプコ
マンドがキーアサイナ１０３から出力された場合は、そ
の時の波形演算がどのセグメントにある場合でも、楽音
が一定のスピードで急速に減衰する。次に、上述した各
動作および各動作に係る構成について説明する。 ２）メモリ１１，１３，１５の書込み 第４図において、マスタクロック発生器１は回路各部で
使用される４種類のクロックパルスＭＣＬＫｌ，ＭＣＬ
Ｋ２，ＭＣＬＫ３，ＩＮＩＴＣＬＫを発生する回路であ
る。 第８図に、これらのクロックパルスＭＣＬＫｌ〜ＩＮＩ
ＴＣＬＫの波形および相互関係を示す。マスタカウンタ
２はマスタクロックＭＣＬＫｌに従つてカウント動作を
行う１０ビットのバイナリイカウンタであり、そのカウ
ント出力はアドレス信号１Ａ５〜０、ＩＳＡ９〜６とし
て出力される。ここで、アドレス信号ＩＡ５〜０はカウ
ント出力の第５ビット〜第０ビット（以下６ビット）、
アドレス信号１ＳＡ９〜６はカウント出力の第９ビット
〜第６ビット（上位４ビット）である。バイブラインレ
ジスタ３はクロックパルスＭＣＬＫｌによつてトリガさ
れる、言い換えればクーロツクパルスＭＣＬＫｌのタイ
ミングで入力データを読込む１０ビットのレジスタであ
る。 すなわち、このバイブラインレジスタ３はマスタカウン
タ２の出力をクロックパルスＭＣＬＫｌの１周期（２５
０ｒ１ｓｅｃ：以下この時間をベースクロックタイムと
称する）遅延させて出力する。 このバイブラインレジスタ３の出力は、アドレス信号Ｐ
ＩＳＡ５〜０（下位６ビット）、ＰＩＡ９〜６（上位４
ビット）として出力される。アドレスレコータバツフア
１０は、キーアサイナ１０３（第３図）から出力されて
アドレスバス１７を介して供給されるアドレス信号が一
時記憶される１０ビットのレジスタである。増分値デー
タメモリ１１は、キーアサイナ１０３から出力されてデ
ータバス１８を介して供給される増分値データ（前記第
１表および第２表参照）が書込まれるメモリであり、第
９図に示すように、チャンネルＣＨＯ〜チャンネルＣＨ
ｌ５の各々に対応する記憶エリアを有している。そして
、例えばチャンネルＣＨＯに発音が割当てられた場合は
、第１表および第２表に示す４８Ｗ０ＲＤの増分値デー
タがキーアサイナ１０３から出力され、第９図のチャン
ネルＣＨＯに対応するエリア内に書．込まれる。初期値
データメモリ１３はキーアサイナ１０３から出力される
初期値Ａ！ＮＴ，ｌｌ！ＮＴ９ｌ２ｌＮＴ９ω０ＩＮＴ
９ω１１ＮＴ９ω２！ＮＴが書込まれるメモリであり、
第１０図に示すようにチャンネルＣＨＯ〜ＣＨｌ５の各
々に対応するエリアを有している。セグメントデータメ
モリ１５は、キーアサイナ１０３から出力されるセグメ
ントデータ、すなわちレイトカウントデータＲＣＤＯ−
ＲＣＤ７およびエンベロープカウントデータＥＣＤＯ上
ＣＤ７が書込まれるメモリであ・り、第１１図に示すよ
うに、チャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエ
リアを有している。データセレクタ４，６，８は各々、
入力端子ＡまたはＢのデータの一方を選択的に出力する
回路であり、キーアサイナ１０３から出力されるメモリ
選択信号ＭＳに応じて上記選択を行う。メモリ選択信号
ＭＳは３ビットの信号であり、その第０ビットがデータ
セレクタ４および図示は省略しているがメモリ１１へ供
給され、第１ビットがデータヤレクタ６およびメモｌ川
３へ、また第２ビットがデータセレクタ８およびメモリ
１５へ供給される。そして、上記信号ＭＳの第０ビット
が４４Ｆ゛になると、データセレクタ４が入力端子Ｂの
データ（アドレス信号）を選択して出力し、また、メモ
リ１１がデータ書込み可能状態となる。信号ＭＳの第１
ビット、第２ビットが各々゜゜１゛になつた場合は、デ
ータセレクタ６，８、メモリ１３，１５が同様に動作す
る。アドレスバッファ５，７，９はバッファ増幅器であ
り、また、バッファレジスタ１２，１４，１６は各々、
入力されるデータをベースクロックタイム（２５００ｓ
ｅｃ）遅延させて出力するレジスタである。いま、第３
図に示すキー群１０２のいずれかのキーが押下され、こ
のキー操作に応じて、キーアサイナ１０３が押下キーの
発音を例えばチャンネルＣＨＯに割当てたとする。 この場合、キーアサイナ１０３は、該押下キーに関する
第１表、第２表の各増分値データを、第９図のチャンネ
ルＣＨＯのエリアの各アドレスを示すアドレス信号と共
に順次出力し、またこの時同時にメモリ選択信号ＭＳ“
００Ｆ“（第０ビットが゜“１゛）を出力する。キーア
サイナ１０３から出力されたアドレス信号はアドレスバ
ス１７を介してアドレスデコーダバッファ１０内に順次
書込まれ、この書込まれたアドレス信号がデータセレク
タ４およびアドレスバッファ５を介してメモリ１１へ順
次供給される。これにより、データバス１８を介してメ
モリ１１へ供給される増分値データが第９図に示すチャ
ンネルＣＨＯに対応するエリア内に順次、図に示す状態
で書込まれる。次に、キーアサイナ１０３は、同様にし
て初期値データおよびセグメントデータをアドレス信号
およびメモリ選択信号ＭＳと共に順次出力する。これに
より、第１０図に示すメモリ１３、第１１図に示すメモ
リ１５のチャンネルＣＨＯに対応する各エリア内に各デ
ータが順次図に示す状態で書込まれる。（３）メモリ１
１，１３，１５内のデータをメモリ５４，５５，６６，
６７，７６（第６図）へ転送第１２図イ、口は各々クロ
ックパルス ＭＣＬＫｌ，ＩＮＴＣＬＫの波形を示す図、ハ、二は第
４図のマスタカウンタ２から出力されるアドレス信号１
Ａ５〜０およびＩＳＡ９〜６を示す図、ホ、へは各々第
４図のバイブラインレジスタ３から出力されるアドレス
信号ＰＩＡ５〜０およびＰＩＳＡ９〜６を示す図である
。 この図に示すように、アドレス信号１Ａ５〜０およびＩ
ＳＡ９〜６は共に、クロックパルスＩＮＩＴＣＬＫの立
上りにおいてＲＯョとなる。また、アドレス信号ＰＩＡ
５〜０およびＰＩＳＡ９〜６は各々、アドレス信号１Ａ
５〜０およびＩＳＡ９〜６を１ベースクロックタイム２
５０ｎｓｅｃ）遅延させた信号となる。第１２図卜はチ
ャンネルアドレス信号ＣＩ（Ａ３〜０を示す図である。 このチャンネルアドレス信号ＣＨＡ３〜０は第７図に示
すマイクロプログラムメモリ４７から出力される信号＝
であり、第１２図卜に示すように、アドレス信号１Ａ５
〜０がＲＯ〜３ョの時１０Ｊ．，ｒ４〜７ョの時ＲｌＪ
．，ｒ８〜１１ｊの時Ｒ２Ｊ・・Ｒ６Ｏ〜６３ョの時Ｒ
ｌ５ｊとなる４ビットの信号である。このチャンネルア
ドレス信号ＣｌＩＡ３〜０の各，値はチャンネルＣＨＯ
〜ＣＨｌ５に対応しており、例えばチャンネルアドレス
信号ＣＨＡ３〜０がＲＯョの時は、チャンネルＣＨＯの
処理が行われ、また１１５ョの時はチャンネルＣＨｌ５
の処理が行われる。そして、メモリ１１，１３，１５内
のデータをメモリ５４〜７６へ転送する場合は上記の各
アドレス信号が用いられる。次に、メモリ１１，１３，
１５内の各データの読出しについて説明する。 これらのメモリ１１，１３，１５内の各データは、前述
したデータ書込の場合を除き常時並列に読出されている
。すなわち、前述したデータ書込みの場合以外は、メモ
リ選択信号ＭＳが“０，０，０゛となり、したがつてデ
ータセレクタ４，６，８が各々入力端子Ａのデータを出
力する。この結果、マスタカウンタ２から出力されるア
ドレス信号１Ａ５〜０およびＩＳＡ９〜６がデータセレ
クタ４，６，８、アドレスバッファ５，７，９を介して
メモリ１１，１３，１５の各アドレス端子ＡＤへ供給さ
れ、これにより、メモリ１１，１３，１５内の各データ
が逐次読出される。ただし、メモリ１１へ供給されるア
ドレス信号は１Ａ５〜０，ＩＳＡ９〜６であるがメモリ
１３へ供給されるアドレス信号はＩＭ５〜０およびＩＳ
Ａ６（マスタカウンク２の出力の第６ビットの信号）で
あり、またメモＩ川５へ供給されるアドレス信号はＩＡ
５〜１ （マスタカウンタ２の出力の第１〜第５ビット
の信号）およびＩＳＡ８〜６（同第６〜第８ビットの信
号）である。次に、各メモリ１１，１３，１５内のデー
タの読出し過程を詳述する。 （１） メモリ１１ まず、アドレス信号１Ａ５〜０として ＲＯＪ，ＩｓＡ９〜６としてＲＯＪが供給されると、第
９図に示すデータΔ１１０Ｃ０］が読出され（第１２図
チ参照入次いでＩＡ５〜０としてＲｌｊＩｓＡ９〜６と
してＲＯョが供給されると、第９図のデータΔ１２０〔
１〕が読出され、 、ＩＡ５〜０としてＲ６３３ｌｓＡ
９〜６としてＲＯョが供給されると、データΔん〔６３
〕が読出される。 すなわち、ＩＳＡ９〜６がＲＯＪの場合は各チャンネル
ＣＨＯ〜ＣＨｌ５のセグメント９のエンベロープ増分値
データ（Δ１１０，Δ戸，ΔＡＯ）が読出される。次に
、ＩＳＡ９〜６がＲｌＪになると、ＩＡ５〜０がＲＯ〜
６３Ｊにわたつて変化する間に、各チャンネルＣＨＯ〜
ＣＨｌ５のセグメント１のエンベロープ増分値データΔ
１１１〔巾〕，Δ１２１〔１ａ〕・・・ΔＡ１〔６３ａ
〕が読出され（第１２図チ参照）、以下同様にして各エ
ンベロープ増分値データが順次読出される。次に、ＩＳ
Ａ９〜６力げ８ョ（“１０００゛）になると、■Ａ５〜
０がＲＯ〜６３Ｊにわたつて変化する間に各チャンネル
ＣＨＯ〜ＣＨｌ５のセグメント９の位相増分値データ（
Δω１０，Δωぉ，Δω０。 ）が読出され、以下同様に、各位相増分値データが順次
読出される。以上の過程から明らかなように、アドレス
信号１ＳＡ８〜６の各値の各々はセグメント９〜７に対
応し、また、アドレス信号１ＳＡ９の゛゜０゛，゜゜１
゛は各々第９図に示すエリアＥＯ，Ｅｌに対応している
。 そして、上記過程により読出された各データはバツハレ
ジスタ１２（第４図）により１ベースクロックタイム遅
延されて出力される。（第１２図り参照）。（１１）
メモリ１３ アドレス信号１ＳＡ６が“０゛の場合は、アドレス信号
１Ａ５〜０がＲＯ〜関ョにわたつて変化する間に第１０
図に示すデータ１１１ＮＴ

〔０〕〜Ａぃェ〔Ｂ〕（エン
ベロープ初期値データ）が読出され、アドレス信号１Ｓ
Ａ６が“１゛の場合は、アドレス信号１Ａ５〜０がＲＯ
〜６３ョにわたつて変化する間に、第１０図のデータω
１０ＮＴＣ１〕〜ω００ＮＴ〔６３ａ〕（位相初期値デ
ータ）が読出される（第１２図チ参照）。 そして、読出された各データはバッファレジスタ１４に
よつて１ベースクロックタイム遅延されて出力される（
第１２図リ参照）。（ＩｉＯメモリ１５ アドレス信号１ＳＡ８〜６がＲＯョの場合は、アドレス
信号１Ａ５〜１がＲＯ〜３１Ｊにわたつて変化する間に
第１１図に示すデータＲＣＤＯ（イ）〕〜ＥＣＤＯ〔３
１〕が読出され、アドレス信号１ＳＡ８〜６が１１ョの
場合は、アドレス信号１Ａ５〜１が１０〜３１Ｊにわた
つて変化する間に第１１図のデータＲＣＤｌ．〔１〕〜
ＥＣＤｌ〔３１ａ〕が読出され、以下、同様にして各セ
グメントデータが順次読出される（第１２図ヌ参照）。 すなわち、メモリ１５の読出しは２ベースクロックタイ
ム毎に行われ、また、アドレス信号１ＳＡ８〜６の各値
．は各々セグメント９〜７に対応している。そして、メ
モリ１５から読出された各データはバッファレジスタ１
６によつてベースクロックタイム遅延されて出力される
（第１２図ル参照）。次に、メモリ１１，１３，１５内
のデータがメモリ５４，５５，６６，６７，７６へ転送
される過程を説明する。 いま、キーアサイナ１０３が押下キーの発音をチャンネ
ルＣＨＯに割当てたとする。この場合、前述したように
、キー・アサイナ１０３が発音すべき楽音の音高および
音色に対応する各種データを出力してメモリ１１，１３
，１５のチャンネルＣＨＯに対応するエリアに書込み、
次いでスタートコマンド゜゜００・・・０ｒ′（１６ビ
ット）を出力する。このスタートコマンドにおける第０
ビットの６′ｒ゛がチャンネルＣＨＯのスタートを指示
している。このスタートコマンドが出力されると、以後
、第９図に示すメモリ１１のエリアＥＯの内のチャンネ
ルＣＨＯに対応する各エンベロープ増分値データが各々
第６図のエンベロープ増分値メモリ６６へ転送され、ま
た、エリアＥ１内のチャンネルＣＨＯに対応する各位相
増分値データが各々第６図の位相増分値メモリ６７へ転
送され、また、第１０図に示すメモリ１３内のチャンネ
ルＣＨＯに対応する各エンベロープ初期値データ（１１
１Ｎ，，１２，ＮＴ，ＡＩＮＴ）がエンベロープ演算メ
モリ５４へ、各位相初期値データ（ω１、Ｔ，ω２！Ｎ
Ｔ，ω０１ＮＴ）が位相演算メモリ５５へ各々転送され
、また、第１１図に示すメモリ１５のチャンネルＣＨＯ
に対応する各セグメントデータがセグメントカウントメ
モリ７６へ転送される。以下、上記動作について詳述す
る。前述したスタートコマンド“゜００・・・０丁゛が
キーアサイナ１０３から出力されると、このスタートコ
マンドがデータバス１８を介して第５図のスタートコマ
ンドレジスタ３０（１６ビット）に読込まれる。次に、
クロックパルスＩＮＩＴＣＬＫが立上ると、この立上り
時点においてスタートコマンドレジスタ３０の出力デー
タがイニツトレジスタ３１内に読込まれ、この読込まれ
たデータがイニツトマルチプレクサ３４へ供給される。
イニツトマルチプレクサ３４は、チャンネルアドレス信
号ＣＨＡ８〜０（第１２図卜）が１０ョの時人力データ
の第０ビットの信号を出力し、以下、ＣＨＡ３〜０が１
１ョ〜Ｒｌ５ｊの時各々入力データの第１ビット〜第１
５ビットの信号を出力する（並直変換を行う）。すなわ
ち、イニツトレジスタ３１に読込まれたデータ（スター
トコマンド）が６４００・・・０Ｆ′の場合、イニツト
マルチプレクサ３４の出力信号１ＮＩＴ一１は第１２図
オの波形となる。この信号１ＮＩＴ一１のパルス幅１μ
Ｓｅｃであり、また、第１３図口に示すように、クロッ
クパルスＩＮＩＣＬＫ（第７３１３図イ）の１周期（２
５６μＳｅｃ）間に１咽発生する。そして、この信号１
ＮＩＴ−１が１６回発生する際にメモリ５４〜７６のデ
ータ書込みが行われる。この信号１ＮＩＴ−１はフリツ
プフロツプ３７（第５図）のセット入力端子９へ供給さ
れる。フリップフロップ３７はクロックパルスＭＣＬＫ
ｌによつてトリガされるもので、信号１ＮＩＴ−１が１
ベースクロックタイム遅延させ、信号１ＮＩＴ（第１２
図ワ）として出力する。そして、上記信号１ＮＩＴ−１
およびＩＮＩＴに基づいて、以下の過程でメモリ５４〜
７６のデータ書込みが行われる。（１）メモリ６６，６
７（第６図） これらのメモリ６６，６７は各々、第９図１のエリアＥ
Ｏ，Ｅｌと同一容量のメモリであり、アドレス信号ＰＩ
Ａ５〜０（第４図、第１２図ホ参照）が下位アドレスと
して供給され、また、アドレス信号ＰＳＡ８〜６が上位
アドレスとして供給されている。 １ここで、アドレス信号ＰＳＡ８〜６につ
いて説明する。第５図に示すセレクタレジスタ２１は、
信号１ＮＩＴ−１が゜゜０゛の時人力端子Ａへ供給され
ているメモリ２２の出力データをクロックパルスＭＣＬ
Ｋｌのタイミングで２読込み、また、信号１ＮＩＴ−１
が“１゛の時は入力端子Ｂへ供給されているアドレス信
号ＩＳＡ９〜６（第１２図ニ）をクロックパルスＭＣＬ
Ｋｌのタイミングで読込む。そして、読込んだ信号をア
ドレス信号Ｐ号Ａ９〜６とし４て出力する。すなわち、
信号１ＮＩＴ−１が“１゛になると、アドレス信号１Ｓ
Ａ９〜６がセレクタレジスタ２１において１ベースクロ
ックタイム遅延され（したがつてアドレス信号ＰＩＳＡ
９〜６と同一の信号となり）、アドレス信号ＰＳＡ９〜
６として出力される。メモリ６６，６７へ上位アドレス
として供給されるアドレス信号ＰＳＡ８〜６は上述した
アドレス信号ＰＳＡ９〜６の下位３ビットである。次に
、メモリ６６，６７の各リード／ライ．卜端子Ｒ／Ｗに
は各々アンドゲート６６，６９の出力が供給されている
。 また、アンドゲート６８，６９の各第１入力端へは信号 ＩＮＩＴが供給され、アンドゲート６８の第２入力端へ
はアドレス信号ＰＳＡ９がインバータ７０を介して供給
され、アンドゲート６９の第２入力端へはアドレス信号
ＰＳＡ９が直接供給されている。 ここで、アドレス信号ＰＳＡ９は、アドレス信号１ＳＡ
９がセレクタレジスタ２１（第５図）によつて１ベース
クロックタイム遅延された信号であり（但し、信号ＩＮ
ＩＴ−１が“゜１゛の場合）、したがつて、アト［ノス
信号ＰＳＡ９が“０゛の時は第４図のバッファレジスタ
１２から第９図のエリアＥＯ内のデータが出力され、ま
た、アドレス信号ＰＳＡ９が“１゛の時は、第４図のバ
ッファレジスタ１２から第９図のエリアＥ１内のデータ
が出力される。 さて、クロックパルスＩＮＩＴＣＬＫが″Ｆ′信号に立
上り、次いで第１２図ワに符号Ｐ１にて示す信号１ＮＩ
Ｔが出力されると、この時点で信号ＰＳＡ９が“０゛で
あるところから同信号１ＮＩＴがアンドゲート６８を介
してメモリ６６のリード／ライト端子Ｒ／Ｗへ供給され
る。 この時、第１２図りに示すように、第４図のバッファレ
ジスタ１２からはチャンネルＣＨＯの、かつセグメント
９のエンベロープ増分値データ（Δ１１０，Δ１２０，
ΔＡＯ：第９図）が順次出力され、メモリ６６（第６図
）のデータ入力端へ供給されている。したがつて、符号
Ｐ１て示す信号１ＮＩＴが出力されると、上記のエンベ
ロープ増分値データがメモリ６６内に書込まれる。次に
、第１２図ワに符号Ｐ２にて示す信号１ＮＩＴが出力さ
れると、チャンネルＣＨＯの、かつセグメント９のエン
ベロープ増分値データ（Δ１１１，ΔＩセ，，ΔＡ１）
がメモリ６６に順次書込まれ、以下、信号１ＮＩＴが゜
“１゛信号になる毎に、チャンネルＣＨＯのセグメント
２，３・・・７の各エンベロープ増分値データが順次メ
モリ６６内に書込まれる。次に第９図のエリアＥＩ内の
データがバッファレジスタ１２（第４図）から順次出力
される時は、前述したようにアドレス信号ＰＳＡ９が゜
“１゛となり、したがつて、アンドゲート６９が開状態
となり、信号ＩＮＩＴがメモリ６７のリード／ライト端
子Ｒ／Ｗへ供給される。この結果、以後信号ＩＮＩＴが
出力される毎に、チャンネルＣＨＯのセグメント９〜７
の各位相増分値データ（Δω１０９Δω２０９Δωｏ−
０ゞΔω１７９Δω２１９Δω０−７：第９図）が順次
メモリ６７内に書込まれる。 （Ｉｉ） メモリ５４，５５ 第４図のバッファレジスタ１４から出力された初期値デ
ータは第６図に示すセレクタレジスタ５１，５２の各入
力端子Ａへ供給される。 セレクタレジスタ５１，５２は各々、アンドゲート５１
ａ，５２ａの出力が４“１゛の時人力端子Ａのデータを
クロックパルスＭＣＬＫ３（第８図参照）のタイミング
で読込み、アンドゲート５１ａ，５２ａの出力が゜゛０
゛の時は、入力端子ＢのデータをクロックパルスＭＣＬ
Ｋ３のタイミングで読込む。 アンドゲート５１ａ，５２ａの各第１入力端へは信号１
ＮＩＴが供給され、またアンドゲート５１ａの第２入力
端へはアドレス信号ＰＩＳＡ６がインバータ５０を介し
て供給され、アンドゲート５２ａの第２入力端へはアド
レス信号ＰＩＳＡ６が直接供給されている。 ここで、アドレス信号ＰＩＳＡ６が６′０るの時は、第
１０図に示すエンベロープ初期値データ（１１１ＮＴ９
１２１ＮＴ９ＡＩＮＴ９）が第４図のバッファレジスタ
１４から出力され、アドレス信号ＰＩＳＡ６が゜“１゛
の時は第１０図の位相初期値データ（ω１１ＮＴ９ω２
！ＮＴ？ω０ＩＮＴ）がバッファレジスタ１４から出力
される。メモリ５４，５５は、第１４図に示すようにチ
ャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリアを有
し、また、エリアが各々４記憶スロット（１スロツトニ
２０ビット）から構成されている。この場合、各エリア
内の４つのスロットがアドレス信号円Ａｌ，Ｏによつて
アドレスされ、また各エリアがアドレス信号ＰＩＡ．５
〜２によつてアドレスされる。そして、これらのメモリ
５４，５５はセレクタレジスタ５１，５２の出力をクロ
ックパルスＭＣＬＫｌの立上りのタイミングで読込む。
しかして、第１２図ワに符号Ｐ１にて示す．信号１ＮＩ
Ｔが出力されると、この信号１ＮＩＴのタイミングにお
いてアドレス信号ＰＩＳＡ６が゜゜０゛であることから
、信号１ＮＩＴがアンドゲート５１ａを介してセレクタ
レジスタ５１へ供給される。 この結果、上述した信号１ＮＩＴ・のタイミングにおい
てバッファレジスタ１４（第４図）から出力されるチャ
ンネルＣＨＯのエンベロープ初期値データ（１１１ＮＴ
９１２！ＮＴ９ＡＩＮＴ）（第１２図り参照）が順次セ
レクタレジスタ５１に読込まれ、次いで読込まれた各初
期値データがメモリ５４のチャンネルＣＨＯに対応する
エリア内に順次読込まれる。次に、第１２図ワに符号Ｐ
２にて示す信号ＩＮＩＴが出力されると、この時アドレ
ス信号ＰＩＳＡ６が“゜１゛であることから、同信号Ｉ
ＮＩＴがアンドゲート５２ａを介してセレクタレジスタ
５２へ供給される。 この結果、上述した信号１ＮＩＴタイミングにおいてバ
ッファレジスタ１４から出力されるチャンネルＣＨＯの
位相初期値データ（ω１１ＮＴ，ω２１ＮＴ，ω０，Ｎ
Ｔ）が順次セレクタレジスタ５２に読込まれ、次いで読
込まれた各初期値データがメモリ５５のチャンネルＣＨ
Ｏに対応するエリア内に順次読込まれる。 以下、信号１ＮＩＴが出力される毎に上記と全く同じ動
作が繰返される。 １１ｉ） メモリ７６ 第４図のバッファレジスタ１６から出力されたセグメン
トデータは第６図のセレクタレジスタ７５の入力端子Ａ
へ供給される。 セレクタレジスタ７５は、上述したセレクタレジスタ５
１，５２と同一構成であり、信号ＩＮＩＴ″Ｆ１の時ク
ロツツクパルスＭＣＬＫ３のタイミングで入力端子Ａの
データを読込み、信号１ＮＩＴが“゜０゛の時は入力端
子Ｂのデータを読込む、セグメントカウントメモリ７６
は、第１１図に示すメモリ１５と同一構成のメモリであ
り、アドレス信号ＰＩＡ５〜１が下位アドレスとして供
給され、アドレス信号ＰＳＭ８〜６が上位アドレスとし
て供給され、クロックパルスＭＣＬＫｌの立上りのタイ
ミングで入力データを読込む。 しかして、第１２図ワの符号Ｐ１て示す信号１ＮＩＴが
出力されると、この時点でバッファレジスタ１６（第４
図）から出力されるチヤンネノ顎ＨＯの、かつセグメン
ト９のセグメントデータ（レイトカウントデータＲＣＤ
ＯおよびエンベロープカウントデータＥＣＤＯ）セレク
タレジスタ７５に順次読込まれ、次いで、読込まれたデ
ータがセグメントカウンタメモリ７６内に順次読込まれ
る。 以下、信号ＩＮＩＴが出力される毎にチャンネルＣＨＯ
のセグメント９〜７の各セグメントテータが順次メモリ
７６内に読込まれる。（４）セグメント演算 上述したメモリ５４〜７６へのデータ転送は、第１２図
に示すクロックパルスＩＮＩＴＣＬＫの１周期間（２５
６μＳｅｃ）において行われる。 そして、次にクロックパルスＩＮＩＴＣＬＫが″Ｒ９に
立上ると、第５図に示すイニツトレジスタ３１内のデー
タ“６００・・・０１゛３がランレジスタ３２内に読込
まれる。このランレジスタ３２の１６の各ビット出力は
各々インバーク３６によつて反転され、イニツトレジス
タ３１、スタートコマンドレジスタ３０の各ビットリセ
ット端子へ各々供給される。これにより、ランレジスタ
３２の゜“１゛のビットに対応するレジスタ３０，３１
のビットがリセットされる。また、インバータ３６の出
力（１６ビット）の内の゜゜０゛信号は、スタートコマ
ンドレジスタ３０の対応するビットの入力を禁止する。
また、ランレジスタ３２の出力はランマルチプレクサ３
５へ供給される。 ランマルチプレクサ３５はチャンネルアドレス信号ＣＨ
Ａ３〜０がＲＯＪの時ランレジスタ３２の第０ビットの
信号を出力し、ＣＨＡ３〜０が１１Ｊの時ラン１ノジス
タ３２の第１ビットの信号を出力し、、ＣＨＡ３〜０が
Ｒｌ５ｊの時ランレジスタ３２の第１５ビットの信号を
出力する（並直変換を行う）。このランマルチプレクサ
３５の出力は、信号ＲＵＮ−１としてフリップフロップ
３７のリセット端子Ｒへ供給される。フリップフロップ
３７は、信号ＲＵＮ−１を１ベースクロックタイム遅延
させ、信号Ｒ［ＪＮとして出力する。なお第１３図ハに
信号ＲＵＮ−１の波形を示す。これらの信号ＲＵＮ−１
およびＲＵＮが出力されると、当該チャンネル（第１３
図の例の場合、チャンネルＣＨＯ）のセグメント演算、
エンベロープおよび位相演算、楽音波形演算が行われ、
これにより楽音が形成される。また、ランレジスタ３２
の出力はバスドライバ３３、データバス１８を介してキ
ーアサイナ１０３（第３図）へ供給される。 このランレジスタ３２の“゜１゛のビットは楽音形成が
終了した時リセットされ、したがつてランレジスタ３２
の出力は現在楽音形成が行われているチャンネルを示し
ている。キーアサイナ１０３は、このランレジスタ３２
の出力によつて、現在どのチャンネルにおいて楽音形成
が行われているかを検知する。次に、セグメント演算に
ついて説明する。 まず、第５図のセグメントメモリ２２は、チャンネルＣ
ＨＯ〜ＣＨｌ５に各々対応する第０〜第１５記憶スロッ
ト（１スロツトニ４ビット）を有し、チャンネルアドレ
ス信号Ｏ仏３〜０（第１５図ハ参照）がアドレス端子Ａ
Ｄへ供給され、また、アドレ妥信号１Ａ５〜０の第１ビ
ットの信号１Ａ１がリード／ライト端子Ｒ／Ｗへ供給さ
れている。このセグメントメモリ２２の第０〜第お記憶
スロット内のデータは各々、チャンネルＣＨＯ〜ＣＨｌ
５において現在実行中のセグメントの番号を示している
。例えば第０〜第３記憶スロット内のデータが各々Ｒ３
ョ，０２Ｊ，ｒ５Ｊであつた場合は、現在チャンネルＣ
ＨＯ〜ＣＨ３の各々においてセグメント３，２，５の楽
音形成が行われていることを示している。このセグメン
トメモリ２２から読出されたデータはセレクタレジスタ
２１によつて１ベースクロックタイム遅延され、アドレ
ス信号ＰＳＡ９〜６として出力される。そして、このア
ドレス信号ＰＳＡ９〜６の下位３ビットＰＳＡ８〜６が
セグメントカウントメモリ７６（第６図）のアドレス端
子ＡＤ２へ供給される。なお、このセグメントメモリ２
２は初期リセットされる。いま、チャンネルＣＨＯに発
音割当てが行われ、次いでセグメントカウントメモリ７
６のチャンネルＣＨＯに対応するエリアの書込みが終了
した時点においては、セグメントメモリ２２のチャンネ
ルＣＨＯに対応する第０記憶スロット内のデータがＲＯ
Ｊとなつている。 したがつて、信号ＲＵＮ−１（第１５図ニ）が“１゛に
立上り、次いで信号ＲＵＮ（第１５図ホ）が゜“１゛と
なつた時点において、アドレス信号ＰＳＡ８〜６はＲＯ
ョであり、このデータ１０ョがセグメントカウントメモ
リ７６のアドレス端子ＡＤ２へ供給される。また、同メ
モリ７６のアドレス端子ＡＤｌへは、アドレス信号ＰＩ
Ａ５〜１ （第１５図へ）が供給される。この結果、ア
ドレス信号ＰＩＡ５〜１がＲＯョの時はセグメントカウ
ントメモリ７６からチャンネルＣＨＯでかつセグメント
９に対応するレートカウントデータＲＣＤＯが読み出さ
れ、また、アドレス信号ＰｌＡ５〜１がＲｌＪの時はセ
グメントカウンタメモリ７６からチャンネルＣＨＯでか
つセグメント９に対応するエンベロープカウントデータ
ＥＣＤＯが読出され（第１５図り参照）、分配回路７７
へ供給される。分配回路７７は、入力データを信号ＰＩ
Ａｌに応じて出力端子ＡまたはＢから出力する回路であ
る。セグメントカウンタメモリ７６からデータＲＣＤＯ
が読出された時点において、信号ＰＩＡｌ（第１５図卜
）は゜“０゛５にあり、この結果、データＲＣＤＯは分
配回路７７の出力端子Ｂから出力される。ここで、下記
の説明を分かりやすくするために、レートカウントデー
タＲＣＤおよびエンベロープカウントデータＥＣＤのデ
ータ内容およびこれらデータＲＣＤ，ＥＣＤの処理の概
要について説明する。 まず、エンベロープカウントデータＥＣＤは、例えば第
３表に示すような１６ビットの数値データである。 第３表に示すようなエンベロープカウントデータＥＣＤ
の初期値から各セグメントにおいてそれ．ぞれ所定の周
期でｒ１ョを繰返し減算し、その減算結果が１０ョにな
つたとき当該セグメントが終了して次のセグメントに移
る。 例えば、セグメント６に関するデータＥＣＤは、初期値
Ｒｌ６８Ｊから所定周期でＲｌ６７Ｊ，ｒｌ６６ョ・Ｊ
１ョと順次ＲｌＪ・ずつ減少し、そしてデータＥＣＤが
ＲＯｊになると、セグメント９が終了する。また、レイ
トカウントデータＲＣＤは、例えば第４表に示すような
１６ビットのデータであるが、その下位７ビットは上述
したエンベロープカウントデータＥＣＤからＲｌＪを繰
返し減算する周期を示す数値データであり、また、第７
ビットはＨＯＬＤ信号となつており、さらに、上位８ビ
ットは下位７ビットで表わされる数値からＲｌＪを順次
減算した時の減算結果を示すデータとなつている。 この場合、ＨＯＬＤ信号とは楽音を同一状態で持続させ
るための制御信号てあり、持続系の楽音（オルガン音等
）の場合に、レートカウントデーＬ夕ＲＣＤ，（セグメ
ント４に対応するレートカウントデータ）のＨＯＬＤ信
号が゜゜１゛となる。なお、ＨＯＬＤ信号が“１゛とな
るのはこの場合だけである。このレイトカウントデータ
ＲＣＤの上位８ビットには、最初下位７ビットの数値デ
ータがそのまま移され、その後この数値から一定タイミ
ングで１しを順次減算した値を示すデータとなる。 例えば、セグメント９では、データＲＣＤの下位７ビッ
トのデータＲ２Ｌであるから上位８ビットのデータはＲ
２し，１２０ョ，１１９ョ・Ｊしを順次変化することに
なる。データＲＣＤの上位８ビットのデータがＲＯョに
なると、このとき再び下位７ビットの数値データがその
まま上位８ビットに移されるとともに、このタイミング
でエンベロープカウントデータＥＣＤ（１７）１１．．
減算が実行され、以後これを繰返すようになつている。
このように、エンベロープカウントデータＥＣＤとレー
トカウントデータＲＣＤとによつて各セグメントの時間
を決定することにより、全体として少ないビット数で各
セグメントの長さを細かく任意に設定できる。なお、以
下の説明では、上記各データＥＣＤおよびＲＣＤを２″
コンプリメントのデータとしているので、ｒ１ョの減算
はＲｌＪの加算によつて行なわれる。さて、分配回路７
７の出力端子Ｂから出力されたレートカウントデータＲ
ＣＤＯの上位８ビットはデータセレクタ８０の入力端子
Ａへ印加され、下位７ヒットはデータセレクタ８０の入
力端子Ｂへ印加される。 また、同セレクタ８０の入力端子Ｂの第７ビットにぱ゜
０゛が印加されている。データセレクタ８０は、入力端
子Ａへ供給されるデータの各ビットのノアをとるノア回
路８３の出力が゜゜１゛の時人力端子Ｂのデータを出力
し、゜“０゛の時人力端子Ａのデータを出力する。この
場合、レートカウントデータＲＣＤＯの上位８ビットは
全で“０゛であることから、同データＲＣＤＯの下位７
ビットに′４０″を加えた８ビットのデータがデータセ
レクタ８０から出力され、アダー８１の入力端子Ａへ供
給される。アダー８１はデータセレクタ８０の出力とオ
アゲート８４の出力（“１゛または“０゛）とを加算す
る。オアゲート８４の第１入力端へはインバータ７２の
出力が供給され、インバータ７２の入力端へは分配回路
７７の出力端子Ｂから出力されるデータＲＣＤの第７ビ
ット、すなわち、ＨＯＬＤ信号が供給されている。また
、オアゲート８４の第２入力端へは後述するデイケイリ
クエスト信号ＤＥＱが供給されている。したがつて、Ｈ
ＯＬＤ信号が″０″の時は、インバータ７２の出力が“
゜１゛となり、この゜“１゛がオアゲート８４を介して
アダー８１の入力端子Ｂへ供給される。この結果、デー
タセレクタ８０の出力データにアダー８１によつて１１
Ｊが加算され、この加算結果がデータセレクタ７３の入
力端子Ｂの上位８ビットへ供給される。また、このデー
タセレクタ７３の入力端子Ｂの下位８ビットには分配回
路７７から出力されたレートカウントデータＲＣＤＯの
下位８ビットが供給される。データセレクタ７３はアド
レス信号ＰＩＡｌ（第１５図卜）が“゜０゛の時人力端
子Ｂのデータを出力し、“゜１゛の場合入力端子Ａのデ
ータを出力する。したがつて、この場合入力端子Ｂのデ
ータがデータセレクタ７３から出力され、セレクタレジ
スタ７５へ供給される。そして、このデータがクロック
パルスＭＣＬＫ３のタイミングで同レジスタ７５に読込
まれ、次いでクロックパルスＭＣＬＫｌのタイミングで
セグメントカウントメモリ７６に読込まれる。このよう
に、第１５図りに示す時間匡。 。のタイミングにおいて、まずデータＲＣＤＯが読出さ
れ、読出されたデータＲＣＤＯにＲｌＪが加算され（１
１Ｊが減算され）、次いで、この加算後のデータを上位
８ビットとし、加算前のデータＲＣＤＯを下位８ビット
とするデータが再びメモリ７６内のデータＲＣＤＯの位
置に書込まれる。次に、第１５図りに示す時間Ｔ。 ｌのタイミングにおいては、セグメントカウントメモリ
７６からエンベロープカウントデータＥＣＤＯが読出さ
れ、分配回路７７へ供給される。この時、信号ＰＩＡｌ
は“゜１゛信号にあり、したがつて、データＥＣＤＯは
分配回路７７の出力端子Ａから出力され、アダー７８の
入力端子Ａへ供給される。アダー７８の入力端子Ｂへは
オアゲート８２の出力が供給されており、オアゲート８
２の第１入力端へはタンプリクエスト信号ＤＡＱ（常時
は“０゛）が、第２入力端へは遅延回路（遅延時間＝２
ベースクロックタイム）８５の出力が供給されている。
また、遅延回路８５の入力端へはアダー８１のキヤリイ
アウト端了ＣＯの信号が供給されている。前述した時間
ＴｃＯにおいて、アダー８１のキヤリイアウト出力ぱ“
０゛であり、したがつて時間Ｔ。ｌにおいて、遅延回路
８５の出力ば０゛となり、この信号“゜０゛がオアゲー
ト８２を介してアダー７８の入力端子Ｂへ供給される。
この結果、アダー７８１の入力端子Ａへ供給されたエン
ベロープカウントデータＥＣＤＯは、そのままアダー７
８から出力され、データセレクタ７３の入力端子Ａへ供
給される。この時、信号ＰＩＡｌは“゜１゛であり、し
たがつて、アダー７８から出力されたエンベロープカ７
ウントデータＥＣＤＯがセレクタ７３から出力され、セ
レクタレジスタ７５に読込まれ、次いでセグメントカウ
ントメモリ７６に読込まれる。このように、時間匡。１
においては、セグメントカウントメモリ７６からエンベ
ロープカウントデ９−タＥＣＤＯが読出され、遅延回路
８５の出力が“゜０゛の時は、読出されたデータＥＣＤ
Ｏが再びメモリ７６の同じ記憶位置に書込まれる。 以下、アドレス信号ＰＩＡ５〜１ （第１５図へ）がＲ
ＯＪになる毎にレートカウントデータＲＣＤＯにＲＬが
加算され、また、アドレス信号ＰＩＡ５〜１がｒ１ョに
なる毎にエンベロープカウントデータＥＣＤＯがメモリ
７６から読出され、次に同メモリ７６に書込まれる。 そして、アダー８１のキヤリイアウト端了ＣＯから゜゜
１゛信号が出力されると（データＲＣＤＯの上位８ビッ
トがＲＯＪになると）、２ベースクロックタイム遅れて
遅延回路８５から゜゛１゛信号が出力され、オアゲート
８２を介してアダー７８の入力端子Ｂへ供給される。こ
れにより、エンベロープカウントデータＥＣＤＯにＲｌ
Ｊが加算される（Ｒｌ．Ｊが減算される）。以下、同様
の過程が繰返され、そして、アダー７８のキヤリイアウ
ト端了ＣＯから゜゜１゛信号が出力されると（データＥ
ＣＤＯがＲＯョになると）、この“゜１゛信号が信号Ｆ
ＣＣとして第５図に示すアダー２５のキヤリイイン端子
ＣＩへ供給される。以上が、チャンネルＣＨＯの、かつ
セグメント９の時間計測の過程である。一方、第５図の
セグメントメモリ２２の第０記憶スロット内のチャンネ
ルＣＨＯに対応するデータ（この場合ＲＯｊ）は、チャ
ンネルアドレス信号ＣＨＡ３〜０がＲＯＪになる毎に読
出され、レジスタ２４へ供給される。 レジスタ２４は、供給されるデータを１ベースクロック
タイム遅延させてアダー２５の入力端子Ｂへ出力する。
アダー２５の入力端子Ａへは、デイケイ・ダンプ制御回
路２９からデータＥＤが供給されている。このデータＥ
Ｄは、常時はＲＯＪであり、したがつて、レジスタ２４
の出力データは、アダー２５のキヤリイイン端子ＣＩへ
信号ＥＣＣＣ“１゛信号）が供給されていない時は、ア
ダー２５からそのまま出力され、アンドゲート２６へ供
給される。アンドゲート２６は、信号ＲＵＮ（第１５図
ホ）が゜“１゛の時、開となり、アダー２５の出力をセ
グメントメモリ２２の入力端へ供給する。しかして、セ
グメントメモリ２２のチャンネルＣＨＯに対応する第０
記憶スロットの内容は、初期状態でＲＯＪであり、信号
ＲＵＮが゛゜１゛に立上つた後も１０ョを続け、そして
、チャンネルＣＨＯのタイミングで信号ＥＣＣＣ４Ｆ２
信号）がアダー２５へ供給された時始めてｒ１ョ（セグ
メント１を示す）となる。 セグメントメモリ２２のチャンネルＣＨＯに対応する第
０記憶スロットの内容力げ１ｊになると、アドレス信号
ＰＳＡ８〜６がＲｌＪとなり、このアドレス信号ＲｌＪ
が第６図のセグメントカウントメモリ７６のアドレス端
子ＡＤ２へ供給される。 これにより、以後、チヤンネノＬ／ＣＨＯに対応してア
ドレス信号ＰＩＡ５〜１がＲＯＪになる毎にレートカウ
ントデータドＣＤｌ（セグメント９に対応）が、また、
信号ＰＩＡ５〜１が１１Ｊになる毎にエンベロープカウ
ントデータＥＣＤｌが各々セグメントカウントメモリ７
６から読出され、前述した場合と同様にしてセグメント
１の時間計測が行われる。そして、アダー７８のキヤリ
イアウト端子ＣＯから信号ＥＣＣが再び出力されると、
セグメントメモリ２２（第５図）のチャンネルＣＨＯに
対応する第０記憶スロットの内容力げ２Ｊとなり、以後
セグメント２の時間計測が行われ、このセグメント２の
時間計測が終了すると、次いでセグメント３〜７の時間
計測が順次行われる。以上が、セグメント演算の過程で
ある。なお、上記の過程はチャンネルＣＨＯのセグメン
ト演算の過程であるが、チャンネルＣＨｌ〜ＣＨｌ５に
ついても発音割当てが行われた場合、同様にして、行わ
れる。この場合、チャンネルＣＨｌの時間計測は第１５
図りに示す時間Ｔ１において行なわれ、 チャンネル
ＣＨｌ５の時間計測は同図に示す時間Ｔｌ５において行
われる。また、上記過程において、ＨＯＬＤ信号が゛゜
１゛の場合は、インバータ７２の出力が“０゛となり、
したがつてオアゲート８４の出力が“゜０゛となり、こ
の゜゜０゛信号がアダー８１の入力端子Ｂへ供給される
。 この結果、アダー８１における１＋１Ｊの加算が行われ
す、セグメント演算は実質的にストップし、以後、セグ
メントは４の状態を続ける。なお、この場合における以
後のセグメント処理については後のキーオフ処理におい
て説明する。（５）エンベロープ演算 第１３図に示す楽音演算期間Ｔｇに入つた時点において
、第６図のエンベロープ演算メモリ５４（第１４図参照
）のチャンネルＣＨＯに対応するエリアには、エンベロ
ープ初期値１１，Ｎ，，１２，Ｎ，，Ａ，ＮＴが各々記
憶されており、また、第６図のエンベロープ増分値メモ
リ６６のチャンネルＣＨＯに対応するエリアにはエンベ
ロープ増分値Δ１１０９Δ１２０９Δ１６９Δ１１１９
Δ１２１，ΔＡｌ，・・・Δ１１７，Δ１２７，ΔＡ７
が各々記憶されている（第９図のエリアＥＯ参照）。 この状態において、アドレス信号ＰＩＡ５〜０がチャン
ネルＣＨＯに対応してＲＯョになると（第１６Ａ図イに
示す時間ＴａＯ参照）、エンベロープ演５算メモリ５４
からチャンネルＣＨＯに対応する初期値１１１ＮＴが出
力され（第１６Ａ図口参照）、また、エンベロープ増分
値メモリ６６からは、チャンネルＣＨＯに対応する増分
値Δ１１６が出力される（第１６Ａ図ハ参照）。そして
、エンベ１、ローブ演算メモリ５４の出力はアダー５７
の入力端子Ａへ供給され、また、エンベロープ増分値メ
モリ６６の出力はデータセレクタ５９の入力端子Ａへ供
給される。データセレクタ５９は、インバータ７２の出
力が“６『゛の時１（ＨＯＬＤ信号が゜゜１゛の時）、
データＲＯョを出力し、インバータ７２の出力が“１゛
の時は、ダンプリクエスト信号ＤＡＱが゜“０゛の場合
に入力端子Ａのデータを出力し、同信号ＤＡＱが“１゛
の場合に入力端子Ｂのデータを出力す２る。第１６Ａ図
の時間匡％においてインバータ７２の出力は′４ｒ′、
ダンプリクエスト信号ＤＡＱは“゜０゛であり、したが
つて、エンベロープ増分値メモリ６６の出力Δ■１０が
データセレクタ５９を介してアダー５７の入力端子Ｂへ
２供給される。この結果、アダー５７からデータ（１１
１ＮＴ＋Δ１１ｏ）が出力され、アダー５８の入力端子
ＢＡへ供給される。このアダー５８の入力端子Ｂへは、
外部コントロールデータが供給されている。この外部コ
ントロールデータは、例．−えば演奏者が演奏中におい
て発生楽音の音量、音色等を直接制御したい場合あるい
は音量や音色に周期的変調を付与した場合等に供給され
るデータであり、通常はＲＯョとする。したがつて、通
常はアダー５８の入力端子Ａへ供給され．たデータがア
ダー５８からそのまま出力され、クロックパルスＭＣＬ
Ｋ３のタイミングでセレクタレジスタ５１に読込まれる
。そして、この読込まれたデータがＥＮＶＤＡＴＡｌ５
〜０として同レジスタ５１から出力され（第１６Ａ図ニ
）、第７図の楽音演算回路へ供給されると共に、エンベ
ロープ演算メモリ５４に再び書込まれる。このように、
信号ＰＩＡ５〜０がＲＯョにある期間ＴａＯ内において
、メモリ５４からチャンネルＣＨＯに対応するデータ１
１１ＮＴが読出され、次いでこのデータ１１，Ｎ，にデ
ータΔ１１０が加算され、この加算結果１１１ＮＴ＋Δ
１１０がチャンネルＣＨＯのデータ１１に関するＥＮＶ
ＤＡＴＡｌ５〜０として出力されると共に、メモリ５４
内のデータ１１工ＮＴが記憶されていた位置に書込まれ
る。 次に、信号ＰＩＡ５〜０がＲＬになると、上述した場合
と同様にして、ＥＮＶＤＡＴＡｌ５〜０としてデータＩ
２ｌＮＴ＋Δ１２０が出力され、また、このデータがメ
モリ５４内に書込まれる。次いで信号ＰＩＡ５〜０がＲ
３ョになると、ＥＮＶＤＡＴＡｌ５〜０としてチャンネ
ルＣＨＯのデータＡｌＮ，＋ΔＡＯが出力され、またこ
のデータがメモリ５４内に書込まれる。以上がチャンネ
ルＣＨＯに対する処理であり、以後信号ＰＩＡ５〜０力
げ４〜７Ｊの時チャンネルＣＨｌに対する処理が行なわ
れ、 信号ＰＩＡ５〜０がＲ６Ｏ−６３Ｊの時チャン
ネルＣＨｌ５の処理が行われる。次に、再び信号ＰＩＡ
５〜０がＲＯＪになると、メモリ５４からデータ１１１
ＮＴ＋Δ１１０が読出され、この読出されたデータにΔ
１１０が加算され、この加算結果１１１ＮＴ＋２Δ１１
０がＥＮＶＤＡＴＡｌ５〜０として出力されると共に、
メモリ５４内に再び書込まれ、以下同様の処理が繰返さ
れる（第１６Ｂ図参照）。 以上がエンベロープ演算の過程であり、このようにして
前記第（５）〜第（７）式の演算、すなわち、なる演算
が行われる。 なお、インバータ７２の出力が゜゜０゛の時（ＨＯＬＤ
信号が゜“１゛の時）はデータセレクタ５９の出力がｒ
′０Ｊとなり、したがつて、メモリ５４から読出された
データはそのまま（増分値が加算されずに）ＥＮＶＤＡ
ＴＡｌ５〜０として出力され、また、メモリ５４内に再
書込みされる。 この場合、勿論エンベロープデータＡ，ｌｌ，ｌ２は変
化しない。なお、実際には、インバータ７２の出力はタ
イミング合わせ用の回路を介してデータセレクタ５９に
供給されるが、この点に関する説明は省略する。（６）
位相演算 この位相演算の過程は上述したエンベロープ演算の過程
と略同じであり、したがつて詳細な説明は省略するが、
第１６Ａ図、第１６Ｂ図のホ〜トに各々位相演算メモリ
５５、位相増分値メモリ６７の各出力およびＦＲＥＱＤ
ＡＴＡｌ５〜０を示す。 このデータＦＲＥＱＤＡＴＡｌ５〜０が第７図の楽音演
算回路へ供給される。この位相演算が前述した第（２）
〜第（４）式の演算、すなわち、なる演算である。 なお、アダー６１の入力端子Ｂへ供給される外部コント
ロールデータは、楽音に周波数変調（例えばビフラート
）をかける場合に供給されるデータであり、周波数変調
をかけない場合はＲＯョである（７）楽音波形演算 この楽音波形演算は楽音波形を形成するための演算であ
り、第７図に示す楽音演算回路によつて、上述したＥＮ
ＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡｌ５〜０を
用いて行われる。 第７図において、符号４７はマイクロプログラムメモリ
（ＲＯＭ）であり、このメモリ４７には予め第１７図に
示す６４ステップ（１ステツプニ１６ビット）のマイク
ロ命令が記憶されている。この第１７図において、Ｏ印
は“１゛信号を、空欄は“０゛信号を示している。例え
ば、図の第１行目の命令ＴＯは“゜００・・・０１１１
ｒ゛なる命令である。また、図の最上部には各ビット信
号の名称が記載されている。各ビット信号の働きは次の
通りてある。・チャンネルアドレス信号ＣＨＡ３〜０（
第１５！〜第１２ビット）前述したように、チャンネル
ＣＨＯ〜ＣＨｌ５の各々についての処理タイミングを示
す信号である（第１２図、第１５図参照）。 ・ゲート信号ＧＡＴＥＭＵＬＫ（第７ビット）このゲー
ト信号ＣＡＴＥＭＵＬＫが“゜１゛になると、第７図の
ゲート回路９２が開状態となる。 ●セレクト信号ＦＲＥＱＳＥＬ（第６ビット）このセレ
クト信号ＦＲＥＱＳＥＬが゜゜０”になると、第７図の
セレクタレジスタＲ３の入力端子Ａが選択され、“゜１
゛になると、入力端子Ｂが選択される。・ロード信号Ｌ
ＤＢ（第５ビット） このロード信号ＬＤＢが“゜１゛になると、第７図の出
力バッファ９３にデータが読込まれる。 ・ロード信号ＬＤＲ５（第４ビット） このロード信号ＬＤＲ５が“゜１゛になると、レジスタ
Ｒ５（第７図）にデータが読込まれる。 ・ロード信号ＬＤＲ４（第３ビット） このロード信号ＬＤＲ４が゜゜１゛になると、レジスタ
Ｒ４にデータが読込まれる。 ・ロード信号ＬＤＲ３（第２ビット） このロード信号ＬＤＲ３が゜“１゛になると、レジスタ
Ｒ３に上述したセレクト信号ＦＲＥＱＳＥＬによつて選
択されたデータが読込まれる。 ・ロード信号ＬＤＲ２（第１ビット）このロード信号Ｌ
ＤＲ２が“１゛５になると、レジスタＲ２にデータが読
込まれる。 ・ロード信号ＬＤＲｌ（第０ビット） このロード信号ＬＤＲｌが“゜１゛になると、ジスタＲ
１にデータが読込まれる。 また、第１７図においてＯ印の中に記入された数字は、
その信号によつて処理されるチャンネルＣＨＯ〜ＣＨｌ
５の番号を示している。 上述したマイクロプログラムメモリ４７内の各命令はア
ドレス信号１Ａ５〜０によつて読出される。すなわち、
アドレス信号１Ａ５〜０がＲＯＪの時第１７図の命令Ｔ
Ｏが読出され、１１Ｊの時命令Ｔ１が読出され、 、Ｒ
６３ョの時命令Ｔ６３が読出される。そして、読出され
た命令に含まれる各ビット信号の内、チャンネルアドレ
ス信号ＣＨ３〜０が第５図および第６図の回路各部へ出
力され、また、他のビット信号がインストラクションレ
ジスタ４８によつて１ベースクロックタイム遅延された
後、第７図へ出力される。次に、第７図に示す回路の動
作を第１７図および第１８図を参照して説明する。 まず、第１８図はクロックパルスＭＣＬＫｌ、アドレス
信号１Ａ５〜０、ＰＩＡ５〜０、ＥＮＤＡＴＡｌ５〜０
、ＦＲＥＱＤＡＴＡｌ５〜０および第７図各部の出力の
相互関係を示すタイミング図であり、この図において長
方形枠の右下隅の数字ＲＯＪ，ｒｌョは各々チャンネル
番号を示している。また、第７図におけるマイクロプロ
グラムメモリ４７内の各マイクロ命令ＴＯ〜Ｔ６３は、
前述したようにアドレス信号１Ａ５〜０（第１８図口）
により、常時、繰返し読出される。そして、読出された
各マイクロ命令ＴＯ〜Ｔ６３がインストラクションレジ
スタ４８により１ベースクロックタイム遅延されて第７
図の各部へ出力される。他方、アドレス信号ＰＩＡ５〜
０（第１８図ハ）はアドレス信号１Ａ５〜０を１ベース
クロックタイム遅延させた信号である。したがつて、第
１８図ハおよびへに示すように、アドレス信号ＰＩＡ５
〜０がＲＯＪの時インストラクションレジスタ４８から
マイクロ命令ＴＯが出力され、 アドレス信号ＰＩＡ
５〜０がＲ６３Ｊの時インストラクションレジスタ４８
からマイクロ命令Ｔ６３が出力される。また、前述した
データＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡ
ｌ５〜０が第７図の回路へ供給されるタイミングは、第
１６Ａ図、第１６Ｂ図二および卜に示される通りであり
、これらのデータが各々第１８図二およびホに転記され
ている。 なお、第１８図ホにおいてω１，ω−２，ωｏに代えて
ω１ｔ，ω２ｔ，ω０ｔ１と記載しているのは前述した
（１）式の対応をわかり易くするためである。以下、第
１８図にしたがつて第７図の回路の動作を述べる。 まず、信号ＰＩＡ５〜０がＲＯＪとなる時間ＴＯ（第１
８図最下部参照）においては、第７図のインストラクシ
ョンレジスタ４８からマイクロ命令ＴＯが出力される。
また、この時、レジスタＲ１の入力端へはチャンネルＣ
ＨＯのＥＮＶＤＡＴＡｌ５〜０１１１Ｊが供給され、セ
レクタレジスタＲ３の入力端子ＡへはチャンネルＣＨＯ
のＦＲＥＱＤＡＴＡｌ５〜０ｒω１ｔＪが供給されてい
る。インストラクションレジスタ４８からマイクロ命令
ＴＯが出力されると、ロード信号ＬＤＲｌ〜ＬＤＲ４（
第１７図参照）が各々レジスタＲ１〜Ｒ４へ供給される
。ここで、ロード信号ＬＩ）Ｒｌ，ＬＤＲ３はチャンネ
ルＣＨＯの楽音信号を形成するための信号であるが、ロ
ード信号ＬＤＲ２，ＬＤＲ４はチャンネルＣＨｌ５の楽
音信号を形成するための信号である。以下、チャンネル
ＣＨＯの楽音信号を形成する場合についてのみ説明する
。ロード信号ＬＤＲｌおよびＬＤＲ３が各々レジスタＲ
１およびＲ３へ供給されると、レジスタＲ１およびＲ３
に各々上記のデータ１１およびω１ｔが読込まれる（第
１８図卜，り参照）。なお、この時セレクト信号ＦＲＥ
ＱＳＥＬは“０゛であり、レジスタＲ３の入力端子Ａが
選択されている。レジスタＲ３にデータω１ｔが読込ま
れると、このデータω１ｔがサインテーブル９６へ供給
され、これにより、サインテーブル９６からＳｉｎω１
ｔが出力される（第１８図オ参照）。次に、時間ｔ１に
なると、レジスタＲ１の入力端へＥＮＶＤＡＴＡｌ５〜
０ｒＩ２Ｊが、またレジスタＲ３の入力端子ＡへＦＲＥ
ＱＤＡＴＡｌ５〜０「ω２ｔＪが各々供給され、また、
インストラクションレジスタ４８からマイクロ命令Ｔ１
（第１７図参照）が出力される。 このマイクロ命令Ｔ１により、ロード信号ＬＤＲｌ〜Ｌ
ＤＲ４が各々レジスタＲ１〜Ｒ４へ供給され、各レジス
タＲ１〜Ｒ４に第１８図に示す各データが読込まれる。
また、レジスタＲ３にデータω２ｔが読込まれ、サイン
テーブル９６へ供給されると、サインテーブル９６から
データＳｉｎω２ｔが出力される。また、レジスタＲ４
にデータＳｊｎω１ｔが読込れ、またレジスタＲ２にデ
ータ１１が読込まれ、これらのデータが各々乗算器９０
が供給されると、乗算器９０からデータ１１Ｓｉｎω１
ｔが出力される（第１８図ワ）。またこの時ゲート信号
ＧＡＴＥＭＵＩＫは６４０たであり、したがつてゲート
回路９２の出力はＯである。（第１８図力）。そして、
乗算器９０から上述したデータ１１ｓｉｎω１ｔが出力
され、ゲート回９２からデータ０が出力されると、アダ
ー９１の出力が１１Ｓｉｎω１ｔとなる（第１８図ヨ）
。次に、時間Ｔ２になると、インストラクションレジス
タ４８からマイクロ命令Ｔ２が出力される。これにより
、ロード信号ＬＤＲ２，ＬＤＲ４，ＬＤＲ５が各々レジ
スタＲ２，Ｒ４．Ｒ５へ供給され、各レジスタＲ２，Ｒ
４，Ｒ５に第１８図に示す各データが読込まれる。なお
、レジスタＲｌ，Ｒ３内のデータは時間ｔ１におけるデ
ータと同じである。またこの時、サインテーブル９６、
乗算器９０、アダー９１の各出力は各々図に示す通りと
なる。次に、時間Ｔ３になると、インストラクションレ
ジスタ４８からマイクロ命令Ｔ３が出力される。 これにより、ロード信号ＬＤＲｌ，ＬＤＲ３、セレクト
信号ＦＲＥＱＳＥＬｌゲート信号ＧＡＴＥＭＵＬＫが各
々レジスタＲｌ，Ｒ３、ゲート回路９２へ供給される。
ロード信号ＬＩ）Ｒ１がレジスタＲ１へ供給されると、
レジスタＲ１にデータＡが読込まれる。また、この時間
Ｔ３においてレジスタＲ２，Ｒ４．Ｒ５内のデータは時
間Ｔ２におけるデータと同じである。したがつて、乗算
器９０の出力はデータＩ２ｓｉｎω２ｔとなり、また、
レジスタＲ５の出力はデータ１１ｓｉｎω１ｔとなる。
ここで、ゲート信号ＧＡＴＥＭＵＬＫによりゲート回路
９２が開状態になると、アダー９１の出力がデータ１１
Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔとなり、このデータが
アダー９５の入力端子Ｂへ供給される。この結果、アダ
ー９５の出力がデータω。ｔ＋１１Ｓｉｎω１＋Ｉ２Ｓ
ｉｎω２となり、このデータがレジスタＲ３の入力端子
Ｂへ供給される。ここで、レジスタＲ３へロード信号Ｌ
ＤＲ３およびセレクト信号ＦＲＥＱＳＥＬが共に供給さ
れると、レジスタＲ３の入力端子Ｂのデータが同レジス
タＲ３に読込まれ、サインテーブル９６へ供給される。
これにより、時間Ｔ３においてサインテーブル９６から
、Ｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２
ｔ）なるデータが出力される（第１８図参照）。 次に、時間Ｔ４になると、インストラクションレジスタ
４８からマイクロ命令Ｔ４が出力される。これにより、
ロード信号ＬＤＲｌ〜ＬＤＲ４が各々レジスタＲ１〜Ｒ
４へ供給され、図に示す各データがレジスタＲ１〜Ｒ４
に読込まれる。ここで、レジスタＲ２，Ｒ４に読込まれ
た各データはチャンネルＣＨＯの楽音信号を形成するた
めのデータであるが、レジスタＲｌ，Ｒ３に読込まれた
データは、チャンネルＣＨｌの楽音信号を形成するため
のデータである。すなわち、この時間Ｔ４からチャンネ
ルＣＨｌの楽音信号形成が開始される。レジスタＲ２，
Ｒ４にチャンネルＣＨＯのデータＡおよびデータＳｉｎ
（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔ）が読
込まれると、乗算器９０から、Ａｓｉｎ（ω０ｔ＋１１
Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔ）なるデータ、すなわ
ち、チャンネルＣＨＯについての前記第（１）式のデー
タが出力され、このデータがアダー９１から出力される
。 次に、時間Ｔ５になると、インストラクションレジスタ
４８からマイクロ命令Ｔ５が出力される。 これにより、ロード信号ＬＤＲ５がレジスタＲ５へ供給
され、上記のデータがレジスタＲ５に読込まれる。次に
、時間Ｔ６になると、インストラクションレジスタ４８
からマイクロ命令Ｔ６が出力される。 これにより、ロード信号ＬＤＢが出力バッファ９３に供
給され、レジスタＲ５内のチャンネルＣＨＯに関するデ
ータＡｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎ
ω２ｔ）が出力バッファ９３に読込まれる。 そして、この出力バッファ９３に読込まれたデータがＤ
−Ａ変換器９４によつてアナログ信号に変換され、スピ
ーカ（図示略）から楽音として発音される。以上がチャ
ンネルＣＨＯの楽音信号を形成する過程であり、上述し
たように、チャンネルＣＨＯの楽音信号はアドレス信号
ＰＩＡ５〜０がＲＯ〜６．の間に形成される。 また、チャンネルＣＨｌ〜ＣＨｌ５の各楽音信号も全く
同様の過程で形成される。この場合、チャンネルＣＨｌ
の楽音信号は信号ＰＩＡ５〜０がＲ４〜１０ョの時形成
され、チャンネルＣＨ２の楽音信号は信号ＰＩＡ５〜０
がＲ８〜１４ョの時形成され、 チャンネルＣＨｌ５
の楽音信号は信号ＰＩＡ５〜０がＲ６Ｏ〜２ョの時形成
される。しかして、上述した第７図の回路の動作は常時
繰返し行われている。 したがつて、例えばチャンネルＣＨＯに楽音割当てが行
われ、次いで第１３図のデータ転送期間Ｔｔにおいてチ
ャンネルＣＨＯのについての各種データの転送が行われ
、次いて第１３図の楽音演算期間Ｔｇに入り、チャンネ
ルＣＨＯのＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡ
ＴＡｌ５〜０が信号ＰＩＡ５〜０１０〜３Ｊのタイミン
グにおいて第７図の回路へ逐次供給されると、チヤンネ
ノＬ／Ｃ，ＨＯの楽音信号が上記の過程で形成される。
一方、チャンネルＣＨＯの発音割当てが行われていない
時は、上述したチャンネルＣＨＯのＥＮＶＤＡＴＡｌ５
〜０，ＦＲＥＱＤＡＴＡ１５〜０が共にＲＯＪと５／な
り、楽音形成は行われない。３）キーオフ処理 キー群１０２（第３図）の押下されていたキーが離鍵さ
れると、前述したようにキーアサイナ１０３が、離鍵さ
れたキーの発音割当てが行われているチャンネル（ＣＨ
Ｏ〜ＣＨｌ５）の発音終了を指示するデイケイコマンド
またはダンプコマンドを出力する。 以下、これらのコマンドに対応して行われる処を説明す
る。（１）デイケイコマンドに対する処理 例えばチャンネルＣＨＯの発音終了を指令する場合、キ
ーアサイナ１０３は１６ビットのデイケイコマンド６６
００・・・０ｒ゛（第０ビットが゜“１゛で、他のビッ
トは“゜０゛）をアドレス信号と共に出力する。 このデイケイコマンドは第５図に示すデイケイコマンド
レジスタ３８に読込まれる。次いで、クロックパルスＩ
ＮＩＴＣＬＫが立上ると、同レジスタ３８内のデイケイ
コマンドがデイケイレジスタ３９に読込まれ、デイケイ
マルチプレクサ４０へ供給される。 デイケイマルチプレクサ４０は、前述したイーツトマル
チプレクサ３４、ランマルチプレクサ３５と同一構成で
あり、チャンネルアドレス信号ＣＨＡ３〜０が１０．Ｊ
の時人力端のデータ（１６ビット）の第０ビット目の信
号を出力し、 ＣＨ３・・・０がＲｌ５ｊの時人力端の
データの第１５ビット目の信号を出力する。このデイケ
イマルチプレクサ４０の出力は、レジスタ４１によつて
１ベースクロックタイム遅延された後、信号ＤＥＯＡＹ
としてデイケイダンプ制御回路２９へ出力される。デイ
ケイダンプ制御回路２９は、同信号ＤＥＣＡＹに基づい
てチャンネルＣＨＯにおいてデイケイ指令が出力された
ことを検知し、デイケイリクエスト信号ＤＥＱを、アド
レス信号ＰＩＡ５〜０が１０〜３．Ｊのタイミングにお
いて出力すると共に、次の処理を行う。 すなわち、レ
ジスタ２４からセグメントメモリ２２のチャンネルＣＨ
Ｏに対応する第０記憶スロット内のデータが出力された
時、このデータをチェックし、同データの値に応じて次
の各データＥＤをアダー２５の入力端子Ａへ出力する。 ，，，，この処理により、その時点にお
けるチャンネルＣＨＯの楽音形成がセグメント９〜４の
いずれにある場合においても、楽音形成がセグメント５
へ強制的に移行し金以後セグメント５〜７の楽音形成が
行われる。 また、チャンネルＣＨＯの楽音形成がセグメント５〜７
のいずれかになる場合は、そのまま楽音形成が進行する
。以上がデイケイコマンドに対する処理である。１）ダ
ンプコマンドに対する処理 例えばチャンネルＣＨＯの発音を急速に終了させる場合
、キーアサイナ１０３は１６ビットのダンプコマンド“
゜００・・・０Ｆ゛（第０ビットが“１゛）をアドレス
信号と共に出力する。 このダンプコマンドは第５図に示すダンプコマンドレジ
スタ４２内に読込まれる。次いで、クロックパルスＩＮ
ＩＴＣＬＫが立上ると、同レジスタ４２内のダンプコマ
ンドがダンプレジスタ４３内に読込まれ、ダンプマルチ
プレクサ４４へ供給される。 ダンプマルチプレクサ４４は、デイケイマルチプレクサ
４０と同様に、チャンネルアドレス信号ＣＨＡ３〜０に
基づいて入力端へ供給されるデータ（１６ビット）を直
列データに変換し、レジスタ４１へ出力する。レジスタ
４１はダンプマルチプレクサ４４の出力を１ベースクロ
ックタイム遅延させ、信号ＤＡＭＰとしてデイケイ・ダ
ンプ制御回路２９へ出力する。デイケイ・ダンプ制御回
路２９は、この信号ＤＡＭＰに基づいてチャンネルＣＨ
Ｏに対するダンプ指令が出力されたことを検知し、以後
、アドレス信号ＰＩＡ５〜０がＲＯ〜３Ｊのタイミング
においてダンプリクエスト信号ＤＡＱＣ゜ｌ゛）を第６
図左下部にデータセレクタ５９へ出力する。これにより
、以後、エンベロープ演算メモリ５４から出力されるチ
ャンネルＣＨＯのエンベロープデータ１１，１２，Ａが
各々、減衰回路６３によつて―・・１１６４Ｊに減衰さ
れ、データセレクタ５９を介してアダー５７へ供給され
る。これにより、発生楽音が急速に減衰する。以上がダ
ンプコマンドに対する処理である。 なお、パーカツシ
ブ系の楽音の場合、キーオフ時点においてセグメント９
〜７がすでに終了している場合もある。 このような場合は、勿論デイケイ、ダンプコマンドがキ
ーアサイナ１０３から出力されることはない。 （９）発音終了処理 発音終了は第５図のセグメントメモリ２２内のデータが
Ｒ８Ｊ（“゜１０００゛）になつた場合、またはＥＮＶ
ＤＡＴＡｌ５〜０（第６図参照）が負になつた場合に検
出される。 すなわち、第５図のレジスタ２４の出力の第３ビットが
オアゲート２７の第１入力端へ供給されている。また、
第６図下部に示す負データ検出回路６４はＥＮＶＤＡＴ
Ａｌ５〜０が負になつた時信号ＲＥＲ（“１゛信号）を
出力する回路であり、この信号ＲＥＲは同オアゲート２
７の第２入力端へ供給される。 この結果、発音が終了すると、オアゲート２７から“゜
１゛信号が出力され、発音終了処理回路２８へ供給され
る。発音終了処理回路２８はオアゲート２７の出力およ
びチャンネルアドレス信号ＣＨＡ３〜０に基づいてどの
チャンネル（ＣＨＯ〜ＣＥｌ５）の発音が終了したかを
検知し、終了したチャンネル（ＣＨＯ〜ＣＨｌ５）を示
す１６ビットの信号ＳＦＣを出力する。例えばチャンネ
ルＣＨＯが終了した場合、信号ＧＦＣとして゜“１１・
・・１０゛（第０ビットが“０゛）を出力する。この信
号ＳＦＣはランレジスタ３２、デイケイレジスタ３９、
ダンプレジ又汐４３へ供給され、これにより、これらの
レジスタ．３２，３９，４３の各第０ビットがリセット
される。ランレジスタ３２の第０ビットがリセットされ
ると、このランレジスタ３２の出力がキーアサイナ１０
３へ供給されていることから、キーアサイナ１０３がチ
ャンネルＣＨＯの発音・終了を検知し、その機のキーオ
ンに対してチャンネルＣＨＯに新たな発音割当てを行う
。なお、上記実施例の説明では、この発明のウエイブジ
エネレータを電子オルガンに適用したが、電子オルガン
以外の同様な他の電子楽器にも勿論この発明を適用でき
る。 また上記実施例ではエンベロープ波形を８個のセグメン
トに分割し、各セグメントにおいて独立した波形計算を
実行できるようにしたが、分割するセグメントの数は８
個に限定されない。更に楽音波形のアタック状態、サス
チイン状態、デイケイ状態を上記セグメントに対して割
当てる割当てかたも、上記実施例中の説明のものに限定
されない。〔発明の効果〕 以上詳述したように、この発明によれば、複数の楽音形
成チャンネルにおいてそれぞれ楽音信号形成のために用
いられる楽音パラメータを発生する楽音パラメータ発生
手段を、各チャンネル毎の楽音パラメータが各々記憶さ
れる読み書き可能なメモリ（実施例では、メモリ５４，
５５）と、このメモリ内の各チャンネル毎の楽音パラメ
ータの読出し／書込みを順次行うためのアドレスデータ
を順次時分割で発生するアドレスデータ発生手段（実施
例では、マスタカウンタ２およびバイブラインレジスタ
３）と、楽音パラメータを変化させるための各チャンネ
ル毎の変化データを、前記アドレスレータ発生手段の時
分割タイミングに同期して順次出力する変化データ発生
手段（実施例では、メモリ６６，６７）と、前記メモリ
から読み出された楽音パラメータと前記変化データとを
演算し、その演算結果を前記メモリへ供給して記憶させ
る演算手段（実施例では、アダー５７，６０）とによつ
て構成するようにしたので、チャンネル数の変更に容易
に対処することができると共に、チャンネル数が異なる
機種間における回路の共通化が可能になる効果がある。 図面の簡単な説明第１図および第２図各々、この発明の
一実施例において用いられる楽音波形形成の基本原理を
説明するためのブロック図および楽音信号のエンベロー
プ波形図、第３図はこの発明の一実施例を適用した電子
オルガンの構成を示すブロック図、第４図〜第７図は各
々同実施例におけるウエイブジエネレータ内の各部の構
成例を示す回路図、第８図は同実施例において用いられ
る各種クロックパルスの波形図、第９図〜第１１図は各
々、同実施例における増分値データメモリ１１、初期値
データメモリ１３、セグメントデータメモリ１５の各記
憶内容を示す図、第１２図はメモリ１１，１３，１５内
のデータをメモリ５４，５５，６６，６７，７６へ各々
転送する過程を説明するためのタイミングチャート、第
１３図は信号１ＮＩＴ−１と信号ＲＵＮ−１を説明する
ためのタイミングチャート、第１４図はメモリ５４，５
５の記憶内容を示す図、第１５図は各セグメント９〜７
の時間計測過程を説明するためのタイミングチャート、
第１６Ａ図、第１６Ｂ図はエンベロープおよび位相演算
の過程を説明するためのタイミングチャートであり、第
１６Ｂ図は第１６Ａ図の続きである。 第１７図はマイクロプログラムメモリ４７から出力され
るマイクロ命令を示す図、第１８図は第７図に示す楽音
演算回路の動作を説明するためのタイミングチャート、
第１９図は従来のウェイ゛ジェネレータの構成の一部を
示す図である。２・・・・・・マスタカウンタ、３・・
・・・・パイプラインレニスタ、５４・・・・・エンベ
ロープ演算メモリ、５５・・・・位相演算メモリ、５７
，６０・・・・・アダー、６・・エンベロープ増分値メ
モリ、６７・ ・・位相１分値メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の楽音形成チャンネルと、楽音パラメータ発生
   手段とを有し、前記各楽音形成チャンネルにおいて前記
   楽音パラメータ発生手段から発生される各チャンネルご
   との楽音パラメータ信号に基づいて楽音信号をそれぞれ
   形成出力する電子楽器用ウエイブジエネレータにおいて
   、前記楽音パラメータ発生手段は、 （ａ）複数のアドレスを有し、前記各チャンネルごとの
   楽音パラメータが各々記憶される読み書き可能なメモリ
   と、（ｂ）前記メモリ内の各チャンネルごとの楽音パラ
   メータの読出し／書込みを順次行うためのアドレスデー
   タを、順次時分割で発生するアドレスデータ発生手段と
   、（ｃ）前記楽音パラメータを変化させるための、各チ
   ャンネルごとの変化データを、前記アドレスデータ発生
   手段の時分割タイミングに同期して順次出力する変化デ
   ータ発生手段と、（ｄ）前記メモリからの読み出された
   楽音パラメータと前記変化データとを演算し、その演算
   結果を前記メモリへ供給して記憶させる演算手段と、を
   具備してなる電子楽器ウエイブジエネレータ。