JPS6042955B2 - 電子楽器用ウエイブジエネレ−タ - Google Patents

Description

【発明の詳細な説明】

この発明はディジタル式の電子楽器用ウエイブジエネ
レータに関する。 一般に、自然楽器から発生される楽音波形は、時間の
経過とともに複雑に変化しているものである。 ところて従来の電子楽器では、鍵盤キーの操作に対応
して発生される楽音波形に対し、所定のエンベロープ波
形を与えて楽音を発生させているがこのエンベロープ波
形はキーのオン・オフに対応して変化するというきわめ
て単純なものであり、また楽音波形そのものはその発生
開始時から終了時まで一定で同じ波形が繰返され、発生
される楽音は時間の変化に対して固定されている。 このため従来のの電子楽器から発生される楽音は自然楽
器から発生される楽音に比べきわめて単調であり、不自
然な感じを与える。 また、上記エンベロープ波形は、一旦決めてしまうとそ
の後は容易に変更することが困難であるという欠点もあ
る。 この発明は上記欠点を解消するためになされたもので、
その目的とするところは発生される楽音波形を時間的に
任意に変更できるようにして複雑な楽音波形を自由に得
られるようにした電子楽器用ウエイブジエネレータを提
供することである。 （実施例）以下、この発明によるウエイブジエネレータ
の一実施例を図面を参照して詳細に説明する。 最初に、この実施例によるウエイブジエネレータにおい
て用いられる楽音波形形成の基本原理について説明する
。まず、このウエイブジエネレータにおいては、ｙ＝Ａ
ＳｌＮ（ω０ｔ＋１１ＳＩＮω１ｔ＋Ｉ２ＳＩＮω２ｔ
）・・・・・（１）ｊよる周波数変調演算の式に基づい
て、ディジタル方式によつて楽音波形が形成される。 この（１）式において、Ａは楽音波形の振幅を決定する
要素であり、ωｏは周波数変調における搬送波の周波数
を決定する要素であり、また、ω１，ω２および１１，
１２は周波数変調における変調波の周波数および振幅を
決定する要素である。第１図は、上記（１）式に基づい
て楽音波形を形成する場合の基本的回路構成の一例を示
す図てあり、この図においてＡＣＣｌ〜ＡＣＣ３はいず
れも累算器である。 これらの累算器ＡＣＣｌ〜ＡＣＣ３は各々、各入力端に
供給される位相の増分値Δω１，Δω２，Δωｏを一定
周期のクロックパルスに従つて累算し、その累算結果を
順次出力する。サインテーブルＳＩＮｌ，ＳＩＮ２は共
にサイン波形の各瞬時値を記憶しているメモリであり、
累算器ＡＣＣｌ，ＡＣＣ２の出力が各々アドレス信号と
して供給されると、同アドレス信号に対応する番地内に
記憶されている瞬時値が読出され乗算回路Ｍｌ，Ｍ２へ
各々供給される。以上の構成において、例えば累算器Ａ
ＣＣｌが１０Ｊから累算を開始し、そして、オーバフロ
ーするまでの期間で、サインテーブルＳＩＮｌから丁度
１周期分のサイン波の各瞬時値が順次読出される。 この場合、累算器ＡＣＣｌの累算速度は、クロックパル
スの周期が一定であることから一定であり、したがつて
、位相の増分値Δω１が一定の場合、サインテーブルＳ
ＩＮｌから出力されるサイン波の周期は一定となる。言
い換えれば、位相の増分値Δω１の値を変化させること
により、サインテーブルＳＩＮｌから出力されるサイン
波の周期（周波数）を変化させることができる。例えば
、位相の増分値Δω１を大とすれば、サイン波の周期は
小となり、また、増分値Δω１を小とすればサイン波の
周期が大となる。また、累算器ＡＣＣｌ〜ＡＣＣ３にお
いて各々行われる累算を式によつて示すと、となる。 なお、これらの式においてω１，ＮＴ，ω２！ＮＴ９ω
０，Ｎ，は各々位相の初期値である。再び第１図に戻る
と、乗算器Ｍ１はサインテーブルＳＩＮｌの出力と、前
記第（１）式における１１の値を発生する数値発生回路
１１の出力とを乗算するもので、その出力は加算回路Ａ
Ｕへ供給される。同様に、乗算器Ｍ２はサインテーブル
ＳＩＮ２の出力と、第（１）式における１２の値を発生
する数値発生回路１２の出力とを乗算し、乗算結果を加
算回路ＡＵへ出力する。加算回路ＡＵは乗算器Ｍｌ，Ｍ
２、累算器ＡＣＣ３の各出力を加算し、加算結果をサイ
ンテーブルＳＩＮ３へアドレス信号として供給する。サ
インテーブルＳＩＮ３は前述したサインテーブルＳＩＮ
ｌ，２と同一構成であり、その出力は乗算器Ｍ３へ供給
される。乗算器Ｍ３はサインテーブルＳＩＮ３の出力と
、第（１）式におけるＡの値を発生する数値発生回路Ａ
の出力とを乗算し、その乗算結果を出力する。しかして
、以上の説明から明らかなように、第１図に示す各ブロ
ックの出力は各々、第（１）式におけ？姿の各要素に対
応している。すなわち、乗算器Ｍ３の出力として第（１
）式に示す波形が得られる。 なお、乗算器Ｍ３の出力は当然のことながらディジタル
データである。したがつて、楽音波形を得るには、この
データをＤ／Ａ（ディジタル／アナログ）変換器によつ
てアナログ波形とする必要がある。以上、楽音波形形成
回路の基本的構成について述べたが、次に、この実施例
における楽音波形形成の過程を更に詳しく述べる。 この実施例によるウエイブジエネレータは、前記第（１
）式のＡ，ω０，１１，１２，ω１，ω２の各々を楽音
の発生から停止までの間に適宜変化させ、これにより、
形成される楽音がより自然楽器の楽音に近づくように構
成されている。 すなわち、このウエイブジエネレータにおいては、楽音
波形の振幅エンベロープを例えば第２図に示すものとす
れば、このエンベロープにおける楽音発生時点ｔ１から
楽音停止時点Ｔ２までの間を８個のセグメント０〜７に
分割し、各セグメント毎に上記Ａ，ω０，１１・・・・
・・として別個の値（同じ値の場合もある）を設定し、
この設定された値に基づいて第（１）式の楽音波形をす
る。またこの場合、各セグメント内においても上記Ａ，
ｌｌ，ｌ２の各値が各々変化し、これにより、形成され
る楽音波形が各セグメント０／７内においても順次変化
するようになつている。そして、各セグメント０〜７内
におけるＡ，ｌｌ，ｌ２の各値の変化は以下の式に基づ
いて行なわれる。 なお、これらの式においてΔＡ，Δ１１，Δ１２は各々
第（１）式におけるＡ，ｌｌ，ｌ２の増分値、ＡＩＮＴ
，ｌｌｌＮＴ，Ｉ２ｌＮＴは各々Ａ，ｌｌ，ｌ２の初期
値である。 また、セグメント０〜７の各々の時間幅は、後述するセ
グメントデータ、すなわち、レイトカウントデータＲＣ
ＤＯ−ＲＣＤ７およびエンベロープカウントデータＥＣ
ＤＯ上ＣＤ７によつて決定されるようになつている。し
かして、以上述べたことから明らかなように、このウエ
イブジエネレータにおいては１つの楽音波形（１個のキ
ー操作によつて発生する楽音波形）を発生するために、
次のデータ（合計７０Ｗ０ＲＤ；１Ｗ０ＲＤ＝１６ビッ
ト）を必要とする。 （４）第１表および第２表に示す増分値（４８Ｗ０ＲＤ
） （Ｂ）初期値（６Ｗ０ＲＤ） ＡＩＮＴ９ｌｌ工ＮＴ９ｌ２ｌＮＴ ωＯ ！ＮＴ９ω１！ＮＴ９ω２１ＮＴ （ｃ）セグメントデータ（１６Ｗ０ＲＤ）レイトカウン
トデータＲＣＤＯ−ＲＣＤ２エンベロープカウントデー
タＦＣＤＯ上ＣＤ７したがつて、このウエイブジエネレ
ータにおいては、発生すべき楽音の音色および音高に対
応して上述した（４）〜（ｃ）の各データが予めメモリ
内に設定されており、このメモリ内の各データを読出し
て楽音の形成が行われる。 例えば、音色の種類が１喝類、キーの数が４４個の電子
オルガンの場合は、上述した各データが４卸組メモリ内
に設定される。以上が、この実施例によるウエイブジエ
ネレー夕において用いられる楽音形成の基本原理である
。 次に、このウエイブジエネレータを電子オルガンに適用
した場合について詳細に説明する。 第３図は上記電子オルガンの構成を示すブロック図であ
り、この図において符号１０１は音色を設定するための
音色レバー、１０２は鍵盤に設けられたキー群である。
音色レバー１０１は、この実施例においては■個のレバ
ーから構成され、また、各レバーに対応してｍ個の音色
スイッチが設けられている。そして、各音色スイッチの
出力が各々キーアサイナ１０３へ供給される。キー群１
０２は、この実施例においては４４個のキーと各キーに
対応する４４個のキースイッチから構成され、各キース
イッチの出力が各々キーアサイナ１０３へ供給される。
キーアサイナ１０３は、上述した音色スイッチの各出力
に基づいて、現在設定されている音色を検出すると共に
、上述したキースイッチの出力に基づいて、新たに押下
されたキー、離鍵されたキーを検出する。そして、新た
に押下．されたキーを検出した場合は、同キーの楽音発
生をこの発明によるウエイブジエネレータ１０４のいず
れかのチャンネル（後述する）に割当て、また、離鍵さ
れたキーを検出した場合は、同キーの発音が割当てられ
ている上記チャンネルに発音停，止を指示する。このキ
ーアサイナ１０３にはＲＡｒｓ４（ランダムアクセスメ
モリ）１０５およびＲＯＭ（リードオンメモリ）１０６
が各々接続されている。そして、ＲＡＭｌＯ５には、チ
ャンネル割当ての際使用される各種データテーブル、デ
ータファイル等が記憶されており、また、ＲＯＭｌＯ６
には、音色スイッチの検出、キーの押鍵・離鍵の検出、
チャンネル割当て等の際に使用されるプログラムおよび
ウエイブジエネレータ１０４における楽音形成の際必要
な各種のデータ、すなわち前述した（４）〜（Ｃ）の各
データ等が記憶されている。ウエイブジエネレータ１０
４は前述した基本原理に基づいて楽音波形を形成するも
ので、データボート１０７および楽音波形形成部１０８
から構成されている。 なお、データボート１０７の詳細を第４図に、楽音波形
形成部１０８の詳細を第５図〜第７図に示す。このウエ
イブジエネレータ１０４は、この実施例ては１６チャン
ネル（第０チヤノネルＣＨＯ〜第１５チャンネルＣＨｌ
ｌ５）の楽音波形（算系を有し、１６の楽音波形を同時
に形成できる；うになつている。ただし、楽音波形を前
記（１）式二基づいて演算する演算部および前述したサ
イン・゛−ブルは各々１回路であり、これらの演算部お
二びサインテーブルを時分割によつて使用するよノにな
つている。次に、第４図〜第７図に示すウエイブジエネ
レタ１０４を詳細に説明する。 １〕 概略動作 第３図に示すキー群１０２のいずれかのキーが押下され
ると、キーアサイナ１０３がこれを検知し、押下された
キーの発音を第０〜第１醗音チャンネルＣＨＯ〜ＣＨｌ
５のの内の空いているチャンネルに割当てる。 次に、キーアサイナ１０３は、押下されたキーに対応し
、かつ音色レバー１０１の設定状態に対応する楽音形成
用データ（７０Ｗ０ＲＤ）をＲＯＭｌＯ６から読出し、
第４図に示す増分値データメモリ１１、初期値データメ
モリ１３、セグメントデータメモリ１５へ転送する。こ
の転送が終了すると、次に、発音を割当てたチャンネル
の発音開始を指示するスタートコマンドを出力する。こ
のスタートコマンドは、第５図に示すスタートコマンド
レジスタ３０に読込まれる。スタートコマンドレジスタ
３０にスタートコマンドが読込まれると、次のクロック
パルスＩＮＩＴＣＬＫ（第８図参照）の立上り時点から
２５６μＳｅｃ（ＩＮｌＴＣＬＫの１周期）の間に、第
４図のメモリ１１，１３，１５内のデータが第６図に示
すエンベロープ演算メモリ５牡位相演算メモリ５５、エ
ンベロープ増分値メモリ６６、位相増分値メモリ６７、
セグメントカウントメモリ７６へ転送される。そして、
この転送が終了した時点以降楽音波形演算が行われる。
この楽音波形演算においては、次の３系統の演算が並列
的に行われる。 （１）セグメント演算 この演算は第６図のセグメントカウントメモリ７６、そ
の下部の回路および第５図のセグメントメモリ２２等に
よつて行われるもので、セグメントカウントメモリ７６
内のセグメントデータに基づいて第２図に示すセグメン
ト０〜７の各時間を順次計測し、この計測結果に応じて
、第５図のセグメントメモリ２２から現在実行中のセグ
メント番号を逐次出力する。 このメモリ２２から出力されるセグメント番号に応じて
前述した第１表および第２表に示す各増分値データが選
択される。（Ｉｉ）エンベロープおよび位相演算 この演算は、前述した第（５）〜第（７）式および第
（２）〜第（４）式の演算であり、第６図に示すエンベ
ロープ演算メモリ５牡位相演算メモリ５５、これらのメ
モリ５４，５５の下部に示される回路およびエンベロー
プ増分値メモリ６６位相増分値メモリ６７によつて行わ
れる。 そして、第（５）〜第（７）式の各演算結果が第６図下
部に示すＥＮＶＤＡＴＡｌ５〜０として第７図の楽音演
算回路へ逐次供給され、また第（２）〜第（４）式の各
演算結果が第６図下部に示すＦＲＥＱＤＡＴＡｌ５〜０
として第７図の楽音演算回路へ逐次供給される。（Ｉｉ
ｉ）楽音波形演算 この演算は、前述した第（１）式の演算であ；り、第
７図に示す楽音演算回路によつて行われる。 この楽音演算回路は、マイクロプログラムメモリ４７内
のマイクロ命令に従い、上述したＥＮＶＤＡＴＡｌ５〜
０およびＦＲＥＱＤＡＴＡｌ５〜０を用いて楽音波形演
算，を行う。 次に、楽音の終了は次の様にして行われる。 キー群１０２の押下されていたキーが離鍵されると、キ
ーアサイナ１０３が、離鍵されたキーの発音割当てが行
われているチャンネルの発音終了を．指示するデイケイ
コマンドまたはダンプコマンドを出力する。デイケイコ
マンドは第５図のデイケイコマンドレジスタ３８に読込
まれ、またダンプコマンドはダンプコマンドレジスタ４
２に読込まれる。デイケイコマンドがキーアサイナ１０
３か．ら出力されると、その時の楽音波形演算がセグメ
ントの０〜４のどのセグメントにある場合でも、強制的
にセグメント５へ移行され、以後セグメント５〜７の楽
音波形演算が行われる。また、その時の楽音波形演算が
セグメント５〜７のいずれかにある場合は、そのまま各
セグメントの波形演算が順次実行される。一方、ダンプ
コマンドがキーアサイナ１０３から出力された場合は、
その時の波形演算がどのセグメントにある場合でも、楽
音ベー定のスピードで急速に減衰する。次に、上述した
各動作および各動作に係る構成＝ついて説明する。 ２〕 メモリ１１，１３，１５の書込み 第４図において、マスタクロック発生器１は回路各部で
使用される４種類のクロックパルスＭＣＬＫｌ，ＭＣＬ
Ｋ２，ＭＣＬＫ３，ＩＮＩＴＣＬＫを発生する回路であ
る。 第８図に、これらのクロックパルスＭＣＬＫｌ〜ＩＮＩ
ＴＣＬＫの波形および相互関係を示す。マスタカウンタ
２はマスタクロックＭＣＬＫｌに従つてカウント動作を
行う１０ビットのバイナリイカウンタであり、そのカウ
ント出力はアドレス信号１Δ５〜０，ＩＳＡ９〜６とし
て出力される。ここで、アドレス信号ＩＡ５〜０はカウ
ント出力の第５ビット第０ビット（下位６ビット）、ア
ドレス信号１ＳＡ９〜６はカウント出力の第９ビット〜
第６ビット（上位４ビット）である。バイブラインレジ
スタ３はクロックパルスＭＣＬＫｌによつてトリガされ
る、言い換えればクロックパルスＭＣＬＫｌのタイミン
グで入力データを読込む１０ビットのレジスタである。 すなわち、このバイブラインレジスタ３はマスタカウン
タ２の出力をクロックパルスＭＣＬＫｌの１周期（２５
０ｒ１ｓｅｃ：以下この時間をベースクロックタイムと
称する）遅延させて出力する。 このバイブラインレジスタ３の出力は、アドレス信号Ｐ
ＩＳＡ５〜０（下位６ビット）ＰＩＡ９〜６（上位４ビ
ット）として出力されるアドレスデコーダバッファ１０
は、キーアサイナ１０３（第３図）から出力されてアド
レスバス１７を介して供給されるアドレス信号が一時記
憶される１０ビットのレジスタである。増分値データメ
モリ１１は、キーアサイナ１０３から出力されてデータ
バス１８を介して供給される増分値データ（前記第１表
および第２表参照）が書込まれるメモリであり、第９図
に示すように、チャンネルＣＨＯ〜チャンネルＣＨｌ５
の各々の対応する記憶エリアを有している。そして、例
えばチャンネルＣＨＯに発音が割当てられた場合は、第
１表および第２表に示す４８Ｗ０ＲＤの増分値データが
キーアサイナ１０３から出力され、第９図のチャンネル
ＣＨＯに対応するエリア内に書込まれる。初期値データ
メモリ１３は、キーアサイナ１０３から出力される初期
値Ａ！ＮＴ，ｌｌｌＮＴ９ｌ２！ＮＴ９ωＯ！ＮＴ９ω
１！ＮＴ９ω２！ＮＴが書込まれるメモリであり、第１
０図に示すようにチャンネルＣＨＯ〜ＣＨｌ５の各々に
対応するエリアを有している。セグメントデータメモリ
１５は、キーアサイナ１０３から出力されるセグメント
データ、すなわちレイトカウントデータＲＣＤＯ−ＲＣ
Ｄ７およびエンベロープカウントデータＥＣＤＯ上ＣＤ
７が書込まれるメモリであり、第１１図に示すように、
チャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリアを
有している。データセレクタ４，６，８は各々、入力端
子ＡまたはＢのデータの一方を選択的に出力する回路で
あり、キーアサイナ１０３から出力されるメモリ選択信
号ＭＳに応じて上記選択を行う。メモリ選択信号ＭＳは
３ビットの信号であり、その第０ビットがデータセレク
タ４および図示は省略しているがメモリ１１へ供給され
、第１ビットがデータセレクタ６およびメモリ１３へ、
また第２ビットがデータセレクタ８およびメモリ１５へ
供給される。そして、上記信号応の第０ビットが“１゛
になると、データセレクタ４が入力端子Ｂのデータ（ア
ドレス信号）を選択して出力し、またメモリ１１がデー
タ書込み可能状態となる。信号ＭＳの第１ビット，第２
ビットが各々゜“１）になつた場合は、データセレクタ
６，８、メモリ１３，１５が同様に動作する。アドレス
バッファ５，７，９はバッファ増幅器であり、また、バ
ッファレジスタ１２，１４，１６は各々、入力されるデ
ータをベースクロックタイム（２５０ｒ１ｓｅｃ）遅延
させて出力するレジスタである。いま、第３図に示すキ
ー群１０２のいずれかのキーが押下され、このキー操作
に応じて、キーアサイナ１０３が押下キーの発音を例え
ばチャンネルＣＨＯに割当てたとする。 この場合、キーアサイナ１０３は、該押下キーに関する
第１表，第２表の各増分値データを、第９図のチャンネ
ルＣＨＯのエリアの各アドレスを示すアドレス信号と共
に順次出力し、またこの時同時−にメモリ選択信号ＭＳ
゛００Ｆ゛（第０ビットが゜゜１゛）を出力する。キー
アサイナ１０３から出力されたアドレス信号はアドレス
バス１７を介してアドレスデコーダバッファ１０内に順
次書込まれ、この書込まれたアドレス信号がデータセレ
クタ４およびアドレスバッファ５を介してメモリ１１へ
順次供給される。これにより、データバス１８を介して
メモリ１１へ供給される増分値データが第９図に示すチ
ャンネルＣＨＯに対応するエリア内に順次、図に示す状
態で書込まれる。次に、キーアサイナ１０３は、同様に
して初期値データおよびセグメントデータをアドレス信
号およびメモリ選択信号ＭＳと共に順次出力する。これ
により、第１０図に示すメモリ１３、第１１図に示すメ
モＩ川５のチャンネルＣＨＯに対応する各エリア内に各
データが順次図に示す状態で書込まれる。３〕 メモリ
１１，１３，１５内のデータをメモリ５４，５５，６６
，６７，７６（第６図）へ転送第１２図イ，口は各々ク
ロックパルス ＭＣＬＫｌ，ＩＮＩ′［ＣＬＫの波形を示す図、ハ，二
は第４図のマスタカウンタ２から出力されるアドレス信
号１Ａ５〜０およびＩＳＡ９〜６を示す図、ホ，へは各
々第４図のパスプラインレジスタ３から出力されるアド
レス信号ＰＩＡ５〜０およびＰＩＳＡ９〜６を示す図で
ある。 この図に示すように、アドレス信号１Ａ５〜０およびＩ
ＳＡ９〜６は共に、クロックパルスＩＮＩＴＣＬＫの立
上りにおいてＲＯョとなる。また、アドレス信号ＰＩＡ
５〜０およびＰＩＳＡ９〜６は各々、アドレス信号１Ａ
５〜０およびＩＳＡ９〜６を１ベースクロックタイム（
２５０ｒ１ｓｅｃ）遅延させた信号となる。第１２図卜
はチャンネルアドレス信号ＣＨＡ３〜０を示す図である
。 このチャンネルアドレス信号ＣＨＡ３〜０は第７図に示
すマイクロプログラムメモリ４７から出力される信号で
あり、第１２図卜に示すように、アドレス信号１Ａ５〜
０がＲＯ〜３Ｊの時ＲＯョ，Ｒ４〜７Ｊの時ｒ１ョ，Ｒ
８〜１１Ｊの時Ｒ２Ｊ−Ｊ６Ｏ〜６３Ｊの時Ｒｌ５Ｊと
なる４ビットの信号である。このチャンネルアドレス信
号］ハ３〜０の各値はチャンネルＣＨＯ〜ＣＨｌ５に対
応しており、例えばチャンネルアドレス信号ＣＨ３〜０
がＲＯＪの時は、チャンネルＣＨＯの処理が行われ、ま
たＲｌ５Ｊの時はチャンネルＣＨｌ５の処理が行われる
。そして、メモリ１１，１３，１５内のデータをメモリ
５４〜７６へ転送する場合は上記の各アドレス信号が用
いられる。次に、メモリ１１，１３，１５内の各データ
の読出しについて説明する。これらのメモｌ川１，１３
，１５内の各データは、前述したデータ書込の場合を除
き常時並列に読出されている。すなわち、前述したデー
タ書込みの場合以外は、メモリ選択信号ＭＳが“゜０，
０，０゛となり、したがつてデータセレクタ４，６，８
が各々入力端子Ａのデータを出力する。この結果、マス
タカウンタ２から出力されるアドレス信号１Ａ５〜０お
よびＩＳＡ９〜６がデータセレクタ４，６，８、アドレ
スバッファ５，７，９を介してメモリ１１，１３，１５
の各アドレス端子ＡＤへ供給され、これにより、メモリ
１１，１３，１５内の各データが逐次読出される。ただ
し、メモリ１１へ供給されるアドレス信号はＩＡ５〜０
，ＩＳＡ９〜６であるが、メモリ１３へ供給されるアド
レス信号はＩＡ５〜０およびＩＳＡ６（マスタカウンタ
２の出力の第６ビットの信号）であり、またメモリ１５
へ供給されるアドレス信号はＩＡ５〜１ （マスタカウ
ンタ２の出力の第１〜第５ビットの信号）およびＩＳＡ
８〜６（同第６〜第８ビットの信号）である。次に、各
メモリ１１，１３，１５内のデータの読出し過程を詳述
する。 （１） メモリ１１ ます、アドレス信号１Ａ５〜０として ＲＯョ，ＩＳＡ９〜６としてＲＯョが供給されると、第
９図に示すデータΔ１１０（イ）〕が読出され（第１２
図チ参照）、次いでＩＡ５〜０としてｒ１、ＩＳＡ９〜
６として１０ョが供給されると、第９図のデータΔ１２
０〔１〕が読出され、 ＩＡ５〜０としてＲ６３ョ、Ｉ
ＳＡ９〜６としてＲＯＪが供給されると、データΔＡｌ
ＯＣ６３〕が読出される。 すなわち、ＩＳＡ９〜６がＲＯョの場合は各チャンネル
ＣＨＯ〜ＣＨｌ５のセグメント０のエンベロープ増分値
データ（Δ１１０，Δ１２０，ΔＡＯ）が読出される。
次に、ＩＳＡ９〜６がＲｌＪになると、ＩＡ５〜０がＲ
Ｏ〜６３ョにわたつて変化する間に、各チャンネルＣＨ
Ｏ〜ＣＨｌ５のセグメント１のエンベロープ増分値デー
タΔ１１１〔ω〕，Δ１２１０ａ〕・・・ΔＡ１〔６３
ａ〕が読出され（第１２図チ参照）、以下同様にして各
エンベロープ増分値データが順次読出される。 次に、ＩＳＡ９〜６がＲ８ョＣ６ｌＯＯＯ゛つになると
、ＩＡ５〜０がＲＯ〜６３ョにわたつて変化する間に各
チャンネルＣＨＯ〜ＣＨｌ５のセグメント０の位相増分
値データ（Δω１０，Δω知Δω０，０）が読出され、
以下同様に、各位相増分値データが順次読出される。 以上の過程から明らかなように、アドレス信号ＩＳＡ８
〜６の各値の各々はセグメント０〜７に対応し、また、
アドレス信号１ＳＡ９の゜“０゛，゜“１゛は各々第９
図に示すエリアＥＯ，Ｅｌに対応している。 そして、上記過程により読出された各データはバッファ
レジスタ１２（第４図）により１ベースクロックタイム
遅延されて出力される（第１２図り参照）。 １１）メモリ１３ アドレス信号１ＳＡ６が゜゜０゛の場合は、アドレス信
号１Ａ５〜０がＲＯ〜Ｂョにわたつて変化する間に第１
０図に示すデータ１１，ＮＴ（イ）〕〜ＡＩＮＴＣ６３
〕（エンベロープ初期値データ）が読出され、アドレス
信号１ＳＡ６が“１゛の場合は、アドレス信号１Ａ５〜
０がＲＯ〜６３ョにわたつて変化する間に、第１０図の
データω１０ＮＴＣ０１〕〜ω００ＮＴｃｅ）３ａ〕（
位相初期値データ）が読出される（第１２図チ参照）。 そして、読出された各データはバッファレジスタ１４に
よつて１ベースロックタイム遅延されて出力される（第
１２図リ参照）。曲メモリ１５ アドレス信号１ＳＡ８〜６がＲＯＪの場合は、アドレス
信号１Ａ５〜１がＲＯ−３１．Ｊにわたつて変化する間
に第１１図に示すデータＲＣＤＯ

〔０〕〜ＥＣＤＯ〔３
１）が読出され、アドレス信号１ＳＡ８〜６がＲｌＪの
場合は、アドレス信号１Ａ５〜１がＲＯ〜３］Ｊにわた
つて変化する間に第１１図のデータＲＣＤｌ〔〔〕〜Ｅ
ＣＤｌ〔３１ａ〕が読出され、以下、同様にして各セグ
メントデータが順次読出される（第１２図ヌ参照）。 すなわち、メモリ１５の読出しは２ベースロックタイム
毎に行われ、また、アドレス信号１ＳＡ８〜６の各値は
各セグメント０〜７に対応している。そして、メモリ１
５から読出された各データはバッファレジスタ１６によ
つて１ベースロックタイム遅延されて出力される（第１
２図ル参照）。 次に、メモリ１１，１３，１５内のデータがメモリ５４
，５５，６６，６７，７６へ転送される過程を説明する
。 いま、キーアサイナ１０３が押下キーの発音をチャンネ
ルＣＨＯに割当てたとする。この場合、前述したように
、キーアサイナ１０３が発音すべき楽音の音高および音
色に対応する各種データを出力してメモリ１１，１３，
１５のチャンネルＣＨＯに対応するエリアに読込み次い
でスタートコマンド゜“００・・・０Ｆ゛（１６ビット
）を出力する。このスタートコマンドにおける第０ビッ
トの″Ｆ５がチヤンネノＬ／ＣＨＯのスタートを指示し
ている。このスタートコマンドが出力されると、以後、
第９図に示すメモリ１１のエリアＥＯ内のチャンネルＣ
ＨＯに対応する各エンベロープ増分値データが各々第６
図のエンベロープ増分値メモリ６６へ転送され、また、
エリアＥ１内のチャンネルＣＨＯに対応する各位相増分
値データが各々第６図の位相増分値メモリ６７へ転送さ
れ、また、第１０図に示すメモリ１３内のチャンネルＣ
ＨＯに対応する各エンベロープ初期値データ（■１！Ｎ
Ｔ９ｌ２！ＮＴ９ＡＩＮＴ９）がエンベロープ演算メモ
リ５４へ、各位相初期値データ（ω１１ＮＴ９ω２１Ｎ
Ｔ９ω０ＩＮＴ）が位相演算メモリ５５へ各々転送され
、また、第１１図に示すメモリ１５のチャンネルＣＨＯ
に対応する各セグメントデータがセグメントカウントメ
モリ７６へ転送される。 以下、上記動作について詳述する。前述したスタートコ
マンド４４００・・・０ｒ５がキーアサイナ１０３から
出力されると、このスタートコマンドがデータバス１８
を介して第５図のスタートコマンドレジスタ３０（１６
ビット）に読込まれる。 次に、クロックパルスＩＮＩＴＣＬＫが立上ると、この
立上り時点においてスタートコマンドレジスタ３０の出
力データがイニツトレジスタ３１内に読込まれ、この読
込まれたデータがイニツトマルチプレクサ３４へ供給さ
れる。イニツトマルチプレクサ３４は、チャンネルアド
レス信号ＣＨＡ３〜０（第１２図卜）がＲＯョの時人力
データの第０ビットの信号を出力し、以下、ＣＨＡ３〜
０がｒ１ョ〜Ｒｌ５ョの時各々入力データの第１ビット
〜第１５ビットの信号を出力する（並直変換を行う）。 すなわち、イニツトレジスタ３１に読込まれたデータ（
スタートコマンド）が゛００・・・０１゛の場合、イニ
ツトマルチプレクサ３４の出力信号１ＮＩＴ−１は第１
２図オの波形となる。この信号１ＮＩＴ一１のパルス幅
は１μＳｅＯであり、また、第１３図口に示すように、
クロックパルスＩＮＩＴＣＬＫ（第７３１３図イ）の１
周期（２５６４μＳｅｃ）間に１６回発生する。 そして、この信号１ＮＩＴ−１が１６回発生する際にメ
モリ５４〜７６のデータ書込みが行われる。この信号１
ＮＩＴ−１はフリップフロップ３７（第５図）のセット
入力端子Ｓへ供給される。フリップフロップ３７はクロ
ックパルスＭＣＬＫｌによつてトリガされるもので、信
号１ＮＩＴ−１を１ベースクロックタイム遅延させ、信
号１ＮＩＴ（第１２図ワ）として出力する。 そして、上記信号１ＮＩＴ−１およびＩＮＩＴに基づい
て、以下の過程でメモリ５４〜７６のデータ書込みが行
われる。１）メモリ６６，６７（第６図） これらのメモリ６６，６７は各々、第９図のエリアＥＯ
，Ｅｌと同一容量のメモリであり、アドレス信号ＰＩＡ
５〜０（第４図，第１２図ホ参照）が下位アドレスとし
て供給され、また、アドレス信号ＰＳＡ８〜６が上位ア
ドレスとして供給されている。 ここで、アドレス信号ＰＳＡ８〜６について説明する。 第５図に示すセレクタレジスタ２１は、信号１ＮＩＴ−
１が“０゛の時人力端子Ａへ供給されているメモリ２２
の出力データをクロックパルスＭＣＬＫｌのタイミング
で読込み、また、信号１ＮＩＴ−１が゜゛１゛の時は入
力端子Ｂへ供給されているアドレス信号ＩＳＡ９〜６（
第１２図ニ）をクロックパルスＭＣＬＫｌのタイミング
で読込む。そして、読込んだ信号をアドレス信号ＰＳＡ
９〜６として出力する。すなわち、信号１ＮＩＴ−１が
゜゜１゛になると、アドレス信号１ＳＡ９〜６がセレク
タレジスタ２１において１ベースクロックタイム遅延さ
れ（したがつてアドレス信号ＰＩＳＡ９〜６と同一の信
号となり）、アドレス信号ＰＳＡ９〜６として出力され
る。メモリ６６，６７へ上位アドレスとして供給される
アドレス信号ＰＳＡ８〜６は上述したアドレス信号ＰＳ
Ａ９〜６の下位３ビットである。次に、メモリ６６，６
７の各リード／ライト端子Ｒ／Ｗには各々アンドゲート
６８，６９の出力が供給されている。 また、アンドゲｌート６８，６９の各第１入力端子へは
信号１ＮＩＴが供給され、アンドゲート６９の第２入力
端子へはアドレス信号ＰＳＡ９がインバータ７０を介し
て供給され、アンドゲゲート６９の第２入力端子へはア
ドレス信号ＰＳＡ９が，直接供給されている。 ここで、アドレス信号ＰＳＡ９は、アドレス信号１ＳＡ
９がセレクタレジスタ２１（第５図）によつて１ベース
クロックタイム遅延された信号であり（但し、信号１Ｎ
ＩＴ−１が゜“１゛の場合）、したがつて、アドレス信
号ＰＳＡ９が゜゜０゛の時は第４図のバッファレジスタ
１２から第９図のエリアＥＯ内のデータが出力され、ま
た、アドレス信号ＰＳＡ９が゜゜１゛の時は、第４図の
バッファレジスタ１２から第９図のエリアＥ１内のデ，
ータが出力される。さて、クロックパルスＩＮＩＴＣＬ
Ｋが′６Ｆ′信号に立上り、次いで第１２図ワに符号Ｐ
１にて示す信号１ＮＩＴが出力されると、この時点で信
号ＰＳＡ９が゜゜０゛であるところから同信号１ＮＩＴ
がアンドゲート６８を介してメモ１Ｊ６６のリード／ラ
イト端子Ｒ／Ｗへ供給される。 この時、第１２図りに示すように、第４図のバッファレ
ジスタ１２からはチャンネルＣＨＯの、かつセグメント
０のエンベロープ増分値データ（Δ１１０，Δ１２０，
ΔＡＯ：第９図）が順次出力され、メモリ６６（第６図
）のデータ入力端へ供給されている。したがつて、符号
Ｐ１て示す信号１ＮＩＴが出力されると、上記のエンベ
ロープ増分値データがメモリ６６内に書込まれる。次に
、第１２図ワに符号Ｐ２にて示す信号１ＮＩＴが出力さ
れると、チャンネルＣＨＯの、かつセグメント１のエン
ベロープ増分値データ（Δ１１１，Δ１２１，ΔＡ１）
がメモリ６６に順次書込まれ、以下、信号１ＮＩＴが゜
“１゛信号になる毎に、チャンネルＣＨＯの、セグメン
ト２，３・・・７の各エンベロープ増分値データが順次
メモリ６６内に書込まれる。次に第９図のエリアＥ１内
のデータがバッファレジスタ１２（第４図）から順次出
力される時は、前述したようにアドレス信号ＰＳＡ９が
″Ｆ′となり、したがつて、アンドゲート６９が開状態
となり、信号１ＮＩＴがメモリ６７のリード／ライト端
子Ｒ／Ｗへ供給される。 この結果、以後信号ＩＮＩＴが出力される毎に、チヤン
ネノＬ／ＣＨＯのセグメント０〜７の各位相増分値デー
タ（Δω１０９Δω２０９Δω０９′ＶΔω１２９Δω
２７９Δωｏ ：第９図）が順次メモリ６７内に書込ま
れる。１１） メモリ５４，５５ 第４図のバッファレジスタ１４から出力された初期値デ
ータは第６図に示すセレクタレジスタ５１，５２の各入
力端子Ａへ供給される。 セレクタレジスタ５１，５２は各々、アンドゲート５１
ａ，５２ａの出力が“゜１゛の時人力端子Ａのデータを
クロックパルスＭＣＬＫ３（第８図参照）のタイミング
で読込み、アンドゲート５１ａ，５２ａの出力が゜６０
゛２の時は、入力端子ＢのデータをクロックパルスＭＣ
ＬＫ３のタイミングで読込む。 アンドゲート５１ａ，５２ａの各第１入力端子へは信号
１ＮＩＴが供給され、またアンドゲート５１ａの第２入
力端子へはアドレス信号ＰＩＳＡ６がインバータ５０を
介して供給され、アンドゲート５２ａの第２入力端子へ
はアドレス信号ＰＩＳＡ６が直接供給されている。ここ
で、アドレス信号ＰＩＳＡ６が“０゛の時は、第１０図
に示すエンベロープ初期値データ（１１１ＮＴ９１２１
ＮＴ９ＡＩＮＴ９）が第４図のバッファレジスタ１４か
ら出力され、アドレス信号ＰＩＳＡ６が゜“１゛の時は
第１０図の位相初期値データ（ω１１ＮＴ９ω２１ＮＴ
９ωＯ工ＮＴ）がバッファレジスタ１４から出力される
。 メモリ５４，５５は、第１４図に示すようにチャンネル
ＣＨＯ〜ＣＨｌ５の各々に対応するエリアを有し、また
、各エリアが各々４記憶スロット（１スロツトニ２０ビ
ット）から構成されている。この場合、各エリア内の４
つのスロットがアドレス信号ＰＩＡｌＯによつてアドレ
スされ、また各エリアがアドレス信号ＰＩＡ５〜２によ
つてアドレスされる。そして、これらのメモリ５４，５
５はセレクタレジスタ５１，５２の出力をクロックパル
スＭＣＬＫｌの立上りのタイミングで読込む。 しかして、第１２図ワに符号Ｐ１にて示す信号１ＮＩＴ
が出力されると、この信号１ＮＩＴのタイミングにおい
てアドレス信号ＰＩＳＡ６が“゜０゛であることから、
信号１ＮＩＴがアンドゲート５１ａを介してセレクタレ
ジスタ５１へ供給される。 この結果、上述した信号１ＮＩＴのタイミングにおいて
バッファレジスタ１４（第４図）から出力されるチャン
ネルＣＨＯのエンベロープ初期値データ（１１１ＮＴ，
１２１ＮＴ，Ａ０Ｎ，）（第１２図り参照）が順次セレ
クタレジスタ５１に読込まれ、次いで読込まれた各初期
値データがメモリ５４のチャンネルＣＨＯに対応するエ
リア内に順次読込まれる。次に、第１２図ワに符号Ｐ２
にて示す信号ＩＮＩＴが出力されると、この時アドレス
信号ＰＩＳＡ６が“１゛であることから、同信号ＩＮｌ
Ｔがアンドゲート５２ａを介してセレクタレジスタ５２
へ供給される。 この結果、上．述した信号１ＮＩＴのタイミングにおい
てバッファレジスタ１４から出力されるチャンネルＣＨ
Ｏの位相初期値データ（ω１，ＮＴ，ω２ェ、，，ω０
１ＮＴ）が順次セレクタレジスタ５２に読込まれ、次い
で読込まれた各初期値データがメモリ５５のチャンネル
ＣＨＯに対応するエリア内に順次読込まれる。以下、信
号ＩＮＩＴが出力される毎に上記と全く同じ動作が繰返
される。 （ＩｉＯメモリ７６Ｊ 第４図のバッファレジスタ１６から出力されたセグメン
トデータは第６図のセレクタレジスタ７５の入力端子Ａ
へ供給される。 セレクタレジスタ７５は、上述したセレクタレジスタ５
１，５２と同一構成であり、信号４ＩＮＩＴが″Ｆ３の
時クロックパルスＭＣＬＫ３のタイミングで入力端子Ａ
のデータを読込み、信号１ＮＩＴが゜゛０゛の時は入力
端子Ｂのデータを読込む。 セグメントカウントメモリ７６は、第１１図に示すメモ
リ１５と同一構成のメモリであり、アドレス信号ＰＩＡ
５〜１が下位アドレスとして供給され、アドレス信号Ｐ
ＳＡ８〜６が上位アドレスとして供給され、クロックパ
ルスＭＣＬＫｌの立上りのタイミングで入力データを読
込む。 しかして、第１２図ワの符号Ｐ１で示す信号１
ＮＩＴが出力されると、この時点でバッファレジスタ１
６（第４図）から出力されるチャンネルＣＨＯの、かつ
セグメント０のセグメントデータ（レイトカウントデー
タＲＣＤｌおよびエンベロープカウントデータＥＣＤＯ
）がセレクタレジスタ７５に順次読込まれ、次いで、読
込まれたデータがセグメントカウントメモリ７６内に順
次読込まれる。 以下、信号１ＮＩＴが出力される毎にチャンネルＣＨＯ
のセグメント１〜７の各セグメントデータが順次メモリ
７６内に読込まれる。〔４〕 セグメント演算 上述したメモリ５４〜７６へのデータ転送は、第１２図
に示すクロックパルスＩＮＩＴＣＬＫの１周期間（２５
６μＳＯ）において行われる。 そして、次にクロックパルスＩＮＩＴＣＬＫが″Ｆ′に
立上ると、第５図に示すイニツトレジスタ３１内のデー
タ“００・・・０丁゛がランレジスタ３２内に読込まれ
る。このランレジスタ３２の１６の各ビット出力は各々
インバータ３６によつて反転され、イニツトレジスタ３
１、スタートコマンドレジスタ３０の各ビットリセット
端子へ各々供給される。これにより、ランレジスタ３２
の″Ｆ′のビットに対応するレジスタ３０，３１のビッ
トがリセットされる。また、インバータ３６の出力（１
６ビット）の内の“０゛信号は、スタートコマンドレジ
スタ３０の対応するビットの入力を禁止する。また、ラ
ンレジスタ３２の出力はランマルチプレクサ３５へ供給
される。 ランマルチプレクサ３５はチャンネルアドレス信号ＣＩ
ＩＡ３〜０力げ０Ｊの時ランレジスタ３２の第０ビット
の信号を出力し、ＣＨＡ３〜０がｒ１ョの時ランレジス
タ３２の第１ビットの信号を出力し、、ＣＨＡ３〜０が
Ｒｌ５Ｊの時ランレジスタ３２の第１５ビットの信号を
出力する（並直変換を行う）。このランマルチプレクサ
３５の出力は、信号ＲＵＮ−１としてフリップフロップ
３７のリセット端子Ｒへ供給される。フリップフロップ
３７は、信号ＲＵＮ−１を１ベースクロックタイム遅延
させ、信号Ｒ［ＪＮとして出力する。なお第１３図ハに
信号ＲＵＮ−１の波形を示す。これらの信号ＲＵＮ−１
およびＲＵＮが出力されると、当該チャンネル（第１３
図の例の楊合、チャンネルＣＨＯ）のセグメント演算、
エンベロープおよび位相演算、楽音波形演算が行われ、
これにより楽音が形成される。 Ｊまた、ランレジ
スタ３２の出力はバスドライバ３３、データバス１８を
介してキーアサイナ１０３（第３図）へ供給される。こ
のランレジスタ３２の“゜１゛のビットは楽音形成が終
了した時リセットされ、したがつてランレジスタ３２の
出力は現在楽音形成が行われているチャンネルを示して
いる。キーアサイナ１０３は、このランレジスタ３２の
出力によつて、現在どのチャンネルにおいて楽音形成が
行われているかを検知する。次に、セグメント演算につ
いて説明する。 まず、第５図のセグメントメモリ２２は、チャンネルＣ
ＨＯ〜ＣＨｌ５に各々対応する第０〜第１５記憶スロッ
ト（１スロツトニ４ビット）を有し、チャンネルアドレ
ス信号］ハ３〜０（第４１５図ハ参照）がアドレス端子
ＡＤへ供給され、また、アドレス信号１Ａ５〜０の第１
ビットの信号１Ａ１がリード／ライト端子Ｒ／Ｗへ供給
されている。このセグメントメモリ２２の第０〜第１５
記憶スロット内のデータは各々、チ．ヤンネルＣＨＯ〜
ＣＨｌ５において現在実行中のセグメントの番号を示し
ている。例えば第０〜第３記憶スロット内のデータが各
々Ｒ３ｊ，ｒ２ｌｒ５ョであつた場合は、現在チャンネ
ルＣＨＯ〜ＣＨ３の各々においてセグメント３，２，５
の楽音形成が行われているこを示している。このセグメ
ントメモリ２２から読出されたデータはセレクタレジス
タ２１によつて１ベースクロックタイム遅延され、アド
レス信号ＰＳＡ９〜６として出力される。そして、この
アドレス信号ＰＳＡ９〜６の下位３ビットＰＳＡ８〜６
がセグメントカウントメモリ７６（第６図）のアドレス
端子ＡＤ２へ供給される。なお、このセグメントメモリ
２２は初期リセットされる。いま、チャンネルＣＨＯに
発音割当てが行われ、次いでセグメントカウントメモリ
７６のチャンネルＣＨＯに対応するエリアの書込みが終
了した時点においては、セグメントメモリ２２のチャン
ネルＣＨＯに対応する第０記憶スロット内のデータがＲ
Ｏ−ョとなつている。したがつて、信号ＲＵＮ−１（第
１５図ニ）が、“゜１゛に立上り、次いで信号ＲＵＮ（
第１５図ホ）が、゛゜１゛となつた時点において、アド
レス信号ＰＳＡ８〜６はＲＯョであり、このデータＲＯ
Ｊがセグメントカウントメモリ７６のアドレス端子ＡＤ
２へ供給される。また、同メモリ７６のアドレス端子Ａ
Ｄｌへは、アドレス信号ＰＩＡ５〜１（第１５図へ）が
供給される。この結果、アドレス信号ＰＩＡ５〜１がＲ
Ｏョの時はセグメントカウントメモリ７６からチャンネ
ルＣＨＯでかつセグメント０に対応するレートカウント
データＲＣＤＯが読み出され、また、アドレス信号ＰＩ
Ａ５〜１がｒ１ョの時はセグメントカウントメモリ７６
からチャンネルＣＨＯでかつセグメント０に対応するエ
ンベロープカウントデータＥＣＤＯが読出され（第１５
図り参照）、分配回路７７へ供給される。分配回路７７
は、入力データを信号ＰＩＡｌに応じて出力端子Ａまた
はＢから出力する回路である。セグメントカウントメモ
リ７６からデータＲＣＤＯが読出された時点において、
信号ＰＩＡｌ（第１５図卜）は、゜゜０゛であり、この
結果、データＲＣＤＯは分配回路７７の出力端子Ｂから
出力される。ここで、下記の説明を分かりやすくするた
めに、レートカウントデータＲＣＤおよびエンベロープ
カウントデータＥＣＤのデータ内容およびこれらデータ
ＲＣＤ，ＥＣＤの処理の概要について説明する。まず、
エンベロープカウントデータＥＣＤは、例えば第３表に
示すような１６ビット数値データである。 第３表に示すようなエンベロープカウントデータＥＣＤ
の初期値から各セグメントにおいてそれぞれ所定の周期
でＲｌＪを繰返し減算し、その減算結果がＲＯｊになつ
たとき当該セグメントが終了して次のセグメントに移る
。 例えば、セグメント０に関するデータＥＣＤは、初期値
Ｒｌ６８Ｊから所定周期で１１６７ＪＪ１６６ョ・１１
ョと順次ＲＬずつ減少し、そしてデータＥＣＤがＲＯョ
になると、セグメント０が終了する。また、レイトカウ
ントデータＲＣＤは、例えば第４表に示すような１６ビ
ットのデータであるが、その下位７ビットは上述したエ
ンベロープカウントデータＥＣＤから０１ョを繰返し減
算する周期を示す数値データであり、また、第７ビット
はＨＯＬＤ信号となつており、さらに、上位８ビットは
下位７ビットで表わされる数値からｒ１ョを順次減算し
た時の減算結果を示すデータとなつている。 この場合、ＨＯＬＤ信号とは楽音を同一状態で持続させ
るための制御信号であり、持続系の楽音（オルガン音等
）の場合に、レートカウントデータＲＣＤ４（セグメン
ト４に対応するレートカウントデータ）のＨＯＬＤ信号
が゜“１゛となる。なお、ＨＯＬＤ信号が゛゜１゛とな
るのはこの場合だけである。このレイトカウントデータ
ＲＣＤの上位８ビットには、最初下位７ビットの数値デ
ータがそのまま移され、その後この数値から一定タイミ
ングでＲｌＪを順次減算した値を示すデータとなる。 例えば、セグメント０では、データＲＣＤの下位７ビッ
トのデータがＲ２Ｌであるから上位８ビットのデータは
１２し，Ｒ２Ｏョ，Ｒｌ９ョ・Ｒｌｊと順次変化するこ
とになる。データＲＣＤの上位８ビットのデータがＲＯ
Ｊになると、このとき再び下位７ビットの数値データが
そのまま上位８ビットに移されるとともに、このタイミ
ングでエンベロープカウントデータＥＣＤの１Ｌ減算が
実行され、以後これを繰返すようになつている。このよ
うに、エンベロープカウントデータＥＣＤとレートカウ
ントデータＲＣＤとによつて各セグメントの時間を決定
することにより、全体として少ないビット数で各セグメ
ントの長さを細かく任意に設定できる。なお、以下の説
明では、上記各データＥＣＤおよびＲＣＤを２，コンプ
リメントのデータとしているのでＪ１ョの減算はｒ１ョ
の加算によつて行なわれる。さて、分配回路７７の出力
端子Ｂから出力されたレートカウントデータＲＣＤＯの
上位８ビットはデータセレクタ８０の入力端子Ａへ印加
され下位７ビットはデータセレクタ８０の入力端子Ｂへ
印加される。 また、同セレクタ８０の入力端子Ｂの第７ビットには“
゜０゛が印加されている。データセレクタ８０は、入力
端子Ａへ供給されるデータの各ビットのノアをとるノア
回路８３の出力が“１゛の時人力端子Ｂのデータを出力
し、“゜０゛の時人力端子Ａのデータを出力する。この
場合、レートカウントデータＲＣＤＯの上位８ビットは
全て゜“０゛であるところから、同データＲＣＤＯの下
位７ビットは４６０″を加えた８ビットのデータがデー
タセレクタ８０から出力され、アダー８１の入力端子Ａ
へ供給される。 アダー８１はデータセレクタ８０の出力とオアゲート８
４の出力（゜“１゛または“０゛）とを加算する。オア
ゲート８４の第１入力端子へはインバータ７２の出力が
供給され、インバータ７２の入力端へは分配回路７７の
出力端子Ｂから出力されるデータＲＣＤの第７ビット、
すなわち、ＨＯＬＤ信号が供給されている。また、オア
ゲート８４の第２入力端へは後述するデイクイリクエス
ト信号ＤＥＱが供給されている。したがつて、ＨＯＬＤ
信号が゜゜０゛の時は、インバータ７２の出力が“゜１
゛となり、この゛１゛がオアゲート８４を介してアダー
８１の入力端子Ｂへ供給される。この結，果、データセ
レクタ８０の出力データにアダー８１によつてＲｌＪが
加算され、この加算結果がデータセレクタ７３の入力端
子Ｂの上位８ビットへ供給される。また、このデータセ
レクタ７３の入力端子Ｂの下位８ビットには分配回路、
７７から出力されたレートカウントデータＲＣＤＯの下
位８ビットが供給される。 データセレクタ７３はアドレス信号ＰＩＡｌ（第１５図
卜）が“゜０゛の時人力端子Ｂのデータを出力し、“゜
１゛の場合入力端子Ａのデータを出力する。したがつて
、この場合入力端子Ｂのデータがデータセレクタ７３か
ら出力され、セレクタレジスタ７５へ供給される。そし
て、このデータがクロックパルスＭＣＬＫ３のタイミン
グで同レジスタ７５に読込まれ、次いでクロックパルス
ＭＣＬＫｌのタイミングでセグメントカウントメモリ７
６に読込まれる。このように、第１５図りに示す時間Ｔ
。 Ｏのタイミングにおいて、まずデータＲＣＤＯが読出さ
れ、読出されたデータＲＣＤＯにＲｌＪが加算され（Ｒ
ｌＪが減算され、次いで、この加算後のデータを上位８
ビットとし、加算前のデータＲＣＤＯを下位８ビットと
するデータが再びメモリ７６内のデータＲＣＤＯの位置
に書込まれる。次に、第１５図りに示す時間Ｔ。ｌのタ
イミングにおいては、セグメントカウントメモリ７６か
らエンベロープカウントデータＥＣＤＯが読出され、分
配回路７７へ供給される。この時、信号ＰＩＡｌぱ゜１
゛信号にあり、したがつて、データＥＣＤＯは分配回路
７７の出力端子Ａから出力され、アダー７８の入力端子
Ａへ供給される。アダー７８の入力端子Ｂへはオアゲー
ト８２の出力が供給されており、オアゲート８２の第１
入力端へはダンプリクエスト信号ＤＡＱ（常時ば０゛）
が、第２入力端へは遅延回路（遅延時間＝２ベースクロ
ックタイム）８５の出力が供給されている。また、遅延
回路８５の入力端へはアダー８１のキヤリイアウト端子
ＣＯの信号が供給されている。前述した時間Ｔ。Ｏにお
いて、アダー８１のキヤリイアウト出力は゜゜０゛であ
り、したがつて時間Ｔ。ｌにおいて、遅延回路８５の出
力ぱ“０゛となり、この信号゜“０゛がオアゲート８２
を介してアダー７８の入力端子Ｂへ供給される。この結
果、アダー７８の入力端子Ａへ供給されたエンベロープ
カウントデータＥＣＤＯは、そのままアダー７８から出
力され、データセレクタ７３の入力端子Ａへ供給される
。この時、信号ＰＩＡｌは“１゛であり、したがつて、
アダー７８から出力されたエンベロープカウントデータ
ＥＣＤＯがセレクタ７３から出力され、セレクタレジス
タ７５に読込まれ、次いでセグメントカウントメモリ７
６に読込まれる。このように、時ＩｌｌＴＴＯｌにおい
ては、セグメントカウントメモリ７６からエンベロープ
カウントデータＥＣＤＯが読出され、遅延回路８５の出
力が゜“『゛の時は、読出されたデータＥＣＤＯが再び
メモリ７６の同じ記憶位置に書込まれる。 以下、アドレス信号ＰＩＡ５〜１ （第１５図へ）がＲ
ＯＪになる毎にレートカウントデータＲＣＤ８にｒ１ョ
が加算され、また、アドレス信号ＰＩＡ５〜１がＲｌＪ
になる毎にエンベロープカウントデータＥＣＤＯがメモ
リ７６から読出され、次いで同メモリ７６に書込まれる
。そして、アダー８１のキヤリイアウト端子ＣＯから゜
“１゛信号が出力されると（データＲＣＤＯの上位８ビ
ットがＲＯＪになると）、２ベースクロックタイム遅れ
て遅延回路８５から゛１゛信号が出力され、オアゲート
８２を介してアダー７８の入力端子Ｂへ供給される。こ
れにより、エンベロープカウントデータＥＣＤＯにＲｌ
ｊが加算される（ＲｌＪが減算される）。以下、同様の
過程が繰返され、そして、アダー７８のキヤリイアウト
端子ＣＯから゛１゛信号が出力されると（データＥＣＤ
ＯがＲＯＪになると）、この゜゜１゛信号がＥＣＣとし
て第５図に示すアダー２５のキヤリイイン端子ＣＩへ供
給される。以上が、チャンネルＣＨＯの、かつセグメン
ト０の時間計測の過程である。一方、第５図のセグメン
トメモリ２２の第０記憶スロット内のチャンネルＣＨＯ
に対応するデータ（この場合ＲＯｊ）は、チャンネルア
ドレス信号ＣＨＡ３〜０がＲＯＪになる毎に読出され、
レジスタ２４へ供給される。レジスタ２４は、供給され
るデータ１ベースクロックタイム遅延させてアダー２５
の入力端子Ｂへ出力する。アダー２５の入力端子Ａへは
、デイケイ・ダンプ制御回路２９からデータＥＤが供給
され−ている。このデータＥＤは、常時はＲＯＪであり
、したがつて、レジスタ２４の出力データは、アダー２
５のキヤリイイン端子ＣＩへ信号ＥＣＣＣ“１゛信号）
が供給されていない時は、アダー２５からそのまま出力
され、アンドゲー，卜２６へ供給される。アンドゲート
２６は、信号ＲＵＮ（第１５図ホ）が“゜１゛の時、開
となり、アダー２５の出力をセグメントメモリ２２の入
力端へ供給する。しかして、セグメントメモリ２２のチ
ヤンネ．ルＣＨＯに対応する第０記憶スロットの内容は
、初期状態でＲＯョであり、信号ＲＵＮが゜“１゛に立
上つた後もＲＯョを続け、そして、チャンネルＣＨＯの
タイミングで信号ＥＣＣ（“１゛信号）がアダー２５へ
供給された時始め！てＲｌＪ（セグメント１を示す）と
なる。 セグメントメモリ２２のチャンネルＣＨＯに対応する第
０記憶スロットの内容がｒ１ョになると、アドレス信号
ＰＳＡ８〜６がＲｌＪとなり、このアドレス信号ｒ′１
Ｊが第６図のセグメントカウントメモリ７６のアドレス
端子ＡＤ２へ供給される。 これにより、以後、チャンネルＣＨＯに対応してアドレ
ス信号ＰＩＡ５〜１がＲＯＪになる毎にレートカウント
データＲＣＤｌ（セグメント１に対応）が、また、信号
円Ａ５〜１がＲｌｊになる毎にエンベロープカウントデ
ータＥＣＤｌが各々セグメントカウントメモリ７６から
読出され、前述した場合と同様にしてセグメント１の時
間計測が行われる。そして、アダー７８のキヤリイアウ
ト端了ＣＯから信号ＥＣＣが再び出力されると、セグメ
ントメモリ２２（第５図）のチャンネルＣＨＯに対応す
る第０記憶スロットの内容が１２ョとなり、以後セグメ
ント２の時間計測が行われ、このセグメント２の時間計
測が終了すると、次いでセグメント３〜７の時間計測が
順次行われる。以上が、セグメント演算の過程である。 なお、上記の過程はチャンネルＣＨＯのセグメント演算
の過程であるが、チャンネルＣＨｌ〜ＣＨｌ５について
も発音割当てが行われた場合、同様にして行われる。 この場合、チャンネルＣＨｌの時間計測は第１５図りに
示す時間Ｔ。において行なわれ、 チャンネルＣＨｌ
５の時間計測は同図に示す時間Ｔｌ５において行われる
。また、上記過程において、ＨＯＬＤ信号が“１゛の場
合は、インバータ７２の出力が“゜０゛となり、したが
つてオアゲート８４の出力が“０゛となり、この゜゛０
゛信号がアダー８１の入力端子Ｂへ供給される。 この結果、アダー８１における１＋Ｌの加算が行われず
、セグメント演算は実質的にストップし、以後、セグメ
ントは４の状態を続ける。なお、この場合における以後
のセグメント処理については後のキーオフ処理において
説明する。５〕 エンベロープ演算 第１３図に示す楽音演算期間Ｔｇに入つた時点において
、第６図のエンベロープ演算メモリ５４（第１４図参照
）のチャンネルＣＨＯに対応するエリアには、エンベロ
ープ初期値１１１ＮＴ９１２！ＮＴ９Ａ！ＮＴが各々記
憶されており）また、第６図のエンベロープ増分値メモ
リ６６のチャンネルＣＨＯに対応するエリアにはエンベ
ロープ増分値Δ１１０，Δ１２０，ΔＡＯ，Δ１１１，
Δ１２１，ΔＡｌ，・・・Δ１１７，Δ１２７，ΔＡ７
が各々記憶されている（第９図のエリアＥＯ参照）。 この状態において、アドレス信号ＰＩＡ５〜０がチャン
ネルＣＨＯに対応してＲＯ．Ｊになると（第１６Ａ図イ
に示す時間ＴａＯ参照）、エンベロープ演算メモリ５４
からチャンネルＣＨＯに対応する初期値１４１ＮＴが出
力され（第１６Ａ図口参照）、また、エンベロープ増分
値メモリ６６からは、チャンネルＣＨＯに対応する増分
値Δ１１０が出力される（第１６Ａ図ハ参照）。そして
、エンベロープ演算メモリ５４の出力はアダー５７の入
力端子Ａへ供給され、また、エンベロープ増分値メモリ
６６の出力はデータセレクタ５９の入力端子Ａへ供給さ
れる。データセレクタ５９は、インバータ７２の出力が
“０゛の時（ＨＯＬＤ信号が゛゜１゛の時）、データＲ
ＯＪを出力し、インバータ７２の出力が“１゛の時は、
ダンプリクエスト信号ＤＡＱが“０゛の場合に入力端子
Ａのデータを出力し、同信号ＤＡＱが“１゛の場合に入
力端子Ｂのデータを出力する。 第１６Ａ図の時ト匡Ａ。においてインバータ７２の出力
ぱ４ｒダンプリクエスト信号ＤＡＱぱ“０゛であり、し
たがつて、エンベロープ増分値メモリ６６の出力ΔＩ，
。 がデータセレクタ５９を介してアダー５７の入力端子Ｂ
へ，供給される。この結果、アダー５７からデータ（１
１０ＮＴ＋Δ１１ｏ）が出力され、アダー５８の入力端
子Ａへ供給される。このアダー５８の入力端子Ｂへは、
外部コントロールデータが供給されている。この外部コ
ントロールデータは、例え，ば演奏者が演奏中において
発生楽音の音量、音色等を直接制御したい場合あるいは
音量や音色に周期的変調を付与したい場合等に供給され
るデータであり、通常は１０Ｊとする。したがつて、通
常はアダー５８の入力端子Ａへ供給され一たデータがア
ダー５８からそのまま出力され、クロックパルスＭＣＬ
Ｋ３のタイミングでセレクタレジスタ５１に読込まれる
。そして、この読込まれたデータがＥＮＶＤＡＴＡｌ５
〜０として同レジスタ５１から出力され（第１６Ａ図ニ
）、第７図の楽音演算回路へ供給されると共に、エンベ
ロープ演算メモリ５４に再び書込まれる。このように、
信号ＰＩＡ５〜０が００Ｊにある期間ＴａＯ内において
、メモリ５４からチャンネルＣＨＯに対応するデータ１
１１ＮＴが読出され、次いでこのデータ１１，ＮＴにデ
ータΔ１１０が加算されこの加算結果１１！ＮＴ＋Δ１
１０がチャンネルＣＨＯのデータ１１に関するＥＮＶＤ
ＡＴＡｌ５〜０として出力されると共に、メモリ５４内
のデータ１１■Ｔが記憶されていた位置に書込まれる。 次に、信号ＰＩＡ５〜０が１１Ｊになると、上述した場
合と同様にして、ＥＮＶＤＡＴＡｌ５〜０としてデータ
しＮＴ＋Δ１２０が出力され、また、このデータがメモ
リ５４内に書込まれる。 次いで信号ＰＩＡ５〜０がＲ３Ｊになると、ＥＮＶＤＡ
ＴＡｌ５〜０としてチャンネルＣＨＯのデータＡｌＮＴ
＋ΔＡＯが出力され、またこのデータがメモリ５４内に
書込まれる。以上がチャンネルＣＨＯに対する処理であ
り、以後信号ＰＩＡ５〜０がＲ４〜７！の時チャンネル
ＣＨｌに対する処理が行われ、 、信号ＰＩＡ５〜０が
Ｒ６Ｏ〜６３Ｊの時チャンネルＣＨｌ５の処理が行われ
る。次に、再び信号ＰＩＡ５〜０がＲＯＪになると、メ
モリ５４からデータ１１，ＮＴ＋Δ１１０が読出され、
この読出されたデータにΔ１１０が加算され、この加算
結果１１１ＮＴ＋２Δ１１０がＥＮＶＤＡＴＡｌ５〜０
として出力されると共に、メモリ５４内に再び書込まれ
、以下同様の処理が繰返される（第１６Ｂ図参照）。 以上がエンベロープ演算の過程であり、このようにして
前記第（５）〜第（７）式の演算、すなわち、なる演算
が行われる。 なお、インバータ７２の出力が“０゛の時（ＨＯＬＤ信
号が゛１゛の時）はデータセレクタ５９の出力がＲＯＪ
となり、したがつて、メモリ５４から読出されたデータ
はそのまま（増分値が加算されずに）ＥＮＶＤＡＴＡｌ
５〜０として出力され、また、メモリ５４内に再書込み
される。 この場合、勿論エンベロープデータＡ，ｌｌ，ｌ２は変
化しない。なお、実際には、インバータ７２の出力はタ
イミング合わせ用の回路を介してデータセレクタ５９に
供給されるが、この点に関する説明は省略する。−６〕
位相演算 この位相演算の過程は上述したエンベロープ演算の過程
と略同じであり、したがつて詳細な説明は省略するが、
第１６Ａ図，第１６Ｂ図のホ〜トに各々位相演算メモリ
５５，位相増分値メモリ６７の各出力およびＦＲＥＱＤ
ＡＴＡｌ５〜０を示す。 このデータＦＲＥＱＤＡＴＡｌ５〜０が第７図の楽音演
算回路へ供給される。この位相演算が前述した第（２）
〜第（４）式の演算、すなわち、なる演算である。 なお、アダー６１の入力端子Ｂへ供給される外部コント
ロールデータは、楽音に周波数変調（例えばビブラート
）をかける場合に供給されるデータであり、周波数変調
をかけない場合はＲＯｊである。〔７〕 楽音波形演算 この楽音波形演算は楽音波形を形成するための演算であ
り、第７図に示す楽音演算回路によって、上述したＥＮ
ＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡｌ５〜０を
用いて行われる。 第７図において、符号４７はマイクロプログラムメモリ
（ＲＯＭ）であり、このメモリ４７には予め第１７図に
示す６４ステップ（１ステツプニ１６ビット）のマイク
ロ命令が記憶されている。この第１７図において、ｏ印
ぱ゜１゛信号を、空欄ぱ゜０゛信号を示している。例え
ば、図の第１行目の命令ＴＯは“゜００・・・０１１１
丁゛なる命令である。また、図の最上部には各ビット信
号の名称が記載されている。各ビット信号の働きは次の
通りてある。・チャンネルアドレス信号ＣＨＡ３〜０（
第１５〜第１２ビット）前述したように、チャンネルＣ
ＨＯ〜ＣＨｌ５の各々についての処理タイミングを示す
信号である（第１２図，第１５図参照）。 ．ゲート信号ＧＡＴＦＭＵＬＫ（第７ビット）このゲー
ト信号ＧＡ′ＩＥＭＵＬＫが“゜１゛になると、第７図
のゲート回路９２が開状態となる。 ●セレクト信号ＦＲＥＱＳＥＬ（第６ビット）このセレ
クト信号ＦＲＥＱＳＥＬが゜“０゛になると、第７図の
セレクタレジスタＲ３の入力端子Ａが選択され、゜“１
゛になると、入力端子Ｂが選択される。 ・ロード信号ＬＤＢ（第５ビット） このロード信号ＬＤＢが６４Ｆ゛になると、第７図の出
力バッファ９３にデータが読込まれる。 ・ロード信号ＬＤＲ５（第４ビット） このロード信号ＬＤＲ５が“゜１゛になると、レジスタ
Ｒ５（第７図）にデータが読込まれる。 ・ロード信号ＬＤＲ４（第３ビット） このロード信号ＬＤＲ４が“゜１゛になると、レジスタ
Ｒ４にデータが読込まれる。 ・ロード信号ＬＤＲ３（第２ビット） このロード信号ＬＤＲ３が゜゛１゛になると、レジスタ
Ｒ３に上述したセレクト信号ＦＲＥＱＳＥＬによつて選
択されたデータが読込まれる。 ・ロード信号ＬＤＲ２（第１ビット）このロード信号Ｌ
ＤＲ２が゜“１゛になると、レジスタＲ２にデータが読
込まれる。 ・ロード信号ＬＩ）Ｒ１（第０ビット） このロード信号ＬＤＲｌが“１゛になると、ジスタＲ１
にデータが読込まれる。 また、第１７図においてＯ印の中に記入された数字は、
その信号によつて処理されるチャンネルＣＨＯ〜ＣＨｌ
５の番号を示している。 上述したマイクロプログラムメモリ４７内の各命令はア
ドレス信号１Ａ５〜０によつて読出される。すなわち、
アドレス信号１Ａ５〜０が１０Ｊの時第１７図の命令Ｔ
Ｏが読出され、ＲｌＪの時命令Ｔ１が読出され、 、Ｒ
６３ョの時命令Ｒ６３Ｊが読出される。そして、読出さ
れた命令に含まれる各ビット信号の内、チャンネルアド
レス信号ＣＨ３〜０が第５図および第６図の回路各部へ
出力され、また、他のビット信号がインストラクション
レジスタ４８によつて１ベースクロックタイム遅延され
た後、第７図へ出力される。次に、第７図に示す回路の
動作を第１７図および第１８図を参照して説明する。 まず、第１８図はクロックパルスＭＣＬＫｌ，アドレス
信号１Ａ５〜０，ＰＩＡ５〜０，ＥＮＶＤＡＴＡ１５〜
０，ＦＲＥＱＤＡＴＡ１５〜０および第７図各部の出力
の相互関係を示すタイミング図であり、この図において
長方形枠の右下隅の数字ＲＯョ，ＲｌＪは各々チャンネ
ル番号を示している。また、第７図におけるマイクロプ
ログラムメモリ４７内の各マイクロ命令ＴＯ〜Ｔ６３は
、前述したようにアドレス信号１Ａ５〜０（第１８図口
）により、繰返し読出される。そして、読出された各マ
イクロ命令ＴＯ〜Ｔ６３がインストラクションレジスタ
４８により１ベースクロックタイム遅延されて第７図の
各部へ出力される。他方、アドレス信号ＰＩＡ５〜０（
第１８図ハ）はアドレス信号１Ａ５〜０を１ベースクロ
ックタイム遅延させた信号である。したがつて、第１８
図ハおよびへに示すように、アドレス信号ＰＩＡ５〜０
が１０Ｊの時インストラクションレジスタ４８からマイ
クロ命令ＴＯが出力され、 アドレス信号ＰＩＡ５〜
０が１６３Ｊの時インストラクションレジスタ１８から
マイクロ命令Ｔ６３が出力される。また、前述したデー
タＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡｌ５
〜０が第７図の回路へ供給されるタイミングは、第１６
Ａ図，第１６Ｂ図二および卜に示される通りであり、こ
れらのデータが各々第１８図二およびホに転記されてい
る。 なお、第１８図ホにおいてω１，ω２，ωｏに代えてω
１ｔ，ω２ｔ，ω０ｔ，として記載しているのは前述し
た（１）式との対応をわかり易くするためである。以下
、第１８図にしたがつて第７図の回路の動作を述べる。 まず、信号ＰＩＡ５〜０がＲＯ．．となる時間ＴＯ（第
１８図最下部参照）においては、第７図のインストラク
ションレジスタ４８からマイクロ命令ＴＯが出力される
。また、この時、レジスタＲ１の入力端へはチャンネル
ＣＨＯのＥＮＶＤＡＴＡｌ５〜０ｒ１１ョが供給され、
セレクタレジスタＲ３の入力端子ＡへはチャンネルＣＨ
ＯのＦＲＥＱＤＡＴＡｌ５〜０ｒω１ｔＪが供給されて
いる。インストラクションレジスタ４８からマイクロ命
令ＴＯが出力されると、ロード信号ＬＤＲｌ〜ＬＤＲ４
（第１７図参照）が各々レジスタＲ１〜Ｒ４へ供給され
る。ここで、ロード信号ＬＤＲｌ，ＬＤＲ３はチャンネ
ルＣＨＯの楽音信号を形成するための信号であるが、ロ
ード信号ＬＤＲ２，ＬＤＲ４はチャンネルＣＨｌ５の楽
音信号を形成するための信号である。以下、チャンネル
ＣＨＯの楽音信号を形成する場合についてのみ説明する
。ロード信号ＬＤＲｌおよびＬＤＲ３が各々レジスタＲ
１およびＲ３へ供給されると、レジスタＲ１およびＲ３
に各々上記のデータ１１およびω１ｔが読込まれる（第
１８図卜，り参照）。なお、この時セレクト信号ＦＲＥ
ＱＳＥＬは“′Ｏ″であり、レジスタＲ３の入力端子Ａ
が選択されている。レジスタＲ３にデータω１ｔが読込
まれると、このデータω１ｔがサインテーブル９６へ供
給され、これにより、サインテーブル９６からＳ，ｎω
１ｔが出力される（第１８図オ参照）。次に、時間ｔ１
になると、レジスタＲ１の入力端へＥＮＶＤＡＴＡｌ５
〜０ｒＩ２Ｊが、またレジスタＲ３の入力端子ＡへＦＲ
ＥＱＤＡＴＡｌ５〜０１ω２ｔＪが各々供給され、また
、インストラクションレジスタ４８からマイクロ命令Ｔ
１ （第１７図参照）が出力される。 このマイクロ命令Ｔ１により、ロード信号ＬＤＲｌ〜Ｌ
ＤＲ４が各々レジスタＲ１〜Ｒ４へ供給され、各レジス
タＲ１〜Ｒ４に第１８図に示す各データが読込まれる。
また、レジスタＲ３にデータω２ｔが読込まれ、サイン
テーブル９６へ供給されると、サインテーブル９６から
データＳｉｎω２ｔが出力される。また、レジスタＲ４
にデータＳ，ｎω１ｔが読込まれ、またレジスタＲ２に
データ１１が読込まれ、これらのデータが各々乗算器９
０へ供給されると、乗算器９０からデータ１１Ｓ，．．
ω１ｔが出力される（第１８図ワ）。またこの時ゲート
信号ＧＡＴＥＭＵＬＫは６′０゛５であり、したがつて
ゲート回路９２の出力は０である（第１８図力）。 そして、乗算器９０から上述したデータ１１ｓ，ｎω１
ｔが出力され、ゲート回路９２からデータ０が出力され
ると、アダー９１の出力が１１Ｓｉｎω１ｔとなる（第
１８図ヨ）。次に、時間Ｔ２になると、インストラクシ
ョンレジスタ４８からマイクロ命令Ｔ２が出力される。 これにより、ロード信号ＬＤＲ２，ｌＪ）Ｒ４，ＬＤＲ
５が各々レジスタＲ２，Ｒ４，Ｒ５へ供給され、各レジ
スタＲ２，Ｒ４，Ｒ５に第１８図に示す各データが読込
まれる。なお、レジスタＲｌ，Ｒ３内のデータは時間ｔ
１におけるデータと同じである。またこの時、サインテ
ーブル９６，乗算器９０，アダー９１の各出力は各々図
に示す通りとなる。次に、時間Ｔ３になると、インスト
ラクションレジスタ４８からマイクロ命令Ｔ３が出力さ
れる。 これにより、ロード信号ＬＤＲｌ，ＬＤＲ３，セレクト
信号ＦＲＥＱＳＥＬｌゲート信号ＧＡＴＥＭＵＬＫが各
々レジスタＲｌ，Ｒ３，ゲート回路９２へ供給される。
ロード信号ＬＤＲｌがレジスタＲ１へ供給されると、レ
ジスタＲ１にデータＡが読込まれる。また、この時間Ｔ
３においてレジスタＲ２，Ｒ４，Ｒ５内のデータは時間
Ｔ２におけるデータと同じてある。したがつて、乗算器
９０の出力はデータＩ２ｓ，ｎω２ｔとなり、また、レ
ジスタＲ５の出力はデータ１１ｓｉ．，ω１ｔとなる。
ここで、ゲート信号ＧＡ′１ＥＭＵＬＫによりゲート回
路９２が開状態になると、アダー９１の出力がデータ１
１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔとなり、このデータ
がアダー９５の入力端子Ｂへ供給される。この結果、ア
ダー９５の出力がデータω。ｔ＋１１Ｓ，ｎω１ｔ＋Ｉ
２Ｓ，ｎＯ２ｔとなり、このデータがレジスタＲ３の入
力端子Ｂへ供給される。ここで、レジスタＲ３へロード
信号ＬＤＲ３およびセレクト信号ＦＲＥＱＳＥＬが共に
供給されると、レジスタＲ３の入力端子Ｂのデータが同
レジスタＲ３に読込まれ、サインテーブル９６へ供給さ
れる。 これにより、時間Ｔ３においてサインテーブル９６から
、Ｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２
ｔ）なるデータが出力される（第１８図参照）。 次に、時間Ｔ４になると、インストラクションレジスタ
４８からマイクロ命令Ｔ４が出力される。 これにより、ロード信号ＬＤＲｌ〜ＬＤＲ４が各々レジ
スタＲ１〜Ｒ４へ供給され、図に示す各データがレジス
タＲ１〜Ｒ４に読込まれる。ここで、レジスタＲ２，Ｒ
４に読込まれた各データはチャンネルＣＨＯの楽音信号
を形成するためのデータであるが、レジスタＲｌ，Ｒ３
に読込まれたデータは、チャンネルＣＨｌの楽音信号を
形成するためのデータである。すなわち、この時間Ｔ４
からチャンネルＣＨｌの楽音信号形成が開始されるレジ
スタＲ２，Ｒ４にチャンネルＣＨＯのデータＡおよびデ
ータが読込まれると、乗算器９０から、 なるデータ、すなわち、；−↓ンネルＣＨＯについての
前記第（１）式のデータが出力され、このデータがアダ
ー９１から出力される。 次に、時間Ｔ５になると、インストラクションレジスタ
４８からマイクロ命令Ｔ５が出力される。 これにより、ロード信号ＬＤＲ５がレジスタＲ５へ供給
され、上記のデータがレジスタＲ５に読込まれる。次に
、時間Ｔ６になると、インストラクションレジスタ４８
からマイクロ命令Ｔ６が出力される。 これにより、ロード信号ＬＤＢが出力バッファ９３に供
給され、レジスタＲ５内のチャンネルＣＨＯに関するデ
ータが出力バッファ９３に読込まれる。 そして、この出力バッファ９３に読込まれたデータＤ−
Ａ変換器９４によつてアナログ信号に変換され、スピー
カ（図示略）から楽音として発音される。以上がチヤン
ネノＬ／ＣＨＯの楽音信号を形成する過程であり、上述
したように、チャンネルＣＨＯの楽音信号はアドレス信
号ＰＩＡ５〜０がＲＯ〜６Ｊの間に形成される。 また、チャンネルＣＨｌ〜ＣＨｌ５の各楽音信号も全く
同様の過程で形成される。この場合、チャンネルＣＨｌ
の楽音信号は信号ＰＩＡ５〜０がＲ４〜１０Ｊの時形成
され、チャンネルＣＨ２の楽音信号は信号ＰＩＡ５〜０
がＲ８〜１４Ｊの時形成され、 チャンネルＣＨｌ５
の楽音信号は信号円Ａ５〜０がＲ６Ｏ〜２ョの時形成さ
れる。しかして、上述した第７図の回路の動作は常時繰
返し行われている。 したがつて、例えばチャンネルＣＨＯに発音割当てが行
われ、次いで第１３図のデータ転送期間Ｔｔにおいてチ
ャンネルＣＨＯのについての各種データの転送が行われ
、次いで第１３図の楽音演算期間Ｔｇに入り、チャンネ
ルＣＨＯのＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡ
ＴＡｌ５〜０が信号ＰＩＡ５〜０ｒ０〜３Ｊのタイミン
グにおいて第７図の回路へ逐次供給されると、チャンネ
ルＣＨＯの楽音信号が上記の過程で形成される。一方、
チャンネルＣＨＯの発音割当てが行われていない時は、
上述したチャンネルＣＨＯのＥＮＶＤＡＴＡｌ５〜０，
ＦＲＥＱＤＡＴＡ１５〜０が共にＲＯＪとなり、楽音形
成は行われない。８〕 キーオフ処理 キー群１０２（第３図）の押下されていたキ一が離鍵さ
れると、前述したようにキーアサイナ１０３が、離鍵さ
れたキーの発音割当てが行われているチャンネル（ＣＨ
Ｏ〜ＣＨｌ５）の発音終了を指示するデイケイコマンド
またはダンプコマンドを出力する。 以下、これらのコマンドに対応して行われる処理を説明
する。（１）デイケイコマンドに対する処理 例えばチャンネルＣＨＯの発音終了を指令する場合、キ
ーアサイナ１０３は１６ビットのデイケイコマンド４′
００・・・０ｒ３（第０ビットが゜“１゛で、他のビッ
トばＯ゛）をアドレス信号と共に出力する。 このデイケイコマンドは第５図に示すデイケイコマンド
レジスタ３８に読込まれる。次いで、クロックパルスＩ
ＮＩＴＣＬＫが立上ると、同レジスタ３８内のデイケイ
コマンドがデイケイレジスタ３９に読込まれ、デイケイ
マルチプレクサ４０へ供給される。デイケイマルチプレ
クサ４０は、前述したイニツトマルチプレクサ３４、ラ
ンマルチプレクサ３５と同一構成てあり、チャンネルア
ドレス信号ＣＨＡ３〜０力げ０Ｊの時人力端のデータ（
１６ビット）の第０ビット目の信号を出力し、 ＣＨ３
〜０がＲｌ５Ｊの時人力端のデータの第１５ビット目の
信号を出力する。このデイケイマルチプレクサ４０の出
力は、レジスタ４１によつて１ベースクロックタイム遅
延された後、信号ＤＥＣＡＹとしてデイケンダンプ制御
回路２９へ出力される。デイケンダンプ制御回路２９は
、同信号ＤＥＣＡＹに基づいてチャンネルＣＨＯにおい
てデイケイ指令が出力されたことを検知し、デイケンリ
クエスト信号ＤＥＱを、アドレス信号ＰＩＡ５〜０がＲ
Ｏ〜３Ｊのタイミングにおいて出力すると共に、次の処
理を行う。すなわち、レジスタ２４からセグメントメモ
リ２２のチャンネルＣＨＯに対応する第０記憶スロット
内のデータが出力された時、このデータをチェックし、
同データの値に応じて次の各データＥＤをアダー２５の
入力端子Ａへ出力する。 この処理により、−その時点におけるチャンネルＣＨＯ
の楽音形成がセグメント０〜４のいずれかにある場合に
おいても、楽音形成がセグメント５へ強制的に移行し、
以後セグメント５〜７の楽音形成が行われる。 また、チャンネルＣＨＯの楽音形成がセグメント５〜７
のいずれかにある場合は、そのまま楽音形成が進行する
。以上がデイケイコマンドに対する処理である。１）ダ
ンプコマンドに対する処理 例えばチャンネルＣＨＯの発音を急速に終了させる場合
、キーアサイナ１０３は１６ビットのダンプコマンド“
００・・・０Ｆ゛（第０ビットが“１゛）をアドレス信
号と共に出力する。 このダンプコマンドは第５図に示すダンプコマンドレジ
スタ４２内に読込まれる。次いで、クロックパルスＩＮ
ｎ℃ＬＫが立上ると、同レジスタ４２内のダンプコマン
ドがダンプレジスタ４３内に読込まれ、ダンプマルチプ
レクサ４４へ供給される。 ダンプマルチプレクサ４４は、デイケイマルチプレクサ
４０と同様に、チャンネルアドレス信号ＣＨＡ３〜０に
基づいて入力端へ供給されるデータ（１６ビット）を直
列データに変換し、レジスタ４１へ出力する。レジスタ
４１はダンプマルチプレクサ４４の出力を１ベースクロ
ックタイム遅延させ、信号ＤＡＭＰとしてデイケン・ダ
ンプ制御回路２９へ出力する。デイケイ・ダンプ制御回
路２９は、この信号ＤＡＭＰに基づいてチャンネルＣＨ
Ｏに対するダンプ指令が出力されたことを検知し、以後
、アドレス信号ＰＩＡ５〜０が１０〜３ョのタイミング
においてダンプリクエスト信号ＥＡＱＣ“１゛）を第６
図左下部に示すデータセレクタ５９へ出力する。これに
より、以後、エンベロープ演算メモリ５４から出力され
るチャンネルＣＨＯのエンベロープデータ１１，１２，
Ａが各々、減衰回路６３によつて１−１１６４Ｊに減衰
され、データセレクタ５９を介してアダー５７へ供給さ
れる。これにより、発生楽音が急速に減衰する。以上が
ダンプコマンドに対する処理である。 なお、パーカツ
シブ系の楽音の場合、キーオフ時点においてセグメント
０〜７がすでに終了している場合もある。 このような場合は、勿論デイケイダンプコマンドがキー
アサイナ１０３から出力されることはない。

〔９〕 発音終了処理 発音終了は第５図のセグメントメモリ２２内のデータが
Ｔ８Ｊ（゜“１０００゛）になつた場合またはＥＮＶＤ
ＡＴＡｌ５〜０（第６図参照）が負になつた場合に検出
される。 すなわち、第５図のレジスタ２４の出力の第３ビットが
オアゲート２７の第１入力端へ供給されている。また、
第６図下部に示す負データ検出回路６４はＥＮＶＤＡＴ
Ａｌ５〜０が負になつた時信号ＲＥＲ（゜゜１゛信号）
を出力する回路であり、この信号ＲＥＲは同オアゲート
２７の第２入力端へ供給される。 この結果、発音が終了すると、オアゲート２７から“１
゛信号が出力され、発音終了処理回路２８へ供給される
。発音終了処理回路２３はオアゲート２７の出力および
チャンネルアドレス信号ＣＨＡ３〜０に基づいてどのチ
ャンネル（ＣＨＯ〜ＣＨｌ５）の発音が終了したかを検
知し、終了したチャンネル（ＣＨＯ〜ＣＨｌ５）を示す
１６ビットの信号ＳＦＣを出力する。例えばチャンネル
ＣＨＯが終了した場合、信号ＳＦＣとして４゜１１・・
・１０゛（第０ビットが゜“０゛）を出力する。この信
号ＳＦＣはランレジスタ３２，デイケイレジスタ３９，
ダンプレジスタ４３へ供給され、これにより、これらの
レジスタ３２，３９，４３の各第０ビットがリセットさ
れる。ランレジスタ３２の第０ビットがリセットされる
と、このランレジスタ３２の出力がキーアサイナ１０３
へ供給されていることから、キーアサイナ１０３がチャ
ンネルＣＨＯの発音終了を検知し、その後のキーオンに
対してチャンネルＣＨＯに新たな発音割当てを行う。な
お、上記実施例の説明では、この発明のウエイブジエネ
レータを電子オルガンに適用したが、電子オルガン以外
の同様な他の電子楽器にも勿論この発明を適用できる。 また上記実施例ではエンベロープ波形を８個のセグメン
トに分割し、各セグメントにおいて独立した波形計算を
実行できるようにしたが、分割するセグメントの数は８
個に限定されない。更に楽音波形のアタック状態、りス
ティン状態、デイケイ状態を上記セグメントに対して割
当てる割当てかたも、上記実施例中の説明のものに限定
されない。〔発明の効果〕 以上詳細に説明したように、この発明によれば、楽音波
形の発生から終了までを複数のセグメントに分割し、各
セグメントごとにそれぞれ楽音波形の形成を行うように
した電子楽器用ウエイブジエネレータにおいて、上記の
各セグメントの長さを設定するデータを予め任意に設定
して記憶するようにしたので、データの変更によりセグ
メントの長さが自由に変化でき、したがつて任意の楽音
波形が自由に得られる電子楽器にとつてきわめて好都合
である。

【図面の簡単な説明】

第１図および第２図は各々、この発明の一実施例におい
て用いられる楽音波形形成の基本原理を説明するための
ブロック図および楽音信号のエンベロープ波形図、第３
図はこの発明の一実施例を適用した電子オルガンの構成
を示すブロック図、第４図〜第７図は各々同実施例にお
けるウエイブジエネレータ内の各部の構成例を示す回路
図、第８図は同実施例において用いられる各種クロック
パルスの波形図、第９図〜第１１図は各々、同実施例に
おける増分値データメモリ１１，初期値デ゛一タメモリ
１３、セグメントデータメモリ１５の各記憶内容を示す
図、第１２図はメモリ１１，１，１５内のデータメモリ
５４，５５，６６，６７，７６へ各々転送する過程を説
明するためのタイミングチャート、第１３図は信号１Ｎ
ＩＴ−１と信号ＲＵＮ−１を説明するためのタイミング
チャート、第１４図はメモリ５４，５５の記憶内容を示
す図、第１５図は各セグメント０〜７の時間計測過程を
説明するためのタイミングチャート、第１６Ａ図，第１
６Ｂ図はエンベロープおよび位相１演算の過程を説明す
るためのタイミングチャートであり、第１６Ｂ図は第１
６Ａ図の続きである。 第１７図はマイクロプログラムメモリ４７から出力され
るマイクロク命令を示す図、第１８図は第７図に示す楽
音演算回路の動作を説明するためのタイミングチャート
である。２１・・・・・・セレクタレジスタ、２２・・
・・・セグメントメモリ、２４・・・・ルジスタ、２５
・ ・・アダー、２６・・・・・アンドゲート、７３・
・・・・データセレクタ、７６・・・・セグメントカウ
ントメモリ、７７・・・・・分配回路、７８・・・・ア
ダー、８０・・・・・・データセレクタ、８１・・・・
・アダー、８２・・・・・オアゲート、８３・・・・・
・ノアゲート、８５・・・・遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ 楽音波形の発生から終了までを複数のセグメントに
   分割し、各セグメント毎に楽音波形の形成を行うように
   した電子楽器用ウエイブジエネレータにおいて、前記複
   数の各セグメントの内現在のセグメントを表わす第１の
   データを発生するデータ発生手段と、前記各セグメント
   の長さを設定する第２のデータを各セグメントに対応し
   て記憶する記憶手段と、前記データ発生手段から発生さ
   れる前記第１のデータの内容に対応した第２のデータを
   読出す読出し手段と、前記記憶手段から読出された前記
   第２のデータに基づいて当該セグメントの長さを計測し
   、この計測結果から当該セグメントの終了を検出して前
   記データ発生手段から発生される前記第１のデータを次
   のセグメントを表わす内容に変更する制御手段と、を具
   備してなる電子楽器用ウエイブジエネレータ。 ２ 前記制御手段は、形成する楽音波形が減衰状態にな
   ることを指示する命令が与えられた場合に、前記データ
   は発生手段から発生される前記第１のデータを減衰部分
   に対応するセグメントを表す内容に変更する回路を具備
   することを特徴とする特許請求の範囲第１項記載の電子
   楽器用ウエイブジエネレータ。 ３ 前記第２のデータは、レイトカウントデータおよび
   エンベロープカウントデータから構成され、前記制御手
   段は前記レイトカウントデータの内容に対応する第１の
   時間幅を測定し、さらにこの測定された第１の時間幅に
   基づいてエンベロープカウントデータの内容に対応する
   第２の時間幅を測定し、この第２の時間幅に相当する時
   間が経過した時点で出力信号を前記データ発生手段に供
   給して前記第１のデータの内容を変更することを特徴と
   する特許請求の範囲第１項または第２項記載の電子楽器
   用ウエイブジエネレータ。 ４ 前記第２のデータは、前記制御手段に前記セグメン
   トの時間間隔の測定停止を指示するホールド信号を含む
   ことを特徴とする特許請求の範囲第３項記載の電子楽器
   用ウエイブジエネレータ。