JPH05241577A - 電子楽器 - Google Patents

Abstract

(57)【要約】 【目的】 電子楽器において、発生楽音を減衰させる際
の楽音波形を自然楽器と同様に制御することができ、幅
広い残響効果を得ることができる電子楽器を提供するこ
とを目的とする。 【構成】 信号ＳＵＳＦＬＧが「１」の場合には、ディ
ケイ状態で離鍵処理が検出された場合に、信号ＳＵＳＬ
ＶＬの値を制御することにより、キーオフ信号ＫＯＦＦ
が「１」になるタイミングが遅延するとともに、第２の
エンベロープが発生する。また、信号ＳＵＳＦＬＧが
「１」かつ信号ＭＡＳＫが「１」であれば、アタック状
態で離鍵処理が検出された場合に、キーオフ信号ＫＯＦ
Ｆが「１」になるタイミングが遅延する。これらの処理
の振り分けは制御手段により遂行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、発生楽音の消音時の
減衰波形を自然楽器と同様に制御することができる電子
楽器に関する。

【０００２】

【従来の技術】一般に、鍵盤を有した電子楽器において
は、発生楽音をアタック、ディケイ、サスティンおよび
リリースの４つの区間に分け、各区間毎に異なる特性の
エンベロープ制御を行っている。したがって、従来の電
子楽器においては離鍵処理が検出されてキーオフ処理に
移行すると、キーオフ処理が検出された時点のエンベロ
ープレベルからそのままリリース区間について設定され
ている消音用のエンベロープ特性に基づいて、楽音合成
装置により楽音の減衰処理が制御されていた。なお、楽
音合成装置におけるエンベロープ波形生成に係る詳細な
処理は、中央制御処理装置の処理とは独立したものであ
った。

【０００３】

【発明が解決しようとする課題】ところで、自然楽器で
あるアコースティックピアノには、ダンパペダルやサス
ティンペダルが設けられており、これらのペダルを踏む
と弦を押さえるダンパが開放されて楽音が長く響くとい
う効果が得られる。また、離鍵後においてこれらのペダ
ルが踏まれても、ダンパ開放による残響効果が得られる
ため、このような演奏技術が多く用いられている。一
方、従来の電子楽器においては、離鍵処理が検出される
と、予め定められた比較的大きなレートでエンベロープ
を減衰制御し、その後にダンパペダル等が操作されて
も、これに係わりなくエンベロープの減衰を行ってい
た。このため、上述したような自然楽器の残響効果が得
られず、音楽的表現力に乏しいという欠点があった。こ
の発明は、上述した事情に鑑みてなされたもので、発生
楽音を減衰させる際の楽音波形を自然楽器と同様に制御
することができ、幅広い残響効果を得ることができる電
子楽器を提供することを目的とする。

【０００４】

【課題を解決するための手段】この発明は、上記課題を
解決するために、楽音の発音指示および消音指示に基づ
き楽音波形信号にエンベロープを付与して楽音信号を形
成する電子楽器において、第１のエンベロープおよび減
衰特性を有する第２のエンベロープを発生するエンベロ
ープ発生手段と、発生楽音の継続を指示する継続指示手
段と、楽音の発生指示に応じて前記エンベロープ発生手
段から第１のエンベロープを発生させ楽音の消音指示に
応じて前記エンベロープ発生手段から第２のエンベロー
プを発生させるとともに、消音指示後に前記継続指示手
段で発生楽音の継続が指示された場合に前記エンベロー
プ発生手段から第１のエンベロープを発生させる制御手
段とを具備することを特徴とする。

【０００５】

【作用】消音指示に応じて、前記エンベロープ発生手段
が第２のエンベロープを発生する動作を行っている場合
に、前記継続指示手段によって発生楽音の継続が指示さ
れると、前記制御手段は前記エンベロープ発生手段から
第１のエンベロープを発生させる。すなわち、減衰用の
エンベロープ供給が遅延され、発生楽音を長く響かせる
ようにエンベロープ制御がなされる。

【０００６】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。 Ａ：実施例の構成 §１．本実施例における電子楽器の全体構成 図１は本発明の実施例による電子楽器の構成を示す図で
ある。この図において、１は鍵盤である。この鍵盤１
は、各キー毎に押離鍵および押離鍵の速度を検出する機
構を有している。１ａは鍵盤インタフェースであり、鍵
盤１の各キーをスキャンして各種楽音情報を発生し、Ｃ
ＰＵ２に出力する。各種楽音情報とは、音名（すなわち
音高）を表すキーコードＫＣ、押鍵タイミングを表すキ
ーオンパルスＫＯＮＰおよび押鍵状態を表すキーオン信
号ＫＯＮ、キーベロシティＫＶ等のデータである。ここ
で、キーオンパルスＫＯＮＰは、鍵盤１において押離鍵
処理があった瞬間に１クロックの間「１」となった後、
以降「０」となる信号であり、キーコードＫＣは押鍵処
理に対応した音高を表す情報である。また、キーオン信
号ＫＯＮは押鍵状態の場合「１」となり、離鍵状態の場
合「０」になる信号である。キーベロシティＫＶは、押
離鍵の速度に対応しており、この信号値が大きな値であ
れば強い音、一方、小さな値であれば弱い音を示す。

【０００７】３はＲＯＭであり、ＣＰＵ２にロードされ
る各種制御プログラムや、これらプログラムで用いられ
る各種データ等を記憶している。４はＲＡＭであり、Ｃ
ＰＵ２の演算に用いられる各種データや、演算結果を一
時記憶する。５はこの電子楽器に配設されるペダルであ
り、実際のピアノにおけるダンパペダル（サスティンペ
ダルおよびソステヌートペダル）と同様に作用するもの
である。これにより、操作量を表す信号や操作速度を表
す信号が発生される。５ａはペダルインタフェースであ
り、ペダル５から供給される各種信号をもとに、ペダル
操作信号およびペダル操作速度信号等の楽音情報を発生
しＣＰＵ２に出力する。

【０００８】また、ＳＷはこの電子楽器の上面等に配置
されるスイッチ群であり、音色や効果音等の設定を行う
ためのものである。例えば、後述するエンベロープの信
号ＬＥＶＥＬや信号ＲＡＴＥは、スイッチ群ＳＷの音色
設定や効果音設定によって種々の値をとる。ＳＷａはス
イッチインタフェースであり、スイッチ群ＳＷから供給
される各種信号をＣＰＵ２に出力する。６は楽音合成回
路である。この楽音合成回路６には、ＣＰＵ２からキー
オンパルスＫＯＮＰ、キーベロシティＫＶ、キーオン信
号ＫＯＮおよびキーコードＫＣ等の各種楽音情報が供給
される。そして、楽音合成回路６は、これらの楽音情報
に応じて楽音合成を行い、これにより形成される楽音信
号Ｗを出力する。また、後述する信号ＳＴＡＴＥをＣＰ
Ｕ２に常に供給している。この楽音合成回路６の構成に
ついては後述する。７はサウンドシステムであり、楽音
信号Ｗに対してフィルタリング処理およびデジタル／ア
ナログ変換等を施し、これにより得られるアナログ信号
を増幅してスピーカＳＰに与える。スピーカＳＰは、サ
ウンドシステム７の出力信号を楽音として発音する。

【０００９】§２．楽音合成回路６の構成 §２−１．構成概略（図２） 次に、楽音合成回路６の構成について図２を参照して説
明する。楽音制御回路６は、インタフェースＩＦを有し
ており、ＣＰＵ２から供給される各種楽音情報）は、こ
のインタフェースＩＦを介した後に同図に示す回路各部
に供給される。また、同図に示す回路各部から出力され
る所定の情報がインタフェースＩＦを介してＣＰＵ２に
供給される。そして、これらの各種楽音情報に基づい
て、楽音信号Ｗおよびエンベロープ信号ＥＮＶ等を発生
する。以下、回路各部について説明する。

【００１０】§２−２．波形記憶回路１０ まず、１０は波形記憶回路であり、楽音信号Ｗを発生す
るための波形データが記憶されている。その波形データ
の記憶内容を、図３（ａ）〜同図（ｄ）に示す。同図
（ａ）は、波形記憶回路１０の全体の構成を示すメモリ
マップである。同図（ａ）に示すように、ＡＴＴＡＣＫ
部テーブル、ＬＯＯＰ部テーブルおよび波形記憶部から
波形記憶回路１０は構成されている。同図（ｄ）に示す
波形記憶部に記憶されている波形データは、アタック部
波形（楽音の立ち上がり部分に対応する波形）とループ
部波形（楽音が立ち上がった後の定常的な部分に対応す
る波形）に分かれている。

【００１１】そして、楽音信号の発生に際しては、ま
ず、アタック部波形が一回読み出され、次いで、ループ
部波形が繰り返し読み出されるようになっている。これ
らアタック部波形とループ部波形は、楽音の音高および
押鍵速度に対応して複数記憶されている。すなわち、同
図（ｄ）に示すように、アタック部波形がＷＡ（０，
０）からＷＡ（Ｍ，Ｎ）まで記憶され、また、これらの
アタック部波形に対応するループ部波形がＷＬ（０，
０）からＷＬ（Ｍ，Ｌ）まで記憶されている。なお、以
下においては、アタック部波形を記憶する記憶領域をア
タック部、ループ部波形を記憶する記憶領域をループ部
という。

【００１２】音高および押鍵速度と各アタック波形との
対応関係は、図４に示す通りである。すなわち、音高が
高くなるに従ってＷＡ（０，０）、ＷＡ（１，０）……
ＷＡ（Ｍ，０）というようにＸ座標が増大し、また、押
鍵速度が速くなるに従ってＷＡ（０，０）、ＷＡ（０，
１）……ＷＡ（０，Ｌ）というようにＹ座標が増大す
る。ループ波形ＷＬ（Ｘ，Ｙ）と音高、押鍵速度との関
係も上記と全く同様に設定されている。次に、図３
（ａ）に示すＡＴＴＡＣＫ部テーブルには、上述したア
タック部波形Ｗ（Ｘ，Ｙ）のアドレス情報が記憶されて
おり、その詳細は同図（ｂ）に示す通りである。すなわ
ち、第１アドレスにＫＶレンジ、第２アドレスにＫＣレ
ンジの各データが記憶され、第３アドレス以降は２つの
アドレスがペアになってアタック部波形のスタートアド
レスとエンドアドレスが各々記憶されている。ここで、
ＫＶレンジとは、キーベロシティＫＶの取り得る値のダ
イナミックレンジであり、ＫＣレンジとは、キーコード
ＫＣの取り得る値のダイナミックレンジである。また、
ＬＯＯＰ部テーブルも同図（ｃ）に示すように、上記Ａ
ＴＴＡＣＫ部テーブルと同様の記憶内容になっている。

【００１３】§２−３．アドレス設定回路８ 次に、アドレス設定回路８は、上述した波形記憶回路１
０から読み出す波形データのスタートアドレスおよびエ
ンドアドレスを設定する回路である。すなわち、アドレ
ス設定回路８は、キーオンパルスＫＯＮＰが供給される
と、キーコードＫＣおよびキーベロシティＫＶに対応す
るアタック部波形のスタートアドレスおよびエンドアド
レスを波形記憶回路１０から読み出し、これらを信号Ｓ
ＴＡＲＴ．ＡＤおよびＥＮＤ．ＡＤとしてアドレス生成
回路９に供給する。また、アタック部波形の読み出し処
理の際は、読出モード信号ＭＯＤＥの値を「０」にして
アドレス生成回路９に供給する。読出モード信号ＭＯＤ
Ｅは、アタック部またはループ部のいずれを読み出すか
を示す信号であり、値「０」がアタック部の読み出し、
値「１」がループ部の読み出しを指示する。

【００１４】次に、アタック部の読み出しが終了する
と、アドレス生成回路９からループ波形要求信号ＬＯＯ
Ｐ．ＲＥＱがアドレス設定回路８へ供給される。ループ
波形要求信号ＬＯＯＰ．ＲＥＱが供給されると、アドレ
ス設定回路８は、キーコードＫＣおよびキーベロシティ
ＫＶに対応するループ波形のスタートアドレスおよびエ
ンドアドレスを波形記憶回路１０から読み出し、これら
を信号ＳＴＡＲＴ．ＡＤおよびＥＮＤ．ＡＤとしてアド
レス生成回路９に供給する。また、読出モード信号ＭＯ
ＤＥの値を「１」にする。

【００１５】§２−４．位相発生回路１１ １１は位相発生回路であり、キーオンパルスＫＯＮＰが
与えられると、キーコードＫＣに応じた位相情報を発生
する。この位相情報は、楽音のピッチすなわち、波形記
憶回路１０に記憶されている波形データの相対的な読み
出しアドレスを与えるものであり、キーコードＫＣに応
じた位相情報を順次加算（累算）する。そして、この累
算値の整数部を相対読出アドレス整数部Ｉとして出力
し、この累算値の小数部を相対読出アドレス小数部Ｆと
して出力する。なお、この累算値は、後述するアドレス
生成回路９から出力される。リセット要求信号ＲＥＳＥ
Ｔ．ＲＥＱによりリセットされる。また、補正値ＦＩＮ
Ｅ．Ｐは、相対的な読み出しアドレスを補正するための
補正値である。

【００１６】§２−５．アドレス生成回路９ アドレス生成回路９は波形記憶回路１０の読み出しアド
レスを生成する回路である。この波形記憶回路１０の読
み出しアドレスは、アドレス設定回路８から供給される
信号ＳＴＡＲＴ．ＡＤと位相発生回路１１から供給され
る相対読出アドレス整数部Ｉとを加算して生成される。
アタック部波形を読み出す場合には、信号ＳＴＡＲＴ．
ＡＤ（アタック部開始アドレスが設定されている）に相
対読出アドレス整数部Ｉを加算し、これにより得られる
読出アドレスＡＤを波形記憶回路１０に供給する。そし
て、読出アドレスＡＤが信号ＥＮＤ．ＡＤ（アタック部
終了アドレスが設定されている）と等しくなると、リセ
ット要求信号ＲＥＳＥＴ．ＲＥＱを出力するとともに、
ループ波形要求信号ＬＯＯＰ．ＲＥＱを出力する。

【００１７】このように、信号ＲＥＳＥＴ．ＲＥＱおよ
び信号ＬＯＯＰ．ＲＥＱが出力されると、アタック部開
始／終了アドレスが設定されている各々の信号ＳＴＡＲ
Ｔ．ＡＤおよびＥＮＤ．ＡＤには、それぞれ、新たにル
ープ部開始／終了アドレスが設定される。したがって、
ループ部波形を読み出す場合には、信号ＳＴＡＲＴ．Ａ
Ｄ（ループ部開始アドレスが設定されている）に相対読
出アドレス整数部Ｉを順次加算し、これにより得られる
読出アドレスＡＤを波形記憶回路１０に供給する。そし
て、読出アドレスＡＤが信号ＥＮＤ．ＡＤ（ループ部終
了アドレスが設定されている）と等しくなると、リセッ
ト要求信号ＲＥＳＥＴ．ＲＥＱを出力するとともに、再
び、ループ部スタートアドレスに戻ってアドレスＡＤの
生成を開始する。

【００１８】以後、離鍵操作やペダルオフ操作に基づい
て、キーオフ信号ＫＯＦＦが「１」になるまで（図６参
照）、ループ部のアドレス生成を継続する。波形信号Ｗ
１（波形記憶回路１０の出力信号）は、上述のように求
められた波形記憶回路１０の読出アドレスＡＤ（アドレ
ス生成回路９によって生成される）から読み出され出力
される。

【００１９】§２−６．補間回路１２ １２は補間回路である。この補間回路１２は、上述した
相対読出アドレス小数部Ｆに基づき、波形信号Ｗ１に対
して補間演算を行い、この結果得られる波形信号Ｗ２を
出力する。ここで行われる補間演算は隣接するサンプル
間、すなわち、２つの波形情報を小数部Ｆによって一次
直線補間してもよいし、２以上の波形情報を記憶して高
次の補間を行ってもよい。

【００２０】§２−７．エンベロープ生成回路１３、乗
算回路１４、エンベロープ検出回路ＥＮＶＤ 次に、１３はエンベロープ生成回路であり、インタフェ
ースＩＦから供給されるキーオンパルスＫＯＮＰ、キー
オン信号ＫＯＮ、キーコードＫＣおよびキーベロシティ
ＫＶに応じてエンベロープ信号ＥＮＶを生成する。ま
た、信号ＳＴＡＴＥ（後述する）を出力する。１４は乗
算回路であり、補間回路１２から出力される波形信号Ｗ
２と、エンベロープ生成回路１３から出力されるエンベ
ロープ信号ＥＮＶとを乗算し、この乗算結果を楽音信号
Ｗとして出力する。この楽音信号Ｗは、エンベロープ検
出回路ＥＮＶＤに与えられる。

【００２１】エンベロープ検出回路ＥＮＶＤは、楽音信
号Ｗに対してフィルタリング処理を施すことによって、
各楽音発音時点での最大振幅レベルを表すエンベロープ
信号を抽出する。このように抽出された信号は、インタ
フェースＩＦを介してエンベロープ信号ＥＮＶ１として
ＣＰＵ２に出力される。このエンベロープ信号ＥＮＶ１
はトランケート処理等の発音チャンネル割当制御に用い
られる。なお、トランケート処理とは、すべての発音チ
ャンネルが使用状態にある場合において新たな押鍵操作
を検出すると、それぞれの発音チャンネルのエンベロー
プ信号ＥＮＶ１が最も小さい発音チャンネル、すなわ
ち、もっとも減衰が進んでいるチャンネルを選択してそ
のチャンネルを強制的に消音し、そのチャンネルに上述
した新たな押鍵操作による新たな押鍵音を割り当てる処
理のことを言う。

【００２２】§３．エンベロープ生成回路１３の詳細 §３−１．エンベロープ波形について 次にエンベロープ生成回路１３の詳細について説明す
る。始めに、図７および図８を参照してエンベロープ生
成回路１３が生成するエンベロープ波形について説明す
る。エンベロープ信号は図７に示すように時間軸上のパ
ラメータであり、その軌跡は、信号ＬＥＶＥＬ、信号Ｒ
ＡＴＥ、キーオン信号ＫＯＮおよびキーオフ信号ＫＯＦ
Ｆ等の各種信号によって制御される。

【００２３】この信号ＳＴＡＴＥは、エンベロープ状態
を表し、図６に示すように、Ｔ０（最下位ビット）、Ｔ
１（中位ビット）およびＴ２（最上位ビット）の３ビッ
トで構成されるパラレルデータである。そして、押鍵操
作が検出されて、キーオンパルスＫＯＮＰが「１」にな
ると、信号ＳＴＡＴＥは「０」になり、エンベロープ状
態がアタック状態になったことを表す。その後、信号Ｓ
ＴＡＴＥは、ＣＰＵ２からバスを介して供給される各種
楽音情報に応じて時間軸上で「１」〜「５」のいずれか
の信号値をとる。信号ＳＴＡＴＥの値が表す状態は、
「１」はディケイ１状態、「２」はディケイ２状態、
「３」はサスティン状態、「４」はリリース１状態およ
び「５」はリリース２状態である。また、リリース１状
態およびリリース２状態とは、リリース状態をさらに２
つに細分した状態であり、ディケイ１状態およびディケ
イ２状態についても同様である。なお、以下の説明にお
いては、リリース１状態およびリリース２状態を総括し
て「リリース状態」という。

【００２４】図８に示す信号ＬＥＶＥＬは、信号ＳＴＡ
ＴＥが示す各エンベロープ状態に対応したエンベロープ
目標値および押鍵処理検出時におけるエンベロープ波形
開始信号値を表す。具体的には、エンベロープ目標値と
しては、信号ＳＴＡＴＥが「１」に対し、信号ＬＥＶＥ
Ｌは「Ｌ１」、信号ＳＴＡＴＥが「２」に対し、信号Ｌ
ＥＶＥＬは「Ｌ２」、信号ＳＴＡＴＥが「４」に対し、
信号ＬＥＶＥＬは「Ｌ４」になっている。また、押鍵処
理検出時において、キーオンパルスＫＯＮＰが「０」か
ら「１」に変化したときにエンベロープ開始信号値とし
て設定される信号ＬＥＶＥＬは「Ｌ０」である（図７参
照）。

【００２５】なお、信号ＳＴＡＴＥが「０」、「３」ま
たは「５」の値になる場合には、エンベロープ目標値は
信号ＬＥＶＥＬにより与えられるのではなく内部的な論
理形成によって設定される。すなわち、信号ＳＴＡＴＥ
が「０」に対しては、エンベロープ目標値は「００００
（ｈ）」、信号ＳＴＡＴＥが「３」および信号ＳＴＡＴ
Ｅが「５」に対してはエンベロープ目標値は「１ＦＦＦ
（ｈ）」が与えられる。

【００２６】図８に示す信号ＲＡＴＥは、信号ＳＴＡＴ
Ｅが示すエンベロープ状態におけるエンベロープ信号値
の単位時間当たりのエンベロープ信号値変化量（傾き）
を表す。例えば、「押鍵処理をした後、エンベロープ状
態がサスティン状態に至り、離鍵処理を行った場合」に
は、アタック状態においては信号ＲＡＴＥは「Ｒ０」に
なり、ディケイ１状態においては信号ＲＡＴＥは「Ｒ
１」になり、ディケイ２状態においては信号ＲＡＴＥは
「Ｒ２」になり、サスティン状態においては信号ＲＡＴ
Ｅは「Ｒ３」になり、リリース１状態においては信号Ｒ
ＡＴＥは「Ｒ４」になり、そしてリリース２状態におい
ては信号ＲＡＴＥは「Ｒ５」になる（図７参照）。ここ
で、「Ｒ０」はアタックレート、「Ｒ１」はディケイ１
レート、「Ｒ２」はディケイ２レート、「Ｒ３」はサス
ティンレート、「Ｒ４」はリリース１レートおよび「Ｒ
５」はリリース２レートという。また、リリース１レー
トおよびリリース２レートとは、リリースレートをさら
に２つに細分した減衰レートであり、ディケイ１レート
およびディケイ２レートについても同様である。なお、
以下の説明においては、リリース１レートおよびリリー
ス２状態を総括して「リリースレート」という。

【００２７】なお、信号ＳＴＡＴＥと、信号ＬＥＶＥＬ
は一意的に対応するものであるが、信号ＳＴＡＴＥと、
信号ＲＡＴＥは一意的に対応するものではない。図７に
示したエンベロープ波形は、「押鍵処理をした後、エン
ベロープ状態（信号ＳＴＡＴＥ）がサスティン状態に至
り、離鍵処理を行った場合」である。したがって、「ア
タック状態もしくはディケイ状態において離鍵処理を行
った場合」には、信号ＳＴＡＴＥに関わらず、その時点
に応じた信号ＲＡＴＥの値が設定される。そのため、以
下の説明において、リリース状態とは、リリースレート
で減衰する状態のことをいい、信号ＳＴＡＴＥとは直接
関係ないことに留意されたい。また、図８の「ＥＱ及び
ＧＴ」の欄が空欄になっているが、信号ＳＴＡＴＥと信
号ＬＥＶＥＬの値の変化について、「ＥＱ及びＧＴ」の
信号値の変化を参照することが回路検証に有効であるこ
とを示すものにほかならない。このことは勿論、「ＥＱ
及びＧＴ」の信号値を参照すればよいということのみを
示唆するものでもない。

【００２８】 §３−２．エンベロープ生成回路１３の具体的な構成 §３−２−１．エンベロープ生成回路１３の構成概略 エンベロープ生成回路１３（図２参照）は、図５に示す
エンベロープ信号生成回路ＥＳＧおよび図６に示すエン
ベロープ制御信号生成回路ＥＣＳＧ等から成る。このエ
ンベロープ生成回路１３においては、キーベロシティＫ
Ｖに応じてエンベロープ信号ＥＮＶのダイナミックレン
ジが設定され、また、キーコードＫＣに応じて信号ＬＥ
ＶＥＬおよび信号ＲＡＴＥが取り得る各値が設定され
る。また、キーオンパルスＫＯＮＰ、キーオン信号ＫＯ
Ｎおよびキーオフ信号ＫＯＦＦはエンベロープ波形の立
ち上がり／立ち下がりのタイミング制御に用いられる
（図７中記載、ＫＯＮおよびＫＯＦＦ参照）。ただし、
キーオフ信号ＫＯＦＦの信号値は、キーオン信号ＫＯＮ
等に基づいて図６に示すエンベロープ制御信号生成回路
ＥＣＳＧ内部の論理形成により定められる。

【００２９】§３−２−２．エンベロープ制御信号生成
回路ＥＣＳＧ（図６参照）の構成概略 エンベロープ制御信号生成回路ＥＣＳＧは、インタフェ
ースＩＦ（図２参照）から供給されるキーコードＫＣ等
の信号に応じて、エンベロープ信号生成回路ＥＳＧを制
御するためのエンベロープ制御信号を生成する。ここで
生成されるエンベロープ制御信号には制御信号ＣＳＡ，
ＣＳＢおよびＣＳＣならびに制御信号ＬＳＡおよびＬＳ
Ｃ等がある。なお、制御信号ＣＳＡ、ＣＳＢおよびＣＳ
Ｃはセレクタ１５（図５参照）においてエンベロープ目
標値Ｓ３を選択するための制御信号である。制御信号Ｌ
ＳＣは図示されていないインタフェースから供給される
制御信号ＬＳＡとともに、シフトレジスタ１９に出力す
るエンベロープ信号ＥＮＶ３の値を設定する信号であ
る。なお、詳細な構成については後述する。

【００３０】§３−２−３．エンベロープ信号生成回路
ＥＳＧ（図５参照）の構成 まず、１５はセレクタである。セレクタ１５は、信号Ｓ
ＴＡＴＥにより表される各エンベロープ状態におけるエ
ンベロープ目標値Ｓ３の値を設定する（図７および図８
の信号ＬＥＶＥＬ参照）。その場合に、ＳＡ制御端に供
給される制御信号ＣＳＡが「１」の時、Ａ入力端の入力
値「１ＦＦＦ（ｈ）」をエンベロープ目標値Ｓ３に設定
する（回路動作により信号ＳＴＡＴＥはサスティン状態
または押鍵待機状態を表す値となる）。また、ＳＢ制御
端に供給される制御信号ＣＳＢが「１」の時、Ｂ入力端
の入力値「００００（ｈ）」をエンベロープ目標値Ｓ３
に設定する（回路動作により信号ＳＴＡＴＥはアタック
状態である）。また、ＳＣ制御端に供給される制御信号
ＣＳＣが「１」の時、Ｃ入力端の入力値である信号ＬＥ
ＶＥＬに設定されている値（Ｌ０〜Ｌ２もしくはＬ４）
をエンベロープ目標値Ｓ３に設定する（回路動作により
信号ＳＴＡＴＥはディケイ状態もしくはリリース１状態
を表す値となる）。

【００３１】次に、１６は加算器１７に対して制御信号
ＧＴを出力し、エンベロープ制御信号生成回路ＥＣＳＧ
（図６参照）に対して制御信号ＥＱおよび制御信号ＧＴ
を出力するコンパレータである。このコンパレータ１６
は、Ｅ入力端に供給されるエンベロープ現在値ＥＮＶ２
とＴ入力端に供給されるエンベロープ目標値Ｓ３とを比
較する。この比較結果によって、以下に示すように信号
ＧＴおよび信号ＥＱに値が設定されて出力される。 ア．Ｓ３＜ＥＮＶ２の場合 ＧＴ＝１，ＥＱ＝０ イ．Ｓ３＝ＥＮＶ２の場合 ＧＴ＝０，ＥＱ＝１ ウ．Ｓ３＞ＥＮＶ２の場合 ＧＴ＝０，ＥＱ＝０

【００３２】加算器１７は、発音状態でのエンベロープ
信号ＥＮＶの値を決定するための元になる値を計算し、
エンベロープ原信号Ｓ４としてセレクタ１８に出力す
る。この場合、ＯＰ制御端に供給される信号ＧＴの値に
応じて、以下のようにエンベロープ原信号Ｓ４が設定さ
れる。 エ．ＧＴ＝１の場合 Ｓ４＝ＥＮＶ２−ＲＡＴＥ オ．ＧＴ＝０の場合 Ｓ４＝ＥＮＶ２＋ＲＡＴＥ なお、エ．の場合はアタック状態、オ．の場合はそれ以
外のエンベロープ状態に相当するようになっている。し
たがって、ア．の場合は、アタック状態に相当し、イ．
およびウ．の場合はそれ以外のエンベロープ状態に相当
することが導かれる。

【００３３】次に、セレクタ１８は、発音待機状態およ
び発音状態でのエンベロープ信号ＥＮＶの値を決定する
信号を選択して、エンベロープ信号ＥＮＶ３としてシフ
トレジスタ１９に出力する。この場合、ＳＡ，ＳＢおよ
びＳＣ制御端に供給される値に従って、以下のようにエ
ンベロープ信号ＥＮＶ３が設定される。 カ．ＳＡ＝１，ＳＢ＝０，ＳＣ＝０の場合（発音待機状
態） ＥＮＶ３＝１ＦＦＦ（ｈ）（Ａ入力端に供給される値） キ．ＳＡ＝０，ＳＢ＝１，ＳＣ＝０の場合（発音状態） ＥＮＶ３＝Ｓ４ ク．ＳＡ＝０，ＳＢ＝０，ＳＣ＝１の場合（押鍵処理検
出時） ＥＮＶ３＝ＬＥＶＥＬ（＝Ｌ０）

【００３４】このようにして設定されたエンベロープ信
号ＥＮＶ３の値はシフトレジスタ１９に格納された後、
コンパレータ１６および加算器１７に帰還される。な
お、上述の、カ．の場合は、制御信号ＬＳＡが「１」の
場合であり、キ．の場合は、制御信号ＬＳＡおよびＬＳ
Ｃがいずれも「０」の場合であり、ク．の場合は、制御
信号ＬＳＣが「１」の場合である。なお、ノアゲート５
０１は２入力ノアゲートであり、その入力信号は、制御
信号ＬＳＡおよびキーオンパルスＫＯＮＰによって形成
される制御信号ＬＳＣとである。

【００３５】次に、シフトレジスタ１９は、エンベロー
プ信号ＥＮＶ３が供給されるとこの値を１クロック保持
した後、エンベロープ現在値ＥＮＶ２として、コンパレ
ータ１６に帰還させる。また、乗算器５０２は、エンベ
ロープ現在値ＥＮＶ２とエンベロープ信号出力レベル制
御値Ｓ５（キーベロシティＫＶに応じてテーブル２０か
ら出力される）を乗算し、エンベロープ信号ＥＮＶとし
て出力する。そして、このエンベロープ信号ＥＮＶは、
エンベロープ生成回路１３の出力値になり、乗算回路１
４（図２参照）に供給される。

【００３６】§３−３．エンベロープ生成回路１３にお
ける各種制御信号について（図５、図６参照） §３−３−１．信号ＭＡＳＫ（図６，図９および図１０
参照） 信号ＭＡＳＫは、「アタック状態」に有効な信号であ
る。この信号は、離鍵処理が検出された場合にキーオフ
信号ＫＯＦＦをアタック状態終了経過時点から「１」に
するか否かを決定するものである。具体的には、信号Ｍ
ＡＳＫを「１」に設定しておくと、アタック状態におい
て離鍵処理が検出されても、キーオフ信号ＫＯＦＦを
「０」に保ち、「アタック状態終了経過時点」からキー
オフ信号ＫＯＦＦを「１」にする。すなわち、信号ＭＡ
ＳＫの値により、実際の離鍵処理とキーオフ信号ＫＯＦ
Ｆの立ち上がりとのタイミングがずらされている。

【００３７】§３−３−２．信号ＳＵＳＦＬＧ（図６，
図９および図１０参照） 信号ＳＵＳＦＬＧは、エンベロープ状態が「アタック状
態」および「ディケイ状態」、すなわち信号ＳＴＡＴＥ
が「０」、「１」または「２」の場合に有効な信号であ
る。この信号の機能は次の通りである。アタック状態に
おいては、信号ＭＡＳＫが「０」に設定されている場合
に、離鍵処理検出後リリースレートでの減衰を、離鍵処
理検出時点から有効なものにするか否かを決定する。具
体的には、信号ＳＵＳＦＬＧを「０」に設定しておく
と、アタック状態おいて、離鍵処理が検出されると、エ
ンベロープ波形は、「その時点のエンベロープレベルか
ら直ちにリリースレートで減衰」する（図９（ａ）参
照）。なお、信号ＭＡＳＫが「１」であれば、図９
（ａ）に示すエンベロープ波形になる。

【００３８】次に、ディケイ状態においては、離鍵処理
または離鍵状態の検出後のリリースレートでの減衰を、
離鍵処理または離鍵状態の検出時点から有効なものにす
るか否かを決定する。具体的には、信号ＳＵＳＦＬＧを
「０」に設定しておくと、ディケイ状態において、離鍵
処理または離鍵状態が検出されると、エンベロープ波形
は、「その時点のエンベロープレベルから直ちにリリー
スレートで減衰」する（図９（ｂ）および図９（ｃ）
参照）。

【００３９】§３−３−３．信号ＳＵＳＬＶＬ 信号ＳＵＳＬＶＬは、エンベロープ状態が「ディケイ２
状態」、すなわち信号ＳＴＡＴＥが「２」の場合に有効
な信号である。この信号の機能は、オアゲート６２６の
出力信号をディケイ２状態で「１」にするか否かを決定
するものである。具体的には、信号ＳＵＳＬＶＬが
「０」の場合にはディケイ２状態においてオアゲート６
２６の出力信号が「１」になり、信号ＳＵＳＬＶＬが
「１」の場合にはオアゲート６２６の出力信号が「０」
になる。信号ＳＵＳＬＶＬは、信号ＳＵＳＦＬＧが
「１」の場合にディケイ２状態において離鍵処理の検出
がなされると有効になる。この場合、「その時点のエン
ベロープレベルから直ちにリリースレートで減衰せず、
ディケイ２状態終了経過時点からリリースレートで減衰
する（図９（ｃ）参照）。

【００４０】§３−３−４．その他 信号ＲＲ＿ＳＥＬ（図６参照）はセレクタ６３１に供給
されており、この信号値が「１」になった場合には、セ
レクタ６３１において強制的にリリースレートが選択さ
れる。このリリースレートの選択については、その時点
のエンベロープ信号ＥＮＶが参照され、そのエンベロー
プ信号ＥＮＶが「Ｌ４」よりも小さければ、リリース１
レートが選択され、「Ｌ４」以上であれば、リリース２
レートが選択される（図７参照）。なお、キーコードＫ
Ｃ、キーオンパルスＫＯＮＰ、信号ＥＱ、キーオン信号
ＫＯＮ、信号ＧＴ、信号ＬＥＶＥＬ、信号ＲＡＴＥ等に
ついては、既に述べた通りである。

【００４１】§３−４．エンベロープ制御信号生成回路
ＥＣＳＧ構成（図６参照） 次に、図６に示すエンベロープ制御信号生成回路ＥＣＳ
Ｇ各部の回路構成の詳細について説明する。まず、６０
１は半加算器であり、制御端子ＣＩが「１」になると、
Ａ０入力端，Ａ１入力端およびＡ２入力端の３ビットで
構成されるデータの最下位ビットＡ０入力端に「００１
（ｂ）」を加算し、３ビットで構成されるＳ０出力端
（最下位ビット），Ｓ１出力端（中位ビット）およびＳ
２出力端（最上位ビット）からその加算結果を出力す
る。なお、これらの３ビットで構成される信号の総称を
信号ＳＴとする。また、加算処理によって生じる最上位
ビットＳ２の桁あふれは捨てられる。インバータ６０２
はアンドゲート６２８の出力信号の反転値をアンドゲー
ト６０３およびアンドゲート６０４に出力する。

【００４２】アンドゲート６０３、アンドゲート６０４
およびオアゲート６０５はシフトレジスタ６０６に供給
される値を制御するための論理素子群である。アンドゲ
ート６０３およびアンドゲート６０４は、それぞれ、半
加算器６０１のＳ０出力端の値およびＳ１出力端の値
と、アンドゲート６２８の出力信号をインバータ６０２
を介した値との論理積を、それぞれ、シフトレジスタ６
０６のＤ０入力端およびＤ１入力端に出力する。オアゲ
ート６０５は、アンドゲート６２８の出力値とＳ２出力
端の値との論理和をシフトレジスタ６０６のＤ２入力端
に出力する。

【００４３】シフトレジスタ６０６は、Ｄ０入力端（最
下位ビット），Ｄ１入力端（中位ビット）およびＤ２入
力端（最上位ビット）に信号ＳＴを１クロック保持した
後、３ビットで構成されるＱ０出力端（最下位ビッ
ト），Ｑ１出力端（中位ビット）およびＱ２出力端（最
上位ビット）からその値を出力する。また、テーブル６
３０は、インタフェースＩＦ（図２参照）から供給され
るキーコードＫＣに応じて参照されることによりセレク
タ６３１に出力する各信号値を決定する。そして、セレ
クタ６３１は、信号ＲＲ＿ＳＥＬならびに信号ＳＴの値
に基づいて、信号ＬＥＶＥＬおよび信号ＲＡＴＥに設定
する値（テーブル６３０により供給されている）を選択
する。この場合において信号ＲＡＴＥには、信号ＲＲ＿
ＳＥＬが「１」の場合は、信号ＳＴの値に係わりなく、
信号ＲＡＴＥに設定される値はリリースレート（Ｒ４ま
たはＲ５）が選択される。

【００４４】インバータ６０７は、キーオンパルスＫＯ
ＮＰの反転値をアンドゲート６０８、アンドゲート６０
９およびアンドゲート６１０に出力する。アンドゲート
６０８、アンドゲート６０９およびアンドゲート６１０
はそれぞれ、シフトレジスタ６０６のＱ０出力端、Ｑ１
出力端およびＱ２出力端の出力値とインバータ６０７の
出力値との論理積をとって、それぞれ信号Ｔ０（最下位
ビット）、Ｔ１（中位ビット）およびＴ２（最上位ビッ
ト）として出力する。これら３ビットで構成される信号
によりエンベロープ状態を表す信号ＳＴＡＴＥが構成さ
れる。

【００４５】ノアゲート６１１は、アンドゲート６０
８、アンドゲート６０９およびアンドゲート６１０の負
論理和を制御信号ＣＳＢとして出力する。アンドゲート
６１２は、ノアゲート６１１の出力値と、信号ＭＡＳＫ
との論理積を出力する。ノアゲート６１３はアンドゲー
ト６１２の出力値とキーオン信号ＫＯＮとの負論理和を
キーオフ信号ＫＯＦＦとして出力する。これは、アタッ
ク状態において離鍵処理が検出されても、信号ＭＡＳＫ
が「１」に設定されている場合にはキーオフ信号ＫＯＦ
Ｆを「０」にするためである。アンドゲート６１４は、
キーオフ信号ＫＯＦＦと信号ＧＴとの論理積を出力す
る。

【００４６】アンドゲート６１５、アンドゲート６１
６、オアゲート６１７およびアンドゲート６１８から構
成される論理回路群は、信号ＳＴＡＴＥが「３」または
「５」になった場合に、半加算器６０１に供給する制御
信号ＣＩを「０」にするための論理回路である。これ
は、サスティン状態において、押鍵状態が長い時間にわ
たる場合に、信号ＥＱが「１」になっても、アンドゲー
ト６１８の出力値を「０」にするためである。また、信
号ＳＴＡＴＥが「５」、すなわち、発音待機状態あるい
はリリース２状態にある場合においては、次の発音処理
が検出されるまでエンベロープ状態が遷移しないように
するためである。なお、この動作の詳細については後述
する。

【００４７】アンドゲート６１９、アンドゲート６２０
およびオアゲート６２１から構成される論理回路は信号
ＳＴＡＴＥが「３」または「５」になった時に制御信号
ＣＳＡを「１」にする。これにより、サスティン状態お
よびリリース２状態においては、エンベロープ目標値Ｓ
３（図５参照）が「１ＦＦＦ（ｈ）」に設定される。ノ
アゲート６３０は制御信号ＣＳＡと制御信号ＣＳＢとの
負論理和を制御信号ＣＳＣに設定して出力する。

【００４８】インバータ６２２は信号ＳＵＳＬＶＬの反
転値をアンドゲート６２４に出力する。インバータ６２
３は信号ＳＵＳＦＬＧの反転値をアンドゲート６２９に
出力する。アンドゲート６２４は、信号ＳＴＡＴＥが
「２」または「３」であって信号ＳＵＳＬＶＬが「０」
の場合にその出力値が「１」となる。アンドゲート６２
５は、信号ＳＴＡＴＥが「３」であって信号ＳＵＳＬＶ
Ｌが「１」の場合にその出力値が「１」となる。オアゲ
ート６２６は、アンドゲート６２４とアンドゲート６２
５の論理和をとって出力する。

【００４９】アンドゲート６２８は、インバータ６２７
の出力値、オアゲート６２６の出力値およびキーオフ信
号ＫＯＦＦの論理積をとって出力する。アンドゲート６
２８が「１」となる場合には、シフトレジスタ６０６に
「１００（ｂ）」が供給されるため、アンドゲート６２
８の機能はエンベロープ状態を強制的にリリース状態に
設定することである。アンドゲート６２９は、インバー
タ６２７の出力値、キーオフ信号ＫＯＦＦおよびインバ
ータ６２３の出力値の論理積を、信号ＲＲ＿ＳＥＬとし
て出力する。

【００５０】Ｂ：実施例の動作 §４．電子楽器の概略動作 上述した構成において、ＣＰＵ２の動作について図１１
〜図１８に示すフローチャートに基づいて説明する。

【００５１】§４−１．メインルーチン（図１１） 図１の電子楽器に電源が投入されると、ＣＰＵ２はま
ず、図１１のメインルーチンのステップＳａ１の処理へ
進み、装置各部のイニシャライズ（各種レジスタのゼロ
リセットおよび周辺回路の初期設定等）を行う。エンベ
ロープ信号生成回路１３のエンベロープ信号生成回路Ｅ
ＳＧ（図５参照）においては、制御信号ＬＳＡ（図５参
照）を「１」にし、エンベロープ生成回路各部に「１Ｆ
ＦＦ（ｈ）」を書き込む。そして、ＣＰＵ２はステップ
Ｓａ２へ進む。

【００５２】ステップＳａ２では、鍵盤インタフェース
１ａにより検出される鍵盤１の各キー毎の押離鍵状態変
化を検出し、その状態変化に応じて、キーオン処理ある
いはキーオフ処理を行った後、ステップＳａ３へ進む。
ステップＳａ３では、ペダル５の操作状態変化を検出
し、その状態変化に応じて、ペダルオン処理あるいはペ
ダルオフ処理を行った後、ステップＳａ４へ進む。ステ
ップＳａ４では、全チャンネル状態の検出処理を行い、
使用状態から空き状態に変化したチャンネルに対しては
空き状態設定処理を行う。

【００５３】これらの処理が完了すると、上述したステ
ップＳａ２に戻り、電源が遮断されるまでステップＳａ
２〜ステップＳａ４までの一連の処理を繰り返し実行す
る。このように、メインルーチンにおいてはＣＰＵ２が
押離鍵処理およびペダル処理等の各種イベントに応じ
て、装置各部に対して楽音合成命令を送出する。この楽
音合成は後述する各種楽音合成処理によって実現され
る。

【００５４】§４−２．鍵処理（図１２） まず、ステップＳｂ１では、図１に示す鍵盤１の押離鍵
状態の変化を鍵盤インタフェース１ａによりスキャンす
る。その後、ステップＳｂ２へ進む。ステップＳｂ２で
は、鍵盤１の押離鍵状態の変化の有無の判断処理を行
う。押離鍵状態の変化が検出されないで、判断結果が
「ＮＯ」になった場合には、そのままメインルーチン
（図１１）に戻る。一方、ステップＳｂ２において、押
離鍵状態の変化が検出されて、判断結果が「ＹＥＳ」に
なった場合には、ステップＳｂ３に進む。なお、この場
合の鍵イベントの検出においては、押鍵から離鍵に変化
する場合は、図６に示すキーオフ信号ＫＯＦＦが「１」
になる場合にはじめて、「鍵イベント」があったものと
判断される。

【００５５】ステップＳｂ３では、押離鍵状態の変化に
応じた各種楽音情報を各種レジスタに設定する。すなわ
ち、レジスタＫＥＶにはキーオン状態かキーオフ状態か
の押離鍵状態を設定し、レジスタＫＶには押離鍵速度を
設定し、レジスタＫＣにはキーコードを設定する。その
後、ステップＳｂ４に進む。ステップＳｂ４では、レジ
スタＫＥＶに設定した値がキーオン状態であるか否かの
判断処理を行う。この判断結果が「ＹＥＳ」の場合に
は、ステップＳｂ５のキーオン処理を行い、メインルー
チンに戻る。一方、この判断結果が「ＮＯ」の場合に
は、ステップＳｂ６のキーオフ処理を行った後、メイン
ルーチンに戻る。

【００５６】§４−３．キーオン処理（図１３） まず、ステップＳｃ１では発音割当可能であるチャンネ
ルを検出するための、空きチャンネルを検出する。ステ
ップＳｃ２では、発音割当可能である空きチャンネルが
あったか否かの判断処理を行う。空きチャンネルがない
場合には、ステップＳｃ３におけるトランケート処理に
よってレジスタＣＨに空きチャンネルを設定する。一
方、空きチャンネルがある場合にはそのステップＳｃ４
によって検出された空きチャンネル番号を、レジスタＣ
Ｈに設定する。その後、ステップＳｃ５に進む。

【００５７】ステップＳｃ５では、処理対象にされた発
音チャンネルのエンベロープ状態を表すレジスタＳＴ
［ＣＨ］（ＣＨはレジスタＣＨ）に、アタック状態を表
すための「０」を設定する（なお、この時点では図６に
示すキーオンパルスＫＯＮＰは「０」のため、信号ＳＴ
ＡＴＥは「５」になっている）。ステップＳｃ６では、
発音すべきキーコードを記憶するレジスタＳＴＫＣ［Ｃ
Ｈ］にキーオン処理がなされた鍵盤のキーコードＫＣを
設定する。

【００５８】ステップＳｃ７では、楽音合成回路６の発
音チャンネル番号ＣＨの発音チャンネルに対して、検出
されたキーコードＫＣおよびキーベロシティＫＶを出力
する。また、当該発音チャンネルに対応するキーオンパ
ルスＫＯＮＰを「１」にし、キーオン信号ＫＯＮを
「１」にする。これにより、制御信号ＬＳＣが「１」に
され（図６参照）、エンベロープ信号開始値「Ｌ０」が
ロードされる（図５参照）。また、インバータ６０７の
出力信号が「０」になりアンドゲート６０８，６０９お
よび６１０が閉状態になり、信号ＳＴＡＴＥが「０」、
すなわち、アタック状態に設定される（図６参照）。ま
た、キーオフ信号が「０」になる（図６参照）。

【００５９】このような処理に基づいて、エンベロープ
信号生成が開始される。このエンベロープ信号は、その
後の押鍵状態等によって、図９（ａ）〜図９（ｄ）に示
すような形状になる。なお、この動作については後述す
る。また、生成されたエンベロープ信号に応じて当該発
音チャンネルから楽音信号Ｗが出力される（図２に示す
エンベロープ回路１３参照）。

【００６０】§４−４．キーオフ処理（図１４） ステップＳｄ１では、キーオフ状態になったキーコード
ＫＣに対応した楽音が発音中であるか否かの判断処理を
行う。この判断結果が、「ＮＯ」、すなわち、発音中で
はないという結果の場合には、そのまま、キーオフ処理
を終了し、鍵処理（図２）を介して、メインルーチン
（図１１）に戻る。一方、判断結果が、「ＹＥＳ」、す
なわち、発音中であるという結果になった場合には、ス
テップＳｄ２に進み、キーオフ状態になったキーコード
ＫＣの発音チャンネル番号をレジスタＣＨに設定する。
次にステップＳｄ４に進む。ステップＳｄ４では、エン
ベロープ状態を表す信号ＳＴＡＴＥの値をレジスタＳＴ
［ＣＨ］に格納する。次にステップＳｄ３に進む。

【００６１】ステップＳｄ３では、ペダルオン状態であ
るか否かの判断処理を行う。この判断結果が「ＹＥ
Ｓ」、すなわち、ペダルオン状態であればステップＳｄ
６に進み、楽音合成回路６の当該発音チャンネルのチャ
ンネルＣＨに、離鍵状態になったことを示す値「０」を
キーオン信号ＫＯＮに出力する（図６参照）。なお、エ
ンベロープ信号生成回路ＥＳＧの内部では、エンベロー
プ状態が、アタック状態以外の時には、信号ＳＵＳＦＬ
Ｇおよび信号ＳＵＳＬＶＬ等に応じて減衰動作となる。
また、アタック状態の場合には、信号ＭＡＳＫの値が
「０」であれば、キーオフ信号ＫＯＦＦを「１」にし、
信号ＳＵＳＦＬＧおよび信号ＳＵＳＬＶＬに応じて減衰
動作となる（図６参照）。ステップＳｄ６を行った後
は、鍵処理（図２）を介してメインルーチン（図１）に
戻る。

【００６２】§４−５．ペダル処理（図１５） ステップＳａ３（図１参照）のペダル処理の詳細につい
て説明する。まず、ステップＳｅ１では、ペダルインタ
フェース５ａによりペダル操作状態の変化を検出する。
その後、ステップＳｅ２に進む。ステップＳｅ２では、
ペダル操作状態の変化があったか否かを判断する。ペダ
ル操作状態に変化が検出されない場合には、直ちにペダ
ル処理を終了し、メインルーチン（図１）に戻る。一
方、上述の判断結果が、「ＹＥＳ」の場合には、ステッ
プＳｅ３に進み、レジスタＰＥＶに、ペダルを踏んだか
離したかを識別する値を格納する。その後、ステップＳ
ｅ４に進む。

【００６３】ステップＳｅ４では、ペダル状態が格納さ
れているレジスタＰＥＶの値に応じて、処理を分岐させ
る処理を行う。すなわち、レジスタＰＥＶがペダルオン
状態を表している場合には、ステップＳｅ５のＰＯＮオ
ン処理に進む。一方、レジスタＰＥＶがペダルオフ状態
を表している場合には、ステップＳｅ６のＰＯＦＦ処理
に進む。このように、レジスタＰＥＶの値に応じて、ス
テップＳｅ５もしくは、ステップＳｅ６の処理を行った
後、直ちにペダル処理を終了し、メインルーチン（図
１）に戻る。

【００６４】§４−６．ＰＯＮ処理（図１６） まず、ステップＳｆ１では、チャンネル番号ＣＨに
「０」を設定し、ステップＳｆ２に進む。ステップＳｆ
２では、チャンネル番号ＣＨのエンベロープ状態が発音
待機状態であるか否かを判断する処理を行う。この判断
結果が、「ＮＯ」、すなわち、発音状態（アタック状態
〜リリース１状態）にである場合には、ステップＳｆ４
に進み、楽音合成回路６のチャンネル番号ＣＨのキーオ
ン信号ＫＯＮを「１」に設定する。したがって、図６に
示すキーオン信号ＫＯＮが「１」に設定され、回路内部
においては、信号ＭＡＳＫ、信号ＳＵＳＦＬＧおよび信
号ＳＵＳＬＶＬ等に応じてエンベロープ減衰動作が行わ
れる。

【００６５】さて、ステップＳｆ４の処理の後、もしく
はステップＳｆ２で「ＹＥＳ」と判断されると、ステッ
プＳｆ５に進み、チャンネル番号ＣＨに「１」を加算す
る。次に、ステップＳｆ６に進み、チャンネル番号値が
全チャンネル数を表す値ＭＡＸと等しいか否かの判断処
理を行う。この判断結果が「ＮＯ」の場合にはステップ
Ｓｆ２に戻り、上述した処理を繰り返す。以降、ステッ
プＳｆ６の判定が「ＹＥＳ」になるまで、ステップＳｆ
２〜ステップＳｆ５の処理を繰り返す。すなわち、全チ
ャンネルについてステップＳｆ２〜ステップＳｆ５の処
理を行う。そして、ステップＳｆ６の判断結果が「ＹＥ
Ｓ」になると、ステップＳｆ７に進み、レジスタＰＯＮ
Ｆにペダルオン状態を表す「１」を設定する。その後、
ＰＯＮ処理を終了し、ペダル処理（図１５）を介してメ
インルーチンに戻る。

【００６６】§４−７．ＰＯＦＦ処理（図１７） まず、ステップＳｇ１では、発音チャンネル番号を表す
レジスタＣＨに「０」を設定する。その後、Ｓｇ２へ進
む。ステップＳｇ２では、当該発音チャンネルに対応す
る鍵盤が押鍵状態であるか否かを判断する処理を行う。
この判断結果が「ＮＯ」、すなわち、離鍵状態にある場
合には、ステップＳｇ４に進み、楽音合成回路６のチャ
ンネル番号ＣＨに、ペダルが踏まれてなく、かつ、離鍵
状態であることを表す値「０」をキーオン信号ＫＯＮに
設定する。したがって、図６に示すキーオン信号ＫＯＮ
が「０」に設定され、回路内部においては、信号ＭＡＳ
Ｋ、信号ＳＵＳＦＬＧおよび信号ＳＵＳＬＶＬ等に応じ
てエンベロープ減衰動作が行われる。

【００６７】さて、ステップＳｇ４の処理の後、もしく
はステップＳｇ２で「ＹＥＳ」と判断されると、ステッ
プＳｇ５に進み、チャンネル番号ＣＨに「１」を加算す
る。次に、ステップＳｇ６に進み、チャンネル番号値が
全チャンネル数を表す値ＭＡＸと等しいか否かの判断処
理を行う。この判断結果が「ＮＯ」の場合にはステップ
Ｓｇ２に戻り、上述した処理を繰り返す。以降、ステッ
プＳｇ６の判定が「ＹＥＳ」になるまで、ステップＳｇ
２〜ステップＳｇ５の処理を繰り返す。すなわち、全チ
ャンネルについてステップＳｇ２〜ステップＳｇ５の処
理を行う。そして、ステップＳｇ６の判断結果が「ＹＥ
Ｓ」になると、ステップＳｆ７に進み、レジスタＰＯＮ
Ｆにペダルオフ状態を表す「０」を設定する。その後、
ＰＯＦＦ処理を終了し、ペダル処理（図１５）を介して
メインルーチンに戻る。

【００６８】§４−８．空きチャンネル検出処理（図１
８） まず、ステップＳｈ１では、チャンネル番号ＣＨに
「０」を設定する。その後、Ｓｈ２へ進み、レジスタＳ
Ｔ［ＣＨ］に格納されているエンベロープ状態が「５」
（リリース２状態）であるか否かの判断処理を行う。こ
の判断結果が「ＮＯ」すなわち発音状態（アタック状態
〜リリース１状態）の場合には、ステップＳｈ３に進
む。

【００６９】ステップＳｈ３では、チャンネル番号ＣＨ
で表されるチャンネルのエンベロープ信号を格納するレ
ジスタＥＮＶ［ＣＨ］にエンベロープ信号ＥＮＶ１（図
２参照）の値を設定する。次に、ステップＳｈ４では、
ＥＮＶ［ＣＨ］がスレッショルドレベルＴＨ（発音限界
エンベロープ信号値）より大きいか否かの判断処理を行
う。この判断結果が「ＹＥＳ」の場合にはステップＳｈ
５に進み、エンベロープ状態格納レジスタＳＴ［ＣＨ］
に「５」、すなわち発音待機状態を設定する。

【００７０】さて、この処理の後、または、ステップＳ
ｈ２あるいはステップＳｈ４で「ＮＯ」と判断される
と、ステップＳｈ６に進み、チャンネル番号ＣＨに
「１」を加算する。その後、ステップＳｈ７に進む。ス
テップＳｈ７では、チャンネル番号値が全チャンネル数
を表す値ＭＡＸと等しいか否かの判断処理を行う。この
判断結果が「ＮＯ」の場合にはステップＳｈ２に戻り、
上述した処理を全チャンネル分繰り返す。一方、この判
断結果が「ＹＥＳ」の場合には空きＣＨ検出処理を終了
する。

【００７１】§５．エンベロープ生成回路１３の内部動
作と上記フローチャートとの関係 エンベロープ生成回路１３の内部動作の概略について、
図５および図６を参照して説明する。

【００７２】§５−１．ステップＳａ１（図１１）のイ
ニシャライズ動作がされた際の回路動作 ステップＳａ１のイニシャライズ動作がされ、発音待機
状態に遷移すると、図６に示すエンベロープ制御信号生
成回路ＥＣＳＧにおいて、信号ＳＴＡＴＥおよび信号Ｓ
Ｔの信号値は「５」になる。したがって、制御信号ＣＳ
Ａは「１」、制御信号ＣＳＢは「０」、制御信号ＣＳＣ
は「０」になる。これは、信号ＳＴＡＴＥが「５」に設
定されるために、アンドゲート６１９の出力値が「１」
になり、アンドゲート６２０の出力値が「０」になるた
め、これら２信号を入力信号とするオアゲート６２１の
出力値が「１」になるからである。また、制御信号ＬＳ
Ｃは「０」である。

【００７３】また、発音待機状態（正確には、ＥＮＶ１
＞ＴＨを満たす場合）においては、図示されていない制
御信号ＬＳＡは「１」に設定される。そのため、エンベ
ロープ信号生成回路ＥＳＧ（図５参照）の装置各部に
は、「１ＦＦＦ（ｈ）」が書き込まれる。この場合、セ
レクタ１５は制御信号ＣＳＡが「１」であるため、Ａ入
力端に供給される「１ＦＦＦ（ｈ）」をその出力値とし
て選択してエンベロープ目標値Ｓ３に設定する。

【００７４】セレクタ１８は制御信号ＬＳＡが「１」で
あるため、Ａ入力端に供給される「１ＦＦＦ（ｈ）」を
その出力値として選択してエンベロープ現信号Ｓ５に設
定し、シフトレジスタ１９に出力する。シフトレジスタ
１９は、その「１ＦＦＦ（ｈ）」を１クロック保持した
後、エンベロープ信号ＥＮＶ２として、コンパレータ１
６のＥ入力端および加算器１７のＥ入力端に帰還させ
る。

【００７５】このエンベロープ信号ＥＮＶ２は、上述の
ようにシフトレジスタ１９によって循環されるため、発
音待機状態（ＥＮＶ１＞ＴＨを満たす場合）において
は、図６に示す各制御信号が設定されると、上述のよう
に、図５に示す回路各部に「１ＦＦＦ（ｈ）」が格納さ
れる。なお、加算器１７の出力値のエンベロープ原信号
Ｓ４およびコンパレータ１６の出力値である信号ＥＱは
無効になる。これは、エンベロープ原信号Ｓ４について
はセレクタ１８がＡ入力端に供給される値を選択するた
めである。そして、信号ＥＱについては、ノアゲート６
１６（図６）により禁止されるからである。

【００７６】§５−２．鍵盤インタフェース１ａによる
キーオン処理の検出に基づく回路動作 キーオン処理の検出に基づく回路動作について、始め
に、長時間に亘って鍵盤が押され続けている場合につい
ての回路動作を説明する。

【００７７】§５−２−１．キーオン検出によりキーオ
ンパルスＫＯＮＰが「１」になった時の回路動作 さて、押鍵処理待機状態において、鍵盤インタフェース
１ａによって押鍵操作が検出されると図６に示すキーオ
ンパルスＫＯＮＰが１クロックの間だけ「１」になる。
これにより、制御信号ＬＳＣが「１」になる。また、イ
ンバータ６０７はキーオンパルスＫＯＮＰの信号値
「１」を反転して「０」を出力するため、アンドゲート
６０８、６０９および６１０のそれぞれの出力信号Ｔ
０、Ｔ１およびＴ２は、すべて強制的に「０」に設定さ
れる。したがって、信号ＳＴＡＴＥの値は「０」になる
とともに、半加算器６０１を介した信号ＳＴの値も
「０」になる。そのため、セレクタ６３１から出力され
る信号ＬＥＶＥＬは「Ｌ０」であり、信号ＲＡＴＥは
「Ｒ０」である。

【００７８】これにより、エンベロープ信号生成回路Ｅ
ＳＧ（図５）の信号ＬＥＶＥＬに「Ｌ０」がロードさ
れ、エンベロープ現信号Ｓ４にその値が設定される。ま
た、信号ＳＴＡＴＥを入力値をするノアゲート６１１の
出力値、すなわち、制御信号ＣＳＢは、「１」になる。
したがって、セレクタ１５（図５）は、Ｂ入力端に供給
される「００００（ｈ）」を、エンベロープ目標値Ｓ３
に設定する。なお、この「００００（ｈ）」はアタック
状態におけるエンベロープ目標値である。次に、コンパ
レータ１６は、Ｔ入力端に供給される「００００
（ｈ）」が、Ｅ入力端に供給されるエンベロープ現在値
ＥＮＶ２の信号値「１ＦＦＦ（ｈ）」よりも小さいた
め、信号ＧＴに「１」および信号ＥＱに「０」を設定し
て出力する。

【００７９】セレクタ１８は、制御信号ＬＳＣが「１」
であるため、Ｃ入力端に供給される信号ＬＥＶＥＬの信
号値「Ｌ０」を選択してエンベロープ信号ＥＮＶ３に設
定し、シフトレジスタ１９に出力する。シフトレジスタ
１９は、「Ｌ０」を１クロック保持した後、エンベロー
プ信号ＥＮＶ２として、コンパレータ１６のＥ入力端お
よび加算器１７のＥ入力端に帰還させる。なお、加算器
１７の出力値エンベロープ原信号Ｓ４およびコンパレー
タ１６の出力値ＧＴは無効になる。これは、エンベロー
プ原信号Ｓ４についてはセレクタ１８がＣ入力端に供給
される値を選択するためである。そして、信号ＧＴにつ
いては、「０」の信号値をとるキーオフ信号ＫＯＦＦ
（図６参照）により無効にされるからである。

【００８０】また、キーオン信号ＫＯＮは「１」にな
る。したがって、キーオフ信号ＫＯＦＦは「０」になる
ため制御信号ＲＲ＿ＳＥＬは「０」の値を保持する。な
お、制御信号ＣＳＡ、ＣＳＣおよび図示されていない制
御信号ＬＳＡもすべて「０」に設定される。

【００８１】§５−２−２．アタック状態（キーオンパ
ルスＫＯＮＰが「０」になった時以降の回路動作） 次に、図６に示すキーオンパルスＫＯＮＰが１クロック
だけ「１」になった後「０」になると次のように各信号
値が設定される。まず、シフトレジスタ１９（図５参
照）によって保持されていた信号ＬＥＶＥＬの値「Ｌ
０」がロードされるとともに、「１０１（ｂ）」であっ
たシフトレジスタ６０６（図６）の出力端Ｑ０（最下位
ビット）、Ｑ１（中位ビット）およびＱ２（最上位ビッ
ト）の信号値が「０００（ｂ）」になり、エンベロープ
状態が「アタック状態」になる。このように、キーオン
時の信号ＳＴＡＴＥの値と、実際のエンベロープ状態に
は、１クロックずれが生じるが、その後のエンベロープ
状態の変化と信号ＳＴＡＴＥの変化は、完全に同期す
る。

【００８２】これにより、制御信号ＬＳＣが「０」にな
る。他の各制御信号ＣＳＡ、ＣＳＢおよびＣＳＣならび
に制御信号ＬＳＡおよびＬＳＣならびに制御信号ＲＲ＿
ＳＥＬは、引き続き制御信号ＣＳＢが「１」となるほか
はすべて「０」の信号値である。したがって、制御信号
ＬＳＢ（図５参照）は、「１」になる。なお、制御信号
ＣＳＢが「１」であるのは、信号ＳＴＡＴＥが「０」、
すなわち、エンベロープ状態はアタック状態なので、ノ
アゲート６１１の出力値が「１」になり、それに応じて
制御信号ＣＳＢが、引き続き「１」の信号値になるから
である。制御信号ＲＲ＿ＳＥＬが「０」であるのは、キ
ーオン信号ＫＯＮが引き続き「１」の信号値をとるこ
と、および、キーオフ信号ＫＯＦＦが「０」の信号値で
あることによる。

【００８３】また、上述したキーオンパルスＫＯＮＰ
は、以降「０」の信号値となる。これにより、制御信号
ＬＳＣも以降「０」の信号値となる。図示されていない
制御信号ＬＳＡについても再び押鍵処理待機状態になる
まで以降「０」の信号値になる。したがって、以降、発
音待機状態になるまで、セレクタ１８においてはＢ入力
端に供給されるエンベロープ原信号Ｓ４が選択され、エ
ンベロープ信号ＥＮＶ３として出力される。

【００８４】次に、図５に示すセレクタ１５は制御信号
ＣＳＢが「１」であるため、Ｂ入力端に供給される「０
０００（ｈ）」をその出力値として選択してエンベロー
プ目標値Ｓ３に設定する。この「００００（ｈ）」はア
タック状態におけるエンベロープ目標値である。次に、
コンパレータ１６は、信号ＧＴに「１」および信号ＥＱ
に「０」を設定して出力する。加算器１７は、信号ＧＴ
の信号値が「１」であるため、Ｅ入力端に供給されるエ
ンベロープ現在値「Ｌ０」からＲ入力端に供給されるＲ
ＡＴＥの値「Ｒ０」を減算し、その演算結果「Ｌ０−Ｒ
０」をエンベロープ原信号Ｓ４に設定してセレクタ１８
のＢ入力端に出力する。

【００８５】セレクタ１８は、制御信号ＬＳＢが「１」
であるため、Ｂ入力端に供給されるエンベロープ原信号
Ｓ４の信号値「Ｌ０−Ｒ０」を選択してエンベロープ信
号ＥＮＶ３に設定し、シフトレジスタ１９に出力する。
シフトレジスタ１９は、その「Ｌ０−Ｒ０」を１クロッ
ク保持した後、エンベロープ信号ＥＮＶ２として、コン
パレータ１６のＥ入力端および加算器１７のＥ入力端に
帰還させる。キーオンパルスＫＯＮＰが「１」から
「０」に変化すると、上述のように各信号値が設定され
る。

【００８６】さて、その後、エンベロープ信号ＥＮＶ２
は、シフトレジスタ１９によって循環される。アタック
状態においてはコンパレータ１６の出力値である信号Ｅ
Ｑが「０」である間、信号ＧＴの信号値が「１」をとり
続ける。したがって、加算器１７は信号ＧＴ信号値が
「１」である間、この循環される値、すなわち、エンベ
ロープ信号ＥＮＶ２の信号値から順次「Ｒ０」の信号値
を減算し、新たなエンベロープ原信号Ｓ４を生成しつづ
ける。このエンベロープ原信号Ｓ４は、セレクタ１８、
シフトレジスタ１９を介して、新たなエンベロープ現在
値ＥＮＶ２として、再び加算器１７に戻り減算処理が施
される。さて、上述した加算器１７による減算処理が継
続すると、コンパレータ１６の比較結果が、「Ｓ３＜Ｅ
ＮＶ２」から「Ｓ３＝ＥＮＶ２」に変化する。

【００８７】§５−２−３．アタック状態（信号ＥＱが
「１」の時） 上述のように、図５において、「Ｓ３＝ＥＮＶ２」にな
ると、コンパレータ１６の出力値ＥＱは「０」から
「１」に変化し、信号ＧＴは「１」から「０」に変化す
る。なお、信号ＧＴの信号値は、以降「０」をとる。す
ると、図６において、信号ＳＴＡＴＥは依然として
「０」、すなわち、アタック状態であるため、ナンドゲ
ート６１５およびナンドゲート６１６の出力値はいずれ
も「１」である。しかし信号ＥＱは「１」に変化したた
め、オアゲート６１７が「１」となる。したがって、ア
ンドゲート６１８の出力値は「１」となり、これに応じ
て、半加算器６０１のＣＩ制御端が「０」から「１」に
変化する。半加算器６０１は信号ＳＴＡＴＥの値「０」
に「１」を加算して、その加算結果「１」をＳ０、Ｓ１
およびＳ２出力端から出力し、信号ＳＴを「００１
（ｂ）」にする。

【００８８】次に、信号ＳＴの値が「００１（ｂ）」に
なることに応じて、セレクタ６３１は、信号ＬＥＶＥＬ
に「Ｌ１」、信号ＲＡＴＥに「Ｒ１」を設定してそれぞ
れ、セレクタ１５およびセレクタ１８、ならびに加算器
１７に出力する（図５および図６参照）。また、アタッ
ク状態であるため信号ＳＴＡＴＥの信号値は依然「０」
であり、制御信号ＣＳＢは引き続き「１」である。他の
制御信号ＣＳＡおよびＣＳＣは「０」である。

【００８９】さて、次に、図５に示す加算器１７は、信
号ＧＴの信号値が「０」であるため、Ｅ入力端に供給さ
れるエンベロープ現在値ＥＮＶ２の信号値「００００
（ｈ）」と新たにＲ入力端に供給される信号ＲＡＴＥの
値「Ｒ１」を加算し、その演算結果「Ｒ１」をエンベロ
ープ原信号Ｓ４に設定してセレクタ１８のＢ入力端に出
力する。セレクタ１８は、制御信号ＬＳＢが「１」であ
るため、Ｂ入力端に供給されるエンベロープ原信号Ｓ４
の信号値「Ｒ１」を選択してエンベロープ信号ＥＮＶ３
に設定し、シフトレジスタ１９に出力する。シフトレジ
スタ１９は、その「Ｒ１」を１クロック保持した後、エ
ンベロープ信号ＥＮＶ２として、コンパレータ１６のＥ
入力端および加算器１７のＥ入力端に帰還させる。

【００９０】§５−２−４．ディケイ１状態における回
路動作 さて、次に、図６に示すシフトレジスタ６０６に格納さ
れていた信号ＳＴの信号値「００１（ｂ）」が、Ｑ０、
Ｑ１およびＱ２出力端から出力されると、信号ＳＴＡＴ
Ｅの信号値が「０」から「１」に変化し、アタック状態
からディケイ１状態に遷移する。この結果、ノアゲート
６１１の出力値は「１」から「０」に変化するため、制
御信号ＣＳＢは「１」から「０」になり、無効となる。
また、オアゲート６２１の出力値、すなわち、制御信号
ＣＳＡも依然として「０」のままであるため、制御信号
ＣＳＢに代わって、制御信号ＣＳＣが「０」から「１」
になり、有効信号となる。

【００９１】したがって、図５に示すセレクタ１５は、
Ｃ入力端に供給される信号ＬＥＶＥＬの信号値「Ｌ１」
を選択してエンベロープ目標値Ｓ３として出力する。こ
の「Ｌ１」はディケイ１状態におけるエンベロープ目標
値である。次に、コンパレータ１６は、信号ＧＴに
「０」および信号ＥＱを「０」にして出力する。そのた
め、半加算器６０１のＣＩは「１」から「０」になる。

【００９２】なお、ここでエンベロープ現在値ＥＮＶ２
の信号値が「Ｌ１」であるのは、アタック状態からディ
ケイ１状態に遷移するシフトレジスタ１９の出力値、す
なわち、エンベロープ信号ＥＮＶの出力タイミングと、
シフトレジスタ６０６（図６参照）が出力する信号ＳＴ
ＡＴＥの信号値が「０」から「１」に状態遷移するタイ
ミングが同時に行われる様に制御されている（上述にお
いては同期すると記載した）からである。以降、状態遷
移する場合には自動的にこのタイミング制御が行われ
る。

【００９３】さて、加算器１７は、信号ＧＴの信号値が
「０」であるため、Ｅ入力端に供給されるエンベロープ
現在値「Ｒ１」とＲ入力端に供給される信号ＲＡＴＥの
値「Ｒ１」を加算し、その演算結果「Ｒ１＋Ｒ１」をエ
ンベロープ原信号Ｓ４に設定し、セレクタ１８を介した
後、エンベロープ信号ＥＮＶ３として、シフトレジスタ
１９に出力する。シフトレジスタ１９は、その「Ｒ１＋
Ｒ１」を１クロック保持した後、エンベロープ信号ＥＮ
Ｖ２として、コンパレータ１６のＥ入力端および加算器
１７のＥ入力端に帰還させる。

【００９４】信号ＳＴＡＴＥが「０」から「１」、すな
わち、アタック状態からディケイ１状態に変化すると、
各信号値は上述のように設定され、その後、エンベロー
プ信号ＥＮＶ２は、シフトレジスタ１９によって循環さ
れる。ディケイ１状態においてはコンパレータ１６の出
力値である信号ＥＱが「０」である間、信号ＧＴの信号
値が「０」をとり続ける。したがって、加算器１７は信
号ＧＴの信号値が「０」である間、この循環される値、
すなわち、エンベロープ信号ＥＮＶ２と信号ＲＡＴＥの
値「Ｒ１」とを順次加算し、新たなエンベロープ原信号
Ｓ４を生成しつづける。このエンベロープ原信号Ｓ４
は、セレクタ１８、シフトレジスタ１９を介して、新た
なエンベロープ現在値ＥＮＶ２として、再び加算器１７
に戻り加算処理が施される。さて、上述した加算器１７
による加算処理が継続すると、コンパレータ１６の比較
結果が、「Ｓ３（＝Ｌ１）＞ＥＮＶ２」から「Ｓ３（＝
Ｌ１）＝ＥＮＶ２」に変化する。

【００９５】§５−２−５．ディケイ１状態（信号ＥＱ
が「１」） 上述のように、図５において、「Ｓ３（＝Ｌ１）＝ＥＮ
Ｖ２」になると、コンパレータ１６の出力値ＥＱは
「０」から「１」に変化する。これにより、オアゲート
６１７が「１」となる。したがって、ＡＮＤ６１８の出
力値は「１」となり、これに応じて、半加算器６０１の
ＣＩ制御端が「０」から「１」に変化する。半加算器６
０１は信号ＳＴＡＴＥの値「１」に「１」を加算して、
その加算結果「２」をＳ０、Ｓ１およびＳ２出力端から
出力し、信号ＳＴを「０１０（ｂ）」にする。

【００９６】次に、信号ＳＴの値が「２」になることに
応じて、セレクタ６３１は、信号ＬＥＶＥＬに「Ｌ
２」、信号ＲＡＴＥに「Ｒ２」を設定してそれぞれ、セ
レクタ１５およびセレクタ１８、ならびに加算器１７に
出力する（図５参照）。また、ディケイ１状態であるた
め信号ＳＴＡＴＥの信号値は依然「１」である。制御信
号ＣＳＣが引き続き「１」である。他の制御信号ＣＳＡ
およびＣＳＢは「０」である。

【００９７】さて、次に、図５に示す加算器１７は、信
号ＧＴの信号値が「０」であるため、Ｅ入力端に供給さ
れるエンベロープ現在値ＥＮＶ２の信号値「Ｌ１」と新
たにＲ入力端に供給されるＲＡＴＥの値「Ｒ２」を加算
し、その演算結果「Ｌ１＋Ｒ２」をエンベロープ原信号
Ｓ４に設定してセレクタ１８のＢ入力端に出力する。セ
レクタ１８は、制御信号ＬＳＢが「１」であるため、Ｂ
入力端に供給されるエンベロープ原信号Ｓ４の信号値
「Ｌ１＋Ｒ２」を選択してエンベロープ信号ＥＮＶ３に
設定し、シフトレジスタ１９に出力する。シフトレジス
タ１９は、その「Ｌ１＋Ｒ２」を１クロック保持した
後、エンベロープ信号ＥＮＶ２として、コンパレータ１
６のＥ入力端および加算器１７のＥ入力端に帰還させ
る。

【００９８】§５−２−６．ディケイ２状態（信号ＳＴ
ＡＴＥが「２」） さて、次に、図６に示すシフトレジスタ６０６に格納さ
れていた信号ＳＴの信号値「０１０（ｂ）」が、Ｑ０、
Ｑ１およびＱ２出力端から出力されると、信号ＳＴＡＴ
Ｅの信号値が「１」から「２」に変化し、ディケイ１状
態からディケイ２状態に遷移する。すると、ノアゲート
６１１の出力値は「０」のまま不変であり、制御信号Ｃ
ＳＢは「０」である。また、オアゲート６２１の出力
値、すなわち、制御信号ＣＳＡも依然として「０」のま
まであるため、引き続き制御信号ＣＳＣが「１」であ
り、有効信号となる。

【００９９】次に、図５に示すセレクタ１５は、制御信
号ＣＳＣが「１」であるためＣ入力端に供給される信号
ＬＥＶＥＬの信号値「Ｌ２」をエンベロープ目標値Ｓ３
として出力する。この「Ｌ２」はディケイ２状態におけ
るエンベロープ目標値である。次に、コンパレータ１６
は、Ｔ入力端に供給されるエンベロープ目標値Ｓ３の信
号値「Ｌ２」が、Ｅ入力端に供給されるエンベロープ現
在値ＥＮＶ２の信号値「Ｌ１＋Ｒ２」以上の値であるた
め（図７参照）、信号ＧＴに「０」および信号ＥＱに
「０」を設定して出力する。したがって、半加算器６０
１のＣＩは「１」から「０」になる。

【０１００】次に、加算器１７は、信号ＧＴの信号値が
「０」であるため、Ｅ入力端に供給されるエンベロープ
現在値「Ｌ１＋Ｒ２」とＲ入力端に供給されるＲＡＴＥ
の値「Ｒ２」を加算し、その演算結果「Ｌ１＋Ｒ２＋Ｒ
２」をエンベロープ原信号Ｓ４に設定し、セレクタ１８
を介した後、エンベロープ信号ＥＮＶ３として、シフト
レジスタ１９に出力する。シフトレジスタ１９は、その
「Ｌ１＋Ｒ２＋Ｒ２」を１クロック保持した後、エンベ
ロープ信号ＥＮＶ２として、コンパレータ１６のＥ入力
端および加算器１７のＥ入力端に帰還させる。

【０１０１】信号ＳＴＡＴＥが「１」から「２」、すな
わち、アタック状態からディケイ１状態に変化すると、
各信号値は上述のように設定され、その後、エンベロー
プ信号ＥＮＶ２は、シフトレジスタ１９によって循環さ
れる。ディケイ１状態においてはコンパレータ１６の出
力値である信号ＥＱが「０」である間、信号ＧＴの信号
値が「０」をとり続ける。したがって、加算器１７は信
号ＧＴの信号値が「０」である間、この循環される値、
すなわち、エンベロープ信号ＥＮＶ２とＲＡＴＥの値
「Ｒ２」とを順次加算し、新たなエンベロープ原信号Ｓ
４を生成しつづける。このエンベロープ原信号Ｓ４は、
セレクタ１８、シフトレジスタ１９を介して、新たなエ
ンベロープ現在値ＥＮＶ２として、再び加算器１７に戻
り加算処理が施される。さて、上述した加算器１７によ
る加算処理が継続すると、コンパレータ１６の比較結果
が、「Ｓ３（＝Ｌ２）＞ＥＮＶ２」から「Ｓ３（＝Ｌ
２）＝ＥＮＶ２」に変化する。

【０１０２】§５−２−７．ディケイ２状態（信号ＥＱ
が「１」の時） 上述のように、図５において、「Ｓ３（＝Ｌ２）＝ＥＮ
Ｖ２」になると、コンパレータ１６の出力値ＥＱは
「０」から「１」に変化する。この結果、図６におい
て、アンドゲート６１８の出力値は「１」となり、これ
に応じて、半加算器６０１のＣＩ制御端が「０」から
「１」に変化する。半加算器６０１は信号ＳＴＡＴＥの
値「２」に「１」を加算して、その加算結果「０１１
（ｂ）」をＳ０、Ｓ１およびＳ２出力端から出力し、信
号ＳＴを「３」にする。

【０１０３】次に、信号ＳＴの値が「３」になることに
応じて、セレクタ６３１は、信号ＬＥＶＥＬに「Ｌ
４」、信号ＲＡＴＥに「Ｒ３」を設定してそれぞれ、セ
レクタ１５およびセレクタ１８、ならびに加算器１７に
出力する（図５参照）。また、ディケイ２状態であるた
め信号ＳＴＡＴＥの信号値は依然「２」であり、制御信
号ＣＳＣは引き続き「１」である。他の制御信号ＣＳＡ
およびＣＳＣは「０」である。

【０１０４】さて、次に、図５に示す加算器１７は、信
号ＧＴの信号値が「０」であるため、Ｅ入力端に供給さ
れるエンベロープ現在値ＥＮＶ２の信号値「Ｌ２」と新
たにＲ入力端に供給されるＲＡＴＥの値「Ｒ３」を加算
し、その演算結果「Ｌ２＋Ｒ３」をエンベロープ原信号
Ｓ４に設定し、セレクタ１８を介してエンベロープ信号
ＥＮＶ３に設定し、シフトレジスタ１９に出力する。シ
フトレジスタ１９は、その「Ｌ２＋Ｒ３」を１クロック
保持した後、エンベロープ信号ＥＮＶ２として、コンパ
レータ１６のＥ入力端および加算器１７のＥ入力端に帰
還させる。

【０１０５】§５−２−８．サスティン状態 さて、次に、図６に示すシフトレジスタ６０６に格納さ
れていた信号ＳＴの信号値「３」が、Ｑ０、Ｑ１および
Ｑ２出力端から出力されると、信号ＳＴＡＴＥの信号値
が「２」から「３」に変化し、ディケイ２状態からサス
ティン状態に遷移する。すると、アンドゲート６２０の
出力値が「１」になり、オアゲート６２１の出力信号値
である制御信号ＣＳＡが「０」から「１」に変化する。
これにより、図５に示すセレクタ１５は、Ａ入力端に供
給される「１ＦＦＦ（ｈ）」をエンベロープ目標値Ｓ３
として出力する。この「１ＦＦＦ（ｈ）」はサスティン
状態におけるエンベロープ目標値である。次に、コンパ
レータ１６は、Ｔ入力端に供給されるエンベロープ目標
値Ｓ３の信号値「１ＦＦＦ（ｈ）」が、Ｅ入力端に供給
されるエンベロープ現在値ＥＮＶ２の信号値「Ｌ２＋Ｒ
３」以上の値であるため（図７参照）、信号ＧＴを
「０」および信号ＥＱを「０」にして出力する。したが
って、半加算器６０１のＣＩは「１」から「０」にな
る。

【０１０６】次に、加算器１７は、信号ＧＴの信号値が
「０」であるため、Ｅ入力端に供給されるエンベロープ
現在値「Ｌ２＋Ｒ３」とＲ入力端に供給されるＲＡＴＥ
の値「Ｒ３」を加算し、その演算結果「Ｌ２＋Ｒ３＋Ｒ
３」をエンベロープ原信号Ｓ４に設定し、セレクタ１８
を介した後、エンベロープ信号ＥＮＶ３として、シフト
レジスタ１９に出力する。シフトレジスタ１９は、その
「Ｌ２＋Ｒ３＋Ｒ３」を１クロック保持した後、エンベ
ロープ信号ＥＮＶ２として、コンパレータ１６のＥ入力
端および加算器１７のＥ入力端に帰還させる。

【０１０７】信号ＳＴＡＴＥが「２」から「３」、すな
わち、ディケイ２状態からサスティン状態に変化する
と、各信号値は上述のように設定され、その後、エンベ
ロープ信号ＥＮＶ２は、シフトレジスタ１９によって循
環される。サスティン状態においてはコンパレータ１６
の出力値である信号ＥＱが「０」である間、信号ＧＴの
信号値が「０」をとり続ける。したがって、加算器１７
は信号ＧＴの信号値が「０」である間、この循環される
値、すなわち、エンベロープ信号ＥＮＶ２とＲＡＴＥの
値「Ｒ３」とを順次加算し、新たなエンベロープ原信号
Ｓ４を生成しつづける。このエンベロープ原信号Ｓ４
は、セレクタ１８、シフトレジスタ１９を介して、新た
なエンベロープ現在値ＥＮＶ２として、再び加算器１７
に戻り加算処理が施される。

【０１０８】§５−２−９．押鍵状態のまま、スレッシ
ョルドレベルＴＨ＝エンベロープ現在値ＥＮＶ１（図
２）になった場合 さて、上述した加算器１７による加算処理が継続する
と、エンベロープ現在値ＥＮＶ２の値が「Ｓ３（＝１Ｆ
ＦＦ（ｈ））＞ＴＨ＝ＥＮＶ１」に変化する。すると、
ステップＳｈ４（図１８）の判断処理によって「ＹＥ
Ｓ」と判断されるため、レジスタＳＴ［ＣＨ］には、
「５」、すなわち、リリース２状態が設定される。それ
とともに、図示せぬインタフェースから供給される制御
信号ＬＳＡが「１」になり、また、図示せぬ制御信号に
よって、信号ＳＴＡＴＥを生成するループ回路が「１０
１（ｂ）」にイニシャライズされる。そして、発音して
いた楽音が消音する。

【０１０９】すなわち、当該発音チャンネルにおける押
鍵継続時間が長時間になった場合には、エンベロープ現
在値ＥＮＶ１がスレッショルドレベルＴＨに等しくなる
まで、サスティン状態を維持する。すなわち、押鍵中も
しくはペダル処理中にトランケート処理の対象チャンネ
ルとなるかまたはペダル操作若しくは離鍵操作が検出さ
れない限りサスティン状態が継続する。

【０１１０】§５−３．鍵盤インタフェース１ａによる
キーオフ処理の検出に基づく回路動作 さて、上述においては、極めて長時間鍵盤を押し続けた
場合についての回路動作について説明した。次に、各エ
ンベロープ状態において離鍵処理が検出される場合につ
いての回路動作を図９および図１０を参照して説明す
る。また、実際の離鍵処理とキーオフ信号ＫＯＦＦの立
ち上がりのタイミング差を利用したペダル操作との関連
についても説明する。図９（ａ）〜図９（ｄ）は、離鍵
処理が検出された場合に、取り得るエンベロープ波形の
代表例を表したものであり、それぞれ、アタック部で離
鍵処理があった場合、ディケイ１部で離鍵処理があった
場合、ディケイ２部で離鍵処理があった場合、サスティ
ン部で離鍵処理があった場合に対応している。

【０１１１】図１０は、エンベロープ波形を制御する各
エンベロープ制御信号の値と、図９（ａ）〜図９（ｄ）
に示す波形との対応関係を示す表である。例えば、図９
（ａ）のエンベロープ波形は、エンベロープ制御信号
が図１０（ａ）に示す場合を表すものである。なお、
回路動作の説明にあたっては、アタック部、ディケイ１
部およびディケイ２部において離鍵処理が検出された場
合には動作の概略について説明し、サスティン部におい
て離鍵処理が検出された場合については回路動作の詳細
について説明した。

【０１１２】§５−３−１．アタック状態において離鍵
処理が検出された場合 アタック状態で離鍵処理が検出される（図９（ａ）参
照）と、エンベロープ信号は、信号ＭＡＳＫおよび信号
ＳＵＳＦＬＧの値によって、「その時点から直ちにリリ
ースレートで減衰」する同図（ａ）と、「アタック状
態終了経過時点から信号ＳＵＳＦＬＧおよび信号ＳＵＳ
ＬＶＬの値に応じて減衰」する同図（ａ）、および
に分けられる。同図（ａ）の場合は、図６におい
て、信号ＭＡＳＫが「０」に設定されていることによ
り、離鍵処理によってキーオン信号ＫＯＮが「０」にな
るため、キーオフ信号ＫＯＦＦが「１」になる。かつ、
信号ＳＵＳＦＬＧが「０」に設定されている場合であ
る。

【０１１３】図９（ａ）、およびの場合には、図
６において、信号ＭＡＳＫが「１」に設定されているこ
とにより、ディケイ１状態以降、キーオフ信号ＫＯＦＦ
が「１」になる。このうち、図９（ａ）の場合は、信
号ＳＵＳＦＬＧが「１」に設定され、信号ＳＵＳＬＶＬ
が「０」に設定されている。同図（ａ）の場合は、信
号ＳＵＳＦＬＧが「１」に設定され、信号ＳＵＳＬＶＬ
が「１」に設定されている場合である。このように、実
際の離鍵処理と、キーオフ信号ＫＯＦＦの立ち上がりに
タイミング差がある場合には、その間に、ステップＳｅ
２（図１５）によってペダル処理が検出されると、再
び、キーオン信号ＫＯＮが「１」になるため、リリース
状態に移行することなく押離鍵と同様のエンベロープ制
御がなされる。なお、図９（ａ）の場合と同様に、図
６において、信号ＭＡＳＫが「０」に設定されている場
合に、信号ＳＵＳＦＬＧが「１」に設定されている場合
には、図９（ａ）、またはのいずれかのエンベロ
ープ信号になる。

【０１１４】§５−３−２．ディケイ１状態において離
鍵処理が検出された場合 ディケイ１状態で離鍵処理が検出される（図９（ｂ）参
照）と、エンベロープ信号は、信号ＳＵＳＦＬＧの値に
よって、離鍵処理が検出された時点から直ちにリリース
レートで減衰する同図（ｂ）と、離鍵処理が検出され
た後ディケイ１状態終了経過時点から信号ＳＵＳＬＶＬ
の値に応じて減衰する同図（ｂ）およびに分けられ
る。同図（ｂ）の場合は、図６において、離鍵処理の
検出によってキーオン信号ＫＯＮが「０」になるため、
キーオフ信号ＫＯＦＦが「１」になる。また、信号ＳＵ
ＳＦＬＧは「０」であるため、制御信号ＲＲ＿ＳＥＬが
離鍵処理と同時に直ちに「１」になり、リリース１レー
トで減衰する。

【０１１５】同図（ｂ）およびの場合は、図６にお
いて、信号ＳＵＳＦＬＧが「１」に設定されているた
め、離鍵処理によって制御信号ＲＲ＿ＳＥＬが「１」に
はならない。そのため、リリースレートでの減衰動作
は、信号ＳＵＳＬＶＬによるものとなる。その場合、同
図（ｂ）においては、ディケイ１状態終了経過時点か
らリリースレートで減衰し、同図（ｂ）においては、
ディケイ２状態終了経過時点からリリースレートで減衰
する。このように、上述と同様に、実際の離鍵処理と、
キーオフ信号ＫＯＦＦの立ち上がりにタイミング差があ
る場合には、その間に、ステップＳｅ２（図１５）によ
ってペダルの押圧が検出されると、再び、キーオン信号
ＫＯＮが「１」になるため、リリース状態に移行するこ
となく押離鍵と同様のエンベロープ制御がなされる。

【０１１６】§５−３−３．ディケイ２状態において離
鍵処理が検出された場合 ディケイ２状態で離鍵処理が検出される（図９（ｃ）参
照）と、エンベロープ信号は、信号ＳＵＳＦＬＧの値に
よって、離鍵処理が検出された時点から直ちにリリース
レートで減衰する同図（ｃ）と、離鍵処理が検出され
た後、ディケイ２状態終了経過時点から信号ＳＵＳＬＶ
Ｌの値に応じて減衰する同図（ｃ）に分けられる。同
図（ｃ）の場合は、図６において、離鍵処理の検出に
よってキーオン信号ＫＯＮが「０」になるため、キーオ
フ信号ＫＯＦＦが「１」になる。また、信号ＳＵＳＦＬ
Ｇは、「０」であるため、制御信号ＲＲ＿ＳＥＬが離鍵
処理と同時に直ちに「１」になり、リリース１レートで
減衰する。

【０１１７】また、信号ＳＵＳＦＬＧが「１」に設定さ
れていても、信号ＳＵＳＬＶＬが「０」に設定されてい
れば、図９（ｃ）と同様に減衰する。同図（ｂ）の
場合は、図６において、信号ＳＵＳＦＬＧが「１」に設
定されており、かつ、信号ＳＵＳＬＶＬが「１」の場合
である。この場合、ディケイ２状態終了経過時点から、
リリースレートで減衰する。このように、上述と同様
に、実際の離鍵処理と、キーオフ信号ＫＯＦＦの立ち上
がりにタイミング差がある場合には、その間に、ステッ
プＳｅ２（図１５）によってペダルの押圧が検出される
と、再び、キーオン信号ＫＯＮが「１」になるため、リ
リース状態に移行することなく押離鍵と同様のエンベロ
ープ制御がなされる。

【０１１８】§５−３−４．サスティン状態において離
鍵処理が検出された場合 §５−３−４−１．サスティン状態 サスティン状態において、離鍵処理が検出された時のエ
ンベロープ生成回路１３の動作について、図５および図
６を参照して詳細に説明する。図５に示すエンベロープ
現在値ＥＮＶ２が、「Ｌ２」の信号値に到達したのち
（信号ＥＱが「１」になった後）、シフトレジスタ１９
によってこのエンベロープ現在値ＥＮＶ２を（ｎ−１）
回、コンパレータ１６および加算器１７に対して帰還し
たと仮定すると、エンベロープ現在値ＥＮＶ２は「Ｌ２
＋（ｎ−１）Ｒ３」、エンベロープ目標値Ｓ３は「１Ｆ
ＦＦ（ｈ）」、信号ＧＴは「０」、信号ＥＱは「０」、
エンベロープ原信号Ｓ４およびエンベロープ信号ＥＮＶ
３は「Ｌ２＋ｎＲ３」の信号値となる。

【０１１９】この場合に、離鍵処理が検出されると図６
に示すキーオン信号ＫＯＮが「１」から「０」に変化す
る。すると、キーオン信号ＫＯＮが「０」およびノアゲ
ート６１１の出力値が「０」であることによって、キー
オフ信号ＫＯＦＦが「０」から「１」に変化する。ま
た、信号ＳＴＡＴＥが「３」であるため、Ｑ２が「０」
の信号値をとることにより、インバータ６２７の出力値
が「１」である。継続されるエンベロープ制御は、信号
ＳＵＳＦＬＧおよび信号ＳＵＳＬＶＬの値によって異な
るので以下場合分けして説明する。

【０１２０】§５−３−４−２．信号ＳＵＳＦＬＧが
「０」の場合（信号ＳＵＳＬＶＬの値に関係なく動作） さて、ここで信号ＳＵＳＦＬＧを「０」と仮定する。す
ると、アンドゲート６２９はインバータ６２７の出力値
「１」、キーオフ信号ＫＯＦＦの信号値「１」および信
号ＳＵＳＦＬＧの反転値「１」の論理積、すなわち
「１」を制御信号ＲＲ＿ＳＥＬとして出力する。する
と、セレクタ６３１によって信号ＲＡＴＥの信号値が
「Ｒ４」になる。したがって、図５に示す加算器１７の
Ｒ入力端に信号ＲＡＴＥの信号値「Ｒ４」が供給され、
次のエンベロープ現在値ＥＮＶ２が帰還され、処理が１
クロック進行する。

【０１２１】これに応じて、図５に示す各信号値は以下
の次のようになる。すなわち、エンベロープ現在値ＥＮ
Ｖ２は「Ｌ２＋ｎＲ３」に変化する。エンベロープ目標
値Ｓ３については、信号ＳＴＡＴＥの値が「３」である
ためエンベロープ状態がサスティン状態であり、「１Ｆ
ＦＦ（ｈ）」である。また、信号ＧＴは「０」、信号Ｅ
Ｑは「０」、エンベロープ原信号Ｓ４およびエンベロー
プ信号ＥＮＶ３は「Ｌ２＋ｎＲ３＋Ｒ４」の信号値とな
る。

【０１２２】なお、信号ＳＴＡＴＥが「３」の場合には
オアゲート６２６の値は信号ＳＵＳＬＶＬの信号値に無
関係に「１」となるため、インバータ６２７の出力値
「１」、オアゲート６２６の出力値「１」およびキーオ
フ信号ＫＯＦＦの出力値「１」の論理積を出力するアン
ドゲート６２８の出力値は「１」になる。したがって、
アンドゲート６０３およびアンドゲート６０４はインバ
ータ６０２の出力値が「０」を出力し、オアゲート６０
５は「１」を出力する。したがって、シフトレジスタ６
０６に対して、次の信号ＳＴＡＴＥの信号値となる
「４」を格納させる。したがって、離鍵処理が検出され
た時点からリリースレートで減衰することになる。ま
た、その後、ペダル処理がステップＳｅ２によって検出
された場合には、リリースレートに移行した減衰モード
で楽音効果が付与される。

【０１２３】§５−３−４−３．信号ＳＵＳＦＬＧが
「１」の場合 さて、ここで信号ＳＵＳＦＬＧを「１」と仮定する。す
ると、アンドゲート６２９の出力値は「０」になるた
め、制御信号ＲＲ＿ＳＥＬは「０」になる。しかし、ア
ンドゲート６２８の出力値が「１」になるため、信号Ｓ
Ｔの値が「１００（ｂ）」に設定されるためセレクタ６
３１では、信号ＬＥＶＥＬに「Ｌ４」が設定され信号Ｒ
ＡＴＥには、「Ｒ４」が設定される。この場合、図５に
示す各信号値は以下の次のように設定される。すなわ
ち、エンベロープ現在値ＥＮＶ２は「Ｌ２＋ｎＲ３」エ
ンベロープ目標値は、「１ＦＦＦ（ｈ）」である。ま
た、信号ＧＴは「０」、信号ＥＱは「０」、エンベロー
プ原信号Ｓ４およびエンベロープ信号ＥＮＶ３は「Ｌ２
＋ｎＲ３＋Ｒ４」の信号値になる。したがって、離鍵処
理が検出された時点からリリースレートで減衰すること
になる。また、その後、ペダルの押圧がステップＳｅ４
によって検出された場合には、リリースレートに移行し
た減衰モードで楽音効果が付与される。

【０１２４】§５−３−４−４．サスティン状態総括 このように、サスティン状態においては、実際の離鍵処
理に応じて、直ちにリリースレートで減衰する。したが
って、サスティン状態において離鍵処理が検出された後
は、その後、ペダル処理が検出されて、キーオン信号が
「１」になったとしても、リリースレートで減衰する。
したがって、リリース状態に移行したエンベロープ制御
がなされる。

【０１２５】§５−３−５．リリース１状態 次に上述したリリース１状態における回路動作について
説明する。シフトレジスタ６０６から信号ＳＴＡＴＥの
信号値「４」が出力されると、リリース１状態になり、
エンベロープ現在値ＥＮＶ２は「Ｌ２＋ｎＲ３＋Ｒ４」
になる。さて、リリース１状態に変化すると、アンドゲ
ート６２８の信号値が「１」から「０」に戻り、アンド
ゲート６０３、アンドゲート６０４およびオアゲート６
０５がゲートされなくなる。また、ノアゲート６１１の
出力値は「０」になる。そして、アンドゲート６１９お
よびアンドゲート６２０の出力値はいずれも「０」に設
定されるため、オアゲート６２１の出力値は「０」にな
る。したがって、ノアゲート６３０の出力値、すなわ
ち、制御信号ＣＳＣの信号値が「１」に変化する。制御
信号ＣＳＢについては「１」から「０」に変化する。

【０１２６】エンベロープ目標値Ｓ３については、エン
ベロープ状態がリリース１状態に変化したため「Ｌ４」
である。また、信号ＧＴは「０」、信号ＥＱは「０」、
エンベロープ原信号Ｓ４およびエンベロープ信号ＥＮＶ
３は「Ｌ２＋ｎＲ３＋２Ｒ４」の信号値となる。このよ
うに信号ＳＴＡＴＥが「４」、リリース１状態に変化す
ると、各信号値は上述のように設定され、その後、エン
ベロープ信号ＥＮＶ２は、シフトレジスタ１９によって
循環される。リリース１状態においてはコンパレータ１
６の出力値である信号ＥＱが「０」である間、信号ＧＴ
の信号値が「０」をとり続ける。

【０１２７】したがって、加算器１７は信号ＧＴの信号
値が「０」である間、この循環される値、すなわち、エ
ンベロープ信号ＥＮＶ２とＲＡＴＥの値「Ｒ４」とを順
次加算し、エンベロープ原信号Ｓ４を更新しつづける。
このエンベロープ原信号Ｓ４は、セレクタ１８、シフト
レジスタ１９を介して、新たなエンベロープ現在値ＥＮ
Ｖ２として、再び加算器１７に戻り加算処理が施され
る。

【０１２８】さて、上述した加算器１７による加算処理
が継続すると、コンパレータ１６の比較結果が、「Ｓ３
（＝Ｌ４）＞ＥＮＶ２」から「Ｓ３（＝Ｌ４）＝ＥＮＶ
２」に変化する。すると、図６において、信号ＳＴＡＴ
Ｅは依然として「４」、すなわち、リリース１状態であ
るため、ナンドゲート６１５およびナンドゲート６１６
の出力値はいずれも「１」である。さらに信号ＥＱは
「１」に変化したため、オアゲート６１７が「１」とな
る。したがって、アンドゲート６１８の出力値は「１」
となり、半加算器６０１のＣＩ制御端が「０」から
「１」に変化する。半加算器６０１は信号ＳＴＡＴＥの
値「４」に「１」を加算して、その加算結果「５」をＳ
０、Ｓ１およびＳ２出力端から出力し、信号ＳＴを「１
０１（ｂ）」にする。

【０１２９】次に、信号ＳＴの値が「５」になると、セ
レクタ６３１は、信号ＬＥＶＥＬに「Ｌ０」（この場合
エンベロープ目標値は別の信号によって与えられるの
で）、信号ＲＡＴＥに「Ｒ５」を設定してそれぞれ、セ
レクタ１５およびセレクタ１８、ならびに加算器１７に
出力する（図５参照）。なお、信号ＳＴＡＴＥの信号値
は依然「４」であり、制御信号ＣＳＣはそのまま「１」
になる。他の制御信号ＣＳＡおよびＣＳＣは「０」であ
る。

【０１３０】さて、次に、図５に示す加算器１７は、信
号ＧＴの信号値が「０」であるため、Ｅ入力端に供給さ
れるエンベロープ現在値ＥＮＶ２の信号値「Ｌ４」とＲ
入力端に供給される信号ＲＡＴＥの値「Ｒ５」を加算
し、その演算結果「Ｌ４＋Ｒ５」をエンベロープ原信号
Ｓ４に設定し、セレクタ１８を介してエンベロープ信号
ＥＮＶ３に設定し、シフトレジスタ１９に出力する。シ
フトレジスタ１９は、その「Ｌ４＋Ｒ５」を１クロック
保持した後、エンベロープ信号ＥＮＶ２として、コンパ
レータ１６のＥ入力端および加算器１７のＥ入力端に帰
還させる。

【０１３１】§５−３−６．リリース２状態 さて、１クロック進むと、図６に示すシフトレジスタ６
０６に格納されていた信号ＳＴの信号値「１０１
（ｂ）」が、Ｑ０、Ｑ１およびＱ２出力端から出力され
ると、信号ＳＴＡＴＥの信号値が「４」から「５」に変
化し、リリース２状態になる。すると、ノアゲート６１
１の出力値は「０」のまま不変であり、制御信号ＣＳＢ
は「０」である。しかし、オアゲート６２１の出力値、
すなわち、制御信号ＣＳＡは「０」から「１」に変化す
る。これは、信号ＳＴＡＴＥが「５」になることにより
アンドゲート６１９の出力値が「１」になるからであ
る。

【０１３２】次に、図５に示すセレクタ１５は、制御信
号ＣＳＡが「１」であるためＡ入力端に供給される「１
ＦＦＦ（ｈ）」をエンベロープ目標値Ｓ３として出力す
る。この「１ＦＦＦ（ｈ）」はリリース２状態における
エンベロープ目標値である。リリース２状態において
「１ＦＦＦ（ｈ）」がエンベープ目標値となるのは、こ
の状態においてはすでに、離鍵処理が検出されているた
め、リリースレートで楽音が減衰し、消音させ、押鍵待
機状態にするためである。次に、コンパレータ１６は、
Ｔ入力端に供給されるエンベロープ目標値Ｓ３の信号値
「１ＦＦＦ（ｈ）」が、Ｅ入力端に供給されるエンベロ
ープ現在値ＥＮＶ２の信号値「Ｌ４＋Ｒ５」以上の値で
あるため（図７参照）、信号ＧＴに「０」および信号Ｅ
Ｑに「０」を設定して出力する。したがって、半加算器
６０１のＣＩは「１」から「０」になる。

【０１３３】次に、加算器１７は、信号ＧＴの信号値が
「０」であるため、Ｅ入力端に供給されるエンベロープ
現在値「Ｌ４＋Ｒ５」とＲ入力端に供給される信号ＲＡ
ＴＥの値「Ｒ５」を加算し、その演算結果「Ｌ４＋２Ｒ
５」をエンベロープ原信号Ｓ４に設定し、セレクタ１８
を介した後、エンベロープ信号ＥＮＶ３として、シフト
レジスタ１９に出力する。シフトレジスタ１９は、その
「Ｌ４＋２Ｒ５」を１クロック保持した後、エンベロー
プ信号ＥＮＶ２として、コンパレータ１６のＥ入力端お
よび加算器１７のＥ入力端に帰還させる。

【０１３４】信号ＳＴＡＴＥがリリース２状態に変化す
ると、各信号値は上述のように設定され、その後、エン
ベロープ信号ＥＮＶ２は、シフトレジスタ１９によって
循環される。サスティン状態においてはコンパレータ１
６の出力値である信号ＥＱが「０」である間、信号ＧＴ
の信号値が「０」をとり続ける。したがって、加算器１
７は信号ＧＴの信号値が「０」である間、この循環され
る値、すなわち、エンベロープ信号ＥＮＶ２と信号ＲＡ
ＴＥの値「Ｒ５」とを順次加算し、新たなエンベロープ
原信号Ｓ４を生成しつづける。このエンベロープ原信号
Ｓ４は、セレクタ１８、シフトレジスタ１９を介して、
エンベロープ現在値ＥＮＶ２として、再び加算器１７に
帰還され加算処理が施される。

【０１３５】さて、上述した加算器１７による加算処理
が継続すると、エンベロープ原信号Ｓ４の信号値は徐々
に「１ＦＦＦ（ｈ）」に近づいていくとともに、エンベ
ロープ信号ＥＮＶ１の信号値が図１８のステップＳｈ４
のスレッショルドレベルＴＨに近づいて行く。そして、
ＣＰＵ２がエンベロープ信号ＥＮＶ１の信号値が、図１
８のステップＳｈ４のＴＨを越えたことを検出すると、
その発音チャンネルを強制的にイニシャライズし、制御
信号ＬＳＡを「１」にし、押鍵待機状態にするための処
理を行う。

【０１３６】Ｃ：変形例等 上記実施例においては、発音を指示する信号としてキー
オン信号ＫＯＮを用い、また、消音を指示する信号とし
てキーオフ信号ＫＯＦＦを用いている。この場合、発音
を指示する信号は押鍵があると直ちに「１」（有効）に
なるが、消音を指示する信号は次の場合に「１」となっ
て有効となる。すなわち、信号ＳＵＳＦＬＧが「１」と
いう条件においては、ディケイ状態で離鍵処理が検出さ
れた場合に、信号ＳＵＳＬＶＬの値を制御することによ
って、キーオフ信号ＫＯＦＦが「１」になるタイミング
を遅延させるとともにその形状を変化させることが可能
である。さらに、この条件において、信号ＭＡＳＫが
「１」であれば、アタック状態で離鍵処理が検出された
場合に、キーオフ信号ＫＯＦＦが「１」になるタイミン
グを遅延させることが可能である。したがって、発音、
消音を指示するのであればこれ以外の信号を使用しても
良い。例えば、ウインドコントローラ等を接続すればよ
い。さらに、発音の継続を指示する手段として、ペダル
を用いたが、これはほかの操作子としてもよい。例え
ば、ポルタメントスイッチ等が使用可能である。なお、
上記実施例においては、楽音合成回路６からＣＰＵ２に
常に信号ＳＴＡＴＥを供給するようにして、ＣＰＵ２が
各発音チャンネルのエンベロープの信号ＳＴＡＴＥを管
理するようにしている。すなわち、ＣＰＵ２が楽音合成
回路６におけるエンベロープ波形生成に係る詳細な処理
を管理しているのである。

【０１３７】

【発明の効果】エンベロープ発生手段から第２のエンベ
ロープを発生している場合に継続指示手段により楽音の
継続が指示されると、第１のエンベロープを発生するた
め、制御手段の動作によって処理の切換が可能である。

【図面の簡単な説明】

【図１】 電子楽器の全体構成図である。

【図２】 楽音合成回路６の内部構成図である。

【図３】 波形記憶回路１０の全体の構成を示すマッピ
ング図である。

【図４】 音高および押鍵速度と各アタック波形との対
応関係図である。

【図５】 エンベロープ生成回路１３を構成するエンベ
ロープ信号生成回路ＥＳＧである。

【図６】 エンベロープ生成回路１３を構成するエンベ
ロープ制御信号生成回路ＥＣＳＧである。

【図７】 エンベロープ波形典型図である。

【図８】 エンベロープ状態表である。

【図９】 各エンベロープ状態において離鍵処理が検出
された場合のエンベロープ波形図である。

【図１０】 図９の各エンベロープ波形と制御信号値と
の相関関係図である。

【図１１】 メインルーチンを示すフローチャートであ
る。

【図１２】 鍵処理を示すフローチャートである。

【図１３】 ＫＯＮ処理を示すフローチャートである。

【図１４】 ＫＯＦＦ処理を示すフローチャートであ
る。

【図１５】 ペダル処理を示すフローチャートである。

【図１６】 ＰＯＮ処理を示すフローチャートである。

【図１７】 ＰＯＦＦ処理を示すフローチャートであ
る。

【図１８】 空きＣＨ検出処理を示すフローチャートで
ある。

【符号の説明】

６……楽音合成回路、１３……エンベロープ生成回路、
ＥＮＶ１……エンベロープ信号、ＥＳＧ…エンベロープ
信号生成回路、ＥＣＳＧ……エンベロープ制御信号生成
回路、１５……セレクタ、１６……コンパレータ、１７
……加算器、１８……セレクタ、１９……シフトレジス
タ、２０……テーブル、Ｓ３……エンベロープ目標値、
Ｓ４……エンベロープ原信号、Ｓ５……エンベロープ信
号出力レベル制御値、ＥＮＶ……エンベロープ信号、Ｅ
ＮＶ２……エンベロープ現在値、ＥＮＶ３……エンベロ
ープ信号、ＳＴＡＴＥ……エンベロープ状態を表す信
号、ＫＯＮＰ……キーオンパルス、ＫＯＮ……キーオン
信号、ＫＯＦＦ……キーオフ信号、ＭＡＳＫ……アタッ
ク状態に有効な制御信号、ＳＵＳＦＬＧ……アタック状
態およびディケイ状態に有効な制御信号、ＳＵＳＬＶＬ
……ディケイ状態に有効な制御信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 楽音の発音指示および消音指示に基づき
   楽音波形信号にエンベロープを付与して楽音信号を形成
   する電子楽器において、 第１のエンベロープおよび減衰特性を有する第２のエン
   ベロープを発生するエンベロープ発生手段と、 発生楽音の継続を指示する継続指示手段と、 楽音の発生指示に応じて前記エンベロープ発生手段から
   第１のエンベロープを発生させ楽音の消音指示に応じて
   前記エンベロープ発生手段から第２のエンベロープを発
   生させるとともに、消音指示後に前記継続指示手段で発
   生楽音の継続が指示された場合に前記エンベロープ発生
   手段から第１のエンベロープを発生させる制御手段とを
   具備することを特徴とする電子楽器。