JPS6042952B2 - 電子楽器用ウエイブジエネレ−タ - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器用ウエイブジエネレータに関する。 一般に、自然楽器から発生される楽音波形は、時間の経
過とともに複雑に変化しているものである。ところで従
来の電子楽器では、鍵盤キー操作に対応して発生される
楽音波形に対し、所定のエンベロープ波形を与えて楽音
を発生させているが、このエンベロープ波形はキーのオ
ン・オフに対応して変化するというきわめて単純もので
あり、また楽音波形そのものはその発生開始時から終了
時まで一定で同じ波形が繰返され、発生される楽音の音
色は時間の変化に対して固定されている。 このため従来の電子楽器から発生される楽音は自然楽器
から発生される楽音に比べきわめて単調であり、不自然
な感じを与える。また、上記エンベロープ波形は、一旦
決めてしまうとその後は容易に変更することが困難であ
るという欠点もある。 この発明は、上記欠点を解消するためになされたものて
、その目的とするところは発生される楽音を時間的に任
意に変更できるようにして複雑な楽音を自由に得られる
ようにした電子楽器用ウエイブジエネレータを提供する
ことである。 以下、この発明によるウエイブジエネレータの一実施例
を図面を参照して詳細に説明する。 最初に、この実施例によるウエイブジエネレータにおい
て用いられる楽音波形形成の基本原理について説明する
。まず、このウエイブジエネレータにおいては、ｙ＝Ａ
ＳＩＮ（ω０ｔ＋１１ＳＩＮω１ｔ＋Ｉ２ＳＩＮＯ２ｔ
・・・・・・（１）なる周波数変調演算の式に基づいて
、ディジタル方式によつて楽音波形が形成される。 この（１）式において、Ａは楽音波形の振幅を決定する
要素であり、ωｏは周波数変調における搬送波の周波数
を決定する要素であり、また、−ω１，ω２および１１
，１２は周波数変調における変調波の周波数および振幅
を決定する要素てある。第１図は、上記（１）式に基づ
いて楽音波形を形成する場合の基本的回路構成の一例を
示す図てあり、この図においてＡＣＣｌ〜ＡＣＣ３はい
ずれも累算器てある。 これらの累算器ＡＣＣｌ〜ＡＣＣ３は各々、各入力端に
供給される位相の増分値Δω１，Δω２ Δω。を一
定周期のクロックパルスに従つて累算し、その累算結果
を順次出力するサインテーブルＳＩＮｌ，ＳＩＮ２は共
にサイン波形の各瞬時値を記憶しているメモリであり、
累算器ＡＣＣｌ，ＡＣＣ２の出力が各々アドレス信号と
して供給されると、同アドレス信号に対応する番地内に
記憶されている瞬時値が読出され乗算回路Ｍｌ，Ｍ２へ
各々供給される。以上の構成において、例えば累算器Ａ
ＣＣＩがＲＯＪから累算を開始し、そして、オーバフロ
ーするまでの期間で、サインテーブルＳＩＮｌから丁度
１周期分のサイン波の各瞬時値が順次読出される。 この場合、累算器ＡＣＣｌの累算速度は、クロックパル
スの周期が一定であることから一定であり、したがつて
、位相の増分値Δω１が一定の場合、サインテーブルＳ
ＩＮｌから出力されるサイン波の周期は一定となる。言
い換えれば、位相の増分値Δω１の値を変化させること
により、サインテーブルＳＩＮｌから出力されるサイン
波の周期（周波数）を変化させることができる。例えば
、位相の増分値Δω１を大とすれば、サイン波の周期は
小となり、また、増分値Δω１を小とすればサイン波の
周期が大となる。また、累算器ＡＣＣｌ〜ＡＣＣ３にお
いて各々行われる累算を式によつて示すと、となる。 なお、これらの式においてω１！ＮＴ，ω２１ＮＴ９ω
Ｏ！ＮＴは各々位相の初期値であるｏ再び第１図に戻る
と、乗算器Ｍ１はサインテーブルＳＩＮｌの出力と、前
記第（１）式における１１の値を発生する数値発生回路
１１の出力とを乗算するもので、その出力は加算回路Ａ
Ｕへ供給される。同様に、乗算器Ｍ２はサインテーブル
ＳＩＮ２の出力と、第（１）式における１２の値を発生
する数値発生回路１２の出力とを乗算し、乗算結果を加
算回路・ＡＵへ出力する。加算回路ＡＵは乗算器Ｍｌ，
Ｍ２、累算器ＡＣＣ３の各出力を加算し、加算結果をサ
インテーブルＳＩＮ３へアドレス信号として供給する。
サインテーブルＳＩＮ３は前述したサインテーブルＳＩ
Ｎｌ，２と同一構成であり、その出力・は乗算器Ｍ３へ
供給される。乗算器Ｍ３はサインテーブルＳＩＮ３の出
力と、第（１）式におけるＡの値を発生する数値発生回
路Ａの出力とを乗算し、その乗算結果を出力する。しか
して、以上の説明から明らかなように、−第一ノ１図に
示す各ブロックの出力は各々、第（１）式における次の
各要素に対応している。 ＳＩＮ３：ＳＩＮ（ω。 ｔ＋１１ＳｆｓＪω１ｔ＋Ｉ２ＳＩＮω２ｔ）Ｍ３：Ａ
ＳＩＮ（ω０ｔ＋１１ＳＩＮω１ｔ＋Ｉ２ＳＩＮω２ｔ
）すなわち、乗算器Ｍ３の出力として第（１）式に示す
波形が得られる。なお、乗算器Ｍ３の出力は当然のこと
ながらディジタルデータである。したがつて、楽音波形
を得るには、このデータをＤ／Ａ（ディジタル／アナロ
グ）変換器によつてアナログ波形とする必要がある。以
上、楽音波形形成回路の基本的構成について述べたが、
次に、この実施例における楽音波形形成の過程を更に詳
しく述べる。 この実施例によるウエイブジエネレータは、前記第（１
）式のＡ９ω０９１１９１２９ω１９ω２の各々を楽音
の発生から停止までの間に適宜変化させ、これにより、
形成される楽音がより自然楽器の楽音に近づくように構
成されている。 すなわち、このウエイブジエネレータにおいては、楽音
波形の振幅エンベロープを例えば第２図に示すものとす
れば、このエンベロープにおける楽音発生時点ｔ１から
楽音停止時点Ｔ２までの間を８個のセグメント０〜７に
分割し、各セグメント毎に上記Ａ，ω０，１１・・・・
・・として別個の値（同じ値の場合もある）を設定し、
この設定された値に基づいて第（１）式の楽音波形を形
成する。またこの場合、各セグメント内においても上記
Ａ，ｌｌ，ｌ２の各値が各々−変化し、これにより、形
成される楽音波形が各セグメント０〜７内においても順
次変化するようになつている。そして、各セグメント０
〜７内におけるＡ，ｌｌ，ｌ２の各値の変化は以下の式
に基づいて行なわれる。 なお、これらの式においてΔＡ，Δ１１，Δ■２は各々
第（１）式におけるＡ，ｌｌ，ｌ２の増分値、Ａ！ＮＴ
ｌｌｌ、Ｔ，ｌ２ＯＮＴは各々Ａ，ｌｌ，ｌ２の初期値
である。 また、セグメント０〜７の各々の時間幅は、後述するセ
グメントデータ、すなわち、レイトカウントデータＲＣ
ＤＯ−ＲＣＤ７およびエンベロープカウントデータＥＣ
ＤＯ上ＣＤ７によつて決定されるようになつている。し
かして、以上述べたことから明らかなように、このウエ
イブジエネレータにおいては１つの楽音波形（１個のキ
ー操作によつて発生する楽音波形）を発生するために、
次の各データ（合計７０Ｗ０ＲＤ；１Ｗ０ＲＤ＝１６ビ
ット）を必要とする。 （４）第１表および第２表に示す増値分（４８Ｗ０ＲＤ
） （Ｂ）初期値（６Ｗ０ＲＤ） Ａ！ＮＴ９ｌｌ！ＮＴ９ｌ２！ＮＴ ω０ＩＮＴ９ω１ ！ＮＴ９ω２１ＮＴ （Ｃ）セグメントデータ（１６Ｗ０ＲＤ）レイトカウン
トデータＲＣＤＯ−ＲＣＤ７エンベロープカウントデー
タＥＣＤＯ上ＣＤ７したがつて、このウエイブジエネレ
ータにおいては、発生すべき楽音の音色および音高に対
応して上述した（４）〜（Ｃ）の各データが予めメモリ
内に設定されており、このメモリ内の各データを読出し
て楽音の形成が行われる。 例えば、音色の種類が１唯類、キーの数が４４個の電子
オルガンの場合は、上述した各データが４４圓メモリ内
に設定される。以上が、この実施例によるウエイブジエ
ネレータにおいて用いられる楽音波形の基本原理である
。 次に、このウエイブジエネレータを電子オルガンに適用
した場合について詳細に説明する。 第３図は上記電子オルガンの構成を示すブロック図であ
り、この図において符号１０１は音色を設定するための
音色レバー、１０２は鍵盤に設け１られたキー群である
。音色レバー１０１は、この実施例においてはｍ個のレ
バーから構成され、また、各レバーに対応してｗ個の音
色スイッチが設けられている。そして、各音色スイッチ
の出力が各々キーアサイナ１０３へ供給される。キー群
１０２は、この実施例においては４４個のキーと各キー
に対応する４４個のキースイッチから構成され、各キー
スイッチの出力が各々キーアサイナ１０３へ供給される
。キーアサイナ１０３は、上述した音色スイッチの各出
力に基づいて、現在設定されｉている音色を検出すると
共に、上述したキースイッチの出力に基づいて、新たに
押下されたキー、離鍵されたキーを検出する。そして、
新たに押下されたキーを検出した場合は、同キーの楽音
発生をこの発明によるウエイブジエネレータ１０４の，
いずれかのチャンネル（後述する）に割当て、また、離
鍵されたキーを検出した場合は、同キーの発音が割当て
られている上記チャンネルに発音停止を指示する。この
キーアサイナ１０３にはＲＡＭ（ランダムアクセスメモ
リ）１０５およびＲＯＭ（リードオンメモリ）１０６が
各々接続されている。そして、ＲＡＭｌＯ５には、チャ
ンネル割当ての際使用される各種データテーブル、デー
タファイル等が記憶されており、また、ＲＯＭｌＯ６に
は、音色スイッチの検出、キーの押鍵・離鍵の検出、チ
ャンネル割当て等の際に使用されるプログラムおよびウ
エイブジエネレータ１０４における楽音波形の際必要な
各種のデータ、すなわち前述した（４）〜（Ｃ）の各デ
ータ等が記憶されている。ウエイブジエネレータ１０４
は前述した基本原理に基づいて楽音波形を形成するもの
で、データボート１０７および楽音波形形成部１０８か
ら構成されている。 なお、データボート１０７の詳細一第４図に、楽音波形
形成部１０８の詳細を第５１〜第７図に示す。このウエ
イブジエネレータ１４は、この実施例では１６チャンネ
ル（第０チヤ７ネルＣＨＯ〜第１５チャンネルＣＨｌ５
）の楽音波？演算系を有し、１６の楽音波形を同時に形
成でき・ようになつている。ただし、楽音波形を前記（
１）くに基づいて演算する演算部および前述したサイノ
テーブルは各々１回路であり、これらの演算部ｊよびサ
インテーブルを時分割によつて使用する（うになつてい
る。次に、第４図〜第７図に示すウエイブジエネレータ
１０４を詳細に説明する。 １〕 概略動作 第３図に示すキー群１０２のいずれかのキーが押下され
ると、キーアサイナ１０３がこれを検知し、押下された
キーの発音を第０〜第ｂ発音チャンネルＣＨＯ〜ＣＨｌ
５の内の空いているチャンネルに割当てる。 次に、キーアサイナ１０３は、押下されたキーに対応し
、かつ音色レバー１０１の設定状態に対応する楽音波形
用データ（７０Ｗ０ＲＤ）をＲＯＭｌＯ６から読出し、
第４図に示す増分値データメモリ１１、初期値データメ
モリ１３、セグメントデータメモリ１５へ転送する。こ
の転送が終了すると、次に、発音を割当てたチャンネル
の発音開始を指示するスタートコマンドを出力する。こ
のスタートコマンドは、第５図に示すスタートコマンド
レジスタ３０に読込まれる。スタートコマンドレジスタ
３０にスタートコマンドが読込まれると、次のクロック
パルスＩＮＩＴＣＬＫ（第８図参照）の立上り時点から
２５６μＳｅｃ（ＩＮＩＴＣＬＫの１周期）の間に、第
４図のメモリ１１，１３，１５内のデータが第６図に示
すエンベロープ演算メモリ５牡位相演算メモリ５５、エ
ンベロープ増分値メモリ６６、位相増分値メモリ６７、
セグメントカウントメモリ７６へ転送される。そして、
この転送が終了した時点以降楽音波形演算が行われる。
この楽音波形演算においては、次の３系統の演算が並列
的に行なわれる。 （１）セグメント演算 この演算はは第６図のセグメントカウントメモリ７６
、その下部の回路および第５図のセグメントメモリ２２
等によつて行われるもので、セグメントカウントメモリ
７６内のセグメントデータに基づいて第２図に示すセグ
メント０〜７の各時間を順次計測し、この計測結果に応
じて、第５図のセグメントメモリ２２から現在実行中の
セグメント番号を逐次出力する。 このメモリ２２から出力されるセグメント番号に応じて
前述した第１表および第２表に示す各増分値データが選
択される。（Ｉｉ）エンベロープおよび位相演算この演
算は、前述した第（５）〜第（７）式および第（２）〜
第（４）式の演算であり、第６図に示すエンベロープ演
算メモリ５牡位相演算メモリ５５、これらのメモリ５４
，５５の下部に示される回路およびエンベロープ増分値
メモリ６６、位相増分値メモリ６７によつて行われる。 そして第（５）〜第（７）式の各演算結果が第６図下部
に示すＥＮＶＤＡＴＡｌ５〜０として第７図の楽音演算
回路へ逐次供給され、また第（２）〜第（４）式の各演
算結果が第６図下部に示すＦＲＱＤＡＴＡｌ５〜０とし
て第７図の楽音演算回路へ逐次供給される。（Ｉｉｉ）
楽音波形演算 この演算は、前述した第（１）式の演算であり、第７図
に示す楽音演算回路によつて行われる。 この楽音演算回路は、マイクロプログラムメモリ４７内
のマイクロ命令に従い、上述したＥＮＶＤＡＴＡｌ５〜
０およびＦＲＥＱＤＭＴＡｌ５〜０を用いて楽音波形演
算を行う。 次に、楽音の終了は次の様にして行われる。 キー群１０２の押下されていたキーが離鍵されると、キ
ーアサイナ１０３が、離鍵されたキーの発音割当てが行
われているチャンネルの発音終了を指示するデイケイコ
マンドまたはダンプコマンドを出力する。デイケイコマ
ンドは第５図のデイケイコマンドレジスタ３８に読込ま
れ、またダンプコマンドはダンプコマンドレジスタ４２
に読込まれる。デイケイコマンドがキーアサイナ１０３
から出力されると、その時の楽音波形演算がセグメント
０〜４のどのセグメントにある場合でも、強制的にセグ
メント５へ移行され、以後セグメント５〜７の楽音波形
演算が行われる。また、その時の楽音波形演算がセグメ
ント５〜７のいずれかにある場合は、そのまま各セグメ
ントの波形演算が順次実行される。一方、ダンプコマン
ドがキーアサイナ１０３から出力された場合は、その時
の波形演算がどのセグメントにある場合でも、楽音が一
定のスピードで急速に減衰する。次に、上述した各動作
および各動作に係る構成について説明する。 ２〕 メモリ１１，１３，１５の書込み 第４図において、マスタクロック発生器１は回路各部で
使用される４種類のクロックパルスＭＣＬＫｌ，ＭＣＬ
Ｋ２，ＭＣＬＫ３，ＩＮＩＴＣＬＫを発生する回路であ
る。 第８図に、これらのクロックパルスＭＣＬＫｌ〜ＩＭＩ
ＴＣＬＫの波形および相互関係を示す。マスタカウンタ
２はマスタクロックＭＣＬＫｌに従つてカウント動作を
行う１０ビットのバイナリイカウンタであり、そのカウ
ント出力はアドレス信号１Ａ５〜０，ＩＳＡ９〜６とし
て出力される。ここで、アドレス信号１Ａ５〜０はカウ
ント出力の第５ビット〜第０ビット（下位６ビット）、
アドレス信号１ＳＡ９〜６はカウント出力の第９ビット
〜第６ビット（上位４ビット）である。バイブラインレ
ジスタ３はクロックパルスＭＣＬＫｌによつてトリガさ
れる、言い換えればクロックパルスＭＣＬＫｌのタイミ
ングで入力データを読込む１０ビットのレジスタである
。 すなわち、このバイブラインレジスタ３はマスタカウン
タ２の出力をクロックパルスＭＣＬＫｌの１周基（２５
０ｒ１ｓｅｃ；以下この時間をベースクロックタイムと
称する）遅延させて出力する。 このバイブラインレジスタ３の出力は、アドレス信号Ｐ
ＩＳＡ５〜０（下位６ビット）。ＰＩＡ９〜６（上位４
ビット）として出力される。アドレスデコーダバッファ
１０は、キーアサイナ１０３（第３図）から出力されて
アドレスバス１７を介して供給されるアドレス信号が一
時記憶される１０ビットのレジスタである。増分値デー
タメモリ１１は、キーアサイナ１０３から出力されてデ
ータバス１８を介して供給される増分値データ（前記第
１表および第２表参照）が書込まれるメモリであり、第
９図に示すように、チャンネルＣＨＯ〜チャンネルＣＨ
ｌ５の各々に対応する記憶エリアを有している。そして
、例えばチャンネルＣＨＯに発音が割当てられた楊合は
、第１表および第２表に示す４８Ｗ０ＲＤの増分値デー
タがキーアサイナ１０３から出力され、第９図のチャン
ネルＣＨＯに対応するエリア内に書込まれる。初期値デ
ータメモリ１３は、キーアサイナ１０３から出力される
初期値Ａ！Ｎτ，１１１ＮＴ９１２１ＮＴ９ω０ＩＮＴ
９１Ｎ▼ ω２ 工Ｎτが書込まれるメモリであり、第
１０図に示すようにチャンネルＣＨＯ〜ＣＨｌ５の各々
に対応するエリアを有している。セグメントデータメモ
リ１５は、キーアサイナ１０３から出力されるセグメＪ
ントデータ、すなわちレイトカウントデータＲＣＤＯ−
ＲＣＤ７およびエンベロープカウントデータＥＣＤＯ上
ＣＤ７が書込まれるメモリであり、第１１図に示すよう
に、チャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリ
アを有している。データセレクタ４，６，８は各々、入
力端子ＡまたはＢのデータの一方を選択的に出力する回
路であり、キーアサイナ１０３から出力されるメモリ選
択信号ＭＳに応じて上記選択を行う。メモリ選択信号Ｍ
Ｓは３ビットの信号であ４り、その第０ビットがデータ
セレクタ４および図示は省略しているがメモリ１１へ供
給され、第１ビットがデータセレクタ６およびメモリ１
３へ、また第２ビットがデータセレクタ８およびメモｌ
川５へ供給される。そして、上記信号；ＭＳの第０ビッ
トが゜“１゛になると、データセレクタ４が入力端子Ｂ
のデータ（アドレス信号）を選択して出力し、また、メ
モリ１１がデータ書込み可能状態となる。信号ＭＳの第
１ビット、第２ビットが各々“ｒ゛になつた場合、．デ
ータセレクタ６，８、メモリ１３，１５が同様に動作す
る。アドレスバッファ５，７，９はバッファ増幅器であ
り、また、バッファレジスタ１２，１４，１６は各々、
入力されるデータをベースクロックタイム（２５０ｒ）
Ｓｅｃ）遅延させ．て出力するレジスタである。いま、
第３図に示すキー群１０２のいずれかのキーが押下され
、このキー操作に応じて、キーアサイナ１０３が押下キ
ーの発音を例えばチャンネルＣＨＯに割当てたとする。 この場合、キーアサイナ１０３は、該押下キーに関する
第１表、第２表の各増分値データを、第９図のチャンネ
ルＣＨＯのエリアの各アドレスを示すアドレス信号と共
に順次出力し、またこの時同時にメモリ選択信号ＭＳ′
４００Ｐ２（第０ビットが“１゛）を出力する。キーア
サイナ１０３から出力されたアドレス信号はアドレスバ
ス１７を介してアドレスデコーダバッファ１０内に順次
書込まれ、この書込まれたアドレス信号がデータセレク
タ４およびアドレスバッファ５を介してメモリ１１へ順
次供給される。これにより、データバス１８を介してメ
モリ１１へ供給される増分値データが第９図に示すチヤ
ンネノＬ／ＣＨＯに対応するエリア内に順次、図に示す
状態で書込まれる。次に、キーアサイナ１０３は、同様
にして初期値データおよびセグメントデータをアドレス
信号およびメモリ選択信号ＭＳと共に順次出力する。こ
れにより、第１０図に示すメモリ１３、第１１図に示す
メモリ１５のチャンネルＣＨＯに対応する各エリア内に
各データが順次図に示す状態で書込まれる。３〕 メモ
リ１１，１３，１５内のデータをメモリ５４，５５，６
６，６７，７６（第６図）へ転送第１２図イ，口は各々
クロックパルス ＭＣＬＫｌ，ＩＮＩＴＣＬＫの波形を示す図、ハ，二は
第４図のマスタカウンタ２から出力されるアドレス信号
１Ａ５〜０およびＩＳＡ９〜６を示す図、ホ，へは各々
第４図のバイブラインレジスタ３から出力されるアドレ
ス信号ＰＩＡ５〜０およびＰＩＳＡ９〜６を示す図であ
る。 この図に示すように、アドレス信号１Ａ５〜０およびＩ
ＳＡ９〜６は共に、クロックパルスＩＮＩＴＣＬＫの立
上りにおいてＲＯョとなる。また、アドレス信号ＰＩＡ
５〜０およびＰＩＳＡ９〜６は各々、アドレス信号１Ａ
５〜０およびＩＡＳ９〜６を１ベースクロックタイム（
２５０ｎｓｅｃ）遅延させた信号となる。第１２図卜は
チャンネルアドレス信号ＣＩ（Ａ３〜０を示す図である
。 このチャンネルアドレス信号ＣＨＡ３〜０は第７図に示
すマイクロプログラムメモリ４７から出力される信号で
あり、第１２図卜に示すように、アドレス信号１Ａ５〜
０がＲＯ〜３ョの時ＲＯ．ｊ．ｒ４〜７Ｊの時ＲｌＪ，
ｒ８〜１１ョの時Ｒ２Ｊ−Ｊ６Ｏ〜６３Ｊの時Ｒｌ５Ｊ
となる４ビットの信号である。このチャンネルアドレス
信号ＣＨＡ３〜０の各値はチャンネルＣＨＯ〜ＣＨｌ５
に対応しており、例えばチャンネルアドレス信号ＣＨＡ
３〜ＯがＲＯＪの時は、チャンネルＣＨＯの処理が行わ
れ、またＲｌ５ョの時はチヤンネノＬ／ＣＨｌ５の処理
が行われる。そして、メモリ１１，１３，１５内のデー
タをメモリ５４〜７６へ転送する場合は上記の各アドレ
ス信号が用いられる。次に、メモリ１１，１３，１５内
の各データの読出しについて説明する。これらのメモリ
１１，１３，１５内の各データは、前述したデータ書込
の場合を除き常時並列に読出されている。すなわち、前
述したデータ書込みの場合以外は、メモリ選択信号ＭＳ
が゜゜０，０，０゛となり、したがつてデータセレクタ
４，６，８が各々入力端子Ａのデータを出力する。この
結果、マスタカウンタ２から出力されるアドレス信号１
Ａ５〜０およびＩＳＡ９〜６がデータセレクタ４，６，
８、アドレスバッファ５，７，９を介してメモリ１１，
１３，１５の各アドレス端子ＡＤへ供給され、これによ
り、メモリ１１，１３，１５内の各データが逐次読出さ
れる。ただし、メモリ１１へ供給されるアドレス信号は
，ＩＡ５〜０、ＩＳＡ９〜６であるが、メモリ１３へ供
給されるアドレス信号はＩＡ５〜０およびＩＳＡ６（マ
スタカウンタ２の出力の第６ビットの信号）てあり、ま
たメモリ１５へ供給されるアドレス信号１Ａ５〜１（マ
スタカウンタ２の出力，の第１〜第５ビットの信号）お
よびＩＳＡ８〜６（同第６〜第８ビットの信号）である
。次に、各メモリ１１，１３，１５内のデータの読出し
過程を詳述する。 （１） メモリ１１ まず、アドレス信号１Ａ５〜０として １０Ｊ．．ＩＳＡ９〜６としてＲＯョが供給されると、
第９図に示すデータΔ１１０

〔０〕が読出され（第１２
図チ参照）、次いでＩＡ５〜０としてＲｌ．ｊ．ＩＳＡ
９〜６としてＲＯＪが供．給されると、第９図のデータ
Δ１２０〔１〕が読出され、 、ＩＡ５としてＲ６３ｊ
．ＩｓＡ９〜６としてＲＯＪが供給されると、データΔ
ん〔６３〕が読出される。 すなわち、ＩＳＡ９〜６がＲＯＪの場合は各チャンネル
ＣＨＯ〜ＣＨｌ５のセグメント０のエンベロープ増分値
データ（Δ１１０，Δ１２０，ΔＡＯ）が読出される。
次に、ＩＳＡ９〜６がＲｌＪになると、ＩＡ５〜０がＲ
Ｏ〜６３ョにわたつて変化する間に、各チャンネルＣＨ
Ｏ〜ＣＨｌ５のセグメント１のエンベロープ増分値デー
タΔ１１１〔〔〕，Δ１２１〔１ａ〕・・・ΔＡ１〔６
３ａ〕が読出され（第１２図チ参照）、以下同様にして
各エンベロープ増分値データが順次読出される。次に、
ＩＳＡ９〜６力げ８Ｊ（゜゛１０００゛）になると、Ｉ
Ａ５〜０がＲＯ〜６３Ｊにわたつて変化する間に各チャ
ンネルＣＨＯ〜ＣＨｌ５のセグメント０の位相増分値デ
ータ（Δω２０，Δω９，Δω００）が読出され、以下
同様に、各位相増分値データが順茨読出される。以上の
過程から明らかなように、アドレス信号１ＳＡ８〜６の
各値の各々はセグメント０〜７に対応し、また、アドレ
ス信号１ＳＡ９の“゜０゛，４′ｒ゛は各々第９図に示
すエリアＥＯ，Ｅｌに対応している。そして、上記過程
により読出された各データはバッファレジスタ１２（第
４図）により１ベースクロックタイム遅延されて出力さ
れる（第１２図り参照）。１） メモリ１３ アドレス信号１ＳＡ６が′４０力の場合は、アドレス信
号１Ａ５〜０がＲＯ〜６３Ｊにわたつて変化する間に第
１０図に示すデータ１１，ＮＴ（イ）〕〜Ａ！旧〔６３
〕（エンベロープ初期値データ）が読出され、アドレス
信号１ＳＡ６が゜“１゛の場合は、アドレス信号１Ａ５
〜０がＲＯ〜６３．Ｊにわたつて変化する間に、第１０
図のデータω１，ＮＴＣ０１〕〜ω０，Ｎェ〔６３ａ〕
（位相初期値データ）が読出される（第１２図チ参照）
。 そして、読出された各データはバツフアアレジスタ１４
によつて１ベースクロックタイム遅延されて出力される
（第１２図り参照）。ｍ メモリ１５ アドレス信号１ＳＡ８〜６がＲＯョの場合は、アドレス
信号１Ａ５〜１がＲＯ〜３１Ｊにわたつて変化する間に
第１１図に示すデータＲＣＤＯ

〔０〕〜ＥＣＤＯ〔３１
）が読出され、アドレス信号１ＳＡ８〜６がＲｌＪの場
合は、アドレス信号１Ａ５〜１がＲＯ〜３１Ｊにわたつ
て変化する間に第１１図のデータＲＣＤｌ〔〔〕〜ＥＣ
Ｄｌ〔３１ａ〕が読出され、以下、同様にして各セグメ
ントデータが順次読出される（第１２図ヌ参照）。 すなわち、メモリ１５の読出しは２ベースクロックタイ
ム毎に行われ、またアドレス信号１ＳＡ８〜６の各値は
各々セグメント０〜７に対応している。そして、メモリ
１５から読出された各データはバッファレジスタ１６に
よつて１ベースクロックタイム遅延されて出力される（
第１２図ル参照）。次に、メモリ１１，１３，１５内の
データがメモリ５４，５５，６６，６７，７６へ転送さ
れる過程を説明する。 いま、キーアサイナ１０３が押下キーの発音をチャンネ
ルＣＨＯに割当てたとする。この場合、前述したように
、キーアサイナ１０３が発音すべき楽音の音高および音
色に対応する各種データを出力してメモｌ川１，１３，
１５のチャンネルＣＨＯに対応するエリアに書込み、次
いでスタートコマド゜゛００・・・０ｒ゛（１６ビット
）を出力する。このスタートコマンドにおける第０ビッ
トの′６ｒ′がチャンネルＣＨＯのスタートを指示して
いる。このスタートコマンドが出力されると、以後、第
９図に示すメモリ１１のエリアＥＯ内のチャンネルＣＨ
Ｏに対応する各エンベロープ増分値データが各々第６図
のエンベロープ増分値メモリ６６へ転送され、また、エ
リアＥ１内のチャンネルＣＨＯに対応する各位相増分値
データが各々第６図の位相増分値メモリ６７へ転送され
、また、第１０図に示すメモｌ川３内のチャンネルＣＨ
Ｏに対応する各エンベロープ初期値データ（１１，ＮＴ
，１２，ＮＴ，ＡＩＮＴ，）がエンベロープ演算メモリ
５４へ、各位相初期値データ（ω１１ＮＴ，ω２１ＮＴ
，ω０，ＮＴ）が位相演算メモリ５５へ各々転送され、
また、第１１図に示すメモリ１５のチャンネルＣＨＯに
対応する各セグメントデータがセグメントカウントメモ
リ７６へ転送される。以下、上記動作について詳述する
。前述したスタートコマンド４６００・・・Ｏ丁５がキ
ーアサイナ１０３から出力されると、このスタートコマ
ンドがデータバス１８を介して第５図のスタートコマン
ドレジスタ３０（１６ビット）に読込まれる。次に、ク
ロックパルスＩＮＩＴＣＬＫが立上ると、この立上り時
点においてスタートコマンドレジスタ３０の出力データ
がイニツトレジスタ３１内に読込まれ、この読込まれた
データがイニツトマルチプレクサ３４へ供給される。イ
ニツトマルチプレクサ３４は、チャンネルアドレス信号
ＣＨＡ３〜０（第１２図卜）がＲＯョの時人力データの
第０ビットの信号を出力し、以下、ＣＨＡ３〜０がＲｌ
Ｊ−Ｒｌ５Ｊの時各々入力データの第１ビット〜第１５
ビットの信号を出力する（並直変換を行う）。すなわち
、イニツトレジスタ３１に読込まれたデータ（スタート
コマンド）が４“００・・・０Ｆ′の場合、イニツトマ
ルチプレクサ３４の出力信号１ＮＩＴ−１は第１２図オ
の波形となる。この信号１ＮＩＴ−１のパルス幅は１μ
Ｓｅｃであり、また、第１３図口に示すように、クロッ
クパルスＩＮＩＴＣＬＫ（第７３１３図イ）の１周期（
２５６μＳｅｃ）間に１６回発生する。 そして、この信号ＩＮＩＴ−１が１６回発生する際にメ
モリ５４〜７６のデータ書込みが行われる。この信号１
ＮＩＴ−１はフリップフロップ３７（第５図）のセット
入力端子Ｓへ供給される。フリップフロップ３７はクロ
ックパルスＭＣＬＫｌによつてトリガされるもので、信
号１ＮＩＴ−１を１ベースクロックタイム遅延させ、信
号１ＮＩＴ−１（第１２図ワ）として出力する。そして
、上記信号ＩＮＩＴ−１およびＩＮＩＴに基づいて、以
下の過程てメモリ５４〜７６のデータ書込みが行われる
。（１１）メモリ６６，６７（第６図） これらのメモリ６６，６７は各々、第９図のエリアＥＯ
，Ｅｌと同一容量のメモリであり、アドレス信号ＰＩＡ
５〜０（第４図、第１２図ホ参照）が下位アドレスとし
て供給され、また、アドレス信号ＰＳＡ８〜６が上位ア
ドレスとして供給されている。 ここで、アドレス信号ＰＳＡ８〜６について説明する。 第５図に示すセレクタレジスタ２１は、信号１ＮＩＴ−
１が゜゜０゛の時人力端子Ａへ供給されているメモリ２
２の出力データをクロックパルスＭＣＬＫｌのタイミン
グで読込み、また、信号１ＮＩＴ−１が゜゜１゛の時は
入力端子Ｂへ供給されているアドレス信号ＩＳＡ９〜６
（第１２図ニ）をクロックパルスＭＣＬＫｌのタイミン
グで読込む。そして、読込んだ信号をアドレス信号ＰＳ
Ａ９〜６として出力する。すなわち、信号１ＮＩＴ−１
が“゜１゛になると、アドレス信号１ＳＡ９〜６がセレ
クタレジスタ２１において１ベースクロックタイム遅延
され（したがつてアドレス信号ＰＩＳＡ９〜６と同一の
信号となり）、アドレス信号ＰＳＡ９〜６として出力さ
れる。メモリ６６，６７へ上位アドレスとして供給され
るアドレス信号ＰＳＡ８〜６はよ述したアドレス信号Ｐ
ＳＡ９〜６の下位３ビットである。次に、メモリ６６，
６７の各リード／ライト端子Ｒ／Ｗには各々アンドゲー
ト６８，６９の出力が供給されている。 また、アンドゲート６８，６９の各第１入力端へは信号
ＩＮＩＴが供給され、アンドゲート６８の第２入力端へ
はアドレス信号ＰＳＡ９がインバータ７０を介して供給
され、アンドゲート６９の第２入力端へはアドレス信号
ＰＳＡ９が直接供給されている。 ここで、アドレス信号ＰＳＡ９は、アドレス信号１ＳＡ
９がセレクタレジスタ２１（第５図）によつて１ベース
クロックタイム遅延された信号であり（但し、信号ＩＮ
ＩＴ−１が′６Ｆ３の場合）、したがつて、ア，ドレス
信号ＰＳＡ９が“０場の時は第４図のバッファレジスタ
１２から第９図のエリアＥＯ内のデータが出力され、ま
た、アドレス信号ＰＳＡ９が゜゜１゛の時は、第４図の
バッファレジスタ１２から第９図のエリアＥ１内のデー
，夕が出力される。 さて、クロックパルスＩＮＩＴＣＬＫが′６ｒ９信号に
立上り、次いで第１２図ワに符号Ｐ１にて示す信号１Ｎ
ＩＴが出力されると、この時点で信号ＰＳＡ９が“０゛
であるところから同．信号１ＮＩＴがアンドゲート６８
を介してメモリ６６のリード／ライト端子Ｒ／Ｗへ供給
される。 この時、第１２図りに示すように、第４図のバッファレ
ジスタ１２からはチャンネルＣＨＯの、かつセグメント
０のエンベローープ増分値データ（Δ１１０，Δ１９，
ΔＡＯ：第９図）が順次出力され、メモリ６６（第６図
）のデータ入力端へ供給されている。したがつて、符号
Ｐ１で示す信号１ＮＩＴが出力されると、上記エンベロ
ープ増分値データがメモリ６６内に書込まれる。次に、
第１２図ワに符号Ｐ２にて示す信号１ＮＩＴが出力され
ると、チャンネルＣＨＯの、かつセグメント１のエンベ
ロープ増分値データ（Δ１１１，Δ１２１，ΔＡ１）が
メモリ６６に順次書込まれ、以下、信号１ＮＩＴが“１
゛信号になる毎に、チャンネルＣＨＯの、セグメント２
，３・・・７の各エンベロープ増分値データが順次メモ
リ６６内に書込まれる。次に第９図のエリアＥ１内のデ
ータがバッファレジスタ１２（第４図）から順次出力さ
れる時は、前述したようにアドレス信号ＰＳＡ９が゜゜
１゛となり、したがつて、アンドゲート６９が開状態と
なり、信号ＩＮＩＴがメモリ６７のリード／ライト端子
Ｒ／Ｗへ供給される。 この結果、以後信号ＩＮＩＴが出力される毎に、チャン
ネルＣＨＯのセグメント０〜７の各位相増分値データ（
Δω１０９Δ ω２０９Δ ω００ｐ′Δ ω１７９Δ
ω２７ツ Δ ω０７：第９図が順次メモリ６７内
に書込まれる。 １）メモリ５４，５５ 第４図のバッファレジスタ１４から出力された初期値デ
ータは第６図に示すセレクタレジスタ５１，５２の各入
力端子Ａへ供給される。 セレクタレジスタ５１，５２は各々、アンドゲート５１
ａ，５２ａの出力が“１゛の時人力端子Ａのデータをク
ロックパルスＭＣＬＫ３（第８図参照）のタイミングで
読込み、アンドゲート５１ａ，５２ａの出力が゜゜０゛
の時は、入力端子ＢのデータをクロックパルスＭＣＬＫ
３のタイミングで読込む。 アンドゲート５１ａ，５２ａの各第１入力端へは信号１
ＮＩＴが供給され、またアンドゲート５１ａの第２入力
端へはアドレス信号ＰＩＳＡ６がインバータ５０を介し
て供給され、アンドゲート５２ａの第２入力端へはアド
レス信号ＰＩＳＭ６が直接供給されている。 ここで、アドレス信号ＰＩＳＡ６が“゜０゛の時は、第
１０図に示すエンベロープ初期値データ（１１！ＮＴ９
ｌ２ｌＮＴ９ＡＩＮτ９）が第４図の７ゞツフアレジス
タ１４から出力され、アドレス信号ＰＩＳＡ６が“１゛
の時は第１０図の位相初期値データ（ω１！ＮＴ９ω２
！ＮＴ９ω０ＩＮＴ）がバッファレジスタ１４から出力
される。メモリ５４，５５は、第１４図に示すようにチ
ャンネルＣＨＯ〜ＣＨｌ５の各々に対応するエリアを有
し、また、各エリアが各々４記憶スロット（１スロツト
ニ２０ビット）から構成されている。この場合、各エリ
ア内の４つのスロットがアドレス信号ＰＩＡｌ，Ｏによ
つてアドレスされ、また各エリアがアドレス信号ＰＩＡ
５〜２によつてアドレスされる。 そして、これらのメモリ５４，５５はセレクタレジスタ
５１，５２の出力をクロックパルスＭＣＬＫｌの立上り
のタイミングで読込む。 しかして、第１２図ワに符号Ｐ１にて示す信号１ＮＩＴ
が出力されると、この信号１ＮＩＴのタイミングにおい
てアドレス信号ＰＩＳＡ６が“゜０゛であることから、
信号１ＮＩＴがアンドゲート５１ａを介してセレクタレ
ジスタ５１へ供給される。 この結果、上述した信号１ＮＩＴのタイミングにおいて
バッファレジスタ１４（第４図）から出力されるチャン
ネルＣＨＯのエンベロープ初期値データ（１１１ＮＴ９
１２１ｒｑＴ９Ａ１Ｎ，，）（第１２図り参照）が順次
セレクタレジスタ５１に読込まれ、次いで読込まれた各
初期値データがメモリ５４のチャンネルＣＨＯに対応す
るエリア内に順次読込まれる。 次に、第１２図ワに符号Ｐ２にて示す信号１ＮＩＴが出
力されると、この時アドレス信号ＰｌＳＡが“１゛であ
るとから、同信号１ＮＩＴ一がアンドゲート５２ａを介
してセレクタレジスタ５２へ供給される。この結果、上
述した信号１ＮＩＴのタイミングにおいてバッファレジ
スタ１４から出力されるチャンネルＣＨＯの位相初期値
データ（ω１！ＮＴ？ω２！ＮＴ９ω０ＺＮ，）が順次
セレクタレジスタ５２に読込まれ、次いで読込まれた各
初期値データがメモリ５５のチャンネルＣＨＯに対応す
るエリア内に順次読込まれる。以下、信号が出力される
毎に上記と全く同じ動作が繰返される。 （Ｉｉｉ） メモリ７６ 第４図のバッファレジスタ１６から出力されたセグメン
トデータは第６図のセレクタレジスタ７５の入力端子Ａ
へ供給される。 セレクタレジスタ７５は、上述したセレクタレジスタ５
１，５２と同一構成であり、信号ＩＮＩＴが４４ｒ′の
時クロックパルスＭＣＬＫ３のタイミングで入力端子Ａ
のデータを読込み、信号１ＮＩＴが“０゛の時は入力端
子Ｂのデータを読込む。 セグメントカウントメモリ７６は、第１１図に示すメモ
リ１５と同一構成のメモリであり、アドレス信号ＰＩＡ
５〜１が下位アドレスとして供給され、アドレス信号Ｐ
ＳＡ８〜６が上位アドレスとして供給され、クロックパ
ルスＭＣＬＫｌの立上りのタイミングで入力データを読
込む。しかして、第１２図ワの符号Ｐ１で示す信号１Ｎ
ＩＴが出力されると、この時点でバッファレジスタ１６
（第４図）から出力されるチャンネルＣＨＯの、かつセ
グメント０のセグメントデータ（レイトカウントデータ
ＲＣＤＯおよびエンベロープカウントデータＥＣＤＯ）
がセレクタレジスタ７５に順次読込まれ、次いで、読込
まれたデータがセグメントカウントメモリ７６内に順次
読込まれる。 以下、信号１ＮＩＴが出力される毎にチャンネルＣＨＯ
のセグメント１〜７の各セグメントデータが順次メモリ
７６内に読込まれる。４〕 セグメント演算 上述したメモリ５４〜７６へのデータ転送は、第１２図
に示すクロックパルスＩＮＩＴＣＬＫの１周期間（２５
６μＳｅｃ）において行われる。 そして、次にクロックパルスＩＮＩＴＣＬＫが″ｒ′に
立上ると、第５図に示すイニツトレジスタ３１内のデー
タ′６００・・・０ｒ′がランレジスタ３２内に読込ま
れる。このランレジスタ３２の１６の各ビット出力は各
々インバータ３６によつて反転され、イニツトレジスタ
３１、スタートコマンドレジスタ３０の各ビットリセッ
ト端子へ各々供給される。これにより、ランレジスタ３
２の６′Ｒ５のビットに対応するレジスタ３０，３１の
ビットがリセットされる。また、インバータ３６の出力
（１６ビット）内の４′０゛５の信号は、スタートコマ
ンドレジスタ３０の対応するビットの入力を禁止する。
また、ランレジスタ３２の出力はランマルチプレクサ３
５へ供給される。 ランマルチプレクサ３５はチャンネルアドレス信号ＣＨ
Ａ３〜０がＲＯＪの時ランレジスタ３２の第０ビットの
信号を出力し、ＣＨＡ３〜０がＲｌＪの時ランレジスタ
３２の第１ビットの信号を出力し、、ＣＨＡ３〜０がＲ
ｌ５Ｊの時ランレジスタ３２の第１５ビットの信号を出
力する（並直変換を行う）。このランマルチプレクサ３
５の出力は、信号ＲＵＮ−１としてフリップフロップ３
７のリセット端子Ｒへ供給される。フリップフロップ３
７は、信号ＲＵＮ−１を１ベースクロックタイム遅延さ
せ、信号ＲＵＮとして出力する。なお第１３図ハに信号
Ｒ［ＪＮ−１の波形を示す。これらの信号ＲＵＮ−１お
よびＲＵＮが出力されると、当該チャンネル（第１３図
の例の場合、チャンネルＣＨＯ）のセグメント演算、エ
ンベロープおよび位相演算、楽音波形演算が行われ、こ
れにより楽音が形成される。また、ランレジスタ３２の
出力はバスドライバ３３、データバス１８を介してキー
アサイナ１０３（第３図）へ供給される。 このランレジスタ３２の゜゜１゛のビットは楽音形成が
終了した時リセットされ、したがつてランレジスタ３２
の出力は現在楽音形成が行われているチャンネルを示し
ている。キーアサイナ１０３は、このランレジスタ３２
の出力によつて、現在どのチャンネルにおいて楽音形成
が行われているかを検知する。次に、セグメント演算に
ついて説明する。 まず、第５図のセグメントメモリ２２は、チャンネルＣ
ＨＯ〜ＣＨｌ５に各々対応する第０〜第１５記憶スロッ
ト（１スロツトニ４ビット）を有し、チャンネルアドレ
ス信号卦仏３〜０（第１５図ハ参照）がアドレス端子Ａ
Ｄへ供給され、また、アドレス信号１Ａ５〜０の第１ビ
ットの信号１Ａ１がリード／ライト端子Ｒ／Ｗへ供給さ
れている。このセグメントメモリ２２の第０〜第１５記
憶スロット内のデータは各々、チャンネルＣＨＯ〜ＣＨ
ｌ５において現在実行中のセグメントの番号を示してい
る。例えば第０〜第３記憶スロット内のデータが各々Ｒ
３．Ｊ，ｒ２．，ｒ５Ｊであつた場合は、現在チャンネ
ルＣＨＯ〜ＣＨ３の各々においてセグメント３，２，５
の楽音形成が行われていることを示している。このセグ
メントメモリ２２から読出されたデータはセレクタレジ
スタ２１によつて１ベースクロックタイム遅延され、ア
ドレス信号ＰＳＡ９〜６として出力される。そして、こ
のアドレス信号ＰＳＡ９〜６の下位３ビットＰＳＡ８〜
６がセグメントカウントメモリ７６（第６図）のアドレ
ス端子ＡＤ２へ供給される。なお、このセグメントメモ
リ２２は初期リセットされる。いま、チヤンネノ顎ＨＯ
に発音割当てが行われ、次いてセグメントカウントメモ
リ７６のチヤンネノＬ／ＣＨＯに対応するエリアの書込
みが終了した時点においては、セグメントメモリ２２の
チャンネルＣＨＯに対応する第０記憶スロット内のデー
タがＲＯョとなつている。 したがつて、信号ＲＵＮ−１（第１５図ニ）が゜“１゛
に立上り、次いで信号ＲＵＮ（第１５図ホ）が“１゛と
なつた時点において、アドレス信号ＰＳＡ８〜６は１０
Ｊであり、このデータＲＯョがセグメントカウントメモ
リ７６のアドレス端子ＡＤ２へ供給される。また、同メ
モリ７６のアドレス端子，ＡＤｌへは、アドレス信号Ｐ
Ａ５〜１（第１５図へ）が供給される。この結果、アド
レス信号ＰＩＡ５〜１が１０Ｊの時はセグメントカウン
トメモリ７６からチャンネルＣＨＯでかつセグメント０
に対応するレートカウントデータＲＣＤＯが読み出出さ
れ、また、アドレス信号ＰＩＡ５〜１がｒ１ョの時はセ
グメントカウントメモリ７６からチャンネルＣＨＯでか
つセグメント０に対応するエンベロープカウントデータ
ＥＣＤＯが読出され（第１５図り参照）、分配回路７７
へ供給される。分配回路７７は、入力データを信号ＰＩ
Ａｌに応じて出力端子ＡまたはＢから出力する回路であ
る。セグメントカウントメモリ７６からデータＲＣＤＯ
が読出された時点において、信号ＰＩＡｌ４第１５図卜
）は゜“０゛にあり、この結果、データＲＣＤＯは分配
回路７７の出力端子Ｂから出力される。ここで、下記の
説明を分かりやすくするために、レートカウントデータ
ＲＣＤおよびエンベロープカウントデータＥＣＤのデー
タ内容およびこれらデータＲＣＤ，ＥＣＤの処理の概要
について説明する。 まず、エンベロープカウントデータＥＣＤは、例えば第
３表に示すような１６ビットの数値データである。 第３表に示すようなエンベロープカウントデータＥＣＤ
の初期値から各セグメントにおいてそれぞれ所定の周期
でＲｌＪを繰返し減算し、−その減算結果がＲＯョにな
つたとき当該セグメントが終了して次のセグメントに移
る。 例えは、セグメント０に関するデータＥＣＤは、初期値
Ｒｌ６８Ｊから所定周期でＲｌ６７．．Ｊｌ６６Ｊ・１
１ョと順次Ｒｌ，Ｊずつ減少し、そしてデータ５ＥＣＤ
がＲＯｊになると、セグメント０が終了する。また、レ
イトカウントデータＲＣＤは、例えば第４表に示すよう
な１６ビットのデータであるが、その下位７ビットは上
述したエンベロ−プーカウントデータＥＣＤからＲｌＪ
を繰返し減算する周期を示す数値データであり、また、
第７ビットはＨＯＬＤ信号となつており、さらに、上位
８ビットは下位７ビットで表わされる数値からＲｌＪを
順次減算した時の減算結果を示すデータとなつている。 この場合、ＨＯＬＤ信号とは楽音を同一状態で持続させ
るための制御信号であり、持続系の楽音（オルガン音等
）の場合に、レートカウントデータＲＣＤ４（セグメン
ト４に対応するレートカウントデータ）のＨＯＬＩ）信
号が゜゜１゛となる。なお、ＨＯＬＤ信号が゜“１゛と
なるのはこの場合でけである。このレイトカウントデー
タＲＣＤの上位８ビットには、最初下位７ビットの数値
データがそのまま移され、その後この数値から一定タイ
ミングでＲｌＪを順次減算した値を示すデータとなる。 例えば、セグメント０では、データＲＣＤの下位７ビッ
トのデータがＲ２ｌｊであるから上位８ビットのデータ
はＲ２ｌＪ，ｒ２ＯＪ，ｒｌ９Ｊ・・ＲｌＪと順次変化
することになる。 データＲＣＤの上位８ビットのデータがＲＯョになると
、このとき再び下位７ビットの数値データがそのまま上
位８ビットに移されるとともに、このタイミングでエン
ベロープカウントデータＥＣＤ（７）１１ョ減算が実行
され、以後これを繰返すようになつている。このように
、エンベロープカウントデータＥＣＤとレートカウント
データＲＣＤとによつて各セグメントの時間を決定する
ことにより、全体として少ないビット数で各セグメント
の長さを細かく任意に設定できる。なお、以下の説明で
は、上記各データＥＣＤおよびＲＣＤを７コンプリメー
タのデータとしているので、ＲｌＪの減算はＲｌＪの加
算によつて行なわれる。さて、分配回路７７の出力端子
Ｂから出力されたレートカウントデータＲＣＤＯの上位
８ビットはデータセレクタ８０の入力端子Ａへ印加され
、下位７ビットはデータセレクタ８０の入力端子Ｂへ印
加される。 また、同セレクタ８０の入力端子Ｂの第７ビットには“
゜０゛が印加されている。データセレクタ８０は、入力
端子Ａへ供給されるデータの各ビットのノアをとるノア
回路８３の出力が“゜１゛の時人力端子Ｂのデータを出
力し、“０゛の時人力端子Ａのデータを出力する。この
場合、レートカウントデータＲＣＤＯの上位８ビットは
全て“０゛であるところから、同データＲＣＤＯの下位
７ビットに゜“Ｏ′３を加えた８ビットのデータがデー
タセレクタ８０から出力され、アダー８１の入力端子Ａ
へ供給される。アダー８１はデータセレクタ８０の出力
とオアゲート８４の出力（゛゜１゛またぱ゜０”）とを
加算する。オアゲート８４の第１入力端へはインバータ
７２の出力が供給され、インバータ７２の入力端へは分
配回路７７の出力端子Ｂから出力されるデータＲＣＤの
第７ビット、すなわち、ＨＯＬＤ信号が供給されている
。また、オアゲート８４の第２入力端へは後述するデイ
ケイリクエスト信号ＤＥＱが供給されている。したがつ
て、ＨＯＬＤ信号が４′０゛の時は、インバータ７２の
出力が゛゜１゛となり、この′６ｒ゛がオアゲート８４
を介してアダー８１の入力端子Ｂへ供給される。この結
果、データセレクタ８０の出力データにアダー８１によ
つてＲｌＪが加算され、この加算結果がデータセレクタ
７３の入力端子Ｂの上位８ビットへ供給される。また、
このデータセレクタ７３の入力端子Ｂの下位８ビットに
は分配回路７７から出力されたレートカウントデータＲ
ＣＤＯの下位８ビットが供給される。データセレクタ７
３はアドレス信号ＰＩＡｌ（第１５図卜）が゜゜０゛の
時人力端子Ｂのデータを出力し、“゜１゛の場合入力端
子Ａのデータを出力する。したがつて、この場合入力端
子Ｂのデータがデータセレクタ７３から出力され、セレ
クタレジスタ７５へ供給される。そして、このデータが
クロックパルスＭＣＬＫ３のタイミングで同レジスタ７
５に読込まれ、次いでクロックパルスＭＣＬＫｌのタイ
ミングでセグメントカウントメモリ７６に読込まれる。 このように、第１５図りに示す時間Ｔ。 。のタイミングにおいて、まずデータＲＣＤＯが読出さ
れ、読出されたデータＲＣＤＯにＲｌＪが加算され（Ｒ
Ｌが減算され）次いで、この加算後のデータを上位８ビ
ットとし、加算前のデータＲＣＤＯを下位８ビットとす
るデータが再びメモリ７６内のデータＲＣＤＯの位置に
書込まれる。次に、第１５図りに示す時間Ｔ。ｌのタイ
ミングにおいては、セグメントカウントメモリ７６から
エンベロープカウントデータＥＣＤＯが読出され、分配
回路７７へ供給される。この時、信号ＰＩＡｌは“゜１
゛信号にあり、したがつて、データＥＣＤＯは分配回路
７７の出力端子Ａから出力され、アダー７８の入力端子
Ａへ供給される。アダー７８の入力端子Ｂへはオアゲー
ト８２の出力が供給されており、オアゲート８２の第１
入力端へはダンプリクエスト信号ＤＡＱ（常時は“０゛
）が、第２入力端へは遅延回路（遅延時間＝２ベースク
ロックタイム）８５の出力が供給されている。また、遅
延回路８５の入力端へはアダー８１のキヤリイアウト端
子ＣＯの信号が供給されている。前述した時間Ｔ。Ｏに
おいて、アダー８１のキヤリイアウト出力は“０゛であ
り、したがつて時間Ｔ。ｌにおいて、遅延回路８５の出
力は“０゛となり、この信号′６０１がオアゲート８２
を介してアダー７８の入力端子Ｂへ供給される。この結
果、アダー７８の入力端子Ａへ供給されたエンベロープ
カウントデータＥＣＤＯは、そのままアダー７８から出
力され、データセレクタ７３の入力端子Ａへ供給される
。この時、信号ＰＩＡｌば゜１゛であり、したがつて、
アダー７８から出力されたエンベロープカウントデータ
ＥＣＤＯがセレクタ７３から出力され、セレクタレジス
タ７５に読込まれ、次いでセグメントカウントメモリ７
６に読込まれる。このように、時間匡。 １においては、セグメントカウントメモリ７６からエン
ベロープカウントデータＥＣＤＯが読出され、遅延回路
８５の出力が“゜０゛の時は、読出されたデータＥＣＤ
Ｏが再びメモリ７６の同じ記憶位置に書込まれる。 以下、アドレス信号ＰＩＡ５〜１ （第１５図へ）がＲ
Ｏョになる毎にレートカウントデータＲＣＤＯにＲｌＪ
が加算され、また、アドレス信号ＰＩＡ５〜１がＲｌＪ
になる毎にエンベロープカウントデータＥＣＤＯがメモ
リ７６から読出され、次いて同メモリ７６に書込まれる
。そして、アダー８１のキヤリイアウト端７ｆＣ０から
゛１゛信号が出力されると（データＲＣＤＯの上位８ビ
ットがＲＯＪになると）、２ベースクロックタイム遅れ
て遅延回路８５から゜゜１゛信号が出力され、オアゲー
ト８２を介してアダー７８の入力端子Ｂへ供給される。
これにより、エンベロープカウントデータＥＣＤＯにｒ
１ョが加算されるＣｌＪが減算される）。以下、同様の
過程が繰返され、そして、アダー７８のキヤリイアウト
端子ＣＯから゜゜１゛信号が出力されると（データＥＣ
ＤＯがＲＯＪになると）、この゛１゛信号が信号ＥＣＣ
として第５図に示すアダー２５のキヤリイイン端子ＣＩ
へ供給される。以上が、チャンネルＣＨＯの、かつセグ
メント０の時間計測の過程である。一方、第５図のセグ
メントメモリ２２の第０記憶スロット内のチャンネルＣ
ＨＯに対応するデータ（この場合ＲＯＪ）は、チャンネ
ルアドレス信号ＣＨＡ３〜０がＲＯＪになる毎に読出さ
れ、レジスタ２４へ供給される。 レジスタ２４は、供給されるデータを１ベースクロック
タイム遅延させてアダー２５の入力端子Ｂへ出力する。
アダー２５の入力端子Ａへは、デイケイ・ダンプ制御回
路２９からデータＥＤが供給されている。このデータＥ
Ｄは、常時はＲＯＪであり、したがつて、レジスタ２４
の出力データは、アダー２５のキヤリイイン端子ＣＩへ
信号ＥＣＣＣ“１゛信号）が供給されていない時は、ア
ダー２５からそのまま出力され、アンドゲート２６へ供
給される。アンドゲート２６は、信号ＲＵＮ（第１５図
ホ）が“゜１゛の時、開となり、アダー２５の出力をセ
グメントメモリ２２の入力端へ供給する。しかして、セ
グメントメモリ２２のチャンネルＣＨＯに対応する第０
記憶スロットの内容は、初期状態でＲＯョであり、信号
ＲＵＮが“１゛に立上つた後もＲＯＪを続け、そして、
チャンネルＣＨＯのタイミングで信号ＥＣＣ（゜゜１゛
信号）がアダー２５へ供給された時初めてＲｌＪ（セグ
メント１を示す）となる。 セグメントメモリ２２のチャンネルＣＨＯに対応する第
０記憶スロットの内容がＲｌＪになると、アドレス信号
ＰＳＡ８〜６がＲｌＪとなり、このアドレス信号ｒ１ョ
が第６図のセグメントカウントメモリ７６のアドレス端
子ＡＤ２へ供給される。 これにより、以後、チャンネルＣＨＯに対応してアドレ
ス信号ＰＩＡ５〜１が１０Ｊになる毎にレートカウント
データＲＣＤｌ（セグメント１に対応）が、また、信号
ＰｌＡ５〜１がＲｌＪになる毎にエンベロープカウント
データＥＣＤｌが各々セグメントカウントメモリ７６か
ら読出され、前述した場合と同様にしてセグメント１の
時間計測が行われる。そして、アダー７８のキヤリイア
ウト端了ＣＯから信号ＥＣＣが再び出力されると、セグ
メントメモリ２２（第５図）のチャンネルＣＨＯに対応
する第０記憶スロットの内容がＲ２ョとなり、以後セグ
メント２の時間計測が行われ、のセグメント２の時間計
測が終了すると、次いでセグメント３〜７の時間計測が
順次行われる。以上が、セグメント演算の過程である。 なお、上記の過程はチャンネルＣＨＯのセグメント演算
の過程であるが、チャンネルＣＨｌ〜ＣＨｌ５について
も発音割当てが行われた場合、同様にして行われる。 この場合、チャンネルＣＨｌの時間計測は第１５図りに
示す時間Ｔ１において行なわれ、 チャンネルＣＨｌ
５の時間計測は同図に示す時間Ｔｌ５において行われる
。また、上記過程において、ＨＯＬＤ信号が゛゜１゛２
の場合は、インバータ７２の出力が゜゜０゛となり、し
たがつてオアゲート８４の出力が゛０゛となり、この゜
゜０゛信号がアダー８１の入力端子Ｂへ供給される。 この結果、アダー８１における１＋Ｌの加算が行われず
、セグメント演算は実質的にストップし、以後、セグメ
ントは４の状態を続ける。なお、この場合における以後
のセグメント処理については後のキーオフ処理において
説明する。５〕 エンベロープ演算 第１３図に示す楽音演算期間Ｔｇに入つた時点において
、第６図のエンベロープ演算メモリ５４（第１４図参照
）のチャンネルＣＨＯに対応するエリアには、エンベロ
ープ初期値１１１ＮＴ，■２０ＮＴ，Ａ，ＮＴが各々記
憶されており、また、第６図のエンベロープ増分値メモ
リ６６のチャンネルＣＨＯに対応するエリアにはエンベ
ロープ増分値Δ１１０，Δ１２０，ΔＡＯ，Δ１１１，
Δ１２１，ΔＡ１・・・Δ１１７，Δ１２７，ΔＡ７が
各々記憶されている（第９図のエリアＥＯ参照）。 この状態において、アドレス信号ＰＩＡ５〜０がチャン
ネルＣＨＯに対応してＲＯＪになると（第１６Ａ図イに
示す時間ＴａＯ参照）、エンベロープ演算メモリ５４か
らチャンネルＣＨＯに対応する初期値１１１ＮＴが出力
され（第１６Ａ図口参照）、また、エンベロープ増分値
メモリ６６からは、チャンネルＣＨＯに対応する増分値
Δ１１０が出力される（第１６Ａ図ハ参照）。そして、
エンベロープ演算メモリ５４の出力はアダー５７の入力
端子Ａへ供給され、また、エンベロープ増分値メモリ６
６の出力はデータセレクタ５９の入力端子Ａへ供給され
る。データセレクタ５９は、インバータ７２の出力が′
４０″の時（ＨＯＬＤ信号が゜゜１゛の時）、データＲ
ＯＪを出力し、インバータ７２の出力が“′ｒ′の時は
、ダンプリクエスト信号ＤＡＱが“゜０゛の場合に入力
端子Ａのデータを出力し、同信号ＤＡＱが“゜１゛の場
合に入力端子Ｂのデータを出力する。第１６Ａ図の時間
ＴａＯにおいてインバータ７２の出力は“１−ダンプリ
クエスト信号ＤＡＱは“゜０゛であり、したがつて、エ
ンベロープ増分値メモリ６６の出力Δ１１０がデータセ
レクタ５９を介してアダー５７の入力端子Ｂへ供給され
る。この結果、アダー５７からデータ（１１！ＮＴ＋Δ
１１０）が出力され、アダー５８の入力端子Ａへ供給さ
れる。このアダー５８の入力端子Ｂへは、外部コントロ
ールデータが供給されている。の外部コントロールデー
タは、例えば演奏者が演奏中において発生楽音の音量、
音色等を直接制御したい場合あるいは音量や音色に周期
的変調を付与したい場合等に供給されるデータであり、
通常はＲＯＪとする。したがつて、通常はアダー５８の
入力端子Ａへ供給されたデータがアダー５８からそのま
ま出力され、クロックパルスＭＣＩＫ３のタイミングで
セレクタレジスタ５１に読込まれる。そして、この読込
まれたデータがＥＮＶＤＡＴＡｌ５〜０として同レジス
タ５１から出力され（第１６Ａ図ニ）第７図の楽音演算
回路へ供給されると共に、エンベロープ演算メモリ５４
に再び書込まれる。このように、信号ＰＩＡ５〜０がＲ
ＯＪにある期間ＴａＯ内において、メモリ５４からチャ
ンネルＣＨＯに対応するデータ１１１ＮＴが読出され、
次いでこのデータ１１１ＮＴにデータΔ１１０が加算さ
れ、この加算結果１１，ＮＴ＋Δ１１０がチャンネルＣ
ＨＯのデータ１１に関するＥＮＶＤＡＴＡｌ５〜０とし
て出力されると共に、メモリ５４内のデータ１１１ＮＴ
が記憶されていた位置に書込まれる。 次に、信号ＰＩＡ５〜０が１しになると、上述した場合
と同様にして、ＥＮＶＤＡＴＡｌ５〜０としてデータＩ
２ｌＮＴ＋Δ１２０が出力され、また、このデータがメ
モリ５４内に書込まれる。次いで信号ＰＩＡ５〜０がＲ
３ョになると、ＥＮＶＤＡＴＡｌ５〜０としてチャンネ
ルＣＨＯのデータＡ，ＮＴ＋ΔＡＯが出力され、またこ
のデータがメモリ５４内に書込まれる。以上がチャンネ
ルＣＨＯに対する処理であり、以後信号ＰＩＡ５〜０が
Ｒ４〜７ョの時チャンネルＣＨｌに対する処理が行われ
、 、信号ＰＩＡ５〜０がＲ６Ｏ〜６３Ｊの時チャンネ
ルＣＨｌ５の処理が行われる。次に、再び信号ＰＩＡ５
〜０がＲＯョになると、メモリ５４からデータ１１！Ｎ
Ｔ＋Δ１１０が読出され、この読出されたデータにΔ１
１０が加算され、この加算結果１１１ＮＴ＋２Δ１１０
がＥＮＶＤＡＴＡｌ５〜０として出力されると共に、メ
モリ５４内に再び書込まれ、以下同様の処理が繰返され
る（第１６Ｂ図参照）。 以上がエンベロープ演算の過程であり、このようにして
前記第（５）〜（７）式の演算、すなわち、なる演算が
行われる。 なお、インバータ７２の出力が“０゛の時（ＨＯＬＤ信
号が゜゜１゛の時）はデータセレクタ５９の出力がＲＯ
Ｊとなり、したがつて、メモリ５４から読出されたデー
タはそのまま（増分値が加算されずに）ＥＮＶＤＡＴＡ
ｌ５〜０として出力され、また、メモリ５４内に再書込
みされる。 この場合、勿論エンベロープデータＡ，ｌｌ，ｌ２は変
化しない。なお、実際には、インバータ７２の出力はタ
イミング合わせ用の回路を介してデータセレクタ５９に
供給されるが、この点に関する説明は省略する。６〕
位相演算 この位相演算の過程は上述したエンベロープ演算の過程
と略同じであり、したがつて詳細な説明は省略するが、
第１６Ａ図、第１６Ｂ図のホ〜トに各々位相演算メモリ
５５、位相増分値メモリ６７の各出力およびＦＲＥＱＤ
ＡＴＡｌ５〜０を示す。 このデータＦＲＥＱＤＡＴＡｌ５〜０が第７図の楽音演
算回路へ供給される。この位相演算が前述した第（２）
〜第（４）式の演算、すなわち、なる演算である。 なお、アダー６１の入力端子Ｂへ供給される外部コント
ロールデータは、楽音に周波数変調（例えばビブラート
）をかけるｌ場合に供給されるデータであり、周波数変
調をかけない場合はＲＯョである。〔７〕 楽音波形演
算 この楽音波形演算は楽音波形を形成するための演算であ
り、第７図に示す楽音演算回路によつて、上述したＥＮ
ＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡｌ５〜０を
用いて行われる。 第７図において、符号４７はマイクロプログラムメモリ
（ＲＯＭ）であり、このメモリ４７には予め第１７図に
示す６４ステップ（１ステ２ツプニ１６ビット）のマイ
クロ命令が記憶されている。この第１７図において、Ｏ
印ぱ“１゛信号を、空欄ぱ“０゛信号を示している。例
えば、図の第１行目の命令ＴＯぱ“００・・・０ＩＩＩ
Ｆ゛なる命令である。また、図の最上部には各ピン、卜
信号の名称が記載されている。各ビット信号の働きは次
の通りてある。・チャンネルアドレス信号ＣＨＡ３〜０
（第１５〜第１２ビット）前述したように、チャンネル
ＣＨＯ〜ＣＨｌ５の各々についての処理タイミングを示
す信号である（第１２図、第１５図参照）。 ・ゲート信号ＧＡＴＥＭＵＬＫ（第７ビット）このゲー
ト信号ＧＡＴＥＭＵＬＫが″Ｒ２になると、第７図のゲ
ート回路９２が開状態とな．る。 ・セレクト信号ＦＲＥＱＳＥＬ（第６ビット）このセレ
クト信号ＦＲＥＱＳＥＬが゜゜０゛になると、第７図の
セレクタレジスタＲ３の入力端子Ａが選択され、゜゜１
゛になると、入力端子Ｂが選択される。 ・ロード信号ＬＤＢ（第５ビット） このロード信号ＬＤＢが“１゛になると、第７図の出力
バッファ９３にデータが読込まれる。 ・ロード信号ＬＤＲ５（第４ビット） このロード信号ＬＤＲ５が“゜１゛になると、レジスタ
Ｒ５（第７図）にデータが読込まれる。 ・ロード信号ＬＤＲ４（第３ビット） このロード信号ＬＤＲ４が゜゜１゛になると、レジスタ
Ｒ４にデータが読込まれる。 ・ロード信号ＬＪ）Ｒ３（第２ビット） このロード信号ＬＤＲ３が゛゜１゛になると、レジスタ
Ｒ３に上述したセレクト信号ＦＲＥＱＳＥＬによつて選
択されたデータが読込まれる。 ・ロード信号ＬＤＲ２（第１ビット）このロード信号Ｌ
ＤＲ２が゜“１゛になると、レジスタＲ２にデータが読
込まれる。 ・ロード信号ＬＤＲｌ（第０ビット） このロード信号ＬＤＲｌが゜゛１゛になると、ジスタＲ
１にデータが読込まれる。 また、第１７図においてＯ印の中に記入された数字は、
その信号によつて処理されるチャンネルＣＨＯ〜ＣＨｌ
５の番号を示している。 上述したマイクロプログラムメモリ４７内の各命令はア
ドレス信号１Ａ５〜０によつて読出される。すなわち、
アドレス信号１Ａ５〜０が１０Ｊの時第１７図の命令Ｔ
Ｏが読出され、ＲｌＪの時命令Ｔ１が読出され、 、Ｒ
６３Ｊの時命令Ｔ６３が読出される。そして、読出され
た命令に含まれる各ビット信号の内、チャンネルアドレ
ス信号ＣＨ３〜０が第５図および第６図の回路各部へ出
力され、また、他のビット信号がインストラクションレ
ジスタ４８によつて１ベースクロックタイム遅延された
後、第７図へ出力される。次に、第７図に示す回路の動
作を第１７図および第１８図を参照して説明する。 まず、第１８図はクロックパルスＭＣＬＫｌ、アドレス
信号１Ａ５〜０，ＰＩＡ５〜０、ＥＮＶＤＡＴＡｌ５〜
０，ＦＲＥＱＤＡＴＡ１５〜０および第７図各部の出力
の相互関係を示すタイミング図であり、この図において
長方形枠の右下隅の数字ＲＯＪ，ｒｌＪは各々チャンネ
ル番号を示している。また、第７図におけるマイクロプ
ログラムメモリ４７内の各マイクロ命令ＴＯ〜Ｔ６３は
、前述したようにアドレス信号１Ａ５〜０（第１８図口
）により、常時、繰返し読出される。そして、読出され
た各マイクロ命令ＴＯ〜Ｔ６３がインストラクシヨレジ
スタン４８により１ベースクロックタイム遅延されて第
７図の各部へ出力される。他方、アドレス信号ＰＩＡ５
〜０（第１８図ハ）はアドレス信号１Ａ５〜０を１ベー
スクロックタイム遅延さぜた信号である。したがつて、
第１８図ハおよびへに示すように、アドレス信号ＰＩＡ
５〜０がＲＯＪの時インストラクションレジスタ４８か
らマイクロ命令ＴＯが信号され、 アドレス信号円Ａ
５〜０がＲ６３Ｊの時インストラクションレジスタ４８
からマイクロ命令Ｔ６３が出力される。また、前述した
データＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡＴＡ
ｌ５〜０が第７図の回路へ供給されるタイミングは、第
１６Ａ図、第１６Ｂ図二および卜に示される通りであり
、これらのデータが各々第１８図二およびホに転記され
ている。 なお、第１８図ホにおいてω１，ω２，ωｏに代えてω
占ω２ｔ，ω０ｔ１と記載しているのは前述した（１）
式との対応をわかり易くするためである。以下、第１８
図にしたがつて第７図の回路の動作を述べる。 まず、信号ＰＩＡ５〜０がＲＯＪとなる時間ＴＯ（第１
８図最下部参照）におい、ては、第７図のインストラク
ションレジスタ４８からマイクロ命令ＴＯが出力される
。また、この時、レジスタＲ１の入力端へはチャンネル
ＣＨＯのＥＮＶＤＡＴＡｌ５〜０ｒＩ１Ｊが供給され、
セレククレジスタＲ３の入力端子Ａへはチ５ャンネルＣ
ＨＯのＦＲＥＱＤＡＴＡｌ５〜０ｒω１ｔョが供給され
ている。インストラクションレジスタ４８からマイクロ
命令ＴＯが出力されると、ロード信号ＬＤＲｌ〜ＬＤＲ
４（第１７図参照）が各々レジスタＲ１〜Ｒ４へ供給さ
れる。ここで、ロード信号ＬＤＲｌ，ＬＤＲ３はチャン
ネルＣＨＯの楽音信号を形成するための信号であるが、
ロード信号ＬＤＲ２，ＬＤＲ４はチャンネルＣＨｌ５の
楽音信号を形成するための信号である。以下、チャンネ
ルＣＨＯの楽音信号を・形成する場合についてのみ説明
する。ロード信号ＬＤＲｌおよびＬＤＲ３が各々レジス
タＲ１およびＲ３へ供給されると、レジスタＲ１および
Ｒ３に各々上記のデータ１１およびω１ｔが読込まれる
（第１８図卜，り参照）。なお、この時セレクト信号Ｆ
ＲＥＱＳＥＬは６６０９９でぁり、７ジスタＲ３の入力
端子Ａが選択されている。レジスタＲ３にデータω１ｔ
が読込まれると、このデータω１ｔがサインテーブル９
６へ供給され、これにより、サインテ、−ブル９６から
Ｓｉｎω１ｔが出力される（第１８図オ参照）。次に、
時間ｔ１になると、レジスタＲ１の入力端へＥＮＶＤＡ
ＴＡｌ５〜０ｒＩ２ョが、またレジスタＲ３の入力端子
ＡへＦＲＥＱＤＡＴＡｌ５〜０「ω２ｔョが各々供給さ
れ、また、インストラクションレジスタ４８からマイク
ロ命令Ｔ１ （第１７図参照）が出力される。 このマイクロ命令Ｔ１により、ロード信号ＬＤＲｌ〜Ｌ
ＤＲ４が各々レジスタＲ１〜Ｒ４へ供給され、各レジス
タＲ１〜Ｒ４に第１８図に示す各データが読込まれる。
また、レジスタＲ３にデータω２ｔが読込まれ、サイン
テーブル９６へ供給されると、サインテーブル９６から
データＳｉｎω２ｔが出力される。また、レジスタＲ４
にデータＳｉｎω１ｔが読込まれ、またレジスタＲ２に
データ１１が読込まれ、これらのデータが各々乗算器９
０へ供給されると、乗算器９０からデータ１１Ｓｉｎω
１ｔが出力される（第１８図ワ）。またこの時データ信
号ＧＡＴＥＭＵＬＫは“゜０゛であり、したがつてゲー
ト回路９２の出力は０である（第１８図力）。そして、
乗算器９０から上述したデータ１１ｓｉｎω１ｔが出力
され、ゲート回路９２からデータ０が出力されると、ア
ダー９１の出力が１１ｓｉｎω１ｔとなる（第１８図ヨ
）。 次に、時間Ｔ２になると、インストラクションレジスタ
４８からマイクロ命令Ｔ２が出力される。 これにより、ロード信号ＬＤＲ２，ＬＤＲ４，ＬＤＲ５
が各々レジスタＲ２，Ｒ４，Ｒ５へ供給され、各レジス
タＲ２，Ｒ４，Ｒ５に第１８図に示す各データが読込ま
れる。なお、レジスタＲｌ，Ｒ３内のデータは時間ｔ１
におけるデータと同じである。またこの時、サインテー
ブル９６、乗算器９０、アダー９１の各出力は各々図に
示す通りとなる。次に、時間Ｔ３になると、インストラ
クションレジスタ４８からマイクロ命令Ｔ３が出力され
る。 これにより、ロード信号ＬＤＲｌ，ＬＤＲ３、セレクト
信号ＦＲＥＱＳＥＬｌゲート信号ＧＡＴＦＭＵＬＫが各
々レジスタＲｌ，Ｒ３、ゲート回路９２へ供給される。
ロード信号ＬＩ）Ｒ１がレジスタＲ１へ供給されると、
レジスタＲ１にデータＡが読込まれる。また、この時間
Ｔ３においてレジスタＲ２，Ｒ４，Ｒ５内のデータは時
間Ｔ２におけるデータと同じである。したがつて、乗算
器９０の出力はデータＩ２ｓｉｎω２ｔとなり、また、
レジスタＲ５の出力はデータ１１ｓｉｎω１ｔとなる。
ここで、ゲート信号ＧＡＴＥｒ！１ＵＬＫによりゲート
回路９２が開状態になると、アダー９１の出力がデータ
１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔとなり、このデー
タがアダー９５の入力端子Ｂへ供給される。この結果、
アダー９５の出力がデータω。ｔ＋１１Ｓｉｎω１ｔ＋
Ｉ２Ｓｉｎω２ｔとなり、このデータがレジスタＲ３の
入力端子Ｂへ供給される。ここで、レジスタＲ３へロー
ド信号ＬＤＲ３およびセレクト信号ＦＲＥＱＳＥＬが共
に供給されると、レジスタＲ３の入力端子Ｂのデータが
同レジスタＲ３に読込まれ、サインテーブル９６へ供給
される。これにより、時間Ｔ３においてサインテーブル
９６から、Ｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓ
ｉｎω２ｔ）なるデータが出力される（第１８図参照）
。 次に、時間Ｔ４になると、インストラクションレジスタ
４８からマイクロ命令Ｔ４が出力される。これにより、
ロード信号ＬＤＲｌ〜ＬＤＲ４が各々レジスタＲ１〜Ｒ
４へ供給され、図に示す各データがレジスタＲ１〜Ｒ４
に読込まれる。ここで、レジスタＲ２，Ｒ４に読込まれ
た各データはチャンネルＣＨＯの楽音信号を形成するた
めのデータであるが、レジスタＭｌ，Ｒ３に読込まれた
データは、チャンネルＣＨｌの楽音信号を形成するため
のデータである。すなわち、この時間Ｔ４からチャンネ
ルＣＨｌの楽音信号形成が開始される。レジスタＲ２，
Ｒ４にチャンネルＣＨＯのデータＡおよびデータＳｉｎ
（６）。ｔ＋１１ＳｉｎＯｌｔ＋Ｉ２Ｓｉｎω２ｔ）が
読込まれると、乗算器９０から、Ａｓｉｎ（．０ｔ＋１
１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎω２ｔ）なるデータ、すな
わち、チャンネルＣＨＯについての前記第（１）式のデ
ータが出力され、このデータがアダー９１から出力され
る。 次に、時間Ｔ５になると、インストラクションレジスタ
４８からマイクロ命令Ｔ５が出力される。 これにより、ロード信号ＬＤＲ５がレジスタＲ５へ供給
され、上記のデータがレジスタＲ５に読込まれる。次に
、時間Ｔ６になると、インストラクシヨンレジス′９４
８からマイクロ命令Ｔ６が出力される。 これにより、ロード信号ＬＤＢが出力バッファ９３に供
給され、レジスタＲ５内のチャンネルＣＨＯに関するデ
ータＡｓｉｎ（ω０ｔ＋１１Ｓｉｎω１ｔ＋Ｉ２Ｓｉｎ
ω２ｔ）が出力バッファ９３に読込まれる。 そして、この出力バッファ９３に読込まれたデータがＤ
一Ａ変換器９４によつてアナログ信号に変換され、スピ
ーカ（図示略）から楽音として発音される。以上がチヤ
ンネノｌ／ＣＨＯの楽音信号を形成する過程であり、上
述したように、チャンネルＣＨＯの楽音信号はアドレス
信号ＰＩＡ５〜０がＲＯ〜６ョの間に形成される。 また、チャンネルＣＨｌ〜ＣＨｌ５の各楽音信号も全く
同様の過程で形成される。この場合、チャンネルＣＨｌ
の楽音信号は信号ＰＩＡ５〜０がＲ４〜１０Ｊの時形成
され、チャンネルＣＨ２の楽音信号は信号ＰＩＡ５〜０
がＲ８〜１４Ｊの時形成され、 チャンネルＣＨｌ５
の楽音信号は信号ＰＩＡ５〜０がＲ６Ｏ〜２Ｊの時形成
される。しかして、上述した第７図の回路の動作は常時
繰返し行われている。 したがつて、例えばチヤンネノ顎ＨＯに発音割当てが行
われ、次いで第】３図のデータ転送期間Ｔｔにおいてチ
ャンネルＣＨＯのについての各種データの転送が行われ
、次いで第１３図の楽音演算期間Ｔｇに入り、チャンネ
ルＣＨＯのＥＮＶＤＡＴＡｌ５〜０およびＦＲＥＱＤＡ
ＴＡｌ５〜０が信号ＰＩＡ５〜０ｒ０〜３ョのタイミン
グにおいて第７図の回路へ逐次供給されると、チヤンネ
ノχＨＯの楽音信号が上記の過程で形成される。一方、
チャンネルＣＨＯの発音割当てが行われていない時は、
上述したチャンネルＣＨＯのＥＮＶＤＡＴＡｌ５〜０，
ＦＲＥＱＤＡＴＡ１５〜０が共にＲＯＪとなり、楽音形
成は行われない。８〕 キーオフ処理 キー群１０２（第３図）の押下されていたキーが離鍵さ
れると、前述したようにキーアサイナ１０３が、離鍵さ
れたキーの発音割当てが行われているチャンネル（ＣＨ
Ｏ〜ＣＨｌ５）の発音終了を指示するデイケイコマンド
またはダンプコマンドを出力する。 以下、これらのコマンドに対応して行われる処理を説明
する。（１）デイケイコマンドに対する処理 例えばチャンネルＣＨＯの発音終了を指令する場合、キ
ーアサイナ１０３は１６ビットのデイケイコマンド６℃
０・・・０ｒ３（第０ビットが゛１゛で、他のビットは
“゜０゛）をアドレス信号と共に出力する。 このデイケイコマンドは第５図に示すデイケイコマンド
レジスタ３８に読込まれる。次いで、クロックパルスＩ
ＮＩＴＣＬＫが立上ると、同レジスタ３８内のデイケイ
コマンドがデイケイレジスタ３９に読込まれ、デイケイ
マルチプレクサ４０へ供給される。デイケイマルチプレ
クサ４０は、前述したイニツトマルチプレクサ３牡ラン
マルチプレクサ３５と同一構成であり、チャンネルアド
レス信号ＣＨＡ３〜０がＲＯョの時人力端のデータ（１
６ビット）の第０ビット目の信号を出力し、・・、ＣＨ
３〜０がＲｌ５Ｊの時人力端のデータの第１５ビット目
の信号を出力する。 このデイケイマルチプレクサ４０の出力は、レジスタ４
１によつて１ベースクロックタイム遅延された後、信号
ＤＥＣＡＹとしてデイケイダンプ制御回路２９へ出力さ
れる。 デイケイダンプ制御回路２９は、同信号ＤＥＣＡＹに基
づいてチャンネルＣＨＯにおいてデイケイ指令が出力さ
れたことを検知し、デイケイリクエスト信号ＤＥＱを、
アドレス信号ＰＩＡ５〜０がＲＯ〜３Ｊのタイミングに
おいて出力すると共に、次の処理を行う。すなわち、レ
ジスタ２４からセグメントメモリ２２のチャンネルＣＨ
Ｏに対応する第０記憶スロット内のデータが出力された
時、このデータをチェックし、同データの値に応じて次
の各データＥＤをアダー２５の入力端子Ａへ出力する。 −この処理により、その時点におけるチ
ャンネルＣＨＯの楽音形成がセグメント０〜４のいずれ
にある場合においても、楽音形成がセグメント５へ強制
的に移行し、以後セグメント５〜７の楽音形成が行われ
る。 また、チャンネルＣＨＯの楽音形成がセグメント５〜７
のいずれかにある場合は、そのまま楽音形成が進行する
。以上がデイコマンドに対する処理である。１１）ダン
プコマンドに対する処理 例えばチャンネルＣＨＯの発音を急速に終了させる場合
、キーアサイナ１０３は１６ビットのダンプコマンド″
００・・・０ｒ′（第０ビットが゜゛１゛）をアドレス
信号と共に出力する。 このダンプコマンドは第５図に示すダンプコマンドレジ
スタ４２内に読込まれる。次いで、クロックパルスＩＮ
ＩＴＣＬＫが立上ると、同レジスタ４２内のダンプコマ
ンドがダンプレジスタ４３内に読込まれ、ダンプマルチ
プレクサ４４へ供給される。 ダンプマルチプレクサ４４は、デイケイマルチプレクサ
４０と同様に、チャンネルアドレス信号ＣＨＡ３〜０に
基づいて入力端へ供給されるデータ（１６ビット）を直
列データに変換し、レジスタ４１へ出力する。レジスタ
４１はダンプマルチプレクサ４４の出力を１ベースクロ
ックタイム遅延させ、信号ＤＡＭＰとしてデイケイ・ダ
ンプ制御回路２９へ出力する。デイケイ・ダンプ制御回
路２９は、この信号ＤＡＭＰに基づいてチャンネルＣＨ
Ｏに対するダンプ指令が出力されたことを検知し、以後
、アドレス信号ＰＩＡ５〜０がＲＯ〜３Ｊのタイミング
いおいてダンプリクエスト信号ＤＡＱＣ゜ｌ゛）を第６
図左下部に示すデータセレクタ５９へ出力する。これに
より、以後、エンベロープ演算メモリ５４から出力され
るチャンネルＣＨＯのエンベロープデータ１１，■２，
Ａが各々、減衰回路６３によつて０−１／６４Ｊに減衰
され、データセレクタ５９を介してアダー５７へ供給さ
れる。これにより、発生楽音が急速に減衰する。以上が
ダンプコマンドに対する処理である。 なお、パーカツ
シブ系の楽音の楊合、キーオフ時点においてセグメント
０〜７がすでに終了している場合もある。 このような場合は、勿論デイケイ、ダンプコマンドがキ
ーアサイナ１０３から出されることはない。

〔９〕 発音終了処理 発音終了は第５図のセグメントメモリ２２内のデータが
１８ョ（“゜１０００゛）になつた場合、またはＥＮＶ
ＤＡＴＡｌ５〜０（第６図参照）が負一になつた場合に
検出される。 すなわち、第５図の【ノジスタ２４の出力の第３ビット
がオアゲート２７の第１入力端へ供給されている。また
、第６図下部に示す負データ検出回路６４はＥＮＶＤＡ
ＴＡｌ５〜０が負になつた時信号ＲＥＲ（“゜１゛信号
）を出力する回路であり、この信号ＲＥＲは同オアゲー
ト２７の第２入力端へ供給される。 この結果、発音が終了すると、オアゲート２７から“゜
１゛信号が出力され、発音終了処理回路２８へ供給され
る。発音終了処理回路２８はオアゲート２７の出力およ
びチャンネルアドレス信号ＣＨＡ３〜０に基づいてどの
チャンネルＣＨＯ〜ＣＨｌ５の発音が終了したかを検知
し、終了したチャンネルＣＨＯ〜ＣＨｌ５を示す１６ビ
ットの信号ＳＦＣを出力する。例えばチヤンネノＬ／Ｃ
ＨＯが終了した場合、信号ＳＦＣとして“１１・・・１
０゛（第０ビットが“゜０゛）を出力する。この信号Ｓ
ＦＣはランレジスタ３２、デイケイレジスタ３９、ダン
プレジスタ４３へ供給され、これにより、これらのレジ
スタ３２、３９、４３の各第０ビットがリセットされる
。ランレジスタ３２の第０ビットがリセットされると、
このランレジスタ３２の出力がキーアサイナ１０３へ供
給されていることから、キーアサイナ１０３がチャンネ
ルＣＨＯの発音終了を検知し、その後のキーオンに対し
てチャンネルＣＨＯに新たな発音割当てを行う。なお、
上記実施例の説明では、この発明のウエイブジエネレー
タを電子オルガンに適用したが、電子オルガン以外の同
様な他の電子楽器にも勿論この発明を適用できる。 また上記実施例ではエンベロープ波形を８個のセグメン
トに分割し、各セグメントにおいて独立した波形計算を
実行できるようにしたが、分割するセグメントの数は８
個に限定されない。更に楽音波形のアタック状態、サス
テイン状態、デイケア状態を上記セグメントに対して割
当てる割合てかたも、上記実施例中の説明のものに限定
されない。以上詳細に説明したように、この発明によれ
ば、楽音波形の発生から終了までを複数のセグメントに
分割し、各セグメントごとに独立して楽音波形形成用の
パラメータ信号を設定するようにしたので、楽音波形の
周波数または音色または振幅エンベロープを時間的に任
意に変更でき、したがつて任意の波形が自由に得られる
から電子楽器にとつて極めて好都合てある。

【図面の簡単な説明】

第１図および第２図は各々、この発明の一実施例におい
て用いられる楽音波形形成の基本原理を説明するための
ブロック図および楽音信号のエンベロープ波形図、第３
図はこの発明の一実施例を適用した電子オルガンの構成
を示すブロック図、第４図〜第７図は各々同実施例にお
けるウエイブジエネレータ内の各部の構成例を示す回路
図、第８図は同実施例において用いられる各種クロック
パルスの波形図、第９図〜第１１図は各々、同実施例に
おける増分値データメモリ１１、初期値データメモリ１
３、セグメントデータメモリ１５の．各記憶内容を示す
図、第１２図はメモｌ川１，１３，１５内のデータをメ
モリ５４，５５，６６，６７，７６へ各々転送する過程
を説明するためのタイミングチャート、第１３図は信号
１ＮＩＴ−１と信号ＲＵＮ−１を説明するためのタイミ
ングチノヤート、第１４図はメモリ５４，５５の記憶内
容を示す図、第１５図は各セグメント０〜７の時間計測
過程を説明するためのタイミングチャート、第１６Ａ図
、第１６Ｂ図はエンベロープおよび位相演算の過程を説
明するためのタイミングチヤー７卜であり、第１６Ｂ図
は第１６Ａ図の続きである。 第１７図はマイクロプログラムメモリ４７から出力され
るマイクロ命令を示す図、第１８図は第７図に示す楽音
演算の動作を説明するためのタイミングチャートである
。′）１１・・・・・・増分値データメモリ、１３・・
・・・・初期値データメモリ、１５・・・・・セグメン
トデータメモリ、２２・・・・・セグメントメモｉ八５
４・・・・・エンベロープ演算メモリ、５５・・・・・
・位相演算メモリ、６６・・・・・エンベロープ増分値
メモ瞥八６７・・・・・位相増分値メモリ、７６・・・
・セグメントカウントメモｌ八１０４・・・・・・ウエ
イブジエネレータ、１０８・・・；５音波形形成部。

Claims (1)

1. 【特許請求の範囲】 １ 供給されるパラメータ信号に基づいて楽音波形を形
   成する楽音波形形成手段と、楽音の発生から終了までを
   複数のセグメントに分割し、この分割した各セグメント
   毎に上記パラメータ信号を記憶した記憶手段と、楽音の
   発生開始から時間経過に従つて上記各セグメントを順次
   表わすセグメント番号データを発生するセグメント番号
   データ発生手段と、上記記憶手段から上記セグメント番
   号データが表わすセグメントに関するパラメータ信号を
   読み出して上記楽音形成手段に供給する制御手段とを具
   え、各セグメント毎に独立した楽音波形の形成を行なう
   ようにしたことを特徴とする電子楽器用ウエイブジエネ
   レータ。 ２ 前記記憶手段に記憶されるパラメータ信号は、楽音
   周波数を決定する単位時間当りの位相増分値を表わすデ
   ータであり、前記楽音波形形成手段は、上記位相増分値
   を表わすデータを繰返し演算することにより位相データ
   を形成し、この位相データにしたがつて楽音波形の各瞬
   時振幅値データを発生するものであり、これによつて各
   セグメント毎に楽音波形の周波数をそれぞれ独立して設
   定するようにしたことを特徴とする特許請求の範囲第１
   項に記載の電子楽器用ウエイブジエネレータ。 ３ 前記記憶手段に記憶されるパラメータ信号は、エン
   ベロープ波形の単位時間当りの増分値を表わすデータで
   あり、前記楽音波形形成手段は、上記増分値を表わすデ
   ータを繰返し演算することによりエンベロープ波形デー
   タを形成し、このエンベロープ波形データに従つて振幅
   エンベロープの付与された楽音波形を形成するものであ
   り、これによつて各セグメント毎に楽音波形の振幅エン
   ベロープの変化をそれぞれ独立して設定するようにした
   ことを特徴とする特許請求の範囲第１項に記載の電子楽
   器用ウエイブジエネレータ。 ４ 前記記憶手段に記憶されるパラメータ信号は、エン
   ベロープ波形の単位時間当りの増分値を表わすデータで
   あり、前記楽音波形形成手段は、上記増値分を表わすデ
   ータを繰返し演算することによりエンベロープ波形デー
   タを形成し、このエンベロープ波形データに従つて音色
   が時間変化する楽音波形を形成するものであり、これに
   よつて各セグメント毎に楽音波形の音色の変化をそれぞ
   れ独立して設定するようにしたことを特徴とする特許請
   求の範囲第１項に記載の電子楽器用ウエイブジエネレー
   タ。