JPS6145296A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、マイクロプログラムに従って楽音波形信号
の生成処理を行う電子楽器に関する。

〔発明の背景〕

従来より、レイジタル技′術に′よって°各植者号処理
を行う装置が開発されている。電子薬器も、゛ディジタ
ル回路により楽音信号を得るようにしたものが多くある
。しかるに、従来の電子楽器においては、夫々の一能毎
に夫々の固有の処理を行う回路を設けるのが一般的であ
る。

即ち、例えば楽音波形信号を生成するためには、波形の
７トレスな指定するアドレス指定回路、′波形メモリか
ら読出された波形情報に対し土／ベロープを付加するた
めのエンベロープ制御回路、複数楽音を同時に発生する
ためた各チャンネルから発生された波形情報を累算した
後、アナログ信号に変換するだめの累算回路などは、個
別の構成としなげればならなかった。

このような従来技術によれば、複雑な波形生成処理を実
行するためには、ハードウェアが美大なものとな゛リミ
′シかも専属の処理しかできない汎用性に欠くものであ
った。

〔発明の目的〕

本発明は、上記事情に鑑みてなされたものであり、並列
処理が可能で、アルゴリズムの変更等が容易にできる新
規なシステム構成の電子楽器を提供するものである。

〔発明の要点〕

本発明は、マイクロインストラクションに従って所定の
シーケンスで繰返し演算処理を実行する複数の演算処理
装置を備え、各演算処理装置は楽音波形信号を発生する
演算を実行するようにした電子楽器にある。

〔実施例〕

以下図面を参照して、本発明の一実施例を説明する。

第１図は、その実施例の回路構成を示すものである。こ
の実施例の回路が実行する処理を機能毎にまとめて等測
的に図式化すると第２図の如くなる。従って、本実施例
の回路構成を詳細に説明するに先たち、第２図の機能ブ
ロック図の説明する。

く機能ブロック） 第２図中、符号１は、図示しないマイクロプロセッサと
のインターフェース回路であり、マイクロプロセッサと
はデータバスＤＢを介して接続されている。

このインターフェース回路１を介して、ピッチエンベロ
ープジェネレータ２には、ピッチエンベロープを発生す
るための情報ＦＲＲとＦＲ８とが与えられる。

、　即ち、ピッチエンベロープジェネレータ２は、情報
ＦＲＲで指定される傾きをもつ信号を、最終値即ち情報
ＦＲ８まで徐々に発生する。その現在値の情報を以下Ｆ
ＲＣと称する。従って、このピッチエンベロープジェネ
レータ２は、１回の演算で、ＦＲＣ４−ＦＲＣ＋ＦＲＲ
を行い、ＦＲＣがＦＲ８と一致あるいはそれを越えると
、インタラブド信号ＩＮＴを発生して、次の情報ＦＲＲ
，ＦＲ８をセットするよう上記マイクロプロセッサに指
令する。

その結果、ピッチエンベロープジェネレータ２は、折れ
線のピッチエンベロープ信号を発生する。

第３図は、その状態を示す。

図中３は、加算器で、上記ピッチエンベロープジェネレ
ータ２の出力ＦＲＣと、情報ＦＣとを加算する。情報呵
Ｃは、出力楽音のピッチの中心値を決定するもので、仮
に、ピッチエンベロープジェネレータ２の出力ＦＲＣが
ゼロならば、このＦＣで指定される音高の楽音が定常的
に発生するととくなる。

そして、この加算器３の出力は、指数変換ＲＯＭ４に与
えられ、周波数情報ＦＩに変換される。

即ち、情報ＦＣあるいはＦＲＣは、セント比例の情報で
あり、それをヘルツ単位の実際の周波数を指定する情報
とする。

この指数変換ＲＯＭ４Ｆｃは、更にノイズ情報Ｎ０ＩＳ
Ｅあるいは、ＦＭ変調のときは後述する出力波形情報Ｏ
が、情報Ｏ８Ｃとして入力する。

従って、この情報Ｏ５Ｃによ、つて、更に周波数が変調
することになる。なお、指数変換ＲＯＭ４に与えられる
２つの情報は内部で加算された後、指数変換される。

そして、出力される周波数情報Ｆ工は、位相角情報ジェ
ネレータ５にて累算されて、位相角アドレスを指定する
位相角情報ＦＡとなり、乗／除算器６に供給される。

乗／除算器６には更に、高調波抑止回路７からのモジュ
レーション情報ＭＯＤが供給される。即ち、インターフ
ェース回路１を介してウェーブエンベロープジェネレー
タ８１Ｃは、情報ＷＲＲとＷＲ３とが与えられる。この
情報ＷＲＲは、エンベロープ信号の傾きを指定し、情報
ＷＲ８は最終値を決定する。そして、このウェーブエン
ベロープジェネレータ８からは、現在値を与える情報Ｗ
ＲＣが出力する。

即ち、クエーブエンベロープジェネレータ８は、１ｑの
演ｘで、ＷＲＣ４−ＷＲＣ＋ＷＲＲを実行する。そして
、情報ＷＲＣがＷＲ８と一致又はそれを越えると、クエ
ープエンペ戸−グジェネレータ８からインタラブド信号
ＩＮＴを発生し、次の情報ＷＲＲ％ＷＲ５をセットする
よう上記マイクロプロセッサに指令する。この状態を、
第４図に示す。

そして、このウェーブエンベロープジェネレータ８の出
力情報ＷＲＣは、加算器９に、グロウルジエネレータ１
０の出力する情報ＧＬＷとともに与えられる。このグロ
ウルジエネレータ１０は、低周波信号発振器（ＬＦＯ）
の機能をもっており、出力楽音の周波数に比べて十分低
い周波数の信号即ち情報ＧＬＷを発生する。

そして、上記加算器９の出力が、基本的に波形の高調波
成分の含有率を決定する、つまり波形を歪ませる程度を
決定するものであるが、極度に波形を歪ませるとスペク
トルの折返し歪によるノイズがでることになり、それを
防止するために、周波数情報ＦＩでその上限を決定すべ
く、上記高調波抑止回路７でその処理をして、モジュレ
ーション情報ＭＯＤとして、上記乗／除算器６に与えて
いる。なお、この高調波抑止回路７の詳細は、特願昭５
８−２５１７３８号（発明の名称「電子楽器の高調波制
限方式」）にて開示しである。

そして、乗／除算器６は、位相角情報ＦＡをそジュレー
ション情報ＭＯＤで除算あるいは双方の情報を乗算する
ことによって、波形−周期において、レートが変化する
修正アドレス信号、あるいは波形−周期において１周期
を越えてアドレスを指定する修正アドレス信号を発生す
るもので、位相角定数ＰＡが一定レートで繰返し変化す
るのに対し、それを歪ませであるいはそのレートを１よ
り大のレートとして変化する情報ＡＮＧを発生する。

なお、波形−周期において、レートが不均一となる“修
正アドレス信号で、例え、ば余弦波を記憶したメ七りを
アクセスすることによって矩形波、鈍歯状波を生成する
技術を詳細に開示したものとして、特願昭５７−２２１
２６−６号←発□明の名称林「波形発生方式」）があり
、波形−周期におい、て１より大の周期のアドレスを指
定する修正アドレス信号で、例えば余弦波を記憶したメ
そすをアクセスすることにより、複数周期の波形を得、
！それに対して一周期内で窓関数（包絡線信号）を更に
乗算してレゾナンス効果を得る技術を開示・したものと
して、特願昭５７−２２５５８２号（発明の名称「電子
楽器の楽音発生方式」）がある。

そして、この乗／除算器６から出力する情報ＡＮＧは、
ウェーブジェネレータ１１に与えられ波形情報Ｗを発生
し、乗算器１２に送出される。

乗算器１２は、通常状態では、入力波形信号を窓関数信
号を１として乗算して出力する、換言すれば、入力信号
を何も変更することなく出力信号とするものであり、上
述したようにレゾナンス効果時には、所定の波形を１周
期毎に繰返しとる窓関数を入力波形信号に乗算して出力
するものである。更に、リング変調効果時には、他のチ
ャンネルの最終出力波形信号を、当該チャンネルの波形
信号に乗算する機能をもつ。

即ち、この乗算器１２は、上記波形情報Ｗのほか、窓関
数情報Ｆが、位相角情報ジェネレータ５から、最終波形
情報Ｏが乗算器１３から選択的に与えられるようになる
。

この乗算器１２において、如何なる演算をとらせるのか
、例えばどのような窓関数情報Ｆを波形情報ＷＶｃ乗算
するのかを指定するのが、波形指定回路１４であり、ま
た、この波形指定回路１４は乗／除算器６において実行
する演算形式を変更し　−て出力波形を指定する機能も
有し、情報ＷＡＶを出力する。この波形指定回路１４に
は、マイクロプロセ≠すの信号がインターフェース回路
１を介して、音色、効果を指定する信号が予めセットさ
れる。

第２図中、符号１５は振幅エンベロープジェネレータで
あり、音量を決定するエンベロープ信号を発生するもの
で、インターフェース回路１を介し°【、情報ＡＲＲ，
ＡＲ８がマイクロプロセッサから与えられる。

即ち、この振幅エンベロープ信号、？、ｌ／−ｐ１ｓは
、上述したピッチエンベロープジェネレータ２やウェー
ブエンベロープジェネレータ８と同様に、１反の演算で
、ＡＲ（、−ＡＲＣ＋□ＡＲＲを実行する。そして、情
報ＡＲＣが情報ＡＲ８と一致またはそれを越えると、振
幅エンベロープジェネレータ１５からインタラブド信号
ＩＮＴを発生し、次の情報ＡＲＲ，ＡＲ８をセットする
ようマイクロプロセッサに指示する。この状態を、第５
図に示す。

そして、振幅エンベロープジェネレータエ５は、加算器
１６に情報ＡＲＣを送出する。

またこの加算器１６には、トレモロジェネレータ１７か
ら情報ＴＲＭが供給される。即ち、このトレモロジェネ
レータ１７は、上記グ四ウルシエネレータ１０と同様、
低周波数信号を発生する低周波発振器（ＬＦＯ）の機能
を有しており、時間と共に振幅レベルが繰・返し変化す
るいるゆるトレモロ効果を得るための信号を発生する機
能を有する。

そして、上記加算器１６は、情報ＡＲＣと情報ＴＲＭを
加算した後、指数変換ＲＯＭＩ　８に与えられる。この
指数変換ＲＯＭ１　Ｂは、直線／指数関数変換を行うも
ので、この指数変換ＲＯＭ１８は、指数関数変換された
エンベロープ情報、即ち情報ＡＲＥを出力し、上記乗算
器１３に与える。

乗算器１３は、乗算器１２の出力情報ＷＦと、指数変換
ＲＯＭ１Ｂの出力情報ＡＲＥとを乗算し、その出力情報
０を、最終段の累算器１９に与える。

即ち、上述した本実施例の機能ブロック回路にあっては
、例えば、８チヤンネルの時分割処理が実現でき、上記
位相角情報ジェネレータ５、ピッチエンベロープジェネ
レータ２、ウェーブエンベロープジェネレータ８、振幅
エンベμｍプレエネレータ１５は夫々８チヤンネルの時
分割動作をし、その結果得られる出力波形情報０は、最
大８チャンネル分あり、それを累算して最終出力情報Ｏ
８Ｍを累算器１９は発生し、最終出力ＤＯＵＴとする。

さて、この第２図に示した機能ブロックの処理のうち主
たる処理の信号変化をまとめると第６図の如くなる。

即ち、第２図に示した各ブロックのうち、全てが同じ頻
度で処理を実行するのではなく、ピッチエンベロープジ
ェネレータ２の処理のレートを５にレートとすれば、ウ
ェーブエンベロープジェネレータ８の処理はＩＯＫレー
トとなり、振幅エンベロープジェネレータ１５の処理は
、２０にレートとなり、波形を生成するために動作する
位相角情報ジェネレータ５、乗／除算器６、乗算器１２
．１３等の処理は４０にレートと゛なる。

従って、波形生成処理を８回行うときに、振幅エンへａ
　−”　７ｊ　処理ハ４　回、ウェーブエンベローブ処
理は２回、ピッチエンベロープ処理は１回行えばよい。

第１図、の実施例は、第２図の機能プ胃ツクの夫々の処
理を、第６図のようにマイクロプログラムに従って演算
実行するように変換し、これを効率的に実行するような
回路構成をとることにより実現されたものである。なお
、この第６図の説明は後述する。

〈実施例の構成〉 以下、第１図の構成を説明する。この第１図にとができ
る。

演算処理回路ＡＬＵＩには、ＤＲＡＭ２１とＳＲＡＭ２
２が接続される。即ち、このＤＲＡＭ２１の内容は、ク
ロックφＤにて読込がなされるラッチ２３に記憶され、
ＳＲＡＭ２２の内容は、クロックφ８にて読込がなされ
るラッチ２４に記憶される。

そして、ラッチ２３の出力はゲートｇｌを介して演算処
理回路ＡＬＵＩのＡ入力端に入力する。また、演算処理
回路ＡＬＵ１のへ入力端にはゲー）　ｇｘを介してバス
ＡＢが接続される。

また、ラッチ２４の出力は、演算回路ＡＬＵ　１のＢ入
内端に入力すると共に、クロックφＣで読込動作するラ
ッチ２５に与えられ、ゲートｇ３を介し更にゲートｇ４
を介して、ＤＲＡＭ２１に供給され、またゲー）ｇ”、
ｇ’を介してバスＡＢに接続、される。

演算処理回路ＡＬＵ１の０出力端からの出力はゲー）　
ｇｓを介してクロック−Ａ１で読込動作するラッチ（Ａ
ｃｃ）２６に印加される。また、ラッチ２４の出力はゲ
ート８丁を介して、このラッチ２６にも供給される。そ
して、このラッチ２６は上記バスＡＢＫ接続される。

また、よ記２ツチ２３の出力はゲー）ＧＪを介してバス
ＥＢに接続される。このバスＥＢには、更にゲートＧＫ
が接続されており、クロックφＥｔで読込動作をするラ
ッチ２７の出力が供給される。

更に、ラッチ２７の出力はゲートｇ８を介してＳＲＡＭ
２２の入力端に与えられる。このＳ　ＲＡＭ２２には、
バスＯＢがグー）ｇｓを介して接続され、また上記ＤＲ
ＡＭにもこのバスＯＢがグー）ｇｓ。

とを検出すると、インタラブド信号ＩＮＴが出力し、図
示しないマイク四プロセッサに供給される。

上記ラッチ２７には、指数変換ＲＯＭ２８の出力に従い
、更に補間処理を実行する乗算器（内部に加算器を含む
）２９の出力が印加される。この乗算器２９０八入力端
には、ゲートｇ１１を介して与えられるラッチ２３の出
力か、あるいはゲートｇｔを介して与えられるバスＡＢ
の出力が供給され、乗算器２９のＢ入力端にはバスＦＢ
の出力が供給される。

そして、また上記バスＡＢの出力はグー）ｇｘａを介し
、更にゲートｇｓ４を介して、上記ゲートｇ１あるいは
ゲートＧ　Ｋに接続される。また、ゲートｇ１ｍ、ｇ１
４は、ゲートｇｔｓに接続される。

上記バスＡＢへのラッチ２６出力は、ランチ３０にクロ
ックφＨで読込まれる。このラッチ３０には、周波数情
報を累算して得られる位相角情報がラッチされるもので
、その出力は、出力波形の形状に応じて異なるゲート制
御がなされるゲート３１に供給されると共に、コンパレ
ータ３２に供給される。・そして、このコンパレータ３
２の出力は、上記ゲート３１に与えられると共にゲート
３３にも供給される。即ち、このゲート３３は、ラッチ
３４にクロックφ舅で記憶されるそジエレーション情報
を適宜ゲート制御して、乗／除算器３５に供給する。

乗／除算器３５では、ゲート３１を介して与えられる位
相角情報を、ゲート３３を介して与えられるモジュレー
ション情報にて除算するか、あるいは画情報を乗算して
、ラッチ３６に記憶させる。。

このラッチ３６は、クロックφＷ、にて読込動作なする
。

そして、このラッチ３６の出力は、例えば余弦波の情報
を記憶するＲＯＭ３７に与えられ、波形情報をアクセス
し、補間用の乗算器（内部に加算器を含む）３８を介し
て、ラッチ３９にり四ツクφＷ、でストアされる。

ラッチ３９の出力は、ゲート′ｇ１＠を介してブーのア
ルゴリズムによる乗算器４０　ａ＝：Ｘ入力端に供給さ
れる。またごの乗算器４０愈Ｙ入力端には、クロックφ
ｗ３にて読込動作がなされるラッチ４１の出力がゲート
ｇ１７を介して、　またランチ２６の出力がゲートｇ１
８を介して与えられ、その乗算結果は２入力端から出力
し、ラッチ４２にクロックφＷ、　Ｋて読込まれる。そ
して、このラッチ４２の出力は、クロックφＷ、の発生
によりラッチ４１に供給記憶され、またラッチ４３にク
ロックφυにて読込まれる。

そし【、この２ツチ４３の出力は、ゲートＧＬを介し【
、バスＥＢと接続されるほか、ゲートｇ１９を介して、
ゲートｇｔｓ、ｇｔａ、ｇ１４とも接続される。

上記グー）ＧＬからの出力は、演算処理回路ＡＬＵ２の
Ａ入力端にも供給される。この演算処理回路ＡＬＵ２の
Ｂ入力端には、ＰＲＡＭ４５の出力が２ツチ４６を介し
て与えられる。このランチ４６には読込クロックφｔが
与えられる。そして、このラッチ４６の出力は、更にク
ロックφＬにて読込動作をするラッチ４７にも供給され
る。このラッチ４７の出力はゲートｇｓｏを介して、ラ
ッチ４８にクロックφｎでラッチされる。また、演算処
理回路ＡＬＵ２の０出力端からはグー）ｇｏを介してラ
ッチ（Ａｃｃ）４９にクロックφへで読込まれる。

また、このラッチ４９には、ノイズジェネレータ４４の
出力がグー）　ｇ　ｎを介し、更にグー）ｇｘａを介し
て与えられる。またグー）ｇｚｏを介して出力される信
号は、ゲートｇ３３を介して演算処理回路人ＬＵ２０Ｂ
入力端にも入力される。

そして、上記ラッチ４９の出力は、ＤＡ変換器（図示せ
ず）に最終出力を与えるラッチ５０にクロックφ。にて
読込まれると共に、バスＦＢにも与えられ、ゲートｇ２
４にも与えられる。またゲー）ｇｘ４、ｇｓｓにも与え
られる。

そして、このラッチ４９の出力は、ゲートｇａｓを介し
てランチ４８に供給されるほか、ゲートｇ２６を介して
ＰＲＡＭ４５にも記憶される。更にゲートｇ２７を介し
てラッチ４８に記憶された内容が、ゲートｇ　ｚｓ、　
ｇａｓにも与えられる。そして、上記ＰＲＡＭＫ、は、
バスＯＢを介して供給される信号がゲートｇ８８を介し
供給さ糺る。

第１図中符号５１はインターフェース回路であり、マイ
クロプロセッサから供給されるデータはゲートｇｉｏを
介してバスＯＢに出力される。そし【、また、各種コン
トロール信号は、インストラクションデコーダ５２にも
供給される。そして、この第１図の回路の動作を所定の
順序（シーケンス）で制御するために、プログラムカウ
ンタ５３があり、後述するように、このプログラムカウ
ンタ５３の上位カウンタはＯＯ〜ＩＦまでの３２ステツ
プをとるようになっていて、この３２ステツプの処理で
基本的な演算ルーチンがおわる。

このブローグラムカウンタ５３には中位カウンタとして
１４進のカウンタがあり、下位カウンタとして中位カウ
ンタの２倍のレートのカウンタ（２８進沖纂ある。

そして、これらのプログラムカウンタ５３の出力は、Ｒ
ＯＭ５４に与えられて、種々のマイクロインストラクシ
ョン；−ドが読出され、それを、上記インストラクショ
ンデコーダ５２に与えて個々の、指令、各ゲートｇ諷〜
ｇｎｏ、ＧＪＳ　ＧＫ、ＧＬの開閉指令、ＲＡＭに対す
るアドレス指定等のインストラクション信号を出力する
ようになっている０２ なお、この第１６図の回路構成において、第を図の機能
ブロック図のうち、指数変換ＲＯＭ４と指数変換ＲＯＭ
１８とは、この第１図の指数変換ＲＯＭ２８、乗算器２
９に相当する。後述するように、第１図では１つの回路
を用いて、周波数変換、エンベロープの指数変換の双方
の機能を実現するようになり、ハードウェアの節約をは
かっている。

また同様に、第２図の乗／除算器６は、第１図の符号３
０〜３６の回路に相当し、第２図のクエーブジエネレー
タ１１は、第１図の符号３７．３８．３９の回路に相当
する。

そして、第２図では、乗算器１２と乗算器１３を別個の
構成としたが、第１図では、ブースのアルゴリズムによ
る乗算器４０を時分割的に２回の演算を１つの波形演算
に対して行うようにしたものであり、この点でもハード
ウェアの低減をはかつている。

その他の機能ブロックは、演算処理回路ＡＬＵＩと演算
処理回路ＡＬＵ２とを中心とする回路によって実現され
ており、その詳細な対応関係は後に、　説明するとおり
である。

くメモリマツプ〉 次に％ＳＲＡＭ２２、ＤＲＡＭ２１、Ｐ　ＲＡＭ４５の
メモリマツプを第７図〜第９図を参照して説明する。

先ずＳＲＡＭ２２は、夫々８チヤンネル（ｃｈ。

〜ｃｈ７　）の１０ｆｉ類のデータが記憶される。例え
ば１つのチャンネルの１つの種類のデータは１６ビツト
から成る。なお、他のメモリについても同様のビット構
成とする。

そして、ｓＲｈＭｚ２ｉは、ピッチエンベロープを生成
するための情報ＦＲＲ，ＦＲ８（既に第２図で説明済、
以下同様）、ウェーブエンベロープな生成するための情
報ＷＲＲ，ＷＲ８，振幅エンベロープを生成するための
情報ＡＲＲ，ＡＲ８が記憶される。また、中心周波数を
指定する情報ＦＣ，波形形状等を指定する情報ＷＡＹ、
周波数情報ＦＩ、指数変換された振幅エンベロープ情報
ＡＲＥがこのＳＲＡＭ２２に記憶される。

また第８図に示すように、ＤＲＡＭ２１には、８チヤン
ネル（ｃｈｏ−ｃｈ７）の４種類のデータが記憶される
Ｐ即ち、ピッチエンベロープの現在値情報ＦＲＣ，ウェ
ーブエンペローブの現在値情報ＷＲＣ，振幅エンベロー
プの現在値情報ＡＲＣ１位相角を指定する位相角情報Ｐ
ＡがこのＤ　ＲＡＭ２１に記憶される。なお、夫々の情
報は第２図にて示したとおりのものである。

第９図は、ＰＲＡＭ４５の記憶内容を示し、８チャンネ
ル分の高調波抑止のための情報ＢＬ、８チャンネル分の
そジュレーション情報ＭＯＤ、４・なお、グロウル効果
、トレモロ効果をかけるときは、２つのチャンネル毎に
相違する効果が付加されるようになっていて、４種類の
情報でよいことになる。

また、ＦＭ変調、あるいはノイズ変調を行うための情報
Ｏ８Ｃは、５個分あり、奇数チャンネルｃｈｉ、３．５
，７は変調を基本的にかけないため０である情報０８０
７が相等し、偶数チャンネルｃｈＯはｏｓｃｏ、ｃｈ２
は情報０８ＣＩ、ｃｈ４は情報０８Ｃ２、ｃｈ６は情報
ｏｓｃａが相当する。

また、最終出力の累算情報Ｏ８Ｍは１個分（０８Ｍ４　
）、後述する変調レベルの基準を決める情報αは２個分
（α５が奇数チャンネルｃｈｉ、３．５．７に対応し、
α６が偶数チャンネルｃｈｏ、２．４．６に対応する）
あり、これらがＰＲＡＭ４５に記憶される。

くインストラクション〉 次に、これらのＳＲＡＭ２２、ＤＲＡＭ２１、ＰＲＡＭ
４５の内容に対し種々の演算を実行するために出力され
るインストラクションにつき説明する。　゛ 即ち、これらのインストラクションは、ＲＯＭ５４の内
容に従ってインストラクションデコーダ５２から出力す
るものであって、先ず、演算処理回路ＡＬＵＩに関連す
るインストラクションについて説明する。

（イ）　Ｄ＋Ｓ−４ＡＣに れは、ＤＲＡＭ２１の内容をラッチ２３を介し更はゲー
ト、ｇｌを介して演算処理回路ＡＬ、Ｕ１のＡ入力端に
与えると共に、ＳＲＡＭ２２の内容をラッチ２４を介し
て演算処理回路ＡＬＵＩのＢ入力端に与え、その各入力
端°の内容を加算した後、ゲートｇｓを介して、ラッチ
（Ａｃｃ）２６にセットするものであり、具体的なイン
ストラクションとしては、 ＦＲＣ＋ＦＣ→Ａｃｅ％ＦＡ＋ＦＩ→Ａｃｃがある。

（ｅｉ）　　　Ｄ±Ｓ→Ａｃｅ これは、ＤＲＡＭ２１の内容とＳＲＡＭ２２の内容を、
ＳＲＡＭ２２の符号（±）によって、加減算し、それを
ラッチ２６に記憶させるもので、具体的なインストラク
ションとしては、Ｆ　ＲＣ＋　Ｆ　ＲＲ→Ａ　ｃ　ｃ Ｗ　ＲＣ＋　Ｗ　ＲＲ−４Ａ　ｃ　ｃ ＡＲＣ＋ＡＲＲ−＊　Ａｃｃ がある。

（ハ）　Ｓ→Ａｃｃ これはＳＲＡＭ２２の内容をラッチ２４に記憶させ、グ
ー）ｇｙを開成し、ランチ２６に記憶させるもので、具
体的なインストラクションとしては、Ａ　ＲＥ　４　Ａ
ｃｃ がある。

に）　Ｄ　−＊　Ａ　ｃｃ これはＤＲＡＭ２１の内容をラッチ２６へ同様に転送す
るもので、グー）ｇｓ、ｇ６　　を開成し、演算処理回
路ＡＬＵ１を介して転送記憶する。具体的なインストラ
クションとしては、 ＰＡ　　→　Ａｃｃ がある。

（ホ）　ＡＣＣ−８−＋Ｄ これは、ラッチ２６の内容を、ゲートｇ２を開成しくグ
ー）ｇｓは閉成し）て、演算処理回路ＡＬＵ１のへ入力
端に印加し、ＳＲＡＭ２２の内容を演算処理回路ＡＬＵ
ＩのＢ入力端に印加し、その減算結果が一致またはＳＲ
ＡＭ２２の内容を越えたとき、ＳＲＡＭ２２の内容をラ
ッチφＣ，ゲートｇ３を介し、グー）ｇａを介してＤＲ
ＡＭ２１に書込み、また減算結果が、ラッチ２６つまり
Ａｃｃの値がＳＲＡＭ２２の内容を越えなければその値
、Ａｃｃをグー）ｇｓを開成し、グー）ｇ４を介してＤ
ＲＡＭ２１に書込む。この具体的なインストラクション
は、各エンベロープの計算の際に出力される。

λｃｃ−Ｆ　ＲＳ　−＊　Ｆ　ＲＣ Ａ　ｃｃ　−Ｗ　ＲＳ　４　Ｗ　ＲＣ Ａｃｅ−Ａｌ１　−’　ＡＲＣ である。

（へ）　Ａｃｃ　−＊　Ｄ これは、ランチ２６の内容をグー）　ｇ５、ｇ４を介し
てＤＲＡＭ２１に書込むもので、具体的にＬＡｃｃ→Ｐ
Ａ という命令がある。

以上が、演算処理回路ＡＬＵ１に関する主なインストラ
クションである。次に、演算処理回路ＡＬＵ２について
のインストラクションの説明なす（））　　　　　Ｐ＋
ＧＪ　　　−４Ａｃｃこれは、ＰＲＡＭ４５の内容をラ
ッチ４６に転送し、演算処理回路ＡＬＵ２のＢ入力端に
印加するとともに、バスＥＢ上のグー）ＧＪを開成し、
ＤＲＡＭ２１からの情報をＡ入力端に印加し、その加算
結果をグー）ｇｘｏを介してラッチ（Ａｃｃ）４９にス
トアさせるもので、具体的には、ＧＬＷ＋ＧＪ　−＋　
Ａｃｃ なるインストラクションがあり、そのときゲートＧＪを
介して与えられる情報はＷＲＣである。

５’Ｉ　Ｐ　＋　ＧＫ　４　Ａｃｃ これはＰＲＡＭ４５の内容を、同様にして演算処理回路
ＡＬＵ２のＢ入力端に与えると共に、ゲ−）ＧＫを開成
してパスＥＢ上の情報をＡ入力端に与え、その演算結果
をラッチ４９に記憶させる。

具体的には、 α十ＧＫ　４　Ａｃｃ という命令であって、このときグー）ＧＫを介して与え
られるのは、周波数情報ＦＩ（ラッチ２７の出力）であ
る。

（す）　　　　　Ｐ＋ＧＬ　　　→　　　Ａｃｃこれは
ＰＲＡＭ４５の内容を、演算処理回路ＡＬＵ２のＢ入力
端に与えると共に、グー）ＧＬを開成し、バスＥＢ上の
情報を、演算処理回路ＡＬＵ２のＡ入力端に与え、双方
の情報を加算してラッチ４９に記憶させる。

具体的には、 ＯＳ　Ｍ＋　Ｇ　Ｌ　−＋　Ａｃｃ という命令であり、このときグー）ＧＬを開成して入力
するのはランチ４３０波形情報である。

に）　Ｐ　４　Ａｃｃ これは、ＰＲＡＭ４５の内容をラッチ（Ａ　ｃｃ　）４
９に記憶させるもので、ゲートｇ２３を開成して行う。

具体的には、 ’　ＭＯＤ　−＋　Ａｃｃ Ｔ　ＲＭ　４　Ａｃｃ Ｏ２０→′人ｃｃ というインストラクションがある。

（へ）　Ａｃｃ−Ｐ　→ＴＲ これは、ラッチ４９の内容Ａｃｃをゲートｇ２４を開成
して演算処理回路ＡＬＵ２のＡ入力端に与え、ＰＲＡＭ
４５の内容を演算処理回路ＡＬ’Ｕ２のＢ入力端に与え
、画情報を減算し、Ａｃｃの値がＰＲＡＭ’４５の値を
越えなゆれば値Ａｃｃを、そうでなければＰＲＡＭ４５
の値を、ラッチ４８に記憶させる。

そのとき、ラッチ４９の値を、ランチ４８に転送する場
合は、グー）ｇａｓを開成して行なｍ−ラッチ４６の内
容をラッチ４８に転送するときは、ラッチ４７に一度転
送し、ゲート１９を開成して転送する。この具体的なイ
ンストラクションとし【は、 Ａｃｃ　　　ＢＬ　　→　ＴＲ がある。

（ロ）　ＴＲ−４Ｆ これは、ラッチ４８の内容をＰＲＡＭ４５に転送するも
ので、ゲートｇ２７、ｇ２６を開成して行う。

この具体的なインストラクションとしては、ＴＲ→ＭＯ
Ｄ がある。

■　Ａｃｃ→Ｐ これは、ラッチ４９の内容をＰＲＡＭ４５に記憶するも
ので、ラッチ４９の内容をゲートｇｚｓを開成して転送
する。この具体的なインストラクションとしては、 Ａｃｃ→Ｏ８Ｍ Ａ　ｃｃ−→ＢＬ がある。

カ　ＧＬ　→Ａｃｃ これは、ゲートＧＬ（グー）ｇｚｔ）を開成し、バスＥ
Ｂの内容を、ラッチ４９にゲートｇ２２を介して入力す
る。具体的には、ラッチ４３に記憶された波形情報また
は、ノイズジェネレータ４４のノイズ出力をこのラッチ
４９に記憶させる。

伸）Ａｃｃ−＋Ｐ これは、ラッチ４９の内容を、ＰＲＡＭ４５に誉込むも
ので、グー）　ｇ　Ｘ５１ｇ２６を介してＰ　ＲＡＭ４
５に供給する。具体的には Ａｃｃ→　Ｏ２０ というインストラクションがある。

次に、第６図を参照して、夫々のレートの処理を説明す
る。

＜５にレートの演算〉 先ス、ピッチエンベロープを算出する際ハ、５にレート
毎であるが、上述した演算処理回路ＡＬＵ１では、ＰＲ
ＡＭ２１の情報ＦＲＣと、ＳＲＡＭ２２の情報ＦＲＲと
を加減算し、レジスタ２６に記憶さセル（−ｅ　Ｆ　Ｒ
Ｃ＋　Ｆ　ＲＲ４Ａ　ｃｃ　）。

そして、この演算結果情報が、ＳＲＡＭ２２の情報ＦＲ
８を越えるか否か判断し、もしそれ以下であれば、この
情報ＦＲＣｆｔＤＲＡＭ２１に記憶させる。もし上記判
断により情報ＦＲ３を越えたことが検知されると、ピッ
チエンベロープの１つフェイズの折れ線の演算が完了し
たことになり、演算処理回路ＡＬＵ１はインタプラト信
号ＩＮＴを発生し、かつ情報ＦＲ８を、ＰＲＡＭ２１に
情報ＦＲＣとして記憶させる（Ａｃｃ−ＦＲ８→ＦＲＣ
）。

そして、次に、演算処理回路ＡＬＵ１では、ＰＲＡＭ２
１の情報ＦＲＣと、ＳＲＡＭ２２の情報ＦＣとを加算し
、ラッチ２６に記憶させる。

そして１、ランチ２６の出力はバスＡＢを介して乗算器
２９０Ａ入力端に与えられる。そして、同゛時に、演算
処理回路ＡＬＵ２の側ではＰＲＡＭ４５からラッチ４９
に転送（Ｏ２０−＋Ａｃｃ）されている情報ＯＳＣが、
バスＰＢを介して上記乗算器２９０Ｂ入力端に与えられ
る。

そし文、その双方の情報は加算された後、指数実行し、
その演算結果、即ち周波数情報ＦＩを、ゲートｇａを介
してＳＲＡＭ２２に記憶させる（ＳＲＡ　Ｍ　ｗｍｘｒ
ｍ　）とともに、ゲートＧＫを介しバｘＥＢを介して、
演算処理回路ＡＬＵ２のＡ入力端に与える。

そして同時に、ＰＲＡＭ４５に記憶されている情報αが
、この演算処理回路ＡＬＵ２のＢ入力端にも与えられ、
その加算結果がラッチ４９に記憶される（α十〇　Ｋ　
−＋　Ａｃｃ）。そして、次にラッチ４９の出力が、Ｐ
ＲＡＭ４５に高調波抑止情報ＢＬとして記憶される。

以上の処理により、ピッチエンベロープ情報を発生し、
それに従って周波数情報ＦＩを発生するとともに、周波
数情報ＦＩに従った高調波抑止情報ＢＬを得ることがで
きる。

く１０にレートの演算〉 演算処理回路ＡＬＵＩでは、ＰＲＡＭ２１に記憶された
情報ＷＢＣと、ＳＲＡＭ２２に記憶された僑報ＷＲＲと
を加算して、ラッチ２６にセットする（ＷＲＣ＋ＷＲＲ
→　Ａｃｃ）。そして、次にこのラッチ２６の出力Ａｃ
ｃが、ＳＲＡＭ２２に記憶されているＷＲ８を越えたか
否か判断し、もし越えていなげれば、ラッチ２６の内容
をＤ　ＲＡＭ２１に情報ＷＲＣとしてセットし、もし越
えたら、演算処理回路ＡＬＵ１からインタ２ブト信号を
発生するとともに、情報ＷＲ８を、ＰＲＡＭ２１に情報
ＷＲＣとして記憶させる（　Ａ　ｃｃ　−ＷＲ５−ＷＲ
Ｃ）。

また、上記ＤＲＡＭ２１の情報ＷＲＣは、ゲートＧＪを
介し、バスＥＢを介して、演算処理回路ＡＬＵ２のＡ入
力端に与えられ、同時にＰＲＡＭ４５からＢ入力端に供
給される情報ＧＬＷと加算し、ラッチ４９にストアさせ
る（ＧＬＷ＋ＧＪ→Ａｃｃ）。

そして次に、このラッチ４９の出力Ａｃｃと、ＰＲＡＭ
４５に記憶された情報ＢＬとの比較が行われ、もし、情
報Ａｃｃが情報ＢＬを越えていな汁れば、情報Ａｃｃを
　　　　　　にラッチ４８に、セットし、もし情報Ａｃ
ｃが情報ＢＬを越えていたら、情報ＢＬをラッチ４８に
セットする（　Ａｃｃ　−Ｂ　Ｌ→　ＴＲ）。そして次
に、このランチ４８の内容をＰＲＡＭ４５に情報ＭＯＤ
として転送記憶させる。

以上の処理によりクエープエンベロープの演算が実行さ
れ、その結果が高調波制限情報ＢＬと比較されて適切な
値の情報がモジュレーション情報ＭＯＤとして算出され
ることになる。

＜２０にレートの演算〉 演算処理回路ＡＬＵＩでは、ＤＲＡＭ２１の出力ＡＲＣ
と、ＳＲＡＭ２２の出力ＡＲＲとが加減算されて、ラッ
チ２６ＩＣストアされる（ＡＲＣ＋Ａ　ＲＲ−４Ａｃｃ
　）ｏ　　そして、次にこのランチ２６の出力と、ＳＲ
ＡＭ２２の出力ＡＲ８との大小比較判断が行われ、情報
Ａｃｃが情報ＡＲ８を越えていなければ、情報Ａｃｃが
ＤＲＡＭ２１に情報ＡＲＣとしてストアされ、情報ＡＲ
８を越えたときは、あるエンベロープの７エイズが終了
したことくなり、演算処理回路ＡＬＵＩがインタラブド
信号工ＮＴを発生し、かつ情報ＡＲ８を、ＤＲＡＭ２１
に情報ＡＲＣとしてストアさせる（Ａｃｃ　−ＡＲ８→
　ＡＲＣ）。

また、情報ＡＲＣは、乗算器２９のＡ入力端に印加され
る。演算処理回路ＡＬＵＲ側では、、ＰＲＡＭ４５の内
容ＴＲＭを、ラッチ４９に転送した（　Ｔ　ＲＭ−＋Ａ
ｃｃ）後、バスＦＢを介して乗算器２９０Ｂ入力端に供
給する。

乗算器２９では、Ａ入力端に入力する情報と、Ｂ入力端
に入力する情報とを加算した後、指数変換するための処
理を実行し、その出力ＡＲＥをＳＲＡＭ２２に記憶させ
る（　Ｓ　ＲＡ　Ｍ　ｗＸｔｇ　）。

このようＫして、振幅エンベロープが発生し、それとト
レそ日情報と加算された後、指数変換がなされて、エン
ベロープ情報ＡＲＥが生成される。

（４０にレートの演算〉 演算処理回路ＡＬＵ１では、ＤＲＡＭ２１の内容ＦＡと
、ＳＲＡＭ２２の内容ＦＩとを加算して新たな位相角情
報ＰＡを生成しラッチ２６に記憶させ（ＦＡ＋ＦＩ→Ａ
ｃｃ）るとともに、その内容を再びＤＲＡＭ２１に入力
する（ＡＣＣ４Ｐ　Ａ　）。

そして、この位相角情報ＦＡは、バスＡＢを介してラッ
チ３０に記憶される。また、ＰＲＡＭ４５からは、情報
ＭＯＤが読出されラッチ４９に記憶され（Ｍ　ＯＤ　４
ＡＣＣ）た後、バスＰＲを介してラッチ３４にストアさ
れる。

そして、乗／除算器３５及びゲート３１．３３、コンパ
レータ３２は指定される演算をこの位相角情報ＰＡとモ
ジュレーション情報ＭＯＤに対し施し、しかる後、情報
ＡＮＧとして送出しラッチ３６にセットする。そして、
この情報ＡＮＧによってＲＯＭ３７及び乗算器３８が動
作し、波形情報Ｗが、ラッチ３９に記憶されるようにな
る。

そして、このラッチ３９の内容は、ゲートｇｘｓを介し
て乗算器４０のＸ入力端に与えられるとともに、Ｘ入力
端には、ＤＲＡＭ２１の情報ＰＡがラッチ２６に転送さ
れ（ＰＡ→Ａｃｃ）、さらにその情報Ａｃｃが、バスＡ
Ｂを介して窓関数情報Ｆとしてグー）ｇｓａを介して与
えられる。

そしてこの乗算器４０の２出力端からは、窓関数Ｆと波
形情報Ｗとを乗算した結果情報ＷＦが、出力しラッチ４
２にラッチされ、更にラッチ４１にラッチされた後乗算
器４０のＸ入力端に再度与えられる。

そして、今度は、ＳＲＡＭ２２の出力Ａ　Ｒ、Ｅがラッ
チ２６に一時記憶された後（Ａ　ＲＥ−）ＡＣＣ）、バ
スＡＢを介して、更にグー）ｇｓｇを介して乗算器４０
のＸ入力端に与えられる。

即ち、このＸ入力端に与えられるのはエンベロープ情報
であり、このエンベロープ情報と、ラッチ４１の波形情
報とが乗算器４０にて乗算されて１、ラッチ４２，４３
を介し、更にグー）ＧＬを介して演算処理回路ＡＬＵ２
のＡ入力端に与えられる。

そして同時に、ＰＲＡＭ４５の内容Ｏ３Ｍと加算され１
．２．ツチ４９に記憶される（ＯＳ　Ｍ十Ｇ　Ｌ−＋Ａ
ｃｃ　）。

そして、このラッチ４９の内容は、再びＰＲＡＭ４５に
記憶される（　Ａ　ｃｃ→Ｏ８Ｍ）とともに、例えば、
８チヤンネルの全ての波形演算の終了毎にクロックφ。

が出力されて、ラッチ４９の内容がラッチ５０に転送記
憶されて、最終出力となる。

の波形情報か、ゲート１１を開成して珈イズ情報かをラ
ッチ４９にストアさせ（ＧＬ→　Ａｃｃ）、それをＰＲ
ＡＭ４５に情報Ｏ８Ｃとして記憶させ、ＦＭ変調かノイ
ズ変調の場合に使用する。

このようにして、波形生成処理は実行される。

以上は、特に単一のチャンネルに限った動作を説明した
が、実際には８チヤンネルの異なる処理が時分割的に、
所定のシーケンスで行われるのであって、以下にその動
作を第１０図を参照して説明する。

上述したように、プログラムカウンタ５３は３つに分ゆ
られており、上位のカウンタが３２ステツプ（ＯＯ〜Ｉ
Ｆ）をとり、中位のカウンタが上位のカウンタの１つの
ステップの間に１４個のステップをとり、下位のカウン
タは、中位のカウンタの１ステツプを２つに分けてカウ
ントするものである。

そして、上位カウンタが４ステップ進む間に、８チヤン
ネル°（ｃｈｏ〜ｃｈ　７　）の波形情報０゜〜０゜そ
して、これが４０にレートの演算であり、従埋をし、Ｉ
ＯＫレートの演算では同様に２回、５にレートの演算で
は１回処理を行うようになる。

即ち、それは最終的な波形情報を生成しようとした際に
、ピッチエンベロープの生成処理の頻度、ウェーブエン
ベロープの生成処理の頻度、振幅エンベロープの生成処
理の頻度に異なる重み付けをして行ったものである。

そしで、いま例えば上位カウンタの歩進速度はｓｘｔｍ
ｚ）　／　３２　＝　６．２５　Ｘ　１０−’秒（１６
０ＫＨｚ）となり、中位カウンタの歩進速度は、 ５Ｋ（ＲＺ）／　（３２Ｘ１４　）　　：４．４６　Ｘ
　　１０−７秒　（２２４０ＫＨｚ）となり、下位カウ
ンタの歩進速度は、 ｓＫ　（ｇｚ）／　　（３２Ｘ１４Ｘ２）＝２．２　３
Ｘ　　１０　−７秒　（４４８０ＫＨｚ）となる。

＜５にレートの演算さ 先ずピッチエンベロープを求める演算についてチャンネ
ル０につき説明する。

プログラムカウンタ５３の上□位と中位のカウンタ（以
下同様）が０１、Ｂのときに、ＳＲＡＭ２２から情報Ｆ
　ＲＲｅ　（添字はチャンネルＯを示しており、以下同
様である。）を、ＤＲＡＭ２１から情報ＦＲＣＯを読出
し、夫々ラッチ２４．２３にセットした後、演算処理回
路ＡＬＵＩにて加算しラッチ２６に入力する。

そして次にラッチ２６の出力と、ＳＲＡＭ２２から読出
される情報ＦＲＣＯと上記演算処理回路ＡＬＵ、にて比
較検出し、その出力にもとづき適切な情報を、ＤＲＡＭ
２１にセットする。

そして、この情報ＦＲＣ，は、プログラムカウンタ５３
が０３、Ｄのときに再びＤＲＡＭ２１から読出され、同
時にＳＲＡＭ２２から読出される情報ＦＣｏと加算され
、ラッチ２６にセットされる。

また、そのときＰＲＡＭ４５から読出された情報０ＳＣ
０は、ラッチ４６にセットされた後、ラッチ４９に転送
され、しかる後、乗算器２９０Ｂ入力端に供給される。

そして、へ入力端に供給される情報とともに加算され乗
算器２９にて指数変換され、周波数情報Ｆ１．　　とな
る。いま、この第１０図では周波数情報ＦＩ。がラッチ
２７にラッチされた後の動作について示されていないの
で、他のチャンネル即ちチャンネル７０周波数情報ＦＩ
、　　が、プログラムカウンタ５３′が００，３０時点
で得られた後の動作の説明をする。

即ち、この周波数情報ＦＩ、　　は、ゲートＧＫを介し
て、演算処理回路ＡＬＵ２のＡ入力端に印加され、匝時
゛に、ＰＲＡＭ４５から読出された情報α、と加算され
、　ラッチ４９にクロックφへの出力時にラッチされ、
しかる後に、ＰＲＡＭ４５の所定エリアに高調波抑止情
報ＢＬとして記憶される。

このようにして、ピッチエンベロープの情報が生成され
る。なお、他のチャンネルについても全く同様である。

く１０にレートの演算〉 次にウェーブエンベロープを求める演算について第１０
図を参照して説明する。チャンネルＯの演算は、プログ
ラムカウンタ５３が００、Ｂのとき開始されるのであっ
て、ＳＲＡＭ２２から情報ＷＲＲＯがラッチ２４に転送
され、ＤＲＡＭ２１から情報ＷＲＣ，がラッチ２３に転
送され、その結果得られる情報がラッチ２６にクロック
φＡ１の出力時にセットされる。

そしてこのランチ２６の情報とＳＲＡＭ２２から出力さ
れる情報ＷＲ８，どの比較が次に行わ瓢その結果適切な
情報がＤＲＡＭ２１にセットされる。また、この情報Ｗ
ＲＣ０が、グー）ＧＪを介して、演算処理回路ＡＬＵ２
のＡ入力端に供給される。

そして、ＰＲＡＭ４５から読出されたグ胃つル情報ＧＬ
Ｗ０がクロックφＰの出力時点でラッチ４６にセットさ
れて、演算処理回路ＡＬＵ２のＢ入力端に与えられ、そ
れが加算される。その演算結果がラッチ４９にセットさ
れ、次にＰＲＡＭ４５から続出される情報ＢＬがラッチ
４６にセットされ、その情報が演算処理回路ＡＬＵ２に
て比較され、その結果適切な情報がラッチ４８に読込ま
れ、しかる後ＰＲＡＭ４５に七ジュレーション情報ＭＯ
Ｄ、とじて記憶されることになる。

なお、チャンネルＯに対しては、グロウル情報ＧＬＷ、
が対応したが、チャンネル１に対してはグロウル情報Ｇ
ＬＷ！が、チャンネル２に対してはグロウル情報ＧＬＷ
ｌが、チャンネル３に対してはグロウル情報ＧＬＷ３が
、同様にチャネル４に対してはグロウル情報ＧＬＷ、が
、チャンネル５に対してはグロウル情報ＧＬＷ、が、チ
ャンネ／Ｉ／６に対してはグロウル情報ＧＬＷ１が、チ
ャンネル７に対してはグロクル情報ＧＬＷ、が対応する
。

以上は、チャンネルＯについての説明であったが、他の
チャンネルについても同様に所定のシー−１″ タンスで行えるものである。

く２０にレートの演算〉 次に振幅エンベロープを求める演算について、チャンネ
ル０につき着目し【説明する。

プログラムカウンタ５３が、０Ｏ１３のときにＳＲＡＭ
２２から情報Ａ　ＲＲｏが、ＤＲＡＭ２１から情報ＲＣ
ｏが出力され、演算処理回路ＡＬＵ１からその演算結果
出力が得られ、この結果情報と、再びＳＲＡＭ２２から
読出される情報Ａ　ＲＳ　。

とが比較され、適切な情報が乗算器２９のへ入力端に与
えられる。

そして、ＰＲＡＭ４５からラッチ４６にクロックφＰに
て読込まれたトレそ口情報ＴＲＭ４がラッチ４９にクロ
ックφム２　にて記憶された後バスＰＢを介して乗算器
２９のＢ入力部に与えられる。

そして、この乗算器２９から指数変換された振幅エンベ
ロープ情報ＡＲＥＯがラッチ２°７にクロックφＥｔで
、プログラムカウンタ５３が００．Ａのときにセットさ
れる（第１０図ＥＸＰの欄参照）。

そして、この出力ＡＲＥＯは、ゲートｇ８を介しＣ８Ｒ
ＡＭ２２にセットされる。

以上は、チャンネルＯの場合であるが、他のチ）【 ヤンネルに対しても順阜所定のシーケンスで同様の処理
がなされることで、エンベロープｉｆ報Ａ　ＲＥ１〜Ａ
ＲＥ、が算出される。

く４０にレートの演算〉 プログラムカウンタ５３の上位、中位カウンタが０Ｏ１
６〜００，８〜０Ｏ１９のときに、ＳＲＡＭ２２から情
報ＦＩ・を読出し、クロックφＢでラッチ２４にセット
するようインストラクションデコータ５２から所定のイ
ンストラクションが発生する。同時に、ＤＲＡＭ２１か
らラッチ２３に対し情報ＦＡ、を入力する。

そして、その情報ＦＩ・とＰＡ、とは、演算処理回路Ａ
ＬＵＩに与えられ、演算ＰＡｏ＋ＦＩ。→Ａｃｃが行わ
れ、それが再びＤＲＡＭ２１にセットされるとともに、
ラッチ３０にクロックφＮで読込まれる（乗／除算器Ｍ
ＰＹ／ＤＩＶのφＮの欄参照）。そして同時にラッチ３
４にはモジュレーシのφｐ　ｆ）　ａ参照。）その後ラ
ッチ４９にクロックφＡ。

にて読込まれた後、与えられる。

また、このとき、ＳＲＡＭ２２に記憶されている音色を
決定する情報Ｗ　Ａ　Ｖ　ｏが読出され、この乗／除算
器３５にも与えられて、演算の指定が行われる。

ソシテ、情報Ｍ　ＯＤｏ　、Ｐ　Ａｏ　、　ＷＡＶｏ　
Ｋ従って、プログラムカウンタ５３が０１．６となった
ときに、ラッチ３６に情報Ａ　Ｎ　Ｇ　ｏがクロックφ
ｗ１で読込まれる。そして、このランチ３６の内容に従
って、ＲＯＭ３７、乗算器３８は動作し、波形情報Ｗ０
を出力し、そればプログラムカウンタ５３が０１、Ｅと
なったときに、ラッチ３９にクロックφｗ２で読込まれ
る。

そして、通常演奏（ノーマル）のときは、ブー力端には
、ＤＲＡＭ２１から読出された（演算処理回路ＡＬＵＩ
のφＤ、φム、の欄参照）情報ＰＡ。

が適宜変換されて、窓関数情報Ｆ、とじて与えられる。

そして、この情報Ｗ、、Ｆ、の乗算出力ＷＦ。

がプログラムカウンタ５３が０２．８のときに乗算器４
０から出力し、それがクロックφＷ、にてラーミー ツナ４２ランチされ、次にラッチ４３にラッチされて再
び乗算器４０のＸ入力端に与えられ、る（プログラムカ
ウンタ５３が０２、Ｅのとき）。

そして、このとき乗算器４０のＸ入力端には、ＳＲＡＭ
２２から読出された情報ＡＲＥ、が与えられ（演算処理
回路ＡＬＵ１のφＳ、φ。の欄参照）、その演算結果が
プログラムカウンタ５３から０３．４から発生する。即
ち、乗算器４０では、ＷＦ。

Ｘ人◎”　Ｏｏの演算が実行され、その出力がクロック
φｗ３でラッチ４２に記憶され、またクロックφυでう
フチ４３に出力される。

そして、この出力０゜は、グー）ＧＬを介して（演算処
理回路ＡＬＵ２のＧＫの欄参照）演算処理口＃６ＡＬＵ
２に与えられ他方の入力として情報０８Ｍ４が与えられ
て演算がなされた後ラッチ４９にランチされ、しかる後
、ＰＲＡＭ４５に記憶され、またこの演算処理回路ＡＬ
Ｕ２が全チャンネル分の波形情報Ｏｏ〜０．を加算した
ときクロックφ０　にてラッチ５０に最終出力情報がラ
ッチされて外部へ出力されることＫなる。

そして、また、グー）ＧＬ（又はｇ！１）が開成し、ラ
ッチ４９に波形情報又はノイズ情報が入力され、それが
ＰＲＡＭ４５に情報ｏＳＣとして入力される。

以上、チャンネル０（ｃｈｏ）の波形生成動作につき説
明したが、他のチャンネルについても同様である。また
、上記例では、ノーマルな波形生成処理時での動作を説
明したが、リング変調を付加するときは、ブースの乗算
器４０の動作が相違するようになる。

リング５３の出力が０２．３のときに、乗算器４０のＸ
入力端に波形情報Ｗ０が与えられ、Ｘ入力端には、チャ
ンネル５の出力情報ＯＩ＋が与えられる。

即ち、この情報Ｏｓは、チャンネ／Ｉ１５の演算を行っ
て得られるもので、ブースの乗算器４０では、そのため
の演算を、プログラムカウンタ５３が０Ｏ１Ｂのときか
ら開始している。即ち、Ｗ、ＸＦ、＝ＷＦ、の演算を先
ず行い、この情報ＷＦ、に対して振幅エンベロープ情報
Ａ、との乗算をプログラムカウンタ５３が０１．８から
開始し、その結果情報０．がラッチ４１にセットされる
。

そして、この乗算結果Ｗｏｏｓと、チャンネル０のエン
ベ四−プ情報Ａｏとが再び乗算器４０で乗算されて１１
、クロックφυによりラッチ４３にその乗算結果Ｗ。Ａ
ｏｏ、が得られ、これが出力波形情報０゜とじてグー）
ＧＬを介して演算処理回路ＡＬＵ、に供給される。

このように、チャンネル０の波形演算に対してはチャイ
ネル５０波形出力Ｏ１ｌが与えられてリング変調効果を
実現するようになる。同様にチャンネル２に対してはチ
ャンネル７が、チャンネル４に対してはチャンネル１が
、チャンネル６に対してはチャンネル３が組合されて、
合計最大４音のリング変調効果音が発生することになる
。

以上本発明の一実施例につき説明したが、この実施例に
おいては、各演算レートが相違する複数の演算を、プロ
グラムカウンタ５３の出力に従って所定のシーケンスで
実行するようにして、小規模の回路で、波形生成のため
の複数の演算を全て実行することができるものである。

なお、上記実施例では、ピッチエンベロープ、ウェーブ
エンベロープ、振幅エンベロープを夫々５にレート、Ｉ
ＯＫレート、２０にレートとしたが、その比率は適宜変
更でき、要は波形生成のために時間と共に頻繁−に変化
すべきファクターの演算のレートを高くすればよい。

また、波形生成のための演算としては、必ずしも上述し
た３種類のエンベロープを用いて行うものでなくともよ
い。

また、回路構成としては、加減算器（ｉＬＵ）や乗除算
器等を複数組合せて所定のシーケンスに従って演算を行
うものであればよく、上記実施例の回路構成に限定され
るものでない。

〔発明の効果〕

この発明は、以上詳述したように、楽音波形信号を生成
するための演算を効率的に行うことができ、特に、複数
のチャ゛ンネルの演算あるいは異なる種類の演算を所定
のシーケンスで並列的に行うことができるという利点が
あり、また制御用のマイクロプログラムを記憶したメモ
リの内容を書替えるだけで違うアルゴリズムの波形演算
処理が行えるなどの利点がある。

【図面の簡単な説明】

図面は、本発明の一実施例を示し、第１図はその回路構
成図、第２図は、その機能ブロックを示す図、第３図は
ピッチエンベロープを示す図、第４図はウェーブエンベ
ロープを示す図、第５図は振幅エンベロープを示す図、
第６図は同実施例の動作を示す図、第７図は、第１図の
ＳＲＡＭの内容を示す図、第８図は、第１図のＤＲＡＭ
の内容を示す図、第９図は、第１図のＰＲＡＭの内容を
示す図、第１０図は同実施例のタイムチャートを示す図
である。 ＡＬＵｌ、ｉＬＵ２・・・演算処理回路、２１・・・Ｄ
ＲＡＭ、２２・・・ＳＲＡＭ、２８・・・指数変換ＲＯ
Ｍ。 ２９・・・乗算器、３５・・・乗／除算器、３８・・・
乗算器、４０・・・乗算器、４５・・・ＰＲＡＭ、５２
・・・インストラクションデコーダ、５３・・・プ四グ
ラムカウンタ、５４・・・ＲＯＭ０ 第７図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを記憶したメモリと、 このメモリに記憶された上記マイクロプログラムを所定
   の順序で繰返しアクセスする手段と、上記メモリから読
   出されたマイクロプログラムを解読して演算指令を送出
   するインストラクションデコーダ手段と、 上記インストラクションデコーダ手段からの演算指令を
   受けて夫々異なる演算を所定のシーケンスで時分割処理
   にて実行する複数の演算処理装置とを具備し、 上記複数の演算処理装置は、楽音波形信号を発生するた
   めの演算を実行することを特徴とする電子楽器。