JPS6156530B2 - - Google Patents
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- Publication number
- JPS6156530B2 JPS6156530B2 JP53071145A JP7114578A JPS6156530B2 JP S6156530 B2 JPS6156530 B2 JP S6156530B2 JP 53071145 A JP53071145 A JP 53071145A JP 7114578 A JP7114578 A JP 7114578A JP S6156530 B2 JPS6156530 B2 JP S6156530B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bits
- block
- processing
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003672 processing method Methods 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明はキーボードよりの複数ビツトの入力信
号を該複数ビツトより少ない処理単位の処理装置
に入力し、該処理装置で時分割読み取りを行なう
場合、入力信号の正否を判別しうる信号処理方式
に関するものである。
号を該複数ビツトより少ない処理単位の処理装置
に入力し、該処理装置で時分割読み取りを行なう
場合、入力信号の正否を判別しうる信号処理方式
に関するものである。
従来、キーボードよりのたとえば10ビツト構成
のデータを８ビツト系のマイクロコンピユータ等
で処理する場合、８ビツト，２ビツトを時分割で
読み取る方法が考えられる。
のデータを８ビツト系のマイクロコンピユータ等
で処理する場合、８ビツト，２ビツトを時分割で
読み取る方法が考えられる。
しかし、キーボードからのデータのような処理
側と同期のとれていないようなデータの場合、た
とえば人間のキー押下はいつ離れるか分らないた
めデータがいつなくなるかわからない。
側と同期のとれていないようなデータの場合、た
とえば人間のキー押下はいつ離れるか分らないた
めデータがいつなくなるかわからない。
第１図ａ〜ｃはこの場合のタイムチヤートを示
すものである。同図ａのキー押下による10ビツト
の有効なデータ出力を処理装置で８ビツトと２ビ
ツトに時分割で読み取る。すなわち同図ｂで第１
データのアドレスで８ビツト（20〜27）を読み取
り、次に同図ｃで第２データのアドレスで２ビツ
ト（28，29）を読み取るキーボード操作による出
力信号は、一般に同図ｂと同図ａの比較で分るよ
うに、キー押下時間T1に比べ早く従つて第１，
第２の２分割データとした場合、第１のデータは
保証できるが、第２のデータはキー押下時間T1
が短かい場合にはキー押下時間T1からはみ出す
か全く含まれない場合が起り、第２のデータがキ
ー押下によるデータであることが保証されない。
このようなデータは本来棄てるべき性質のもので
あるが、これを確認できないという欠点があつ
た。
すものである。同図ａのキー押下による10ビツト
の有効なデータ出力を処理装置で８ビツトと２ビ
ツトに時分割で読み取る。すなわち同図ｂで第１
データのアドレスで８ビツト（20〜27）を読み取
り、次に同図ｃで第２データのアドレスで２ビツ
ト（28，29）を読み取るキーボード操作による出
力信号は、一般に同図ｂと同図ａの比較で分るよ
うに、キー押下時間T1に比べ早く従つて第１，
第２の２分割データとした場合、第１のデータは
保証できるが、第２のデータはキー押下時間T1
が短かい場合にはキー押下時間T1からはみ出す
か全く含まれない場合が起り、第２のデータがキ
ー押下によるデータであることが保証されない。
このようなデータは本来棄てるべき性質のもので
あるが、これを確認できないという欠点があつ
た。
本発明の目的は複数ビツトの入力信号を分割し
て処理装置に入力する場合、分割されたデータの
正否を判別しうるような信号処理方式を提供する
ことである。
て処理装置に入力する場合、分割されたデータの
正否を判別しうるような信号処理方式を提供する
ことである。
前記目的を達成するため、本発明の信号処理方
式は１つのコードを表わす複数ビツトの入力信号
を該複数ビツトより少ない処理単位の処理装置に
入力し信号処理を行なう信号処理方式において、 前記複数ビツトよりなる入力信号を前記処理装
置の処理単位以下のビツト数から成るブロツクに
分割してそれぞれのブロツクを時分割に入力する
複数個のゲート手段と、該ゲート手段から時分割
に入力される各ブロツクを順次一時蓄積する複数
個のレジスタと、該レジスタから読出した第１ブ
ロツクの信号と、全ブロツクの信号のレジスタへ
の蓄積終了後再び前記ゲート手段より入力した第
１ブロツクの信号とを比較し、一致信号を前記処
理装置に供給する比較器とを具え、 前記一致信号により前記各レジスタに格納され
た各ブロツク単位の信号を第１のブロツクより順
次読出し前記処理装置に供給して信号処理を行な
うことを特徴とするものである。
式は１つのコードを表わす複数ビツトの入力信号
を該複数ビツトより少ない処理単位の処理装置に
入力し信号処理を行なう信号処理方式において、 前記複数ビツトよりなる入力信号を前記処理装
置の処理単位以下のビツト数から成るブロツクに
分割してそれぞれのブロツクを時分割に入力する
複数個のゲート手段と、該ゲート手段から時分割
に入力される各ブロツクを順次一時蓄積する複数
個のレジスタと、該レジスタから読出した第１ブ
ロツクの信号と、全ブロツクの信号のレジスタへ
の蓄積終了後再び前記ゲート手段より入力した第
１ブロツクの信号とを比較し、一致信号を前記処
理装置に供給する比較器とを具え、 前記一致信号により前記各レジスタに格納され
た各ブロツク単位の信号を第１のブロツクより順
次読出し前記処理装置に供給して信号処理を行な
うことを特徴とするものである。
以下本発明を実施例につき詳述する。
第２図ａ〜ｃは本発明の原理説明図である。同
図ａのキー押下時間T2に対し、同図ｂの第１デ
ータと同図ｃの第２データに分割して読み取るこ
とは第１図の場合と同様である。この第２データ
の保証を確認するため、第１データを再び読み取
り最初の第１データと照合し、一致すれば図のよ
うにキー押下時間T2が少くとも再読み取りの第
１データまで含むことが確認されるから、第２デ
ータの保証が得られる。従つて第１図のようなキ
ー押下時間T1が短いような場合には当然第１，
第２データとも棄てられる。
図ａのキー押下時間T2に対し、同図ｂの第１デ
ータと同図ｃの第２データに分割して読み取るこ
とは第１図の場合と同様である。この第２データ
の保証を確認するため、第１データを再び読み取
り最初の第１データと照合し、一致すれば図のよ
うにキー押下時間T2が少くとも再読み取りの第
１データまで含むことが確認されるから、第２デ
ータの保証が得られる。従つて第１図のようなキ
ー押下時間T1が短いような場合には当然第１，
第２データとも棄てられる。
第３図は上述の原理に基づく本発明の実施例説
明図である。
明図である。
いま、入力信号を10ビツト構成とし、これを入
力する処理装置の処理単位が８ビツトであるとす
る。同図において、キーボードからの10ビツトの
入力信号をキーボード（Ｋ／Ｂ）制御回路１６に
よりオンされたゲート回路１１から８ビツト，ゲ
ート回路１２から２ビツトを順次繰り返し出力す
る。ゲート回路１１とゲート回路１２からワイヤ
ードORで出力し、Ｋ／Ｂ制御回路１６によりそ
れぞれ制御されたレジスタ１３，１４，１５に入
力する。まず最初の８ビツトをレジスタ１３に、
次の２ビツトをレジスタ１４に、２回目の８ビツ
トをレジスタ１５に入れてそれぞれ記憶させる。
そしてレジスタ１３の８ビツト出力とレジスタ１
４の２ビツト出力をデータ処理装置１７に入れ
る。また前述の原理に基づき、レジスタ１３の最
初の８ビツト出力とレジスタ１５の次の８ビツト
出力とを比較回路１８に入れて比較し、一致した
場合には一致信号をデータ処理回路１７に与えて
前述のレジスタ１３，１４からの８ビツト，２ビ
ツトの入力データを処理して出力させる。比較回
路１８で不一致の場合には、不一致信号をＫ／Ｂ
制御回路１６に送りキーボードに対し警報を送出
する。
力する処理装置の処理単位が８ビツトであるとす
る。同図において、キーボードからの10ビツトの
入力信号をキーボード（Ｋ／Ｂ）制御回路１６に
よりオンされたゲート回路１１から８ビツト，ゲ
ート回路１２から２ビツトを順次繰り返し出力す
る。ゲート回路１１とゲート回路１２からワイヤ
ードORで出力し、Ｋ／Ｂ制御回路１６によりそ
れぞれ制御されたレジスタ１３，１４，１５に入
力する。まず最初の８ビツトをレジスタ１３に、
次の２ビツトをレジスタ１４に、２回目の８ビツ
トをレジスタ１５に入れてそれぞれ記憶させる。
そしてレジスタ１３の８ビツト出力とレジスタ１
４の２ビツト出力をデータ処理装置１７に入れ
る。また前述の原理に基づき、レジスタ１３の最
初の８ビツト出力とレジスタ１５の次の８ビツト
出力とを比較回路１８に入れて比較し、一致した
場合には一致信号をデータ処理回路１７に与えて
前述のレジスタ１３，１４からの８ビツト，２ビ
ツトの入力データを処理して出力させる。比較回
路１８で不一致の場合には、不一致信号をＫ／Ｂ
制御回路１６に送りキーボードに対し警報を送出
する。
実施例においては、入力信号の10ビツトを８ビ
ツト，２ビツトに２分割したが、処理単位以下の
ビツトを１ブロツクとして複数個に分割しても適
用することができる。
ツト，２ビツトに２分割したが、処理単位以下の
ビツトを１ブロツクとして複数個に分割しても適
用することができる。
以上説明したように、本発明によれば、入力信
号の複数ビツトより少ない処理単位の処理装置に
分割して入力させ、第１のブロツクより順次読み
出した場合、従来第２ブロツク以下は保証されな
かつたのに対し、最初の第１ブロツクを読み出
し、これを次の第１のブロツクと比較するという
方法により入力信号の正否を判断し保証すること
が可能となるものである。
号の複数ビツトより少ない処理単位の処理装置に
分割して入力させ、第１のブロツクより順次読み
出した場合、従来第２ブロツク以下は保証されな
かつたのに対し、最初の第１ブロツクを読み出
し、これを次の第１のブロツクと比較するという
方法により入力信号の正否を判断し保証すること
が可能となるものである。
なお、最初のキー，たとえば文字「１」を押下
したとき、文字「１」に関する20〜27ビツト、
28，29ビツト、および20〜27ビツトの読取りが次
の文字「２」のキーの押下までに終了せず、文字
「１」に関する２回目の20〜27ビツトの読取りが
文字「２」のキーの押下に伴なうものであつて、
文字「１」と文字「２」の20〜27ビツトのコード
が同じであると、文字「１」に関してバツフアし
た28，29ビツトが正確かどうかの保証がなくなる
ことが考えられる。しかし、キーの押下速度に対
して読取り速度が極めて早いので、上記のような
問題点は実質的に生じることがない。
したとき、文字「１」に関する20〜27ビツト、
28，29ビツト、および20〜27ビツトの読取りが次
の文字「２」のキーの押下までに終了せず、文字
「１」に関する２回目の20〜27ビツトの読取りが
文字「２」のキーの押下に伴なうものであつて、
文字「１」と文字「２」の20〜27ビツトのコード
が同じであると、文字「１」に関してバツフアし
た28，29ビツトが正確かどうかの保証がなくなる
ことが考えられる。しかし、キーの押下速度に対
して読取り速度が極めて早いので、上記のような
問題点は実質的に生じることがない。
第１図は従来例の説明図、第２図は本発明の原
理説明図、第３図は本発明の実施例の構成を示す
説明図であり、図中１１，１２はゲート、１３〜
１５はレジスタ、１６はキーボード制御回路、１
７はデータ処理装置、１８は比較回路を示す。
理説明図、第３図は本発明の実施例の構成を示す
説明図であり、図中１１，１２はゲート、１３〜
１５はレジスタ、１６はキーボード制御回路、１
７はデータ処理装置、１８は比較回路を示す。
Claims (1)
- 【特許請求の範囲】 １ １つのコードを表わす複数ビツトの入力信号
を該複数ビツトより少ない処理単位の処理装置に
入力し信号処理を行なう信号処理方式において、 前記複数ビツトよりなる入力信号を前記処理装
置の処理単位以下のビツト数から成るブロツクに
分割してそれぞれのブロツクを時分割に入力する
複数個のゲート手段と、 該ゲート手段から時分割に入力される各ブロツ
クを順次一時蓄積する複数個のレジスタと、 該レジスタから読出した第１ブロツクの信号
と、全ブロツクの信号のレジスタへの蓄積終了後
再び前記ゲート手段より入力した第１ブロツクの
信号とを比較し、一致信号を前記処理装置に供給
する比較器とを具え、 前記一致信号により前記各レジスタに格納され
た各ブロツク単位の信号を第１のブロツクより順
次読出し前記処理装置に供給して信号処理を行な
うことを特徴とする信号処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114578A JPS54161833A (en) | 1978-06-13 | 1978-06-13 | Signal process system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114578A JPS54161833A (en) | 1978-06-13 | 1978-06-13 | Signal process system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54161833A JPS54161833A (en) | 1979-12-21 |
| JPS6156530B2 true JPS6156530B2 (ja) | 1986-12-03 |
Family
ID=13452126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7114578A Granted JPS54161833A (en) | 1978-06-13 | 1978-06-13 | Signal process system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54161833A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208135A (ja) * | 1985-03-11 | 1986-09-16 | Nec Corp | プログラム制御装置 |
-
1978
- 1978-06-13 JP JP7114578A patent/JPS54161833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54161833A (en) | 1979-12-21 |
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