JPH06215569A - 内部電源電圧発生回路 - Google Patents
内部電源電圧発生回路Info
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- JPH06215569A JPH06215569A JP5308868A JP30886893A JPH06215569A JP H06215569 A JPH06215569 A JP H06215569A JP 5308868 A JP5308868 A JP 5308868A JP 30886893 A JP30886893 A JP 30886893A JP H06215569 A JPH06215569 A JP H06215569A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/262—Current mirrors using field-effect transistors only
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】
【目的】バーンインテスト時のバーンイン電圧を容易に
調節でき、また、バーンインモードの設定を容易に行え
る内部電源電圧発生回路を提供する。 【構成】外部電源電圧検出部１３０は、外部電源電圧ｅ
ｘｔ．Ｖｃｃがトランジスタ２１２〜２１６によるトリ
ガレベルに達すると論理１のφＨを出力し、そのトリガ
レベルをヒューズ２１７により変更可能とされている。
バーンインモード設定部１４０はバーンインモードを設
定するφＬをヒューズ２０２の断続により出力する。バ
ーンイン信号発生部１５０はφＬ、φＨによりφＳＴＲ
Ｂを出力してバーンイン電圧制御部１６０を制御する。
バーンイン電圧制御部１６０は、ヒューズｆ５〜ｆ７の
断続によりレベル変換部１２０からの内部電源電圧ｉｎ
ｔ．Ｖｃｃを所望のレベルに設定可能とされている。し
たがって、ヒューズ２０２によりバーンインモードを設
定でき、また、ヒューズｆ５〜ｆ７によりバーンイン電
圧のレベルを変更できる。さらに、バーンイン電圧の発
生開始時点をヒューズ２１７により調節できる。
調節でき、また、バーンインモードの設定を容易に行え
る内部電源電圧発生回路を提供する。 【構成】外部電源電圧検出部１３０は、外部電源電圧ｅ
ｘｔ．Ｖｃｃがトランジスタ２１２〜２１６によるトリ
ガレベルに達すると論理１のφＨを出力し、そのトリガ
レベルをヒューズ２１７により変更可能とされている。
バーンインモード設定部１４０はバーンインモードを設
定するφＬをヒューズ２０２の断続により出力する。バ
ーンイン信号発生部１５０はφＬ、φＨによりφＳＴＲ
Ｂを出力してバーンイン電圧制御部１６０を制御する。
バーンイン電圧制御部１６０は、ヒューズｆ５〜ｆ７の
断続によりレベル変換部１２０からの内部電源電圧ｉｎ
ｔ．Ｖｃｃを所望のレベルに設定可能とされている。し
たがって、ヒューズ２０２によりバーンインモードを設
定でき、また、ヒューズｆ５〜ｆ７によりバーンイン電
圧のレベルを変更できる。さらに、バーンイン電圧の発
生開始時点をヒューズ２１７により調節できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置内に備
えられる内部電源電圧発生回路に関するもので、特に内
部バーンイン電圧の設定を簡単に行うことのできる内部
電源電圧発生回路に関するものである。
えられる内部電源電圧発生回路に関するもので、特に内
部バーンイン電圧の設定を簡単に行うことのできる内部
電源電圧発生回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴い、チ
ップ内に構成される各トランジスタなどの素子のサイズ
もますます小くなっている。したがって、このように小
さくなったトランジスタに標準的な外部電源電圧ｅｘ
ｔ．Ｖｃｃをそのまま印加すると、強い電界によるスト
レスによってトランジスタが故障する。そこで１６Ｍｂ
ｉｔ以上の高集積半導体メモリ装置においては、外部電
源電圧ｅｘｔ．Ｖｃｃを所定の電圧レベルに降下させチ
ップ内の動作電源電圧として使用しており、このために
内部電源電圧発生回路が必須的に用いられている。例え
ば、１６Ｍｂｉｔの半導体メモリ装置では、約５Ｖで印
加される外部電源電圧ｅｘｔ．Ｖｃｃを４Ｖに降下させ
た内部電源電圧ｉｎｔ．Ｖｃｃを使用しており、１６Ｍ
ｂｉｔ以上の半導体メモリ装置においては外部電源電圧
ｅｘｔ．Ｖｃｃと共に内部電源電圧ｉｎｔ．Ｖｃｃも更
に低いものが用いられている。
ップ内に構成される各トランジスタなどの素子のサイズ
もますます小くなっている。したがって、このように小
さくなったトランジスタに標準的な外部電源電圧ｅｘ
ｔ．Ｖｃｃをそのまま印加すると、強い電界によるスト
レスによってトランジスタが故障する。そこで１６Ｍｂ
ｉｔ以上の高集積半導体メモリ装置においては、外部電
源電圧ｅｘｔ．Ｖｃｃを所定の電圧レベルに降下させチ
ップ内の動作電源電圧として使用しており、このために
内部電源電圧発生回路が必須的に用いられている。例え
ば、１６Ｍｂｉｔの半導体メモリ装置では、約５Ｖで印
加される外部電源電圧ｅｘｔ．Ｖｃｃを４Ｖに降下させ
た内部電源電圧ｉｎｔ．Ｖｃｃを使用しており、１６Ｍ
ｂｉｔ以上の半導体メモリ装置においては外部電源電圧
ｅｘｔ．Ｖｃｃと共に内部電源電圧ｉｎｔ．Ｖｃｃも更
に低いものが用いられている。
【０００３】従来の内部電源電圧発生回路を図７に示
す。同図に示す内部電源電圧発生回路は、“IEEE JOURN
AL OF SOLID-STATE CIRCUITSVol.24,No.5,October 198
9”に“An Experimental 16-Mbit DRAM with Reduced P
eak-Current Noise”という題名で詳細に開示されてい
る。この回路は、所定の基準電圧ＶＲＥＦとして、例え
ばＰＭＯＳトランジスタ８のゲートしきい電圧Ｖｔｐよ
り少し小さい電圧を発生する基準電圧発生回路１０と、
基準電圧ＶＲＥＦを入力とする差動増幅器で構成された
比較器２０と、比較器２０の出力に従って制御される駆
動器である出力回路３０と、出力回路３０の出力を比較
入力とし、その電圧レベルに従って外部電源電圧ｅｘ
ｔ．Ｖｃｃを内部電源電圧ｉｎｔ．Ｖｃｃへ変化させて
出力するための出力ステージである内部電源電圧発生器
５０とで構成される。そして、チップの内部バーンイン
電圧を設定するためのバーンイン電圧制御部４０がさら
に備えられる。内部電源電圧発生器５０の出力ノードＮ
４を通じて出力される内部電源電圧ｉｎｔ．Ｖｃｃは、
チップ内の各メモリ素子部（図示せず）に印加される。
す。同図に示す内部電源電圧発生回路は、“IEEE JOURN
AL OF SOLID-STATE CIRCUITSVol.24,No.5,October 198
9”に“An Experimental 16-Mbit DRAM with Reduced P
eak-Current Noise”という題名で詳細に開示されてい
る。この回路は、所定の基準電圧ＶＲＥＦとして、例え
ばＰＭＯＳトランジスタ８のゲートしきい電圧Ｖｔｐよ
り少し小さい電圧を発生する基準電圧発生回路１０と、
基準電圧ＶＲＥＦを入力とする差動増幅器で構成された
比較器２０と、比較器２０の出力に従って制御される駆
動器である出力回路３０と、出力回路３０の出力を比較
入力とし、その電圧レベルに従って外部電源電圧ｅｘ
ｔ．Ｖｃｃを内部電源電圧ｉｎｔ．Ｖｃｃへ変化させて
出力するための出力ステージである内部電源電圧発生器
５０とで構成される。そして、チップの内部バーンイン
電圧を設定するためのバーンイン電圧制御部４０がさら
に備えられる。内部電源電圧発生器５０の出力ノードＮ
４を通じて出力される内部電源電圧ｉｎｔ．Ｖｃｃは、
チップ内の各メモリ素子部（図示せず）に印加される。
【０００４】各メモリ素子部の電力消耗によって内部電
源電圧ｉｎｔ．Ｖｃｃが所定のレベル以下に降下する
と、この降下は比較器５０Ａによって感知され、出力ノ
ードＮ３の電圧レベルが低くなるので、内部電源電圧発
生器５０のプルアップトランジスタ１９は、そのコング
クタンスが増加して内部電源電圧ｉｎｔ．Ｖｃｃの降下
を補償するようになっている。
源電圧ｉｎｔ．Ｖｃｃが所定のレベル以下に降下する
と、この降下は比較器５０Ａによって感知され、出力ノ
ードＮ３の電圧レベルが低くなるので、内部電源電圧発
生器５０のプルアップトランジスタ１９は、そのコング
クタンスが増加して内部電源電圧ｉｎｔ．Ｖｃｃの降下
を補償するようになっている。
【０００５】上記のような内部電源電圧発生回路を含む
半導体メモリ装置においては、電源供給と同時に内部電
源電圧発生回路が動作し、外部電源電圧ｅｘｔ．Ｖｃｃ
が所定レベル以上となると、一定の内部電源電圧ｉｎ
ｔ．Ｖｃｃを供給するようになっている。これを図８の
グラフに示す。
半導体メモリ装置においては、電源供給と同時に内部電
源電圧発生回路が動作し、外部電源電圧ｅｘｔ．Ｖｃｃ
が所定レベル以上となると、一定の内部電源電圧ｉｎ
ｔ．Ｖｃｃを供給するようになっている。これを図８の
グラフに示す。
【０００６】一般的に、チップの製造が終わると、完成
されたチップ内に不良素子が含まれているかどうかを調
べるためにバーンインテストを実施する。このバーンイ
ンテストは、チップの完成後、不良チップを容易に発見
するためチップに規定の外部電源電圧ｅｘｔ．Ｖｃｃ以
上の高電圧を長時間高温状態で印加するテスト方法であ
る。
されたチップ内に不良素子が含まれているかどうかを調
べるためにバーンインテストを実施する。このバーンイ
ンテストは、チップの完成後、不良チップを容易に発見
するためチップに規定の外部電源電圧ｅｘｔ．Ｖｃｃ以
上の高電圧を長時間高温状態で印加するテスト方法であ
る。
【０００７】バーンインテストにおけるバーンイン電圧
レベルは、チップの特性に従って多様に設定されるが、
図７に示す回路の場合、バーンイン電圧は、バーンイン
電圧制御部４０内の外部電源電圧ｅｘｔ．Ｖｃｃ端とノ
ードＮ２との間に直列接続されたダイオード形態のＰＭ
ＯＳトランジスタ１１、１２、１３の個数によって決定
される。すなわち、ＰＭＯＳトランジスタのゲートしき
い値をＶｔｐとすると、バーンイン電圧レベルをｅｘ
ｔ．Ｖｃｃ−３｜Ｖｔｐ｜に設定するために、バーンイ
ン電圧制御部４０内のダイオード形態のＰＭＯＳトラン
ジスタの有効個数を増やす必要のある場合には、ＰＭＯ
Ｓトランジスタ１３の短絡経路であるノードＮ１とノー
ドＮ２との間（符号１で示す部分）を切断すればよい。
実際の製造工程では、ノードＮ１とノードＮ２との間の
メタル層をマスク変更により除去して対処している。し
かし、これは実際の製造工程においてかなり非効率的で
あり、時間的な損失だけではなく製造工程でのコスト損
失も大きい。特に、様々な内部バーンイン電圧を設定し
なければならない内部電源電圧発生回路を必須的に用い
る高集積半導体メモリ装置においては、この課題の解決
は非常に重要である。
レベルは、チップの特性に従って多様に設定されるが、
図７に示す回路の場合、バーンイン電圧は、バーンイン
電圧制御部４０内の外部電源電圧ｅｘｔ．Ｖｃｃ端とノ
ードＮ２との間に直列接続されたダイオード形態のＰＭ
ＯＳトランジスタ１１、１２、１３の個数によって決定
される。すなわち、ＰＭＯＳトランジスタのゲートしき
い値をＶｔｐとすると、バーンイン電圧レベルをｅｘ
ｔ．Ｖｃｃ−３｜Ｖｔｐ｜に設定するために、バーンイ
ン電圧制御部４０内のダイオード形態のＰＭＯＳトラン
ジスタの有効個数を増やす必要のある場合には、ＰＭＯ
Ｓトランジスタ１３の短絡経路であるノードＮ１とノー
ドＮ２との間（符号１で示す部分）を切断すればよい。
実際の製造工程では、ノードＮ１とノードＮ２との間の
メタル層をマスク変更により除去して対処している。し
かし、これは実際の製造工程においてかなり非効率的で
あり、時間的な損失だけではなく製造工程でのコスト損
失も大きい。特に、様々な内部バーンイン電圧を設定し
なければならない内部電源電圧発生回路を必須的に用い
る高集積半導体メモリ装置においては、この課題の解決
は非常に重要である。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、内部バーンイン電圧の調節を容易に行うことので
きる内部電源電圧発生回路を提供することにある。
的は、内部バーンイン電圧の調節を容易に行うことので
きる内部電源電圧発生回路を提供することにある。
【０００９】本発明の他の目的は、バーンインモードの
設定が容易な内部電源電圧発生回路を提供することにあ
る。
設定が容易な内部電源電圧発生回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、外部から供給される外部電源電圧
を、所定の基準電圧を用いて発生された比較電圧に従っ
て変換して内部電源電圧を発生する出力ステージを備え
た内部電源電圧発生回路について、外部電源電圧端と出
力ステージの比較電圧入力端との間に直列接続されたダ
イオード素子と、ダイオード素子の短絡経路を形成する
スイッチ手段と、を有し、スイッチ手段のＯＮ・ＯＦＦ
により短絡経路の数を変更することで、比較電圧のレベ
ルを調節可能とすることを一つの特徴とする。
るために本発明は、外部から供給される外部電源電圧
を、所定の基準電圧を用いて発生された比較電圧に従っ
て変換して内部電源電圧を発生する出力ステージを備え
た内部電源電圧発生回路について、外部電源電圧端と出
力ステージの比較電圧入力端との間に直列接続されたダ
イオード素子と、ダイオード素子の短絡経路を形成する
スイッチ手段と、を有し、スイッチ手段のＯＮ・ＯＦＦ
により短絡経路の数を変更することで、比較電圧のレベ
ルを調節可能とすることを一つの特徴とする。
【００１１】このような内部電源電圧発生回路では、ダ
イオード素子をＭＯＳトランジスタで構成すれば、製造
し易くなるので好ましく、また、スイッチ手段としてヒ
ューズを用いれば、レーザー投射などの方法による切断
で容易にＯＮ・ＯＦＦを設定できるので好ましい。
イオード素子をＭＯＳトランジスタで構成すれば、製造
し易くなるので好ましく、また、スイッチ手段としてヒ
ューズを用いれば、レーザー投射などの方法による切断
で容易にＯＮ・ＯＦＦを設定できるので好ましい。
【００１２】また、本発明の別な特徴として、所定の基
準電圧を出力する基準電圧発生回路と、前記基準電圧を
基にして、外部電源電圧が規定されたレベルより低いと
きには外部電源電圧と同じ電圧を出力し、外部電源電圧
が規定されたレベル以上のときには内部電源電圧を発生
するレベル変換部と、外部電源電圧がトリガレベルに到
達したときに所定の論理状態の論理信号を出力すると共
に、そのトリガレベルを変更するための第１スイッチ手
段を有する外部電源電圧検出部と、バーンインモードを
設定するための論理信号を第２スイッチ手段のＯＮ・Ｏ
ＦＦに従って出力するバーンインモード設定部と、外部
電源電圧検出部及びバーンインモード設定部の各論理信
号に従ってバーンイン信号を出力するバーンイン信号発
生部と、バーンイン信号により制御され、レベル変換部
の出力レベルを調節するバーンイン電圧制御部と、レベ
ル変換部及びバーンイン電圧制御部の各出力信号に従っ
て、内部電源電圧又はバーンイン電圧を出力する内部電
圧出力部と、を備えるようにしている。
準電圧を出力する基準電圧発生回路と、前記基準電圧を
基にして、外部電源電圧が規定されたレベルより低いと
きには外部電源電圧と同じ電圧を出力し、外部電源電圧
が規定されたレベル以上のときには内部電源電圧を発生
するレベル変換部と、外部電源電圧がトリガレベルに到
達したときに所定の論理状態の論理信号を出力すると共
に、そのトリガレベルを変更するための第１スイッチ手
段を有する外部電源電圧検出部と、バーンインモードを
設定するための論理信号を第２スイッチ手段のＯＮ・Ｏ
ＦＦに従って出力するバーンインモード設定部と、外部
電源電圧検出部及びバーンインモード設定部の各論理信
号に従ってバーンイン信号を出力するバーンイン信号発
生部と、バーンイン信号により制御され、レベル変換部
の出力レベルを調節するバーンイン電圧制御部と、レベ
ル変換部及びバーンイン電圧制御部の各出力信号に従っ
て、内部電源電圧又はバーンイン電圧を出力する内部電
圧出力部と、を備えるようにしている。
【００１３】このような内部電源電圧発生回路における
第１及び第２スイッチ手段についても、ヒューズを用い
ることで、レーザー投射などの方法による切断で容易に
ＯＮ・ＯＦＦを設定できるので好ましい。
第１及び第２スイッチ手段についても、ヒューズを用い
ることで、レーザー投射などの方法による切断で容易に
ＯＮ・ＯＦＦを設定できるので好ましい。
【００１４】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１５】図１に本発明による内部電源電圧発生回路
の第１実施例を示す。この回路の基準電圧発生回路１
０、比較器２０、出力回路３０及び内部電源電圧発生器
５０は、図７に示す従来の回路と同一の構成及び特性を
有する。なお、特記しない場合は、各トランジスタのバ
ックゲート（ボディ）を、ＮＭＯＳトランジスタならば
Ｖｓｓ、ＰＭＯＳトランジスタならばＶｃｃに接続す
る。
の第１実施例を示す。この回路の基準電圧発生回路１
０、比較器２０、出力回路３０及び内部電源電圧発生器
５０は、図７に示す従来の回路と同一の構成及び特性を
有する。なお、特記しない場合は、各トランジスタのバ
ックゲート（ボディ）を、ＮＭＯＳトランジスタならば
Ｖｓｓ、ＰＭＯＳトランジスタならばＶｃｃに接続す
る。
【００１６】バーンイン電圧制御部１００内のダイオー
ド形態のＰＭＯＳトランジスタ６１、６２、６３の個数
は、印加すべきバーンイン電圧のレベルに応じて適宜決
定することができる。例えば、ノードＮ２の電圧レベル
をｅｘｔ．Ｖｃｃ−３｜Ｖｔｐ｜電圧レベルとする場合
には３個のダイオード形態のＰＭＯＳトランジスタが必
要となり、ｅｘｔ．Ｖｃｃ−５｜Ｖｔｐ｜電圧レベルと
する場合は、５個のダイオード形態のＰＭＯＳトランジ
スタが必要となる。この実施例の場合、バーンインテス
ト時のバーンイン電圧をｅｘｔ．Ｖｃｃ−２｜Ｖｔｐ｜
とする場合には、ＰＭＯＳトランジスタ６３の短絡経路
を形成するノードＮ１とノードＮ２との間に設けられた
ヒューズｆ１を連結したままとし、バーンイン電圧をｅ
ｘｔ．Ｖｃｃ−３｜Ｖｔｐ｜とする場合には、ヒューズ
ｆ１をレーザー投射などの方法を利用して切断するだけ
でよい。これにより、従来の回路のような、バーンイン
電圧の調節をマスクの変更によって行わなければならな
いという不都合を回避することができる。更に、ヒュー
ズｆ１は、例えばポリシリコンで容易に実施することが
できるので、チップ設計が非常に容易である。
ド形態のＰＭＯＳトランジスタ６１、６２、６３の個数
は、印加すべきバーンイン電圧のレベルに応じて適宜決
定することができる。例えば、ノードＮ２の電圧レベル
をｅｘｔ．Ｖｃｃ−３｜Ｖｔｐ｜電圧レベルとする場合
には３個のダイオード形態のＰＭＯＳトランジスタが必
要となり、ｅｘｔ．Ｖｃｃ−５｜Ｖｔｐ｜電圧レベルと
する場合は、５個のダイオード形態のＰＭＯＳトランジ
スタが必要となる。この実施例の場合、バーンインテス
ト時のバーンイン電圧をｅｘｔ．Ｖｃｃ−２｜Ｖｔｐ｜
とする場合には、ＰＭＯＳトランジスタ６３の短絡経路
を形成するノードＮ１とノードＮ２との間に設けられた
ヒューズｆ１を連結したままとし、バーンイン電圧をｅ
ｘｔ．Ｖｃｃ−３｜Ｖｔｐ｜とする場合には、ヒューズ
ｆ１をレーザー投射などの方法を利用して切断するだけ
でよい。これにより、従来の回路のような、バーンイン
電圧の調節をマスクの変更によって行わなければならな
いという不都合を回避することができる。更に、ヒュー
ズｆ１は、例えばポリシリコンで容易に実施することが
できるので、チップ設計が非常に容易である。
【００１７】図２、３は、バーンイン電圧制御部１００
の他の例を示したものである。図２に示す回路は、ヒュ
ーズｆ２の状態によって複数のダイオード形態のＰＭＯ
Ｓトランジスタ７２、７３、…を一度に短絡させること
ができ、図３に示す回路は、複数のヒューズｆ３、ｆ
４、…を設けることによってＰＭＯＳトランジスタ８
３、８４、…を適宜短絡させ、様々なバーンイン電圧の
設定ができるようになっている。
の他の例を示したものである。図２に示す回路は、ヒュ
ーズｆ２の状態によって複数のダイオード形態のＰＭＯ
Ｓトランジスタ７２、７３、…を一度に短絡させること
ができ、図３に示す回路は、複数のヒューズｆ３、ｆ
４、…を設けることによってＰＭＯＳトランジスタ８
３、８４、…を適宜短絡させ、様々なバーンイン電圧の
設定ができるようになっている。
【００１８】図４に、本発明による内部電源電圧発生回
路の第２実施例を示す。同回路は、所定の基準電圧ＶＲ
ＥＦを出力する基準電圧発生回路１１０と、レベル変換
部１２０と、外部電源電圧検出部１３０と、バーンイン
モード設定部１４０と、バーンイン信号発生部１５０
と、バーンイン電圧制御部１６０と、内部電圧出力部１
７０とを備える。
路の第２実施例を示す。同回路は、所定の基準電圧ＶＲ
ＥＦを出力する基準電圧発生回路１１０と、レベル変換
部１２０と、外部電源電圧検出部１３０と、バーンイン
モード設定部１４０と、バーンイン信号発生部１５０
と、バーンイン電圧制御部１６０と、内部電圧出力部１
７０とを備える。
【００１９】レベル変換部１２０は、基準電圧ＶＲＥＦ
を基にして、外部電源電圧ｅｘｔ．Ｖｃｃが、規定され
た外部電源電圧レベルより低いときに外部電源電圧ｅｘ
ｔ．Ｖｃｃと同一の電圧レベルを発生し、規定された外
部電源電レベル以上で一定の内部電源電圧ｉｎｔ．Ｖｃ
ｃを出力する。外部電源電圧検出部１３０は、基準電圧
ＶＲＥＦを用い、外部電源電圧ｅｘｔ．Ｖｃｃが、所定
の第２外部電源電圧レベルに到達すると、出力信号を反
転して出力する。この第２外部電源電圧レベル（すなわ
ちトリガレベル）は、後述のようにして変更可能とされ
る。バーンインモード設定部１４０は、内部電源電圧発
生回路をバーンインモードに設定するものであって、ス
イッチ手段のＯＮ・ＯＦＦによって出力電圧を論理“ハ
イ”、あるいは論理“ロウ”に変化させることができ
る。
を基にして、外部電源電圧ｅｘｔ．Ｖｃｃが、規定され
た外部電源電圧レベルより低いときに外部電源電圧ｅｘ
ｔ．Ｖｃｃと同一の電圧レベルを発生し、規定された外
部電源電レベル以上で一定の内部電源電圧ｉｎｔ．Ｖｃ
ｃを出力する。外部電源電圧検出部１３０は、基準電圧
ＶＲＥＦを用い、外部電源電圧ｅｘｔ．Ｖｃｃが、所定
の第２外部電源電圧レベルに到達すると、出力信号を反
転して出力する。この第２外部電源電圧レベル（すなわ
ちトリガレベル）は、後述のようにして変更可能とされ
る。バーンインモード設定部１４０は、内部電源電圧発
生回路をバーンインモードに設定するものであって、ス
イッチ手段のＯＮ・ＯＦＦによって出力電圧を論理“ハ
イ”、あるいは論理“ロウ”に変化させることができ
る。
【００２０】そして、バーンイン信号発生部１５０は、
外部電源電圧検出部１３０及びバーンインモード設定部
１４０の各出力信号を入力とし、所定のバーンイン信号
を出力する。バーンイン電圧制御部１６０は、バーンイ
ン信号発生部１５０の出力信号に従ってレベル変換部１
２０の出力レベルを調節する。さらに、内部電圧出力部
１７０は、レベル変換部１２０の出力信号及びバーンイ
ン電圧制御部１６０の出力信号に応答して、ノーマルモ
ード時には内部電源電圧ｉｎｔ．Ｖｃｃを出力し、バー
ンインモード時には、外部電源電圧ｅｘｔ．Ｖｃｃに従
うバーンイン電圧を出力する
外部電源電圧検出部１３０及びバーンインモード設定部
１４０の各出力信号を入力とし、所定のバーンイン信号
を出力する。バーンイン電圧制御部１６０は、バーンイ
ン信号発生部１５０の出力信号に従ってレベル変換部１
２０の出力レベルを調節する。さらに、内部電圧出力部
１７０は、レベル変換部１２０の出力信号及びバーンイ
ン電圧制御部１６０の出力信号に応答して、ノーマルモ
ード時には内部電源電圧ｉｎｔ．Ｖｃｃを出力し、バー
ンインモード時には、外部電源電圧ｅｘｔ．Ｖｃｃに従
うバーンイン電圧を出力する
【００２１】次に、第２実施例の動作を図５に示す回路
図及びその出力特性グラフを示した図６を参照して説明
する。バーンイン電圧制御部１６０のダイオード形態の
ＰＭＯＳトランジスタ２２２、２２３、２２４と外部電
源電圧ｅｘｔ．Ｖｃｃ端との間に接続されるＰＭＯＳト
ランジスタ２２１は、バーンイン信号発生部１５０のＮ
ＯＲゲート２２０の出力信号φＳＴＲＢにより制御され
る。そして、バーンインモード設定部１４０は、バーン
インモードを設定するための電圧を出力するためにスイ
ッチ手段としてヒューズ２０２を使用している。また、
このヒューズ２０２と接地電圧端との間には基準電圧Ｖ
ＲＥＦを制御入力とするＮＭＯＳトランジスタ２０３が
設けられている。このＮＭＯＳトランジスタ２０３は、
基準電圧ＶＲＥＦによりＯＮとされているため、抵抗が
大きい。したがって、このバーンインモード設定部１４
０のヒューズ２０２を切断しない状態ではφＬ＝論理
“ハイ”、φＳＴＲＢ＝論理“ロウ”となり、内部電源
電圧ｉｎｔ．Ｖｃｃは図６に示すＣ１線に沿って変化
し、電圧変移幅ΔＶは、バーンイン電圧制御部１６０の
ヒューズｆ５、ｆ６、ｆ７の中の切断されたヒューズの
個数に従って、｜Ｖｔｐ｜から３｜Ｖｔｐ｜まで変化さ
せることができる。
図及びその出力特性グラフを示した図６を参照して説明
する。バーンイン電圧制御部１６０のダイオード形態の
ＰＭＯＳトランジスタ２２２、２２３、２２４と外部電
源電圧ｅｘｔ．Ｖｃｃ端との間に接続されるＰＭＯＳト
ランジスタ２２１は、バーンイン信号発生部１５０のＮ
ＯＲゲート２２０の出力信号φＳＴＲＢにより制御され
る。そして、バーンインモード設定部１４０は、バーン
インモードを設定するための電圧を出力するためにスイ
ッチ手段としてヒューズ２０２を使用している。また、
このヒューズ２０２と接地電圧端との間には基準電圧Ｖ
ＲＥＦを制御入力とするＮＭＯＳトランジスタ２０３が
設けられている。このＮＭＯＳトランジスタ２０３は、
基準電圧ＶＲＥＦによりＯＮとされているため、抵抗が
大きい。したがって、このバーンインモード設定部１４
０のヒューズ２０２を切断しない状態ではφＬ＝論理
“ハイ”、φＳＴＲＢ＝論理“ロウ”となり、内部電源
電圧ｉｎｔ．Ｖｃｃは図６に示すＣ１線に沿って変化
し、電圧変移幅ΔＶは、バーンイン電圧制御部１６０の
ヒューズｆ５、ｆ６、ｆ７の中の切断されたヒューズの
個数に従って、｜Ｖｔｐ｜から３｜Ｖｔｐ｜まで変化さ
せることができる。
【００２２】一方、バーンインモード設定部１４０のヒ
ューズ２０２を切断した状態では、φＬ＝論理“ロウ”
となり、φＳＴＲＢ＝反転φＨとなる。このとき、外部
電源電圧検出部１３０のヒューズ２１７が連結されてい
る場合、外部電源電圧ｅｘｔ．Ｖｃｃが３ＶＲＥＦとな
る前までは、ノードＮ５の電圧レベルは論理“ロウ”と
なりφＨ＝論理“ロウ”、φＳＴＲＢ＝論理“ハイ”と
なるので、外部電源電圧ｅｘｔ．Ｖｃｃの増加に対して
内部電源電圧ｉｎｔ．Ｖｃｃは一定となる。そして、外
部電源電圧ｅｘｔ．Ｖｃｃが３ＶＲＥＦ以上となると、
外部電源電圧検出部１３０のノードＮ５の電圧レベルは
ＰＭＯＳトランジスタ２１６のしきい電圧Ｖｔｐ216 と
なる。このしきい電圧Ｖｔｐ216 は、ＰＭＯＳトランジ
スタ２１６のチャネルのサイズを適切に調整すること
で、少なくともＶＲＥＦより大きな値を有するように設
計されている。従って、ノードＮ５の電圧レベルがＶＲ
ＥＦより高くなるのでφＨ＝論理“ハイ”、φＳＴＲＢ
＝論理“ロウ”となり、バーンインモードへ移ることが
できる。このような場合には、図６に示すＣ２線に沿っ
て内部電源電圧ｉｎｔ．Ｖｃｃが変化するようになる。
なお、外部電源電圧検出部１３０のヒューズ２１７が切
断された状態については、前述のトリガレベル３ＶＲＥ
Ｆが４ＶＲＥＦに変わることを除いて、同様に動作す
る。つまり、バーンイン電圧の発生開始時点を容易に変
更することが可能である。
ューズ２０２を切断した状態では、φＬ＝論理“ロウ”
となり、φＳＴＲＢ＝反転φＨとなる。このとき、外部
電源電圧検出部１３０のヒューズ２１７が連結されてい
る場合、外部電源電圧ｅｘｔ．Ｖｃｃが３ＶＲＥＦとな
る前までは、ノードＮ５の電圧レベルは論理“ロウ”と
なりφＨ＝論理“ロウ”、φＳＴＲＢ＝論理“ハイ”と
なるので、外部電源電圧ｅｘｔ．Ｖｃｃの増加に対して
内部電源電圧ｉｎｔ．Ｖｃｃは一定となる。そして、外
部電源電圧ｅｘｔ．Ｖｃｃが３ＶＲＥＦ以上となると、
外部電源電圧検出部１３０のノードＮ５の電圧レベルは
ＰＭＯＳトランジスタ２１６のしきい電圧Ｖｔｐ216 と
なる。このしきい電圧Ｖｔｐ216 は、ＰＭＯＳトランジ
スタ２１６のチャネルのサイズを適切に調整すること
で、少なくともＶＲＥＦより大きな値を有するように設
計されている。従って、ノードＮ５の電圧レベルがＶＲ
ＥＦより高くなるのでφＨ＝論理“ハイ”、φＳＴＲＢ
＝論理“ロウ”となり、バーンインモードへ移ることが
できる。このような場合には、図６に示すＣ２線に沿っ
て内部電源電圧ｉｎｔ．Ｖｃｃが変化するようになる。
なお、外部電源電圧検出部１３０のヒューズ２１７が切
断された状態については、前述のトリガレベル３ＶＲＥ
Ｆが４ＶＲＥＦに変わることを除いて、同様に動作す
る。つまり、バーンイン電圧の発生開始時点を容易に変
更することが可能である。
【００２３】第１、第２実施例として示した内部電源電
圧発生回路は、本発明の思想を実現した最適の実施例で
あって、この他にも各種形態で実施することが可能であ
る。例えば、バーンイン電圧制御部１００、１６０をダ
イオード形態のＰＭＯＳトランジスタで構成したが、こ
れは、外部電源電圧ｅｘｔ．Ｖｃｃをレベルダウン(lev
el down)する他の素子、例えば、バイポーラトランジス
タ又はダイオードとすることもできる。
圧発生回路は、本発明の思想を実現した最適の実施例で
あって、この他にも各種形態で実施することが可能であ
る。例えば、バーンイン電圧制御部１００、１６０をダ
イオード形態のＰＭＯＳトランジスタで構成したが、こ
れは、外部電源電圧ｅｘｔ．Ｖｃｃをレベルダウン(lev
el down)する他の素子、例えば、バイポーラトランジス
タ又はダイオードとすることもできる。
【００２４】
【発明の効果】以上述べてきたように、本発明は、内部
電源電圧発生回路に、例えばヒューズからなるスイッチ
手段で短絡経路を設けることにより、そのスイッチ手段
のＯＮ・ＯＦＦで内部バーンイン電圧の調節を容易に行
うことができ、また、メタル層を変更するようなことな
く、外部電源電圧に従って様々なバーンイン電圧の選択
を行うことができるので、時間的な損失や製造コスト損
失をなくすことができるという効果がある。さらに、チ
ップのバーンインモードへの移行が大変容易に行えるよ
うにもなる。
電源電圧発生回路に、例えばヒューズからなるスイッチ
手段で短絡経路を設けることにより、そのスイッチ手段
のＯＮ・ＯＦＦで内部バーンイン電圧の調節を容易に行
うことができ、また、メタル層を変更するようなことな
く、外部電源電圧に従って様々なバーンイン電圧の選択
を行うことができるので、時間的な損失や製造コスト損
失をなくすことができるという効果がある。さらに、チ
ップのバーンインモードへの移行が大変容易に行えるよ
うにもなる。
【図１】本発明に係る内部電源電圧発生回路の第１実施
例を示す回路図。
例を示す回路図。
【図２】図１に示すバーンイン電圧制御部の他の実施例
を示す回路図。
を示す回路図。
【図３】図１に示すバーンイン電圧制御部のさらに他の
実施例を示す回路図。
実施例を示す回路図。
【図４】本発明に係る内部電源電圧発生回路の第２実施
例を示すブロック図。
例を示すブロック図。
【図５】第２実施例の回路例を示す回路図。
【図６】第２実施例の出力特性を示すグラフ。
【図７】従来の内部電源電圧発生回路を示す回路図。
【図８】従来の内部電源電圧発生回路の出力特性を示す
グラフ。
グラフ。
１０ 基準電圧発生回路 ２０ 比較器 ３０ 出力回路 ５０ 内部電源電圧発生器 １００ バーンイン電圧制御部 １１０ 基準電圧発生回路 １２０ レベル変換部 １３０ 外部電源電圧検出部 １４０ バーンインモード設定部 １５０ バーンイン信号発生部 １６０ バーンイン電圧制御部 １７０ 内部電圧出力部
Claims (16)
- 【請求項１】 外部から供給される外部電源電圧を、所
定の基準電圧を用いて発生された比較電圧に従って変換
して内部電源電圧を発生する出力ステージを備えた内部
電源電圧発生回路において、 外部電源電圧端と出力ステージの比較電圧入力端との間
に直列接続されたダイオード素子と、ダイオード素子の
短絡経路を形成するスイッチ手段と、を有し、スイッチ
手段のＯＮ・ＯＦＦにより短絡経路の数を変更すること
で、比較電圧のレベルを調節可能とされていることを特
徴とする内部電源電圧発生回路。 - 【請求項２】 ダイオード素子が、少なくとも一つ以上
のＭＯＳトランジスタで構成される請求項１記載の内部
電源電圧発生回路。 - 【請求項３】 スイッチ手段として、少なくとも一つ以
上のヒューズが用いられる請求項１又は請求項２に記載
の内部電源電圧発生回路。 - 【請求項４】 複数のヒューズが、それぞれ対応するＭ
ＯＳトランジスタに並列接続される請求項３記載の内部
電源電圧発生回路。 - 【請求項５】 一つのヒューズが、所定個数のＭＯＳト
ランジスタに対し並列接続される請求項３記載の内部電
源電圧発生回路。 - 【請求項６】 外部から供給される外部電源電圧を、所
定の基準電圧を用いて発生された比較電圧に従って変換
して内部電源電圧を発生する出力ステージを備えた内部
電源電圧発生回路において、 外部電源電圧端と出力ステージの比較電圧入力端との間
に直列接続されたダイオード形態のＭＯＳトランジスタ
と、ＭＯＳトランジスタの短絡経路を形成するヒューズ
と、を有し、ヒューズの切断により短絡経路の数を変更
することで、比較電圧のレベルを調節可能とされている
ことを特徴とする内部電源電圧発生回路。 - 【請求項７】 ＭＯＳトランジスタがＰＭＯＳトランジ
スタである請求項６記載の内部電源電圧発生回路。 - 【請求項８】 所定の基準電圧を出力する基準電圧発生
回路と、前記基準電圧に基づいて、外部電源電圧から内
部電源電圧を発生するレベル変換部と、前記基準電圧を
用いて外部電源電圧のレベルを検出し、その検出結果を
示す論理信号を出力する外部電源電圧検出部と、バーン
インモードを設定するための論理信号を発生するバーン
インモード設定部と、外部電源電圧検出部及びバーンイ
ンモード設定部からの各論理信号に従ってバーンイン信
号を出力するバーンイン信号発生部と、バーンイン信号
により制御され、レベル変換部の出力レベルを調節する
バーンイン電圧制御部と、レベル変換部及びバーンイン
電圧制御部の各出力に従って、内部電源電圧又はバーン
イン電圧を発生する内部電圧出力部と、を備えてなるこ
とを特徴とする内部電源電圧発生回路。 - 【請求項９】 バーンインモード設定部は、少なくとも
ヒューズを備え、このヒューズの切断により出力信号の
論理状態が変化するようになっている請求項８記載の内
部電源電圧発生回路。 - 【請求項１０】 外部電源電圧検出部は、外部電源電圧
端と接地電圧端との間に直列接続された複数のダイオー
ド形態のＭＯＳトランジスタと、基準電圧を一方の比較
入力とし、前記ＭＯＳトランジスタ間のいずれかの接続
点の電圧を他方の比較入力とする比較器と、前記ＭＯＳ
トランジスタの短絡経路を形成するヒューズと、を備え
てなる請求項８又は請求項９に記載の内部電源電圧発生
回路。 - 【請求項１１】 バーンイン電圧制御部は、外部電源電
圧端に接続され、バーンイン信号により制御されるＭＯ
Ｓトランジスタと、このＭＯＳトランジスタとレベル変
換部の出力線との間に直列接続された複数のダイオード
形態のＭＯＳトランジスタと、これらダイオード形態の
ＭＯＳトランジスタの短絡経路を形成するヒューズと、
を備え、ヒューズの切断により短絡経路の数を変更する
ことで、レベル変換部の出力レベルを調節可能とされて
いる請求項８〜１０のいずれか１項に記載の内部電源電
圧発生回路。 - 【請求項１２】 所定の基準電圧を出力する基準電圧発
生回路と、前記基準電圧を基にして、外部電源電圧が規
定されたレベルより低いときには外部電源電圧と同じ電
圧を出力し、外部電源電圧が規定されたレベル以上のと
きには内部電源電圧を発生するレベル変換部と、外部電
源電圧がトリガレベルに到達したときに所定の論理状態
の論理信号を出力すると共に、そのトリガレベルを変更
するための第１スイッチ手段を有する外部電源電圧検出
部と、バーンインモードを設定するための論理信号を第
２スイッチ手段のＯＮ・ＯＦＦに従って出力するバーン
インモード設定部と、外部電源電圧検出部及びバーンイ
ンモード設定部の各論理信号に従ってバーンイン信号を
出力するバーンイン信号発生部と、バーンイン信号によ
り制御され、レベル変換部の出力レベルを調節するバー
ンイン電圧制御部と、レベル変換部及びバーンイン電圧
制御部の各出力信号に従って、内部電源電圧又はバーン
イン電圧を出力する内部電圧出力部と、を備えることを
特徴とする内部電源電圧発生回路。 - 【請求項１３】 外部電源電圧検出部は、外部電源電圧
端と接地電圧端との間に直列接続され、トリガレベルを
設定するための複数のダイオード形態のＭＯＳトランジ
スタと、基準電圧を一方の比較入力とし、前記ＭＯＳト
ランジスタ間のいずれかの接続点の電圧を他方の比較入
力とする比較器と、を有し、第１スイッチ手段が、前記
ＭＯＳトランジスタの短絡経路を形成するように設けら
れる請求項１２記載の内部電源電圧発生回路。 - 【請求項１４】 バーンイン信号発生部は、外部電源電
圧検出部及びバーンインモード設定部からの各論理信号
を入力とするＮＯＲゲートで構成される請求項１２又は
請求項１３に記載の内部電源電圧発生回路。 - 【請求項１５】 バーンイン電圧制御部は、外部電源電
圧端に接続され、バーンイン信号により制御されるＭＯ
Ｓトランジスタと、このＭＯＳトランジスタとレベル変
換部の出力線との間に直列接続された複数のダイオード
形態のＭＯＳトランジスタと、これらダイオード形態の
ＭＯＳトランジスタの短絡経路を形成するヒューズと、
を備え、ヒューズの切断により短絡経路の数を変更する
ことで、レベル変換部の出力レベルを調節可能とされて
いる請求項１２〜１４のいずれか１項に記載の内部電源
電圧発生回路。 - 【請求項１６】 第１及び第２スイッチ手段としてヒュ
ーズが用いられる請求項１２〜１５のいずれか１項に記
載の内部電源電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P23717 | 1992-12-09 | ||
| KR1019920023717A KR950004858B1 (ko) | 1992-03-17 | 1992-12-09 | 내부전원전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215569A true JPH06215569A (ja) | 1994-08-05 |
| JP3729278B2 JP3729278B2 (ja) | 2005-12-21 |
Family
ID=19345051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30886893A Expired - Fee Related JP3729278B2 (ja) | 1992-12-09 | 1993-12-09 | 内部電源電圧発生回路 |
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| Country | Link |
|---|---|
| US (1) | US5448199A (ja) |
| JP (1) | JP3729278B2 (ja) |
| KR (1) | KR950004858B1 (ja) |
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-
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- 1992-12-09 KR KR1019920023717A patent/KR950004858B1/ko not_active IP Right Cessation
-
1993
- 1993-12-09 JP JP30886893A patent/JP3729278B2/ja not_active Expired - Fee Related
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