JPH06104746A - Ｐｌｌ回路 - Google Patents
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- JPH06104746A JPH06104746A JP4251426A JP25142692A JPH06104746A JP H06104746 A JPH06104746 A JP H06104746A JP 4251426 A JP4251426 A JP 4251426A JP 25142692 A JP25142692 A JP 25142692A JP H06104746 A JPH06104746 A JP H06104746A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000000605 extraction Methods 0.000 claims description 32
- 230000001360 synchronised effect Effects 0.000 claims 2
- 238000001514 detection method Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 230000010355 oscillation Effects 0.000 description 8
- 239000000284 extract Substances 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- Y10S331/02—Phase locked loop having lock indicating or detecting means
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract
(57)【要約】
【目的】 ＰＬＬ回路のジッタを評価することを可能と
し、ＰＬＬ回路を形成した半導体装置の性能評価の精度
を向上させることを可能とする。 【構成】 位相同期ループ回路１０から出力されるジッ
タをパルス抽出回路７５１〜７５４で抽出し、そのジッ
タであるパルス信号が所定時間内に所定数に達したか否
かをカウンタ７６１〜７６４で判別し、その判別結果に
基づいてサーモメータデコーダ７７がジッタの程度を表
す評価信号を出力する。
し、ＰＬＬ回路を形成した半導体装置の性能評価の精度
を向上させることを可能とする。 【構成】 位相同期ループ回路１０から出力されるジッ
タをパルス抽出回路７５１〜７５４で抽出し、そのジッ
タであるパルス信号が所定時間内に所定数に達したか否
かをカウンタ７６１〜７６４で判別し、その判別結果に
基づいてサーモメータデコーダ７７がジッタの程度を表
す評価信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ上に形成
されるＰＬＬ回路に関する。
されるＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩ（大規模集積回路）におい
ては、動作が高速化されてきている。ところが、動作の
高速化に伴ってＬＳＩの内部クロックの遅延が目立つよ
うになってきており、この内部クロックの遅延は、ＬＳ
Ｉの高速化を阻害する。このような事情により、内部ク
ロックの遅延を解消するために、内部クロックが外部ク
ロックと同位相で生成するように、内部クロックの位相
を外部クロックの位相の基準値にロックさせる制御を行
なうＰＬＬ回路が、ＬＳＩの半導体チップ上に形成され
るようになってきている。そして、前記ＰＬＬ回路のロ
ック状態を検出する回路として、たとえば、特開昭６４
−２４６３０、特開平２−２８４５２１、特開平１−１
２９６１４、特開平３−１５９３１８および特開平３−
２０６７２５に開示されたようなＰＬＬロック検出回路
が前記半導体チップ上に形成されるようになってきてい
る。
ては、動作が高速化されてきている。ところが、動作の
高速化に伴ってＬＳＩの内部クロックの遅延が目立つよ
うになってきており、この内部クロックの遅延は、ＬＳ
Ｉの高速化を阻害する。このような事情により、内部ク
ロックの遅延を解消するために、内部クロックが外部ク
ロックと同位相で生成するように、内部クロックの位相
を外部クロックの位相の基準値にロックさせる制御を行
なうＰＬＬ回路が、ＬＳＩの半導体チップ上に形成され
るようになってきている。そして、前記ＰＬＬ回路のロ
ック状態を検出する回路として、たとえば、特開昭６４
−２４６３０、特開平２−２８４５２１、特開平１−１
２９６１４、特開平３−１５９３１８および特開平３−
２０６７２５に開示されたようなＰＬＬロック検出回路
が前記半導体チップ上に形成されるようになってきてい
る。
【０００３】図１１は、従来のＰＬＬロック検出回路を
含むＰＬＬ回路の構成を示すブロック図である。
含むＰＬＬ回路の構成を示すブロック図である。
【０００４】まず、位相同期ループ回路１０の構成につ
いて説明する。位相比較回路２には、入力端子１から基
準入力信号Ｒが与えられるとともにＶＣＯ（電圧制御発
振器）５からの帰還信号Ｖが与えられる。位相比較回路
２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを
比較し、これらの信号の位相を一致させるべくその位相
差に応じたパルス幅のパルス信号である、アップ信号Ｕ
（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信
号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信
号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５
の出力信号の位相を遅らせる信号である。
いて説明する。位相比較回路２には、入力端子１から基
準入力信号Ｒが与えられるとともにＶＣＯ（電圧制御発
振器）５からの帰還信号Ｖが与えられる。位相比較回路
２では、基準入力信号Ｒの位相と帰還信号Ｖの位相とを
比較し、これらの信号の位相を一致させるべくその位相
差に応じたパルス幅のパルス信号である、アップ信号Ｕ
（ローレベル信号）と、ダウン信号Ｄ（ハイレベル信
号）とを出力する。アップ信号Ｕは、ＶＣＯ５の出力信
号の位相を進める信号であり、ダウン信号ＤはＶＣＯ５
の出力信号の位相を遅らせる信号である。
【０００５】チャージポンプ３は、電源電圧を受ける電
源端子３１と、接地端子３２との間にＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ３４を直列接続し
てなる。このチャージポンプ３においては、ＰＭＯＳト
ランジスタ３３のゲートに位相比較回路２からアップ信
号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに
位相比較回路２からダウン信号Ｄが与えられる。チャー
ジポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭ
ＯＳトランジスタ３４の動作によりアップ信号Ｕおよび
ダウン信号Ｄを電圧パルスに変換し、その電圧パルスを
ループフィルタ４へ与える。
源端子３１と、接地端子３２との間にＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ３４を直列接続し
てなる。このチャージポンプ３においては、ＰＭＯＳト
ランジスタ３３のゲートに位相比較回路２からアップ信
号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに
位相比較回路２からダウン信号Ｄが与えられる。チャー
ジポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭ
ＯＳトランジスタ３４の動作によりアップ信号Ｕおよび
ダウン信号Ｄを電圧パルスに変換し、その電圧パルスを
ループフィルタ４へ与える。
【０００６】ループフィルタ４は、チャージポンプ３か
ら与えられる電圧パルスを積分し、その出力をＶＣＯ５
へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に
応じて発振周波数を変化させるものであり、アップ信号
Ｕが出力された場合には発振周波数を上げて出力信号の
位相を進め、また、ダウン信号Ｄが出力された場合には
発振周波数を下げて出力信号の位相を送らせる。ＶＣＯ
５の出力信号は、出力端子６から出力されるとともに位
相比較器２に帰還される。
ら与えられる電圧パルスを積分し、その出力をＶＣＯ５
へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に
応じて発振周波数を変化させるものであり、アップ信号
Ｕが出力された場合には発振周波数を上げて出力信号の
位相を進め、また、ダウン信号Ｄが出力された場合には
発振周波数を下げて出力信号の位相を送らせる。ＶＣＯ
５の出力信号は、出力端子６から出力されるとともに位
相比較器２に帰還される。
【０００７】以上のような構成の位相同期ループ回路１
０には、ロック検出回路７が接続される。ロック検出回
路７には、位相比較器２から出力されるアップ信号Ｕと
ダウン信号Ｄとが与えられる。ロック検出回路７では、
アップ信号Ｕとダウン信号Ｄとに基づいて位相同期ルー
プ回路１０のロック状態を検出し、その検出結果を出力
する。
０には、ロック検出回路７が接続される。ロック検出回
路７には、位相比較器２から出力されるアップ信号Ｕと
ダウン信号Ｄとが与えられる。ロック検出回路７では、
アップ信号Ｕとダウン信号Ｄとに基づいて位相同期ルー
プ回路１０のロック状態を検出し、その検出結果を出力
する。
【０００８】
【発明が解決しようとする課題】ところが、前述のよう
な従来のロック検出回路７では、内部クロックの正確な
ロックの妨げとなるジッタの程度の評価を行なうことが
できなかったため、ＰＬＬ回路を含むＬＳＩなどの半導
体装置の製品出荷前にその半導体装置の性能評価を正確
に行なうことができないという問題があった。
な従来のロック検出回路７では、内部クロックの正確な
ロックの妨げとなるジッタの程度の評価を行なうことが
できなかったため、ＰＬＬ回路を含むＬＳＩなどの半導
体装置の製品出荷前にその半導体装置の性能評価を正確
に行なうことができないという問題があった。
【０００９】本発明は、このような問題を解決するため
になされたものであり、ＰＬＬ回路におけるジッタの程
度の評価を行なうことを可能とし、これによって、ＰＬ
Ｌ回路を含む半導体装置の性能評価の精度を向上させる
ことを目的とする。
になされたものであり、ＰＬＬ回路におけるジッタの程
度の評価を行なうことを可能とし、これによって、ＰＬ
Ｌ回路を含む半導体装置の性能評価の精度を向上させる
ことを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体チップ上に形成されるＰＬＬ回路であって、
位相同期ループ手段、複数の信号抽出手段、複数の判別
手段および評価信号出力手段を含む。
は、半導体チップ上に形成されるＰＬＬ回路であって、
位相同期ループ手段、複数の信号抽出手段、複数の判別
手段および評価信号出力手段を含む。
【００１１】位相同期ループ手段は、入力信号と帰還信
号との位相を比較してその位相差に応じたパルス幅のパ
ルス信号を出力する位相比較手段を含む。複数の信号抽
出手段は、前記パルス信号を受け、それぞれについて予
め定められたパルス幅以上のパルス幅を有するパルス信
号を抽出する。
号との位相を比較してその位相差に応じたパルス幅のパ
ルス信号を出力する位相比較手段を含む。複数の信号抽
出手段は、前記パルス信号を受け、それぞれについて予
め定められたパルス幅以上のパルス幅を有するパルス信
号を抽出する。
【００１２】複数の判別手段は、前記複数の信号抽出手
段に対応して設けられ、各々が対応する信号抽出手段で
抽出されたパルス信号を計数し、所定時間内の計数結果
が所定数に達したか否かをそれぞれ判別する。評価信号
出力手段は、前記複数の判別手段の判別結果に基づいて
評価信号を出力する。
段に対応して設けられ、各々が対応する信号抽出手段で
抽出されたパルス信号を計数し、所定時間内の計数結果
が所定数に達したか否かをそれぞれ判別する。評価信号
出力手段は、前記複数の判別手段の判別結果に基づいて
評価信号を出力する。
【００１３】請求項２に記載の本発明は、請求項１に記
載の信号抽出手段が、前記パルス信号を受ける直列接続
された複数の反転手段と、前記直列接続された複数の反
転手段の出力信号および前記パルス信号の論理積をとる
論理積手段とを有することを特徴とする。
載の信号抽出手段が、前記パルス信号を受ける直列接続
された複数の反転手段と、前記直列接続された複数の反
転手段の出力信号および前記パルス信号の論理積をとる
論理積手段とを有することを特徴とする。
【００１４】請求項３に記載の本発明は、半導体チップ
上に形成されるＰＬＬ回路であって、位相同期ループ手
段、信号選択手段、複数の信号抽出手段、複数の判別手
段および評価信号出力手段を含む。
上に形成されるＰＬＬ回路であって、位相同期ループ手
段、信号選択手段、複数の信号抽出手段、複数の判別手
段および評価信号出力手段を含む。
【００１５】位相同期ループ手段は、入力信号と帰還信
号との位相を比較してその位相差に応じたパルス幅のパ
ルス信号を出力する位相比較手段を含む。信号選択手段
は、前記パルス信号、予め定められたテスト用パルス信
号およびモード信号を受け、そのモード信号に応じて前
記パルス信号および前記テスト用パルス信号の一方を選
択的に出力する。
号との位相を比較してその位相差に応じたパルス幅のパ
ルス信号を出力する位相比較手段を含む。信号選択手段
は、前記パルス信号、予め定められたテスト用パルス信
号およびモード信号を受け、そのモード信号に応じて前
記パルス信号および前記テスト用パルス信号の一方を選
択的に出力する。
【００１６】複数の信号抽出手段は、前記信号選択手段
から出力されるパルス信号を受け、それぞれについて予
め定められたパルス幅以上のパルス幅のパルス信号のみ
を抽出する。複数の判別手段は、前記複数の信号抽出手
段に対応して設けられ、各々が対応する信号抽出手段で
抽出されたパルス信号を計数し、所定時間内の計数結果
が所定数に達したか否かをそれぞれ判別する。評価信号
出力手段は、前記複数の判別手段の判別結果に基づいて
評価信号を出力する。
から出力されるパルス信号を受け、それぞれについて予
め定められたパルス幅以上のパルス幅のパルス信号のみ
を抽出する。複数の判別手段は、前記複数の信号抽出手
段に対応して設けられ、各々が対応する信号抽出手段で
抽出されたパルス信号を計数し、所定時間内の計数結果
が所定数に達したか否かをそれぞれ判別する。評価信号
出力手段は、前記複数の判別手段の判別結果に基づいて
評価信号を出力する。
【００１７】
【作用】請求項１に記載の本発明によれば、各信号抽出
手段における抽出すべきパルス信号のパルス幅の設定値
を、位相同期ループ手段に生じるジッタが信号抽出手段
にて複数段階のレベルで検出できるような値に定めてお
くと、どの判別手段の計数結果が所定数に達したかとい
うことを知ることができれば、ＰＬＬ回路がロック状態
になった後のジッタの程度を評価することができる。こ
の評価は評価信号出力手段の評価信号に基づいて行なえ
る。
手段における抽出すべきパルス信号のパルス幅の設定値
を、位相同期ループ手段に生じるジッタが信号抽出手段
にて複数段階のレベルで検出できるような値に定めてお
くと、どの判別手段の計数結果が所定数に達したかとい
うことを知ることができれば、ＰＬＬ回路がロック状態
になった後のジッタの程度を評価することができる。こ
の評価は評価信号出力手段の評価信号に基づいて行なえ
る。
【００１８】請求項２に記載の本発明によれば、信号抽
出手段では、直列接続した複数の反転手段を通過したパ
ルス信号は、これらの反転手段を通過しないパルス信号
よりも遅延して論理積手段に与えられる。これにより、
論理積手段からは、反転手段による遅延時間以上のパル
ス幅を有するパルス信号のみが出力される。
出手段では、直列接続した複数の反転手段を通過したパ
ルス信号は、これらの反転手段を通過しないパルス信号
よりも遅延して論理積手段に与えられる。これにより、
論理積手段からは、反転手段による遅延時間以上のパル
ス幅を有するパルス信号のみが出力される。
【００１９】請求項３に記載の本発明によれば、信号選
択手段によってテスト用パルス信号を各抽出手段に与え
ることができるので、信号抽出手段、判別手段および信
号評価出力手段の動作テストが行なえる。
択手段によってテスト用パルス信号を各抽出手段に与え
ることができるので、信号抽出手段、判別手段および信
号評価出力手段の動作テストが行なえる。
【００２０】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２１】図１は、本発明のＰＬＬ回路を形成した半
導体チップの回路図である。半導体チップ１００上に
は、位相同期ループ回路１０、検出回路７および処理回
路２０が形成される。位相同期ループ回路１０には処理
回路２０へ与える内部クロックの位相の基準値となる基
準入力信号（外部クロック）が与えられる。位相同期ル
ープ回路１０では前記内部クロックの位相が基準入力信
号の位相に一致するように前記内部クロックの位相を制
御する。
導体チップの回路図である。半導体チップ１００上に
は、位相同期ループ回路１０、検出回路７および処理回
路２０が形成される。位相同期ループ回路１０には処理
回路２０へ与える内部クロックの位相の基準値となる基
準入力信号（外部クロック）が与えられる。位相同期ル
ープ回路１０では前記内部クロックの位相が基準入力信
号の位相に一致するように前記内部クロックの位相を制
御する。
【００２２】位相同期ループ回路１０における位相制御
用の信号（アップ信号Ｕおよびダウン信号Ｄ）は、検出
回路７に与えられる。検出回路７にはその他にもテスト
用パルス信号、モード信号およびリセット信号が与えら
れる。検出回路７では、前記アップ信号Ｕ、前記ダウン
信号Ｄおよびリセット信号に基づいて位相同期ループ回
路１０のロック状態の検出およびジッタの程度の検出を
行なう。その他にも検出回路７では、前記モード信号に
応じて与えられるテスト用パルス信号と、前記リセット
信号に基づいて検出回路７の動作テストを行なう。検出
回路７の検出結果は半導体チップ１００の外部へ出力さ
れる。
用の信号（アップ信号Ｕおよびダウン信号Ｄ）は、検出
回路７に与えられる。検出回路７にはその他にもテスト
用パルス信号、モード信号およびリセット信号が与えら
れる。検出回路７では、前記アップ信号Ｕ、前記ダウン
信号Ｄおよびリセット信号に基づいて位相同期ループ回
路１０のロック状態の検出およびジッタの程度の検出を
行なう。その他にも検出回路７では、前記モード信号に
応じて与えられるテスト用パルス信号と、前記リセット
信号に基づいて検出回路７の動作テストを行なう。検出
回路７の検出結果は半導体チップ１００の外部へ出力さ
れる。
【００２３】図２は、本発明のＰＬＬ回路の構成を示す
ブロック図である。まず位相同期ループ回路１０の構成
について説明する。入力端子１から位相比較回路２に基
準入力信号Ｒが与えられ、また、位相比較回路２にはＶ
ＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられ
る。位相比較回路２では、基準入力信号Ｒの位相と帰還
信号Ｖの位相とを比較し、これらの信号の位相を一致さ
せるべくその位相差に応じたパルス幅のパルス信号であ
る、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ
（ハイレベル信号）とを出力する。アップ信号Ｕは、Ｖ
ＣＯ５の出力信号の位相を進める信号であり、ダウン信
号ＤはＶＣＯ５の出力信号の位相を遅らせる信号であ
る。
ブロック図である。まず位相同期ループ回路１０の構成
について説明する。入力端子１から位相比較回路２に基
準入力信号Ｒが与えられ、また、位相比較回路２にはＶ
ＣＯ（電圧制御発振器）５からの帰還信号Ｖが与えられ
る。位相比較回路２では、基準入力信号Ｒの位相と帰還
信号Ｖの位相とを比較し、これらの信号の位相を一致さ
せるべくその位相差に応じたパルス幅のパルス信号であ
る、アップ信号Ｕ（ローレベル信号）と、ダウン信号Ｄ
（ハイレベル信号）とを出力する。アップ信号Ｕは、Ｖ
ＣＯ５の出力信号の位相を進める信号であり、ダウン信
号ＤはＶＣＯ５の出力信号の位相を遅らせる信号であ
る。
【００２４】チャージポンプ３は、電源電圧を受ける電
源端子３１と、接地端子３２との間にＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ３４を直列接続し
てなる。このチャージポンプ３においては、ＰＭＯＳト
ランジスタ３３のゲートに位相比較回路２からアップ信
号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに
位相比較回路２からダウン信号Ｄが与えられる。チャー
ジポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭ
ＯＳトランジスタ３４の動作によりアップ信号Ｕおよび
ダウン信号Ｄを電圧パルスに変換し、その電圧パルスを
ループフィルタ４へ与える。
源端子３１と、接地端子３２との間にＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ３４を直列接続し
てなる。このチャージポンプ３においては、ＰＭＯＳト
ランジスタ３３のゲートに位相比較回路２からアップ信
号Ｕが与えられ、ＮＭＯＳトランジスタ３４のゲートに
位相比較回路２からダウン信号Ｄが与えられる。チャー
ジポンプ３では、ＰＭＯＳトランジスタ３３およびＮＭ
ＯＳトランジスタ３４の動作によりアップ信号Ｕおよび
ダウン信号Ｄを電圧パルスに変換し、その電圧パルスを
ループフィルタ４へ与える。
【００２５】ループフィルタ４は、チャージポンプ３か
ら与えられる電圧パルスを積分し、その出力をＶＣＯ５
へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に
応じて発振周波数を変化させるものであり、アップ信号
Ｕが出力された場合には発振周波数を上げて位相を進
め、また、ダウン信号Ｄが出力された場合には、発振周
波数を下げて位相を遅らせる。ＶＣＯ５の出力信号は出
力端子６から出力されるとともに、帰還信号Ｖとして位
相比較器２に帰還される。
ら与えられる電圧パルスを積分し、その出力をＶＣＯ５
へ与える。ＶＣＯ５は、ループフィルタ４の出力電圧に
応じて発振周波数を変化させるものであり、アップ信号
Ｕが出力された場合には発振周波数を上げて位相を進
め、また、ダウン信号Ｄが出力された場合には、発振周
波数を下げて位相を遅らせる。ＶＣＯ５の出力信号は出
力端子６から出力されるとともに、帰還信号Ｖとして位
相比較器２に帰還される。
【００２６】次に、検出回路７の構成について説明す
る。アップ信号Ｕはインバータ７１を介して第１信号選
択器７２に与えられ、ダウン信号Ｄはそのまま第２信号
選択器７３に与えられる。また、第１信号選択器７２お
よび第２信号選択器７３には、入力端子７ａから入力さ
れるテスト用パルス信号と、入力端子７ｂから入力され
るモード信号とが与えられる。
る。アップ信号Ｕはインバータ７１を介して第１信号選
択器７２に与えられ、ダウン信号Ｄはそのまま第２信号
選択器７３に与えられる。また、第１信号選択器７２お
よび第２信号選択器７３には、入力端子７ａから入力さ
れるテスト用パルス信号と、入力端子７ｂから入力され
るモード信号とが与えられる。
【００２７】第１信号選択器７２では、モード信号がロ
ーレベルである場合には、インバータ７１で反転された
アップ信号Ｕをオアゲート７４の第１の入力端子に与
え、モード信号がハイレベルである場合には、テスト用
パルス信号をオアゲート７４の第１の入力端子に与え
る。また、第２信号選択器７３では、モード信号がロー
レベルである場合には、ダウン信号Ｄをオアゲート７４
の第２の入力端子に与え、モード信号がハイレベルであ
る場合には、テスト用パルス信号をオアゲート７４の第
２の入力端子に与える。
ーレベルである場合には、インバータ７１で反転された
アップ信号Ｕをオアゲート７４の第１の入力端子に与
え、モード信号がハイレベルである場合には、テスト用
パルス信号をオアゲート７４の第１の入力端子に与え
る。また、第２信号選択器７３では、モード信号がロー
レベルである場合には、ダウン信号Ｄをオアゲート７４
の第２の入力端子に与え、モード信号がハイレベルであ
る場合には、テスト用パルス信号をオアゲート７４の第
２の入力端子に与える。
【００２８】オアゲート７４の出力信号はパルス抽出回
路７５１，７５２，７５３，７５４にそれぞれ与えられ
る。パルス抽出回路７５１〜７５４は、予め定められた
パルス幅以上のパルス幅を有するパルス信号を抽出する
回路であり、これらが抽出するパルス信号のパルス幅の
設定値はパルス抽出回路７５１，７５２，７５３，７５
４の順に大きい値になっている。これらのパルス抽出回
路７５１〜７５４によりそれぞれ異なる幅のジッタが抽
出される。パルス抽出回路７５１で抽出されたパルス信
号はカウンタ７６１に与えられる。パルス抽出回路７５
２で抽出されたパルス信号はカウンタ７６２に与えられ
る。パルス抽出回路７５３で抽出されたパルス信号はカ
ウンタ７６３へ与えられる。パルス抽出回路７５４で抽
出されたパルス信号はカウンタ７６４へ与えられる。ま
たカウンタ７６１〜７６４のそれぞれには入力端子７ｃ
から入力されるリセット信号が与えられる。このリセッ
ト信号は所定周期で入力される。
路７５１，７５２，７５３，７５４にそれぞれ与えられ
る。パルス抽出回路７５１〜７５４は、予め定められた
パルス幅以上のパルス幅を有するパルス信号を抽出する
回路であり、これらが抽出するパルス信号のパルス幅の
設定値はパルス抽出回路７５１，７５２，７５３，７５
４の順に大きい値になっている。これらのパルス抽出回
路７５１〜７５４によりそれぞれ異なる幅のジッタが抽
出される。パルス抽出回路７５１で抽出されたパルス信
号はカウンタ７６１に与えられる。パルス抽出回路７５
２で抽出されたパルス信号はカウンタ７６２に与えられ
る。パルス抽出回路７５３で抽出されたパルス信号はカ
ウンタ７６３へ与えられる。パルス抽出回路７５４で抽
出されたパルス信号はカウンタ７６４へ与えられる。ま
たカウンタ７６１〜７６４のそれぞれには入力端子７ｃ
から入力されるリセット信号が与えられる。このリセッ
ト信号は所定周期で入力される。
【００２９】カウンタ７６１〜７６４は、それぞれが対
応するパルス抽出回路７５１〜７５４で抽出されたパル
ス信号をカウントし、リセット信号の１入力周期内にカ
ウント結果が所定数に達したか否かをそれぞれ判別す
る。そして、前記カウント結果が所定数に達した場合に
は、サーモメータデコーダ７７へその次のリセット信号
の入力周期の間ハイレベル信号を与える。
応するパルス抽出回路７５１〜７５４で抽出されたパル
ス信号をカウントし、リセット信号の１入力周期内にカ
ウント結果が所定数に達したか否かをそれぞれ判別す
る。そして、前記カウント結果が所定数に達した場合に
は、サーモメータデコーダ７７へその次のリセット信号
の入力周期の間ハイレベル信号を与える。
【００３０】サーモメータデコーダ７７は、カウンタ７
６１〜７６４からの入力信号をデコードし、そのデコー
ド結果をＰＬＬ回路のジッタを評価するための評価信号
またはＰＬＬ回路のロック状態を表す信号として出力す
る。
６１〜７６４からの入力信号をデコードし、そのデコー
ド結果をＰＬＬ回路のジッタを評価するための評価信号
またはＰＬＬ回路のロック状態を表す信号として出力す
る。
【００３１】次に、以上のように構成されたＰＬＬ回路
の動作の概略について説明する。位相同期ループ回路１
０では、位相比較回路２において基準入力信号Ｒと帰還
信号Ｖとの間に位相差がある場合には、その位相差を解
消するために位相比較回路２からアップ信号Ｕまたはダ
ウン信号Ｄが出力される。アップ信号Ｕがローレベルと
なった場合は、ＰＭＯＳトランジスタ３３がオンし、チ
ャージポンプ３から出力される電圧パルスがハイレベル
となり、ＶＣＯ５が発振周波数を上げて出力信号の位相
を進める。また、ダウン信号Ｄがハイレベルとなった場
合は、ＮＭＯＳトランジスタ３４がオンし、チャージポ
ンプ３から出力される電圧パルスがローレベルとなり、
ＶＣＯ５が発振周波数を下げて出力信号の位相を遅らせ
る。このようにして、位相同期ループ回路１０では、出
力信号の位相が制御される。
の動作の概略について説明する。位相同期ループ回路１
０では、位相比較回路２において基準入力信号Ｒと帰還
信号Ｖとの間に位相差がある場合には、その位相差を解
消するために位相比較回路２からアップ信号Ｕまたはダ
ウン信号Ｄが出力される。アップ信号Ｕがローレベルと
なった場合は、ＰＭＯＳトランジスタ３３がオンし、チ
ャージポンプ３から出力される電圧パルスがハイレベル
となり、ＶＣＯ５が発振周波数を上げて出力信号の位相
を進める。また、ダウン信号Ｄがハイレベルとなった場
合は、ＮＭＯＳトランジスタ３４がオンし、チャージポ
ンプ３から出力される電圧パルスがローレベルとなり、
ＶＣＯ５が発振周波数を下げて出力信号の位相を遅らせ
る。このようにして、位相同期ループ回路１０では、出
力信号の位相が制御される。
【００３２】検出回路７では、モード信号がローレベル
となっている場合には、第１信号選択器７２および第２
信号選択器７３の選択動作と、オアゲート７４の動作に
より、アップ信号Ｕがローレベルとなったときまたはダ
ウン信号Ｄがハイレベルとなったときにパルス抽出回路
７５１〜７５４にパルス信号が与えられる。
となっている場合には、第１信号選択器７２および第２
信号選択器７３の選択動作と、オアゲート７４の動作に
より、アップ信号Ｕがローレベルとなったときまたはダ
ウン信号Ｄがハイレベルとなったときにパルス抽出回路
７５１〜７５４にパルス信号が与えられる。
【００３３】そして、パルス信号の入力があると、パル
ス抽出回路７５１〜７５４が、それぞれのパルス幅の設
定値に応じてパルス信号を抽出し、抽出されたパルス信
号がカウンタ７６１〜７６４に与えられる。カウンタ７
６１〜７６４では、１リセット周期内において、与えら
れるパルス信号のカウント値が所定数以上になった場合
にハイレベル信号をサーモメータデコーダ７７へ与え
る。
ス抽出回路７５１〜７５４が、それぞれのパルス幅の設
定値に応じてパルス信号を抽出し、抽出されたパルス信
号がカウンタ７６１〜７６４に与えられる。カウンタ７
６１〜７６４では、１リセット周期内において、与えら
れるパルス信号のカウント値が所定数以上になった場合
にハイレベル信号をサーモメータデコーダ７７へ与え
る。
【００３４】サーモメータデコーダ７７は各カウンタ７
６１〜７６４から与えられる論理信号を２進数データに
変換して出力する。この２進数データは、どのカウンタ
の出力がハイレベルになっているのかという情報を表す
ものである。パルス抽出回路７５１〜７５４がそれぞれ
異なる幅のジッタを抽出できるように設定されているの
で、どのカウンタの出力がハイレベルになったかという
ことが分かれば、そのパルス幅の設定値からジッタの程
度を知ることができる。したがって、この２進数データ
によりＰＬＬ回路のジッタの程度を評価することが可能
である。
６１〜７６４から与えられる論理信号を２進数データに
変換して出力する。この２進数データは、どのカウンタ
の出力がハイレベルになっているのかという情報を表す
ものである。パルス抽出回路７５１〜７５４がそれぞれ
異なる幅のジッタを抽出できるように設定されているの
で、どのカウンタの出力がハイレベルになったかという
ことが分かれば、そのパルス幅の設定値からジッタの程
度を知ることができる。したがって、この２進数データ
によりＰＬＬ回路のジッタの程度を評価することが可能
である。
【００３５】以下に、ＰＬＬ回路の各部の具体的構成に
ついて説明する。図３は、位相比較回路２の構成を示す
回路図である。位相比較回路２は、２入力のナンドゲー
ト２１〜２６と、３入力のナンドゲート２８，２９と、
４入力のナンドゲート２７と、インバータ２０とから構
成されている。第１入力端子２ａから基準入力信号Ｒ、
第２入力端子２ｂから帰還信号Ｖが入力される。また、
第１出力端子１ｕからアップ信号Ｕが出力され、第２出
力端子１ｄからダウン信号Ｄが出力される。
ついて説明する。図３は、位相比較回路２の構成を示す
回路図である。位相比較回路２は、２入力のナンドゲー
ト２１〜２６と、３入力のナンドゲート２８，２９と、
４入力のナンドゲート２７と、インバータ２０とから構
成されている。第１入力端子２ａから基準入力信号Ｒ、
第２入力端子２ｂから帰還信号Ｖが入力される。また、
第１出力端子１ｕからアップ信号Ｕが出力され、第２出
力端子１ｄからダウン信号Ｄが出力される。
【００３６】次に、位相比較回路２の動作について説明
する。図４（ａ），（ｂ）は、位相比較回路２の動作を
示すタイミングチャートであり、図４（ａ）には、基準
入力信号Ｒの位相に対して帰還信号Ｖの位相が遅れてい
る場合の動作を示し、図４（ｂ）には、基準入力信号Ｒ
の位相に対して帰還信号Ｖの位相が進んでいる場合の動
作を示す。帰還信号Ｖの位相が進んでいる場合は、図４
（ａ）に示されるように基準入力信号Ｒが立下るとアッ
プ信号Ｕがローレベルに立下り、帰還信号Ｖが立下ると
アップ信号Ｕがハイレベルに立上がる。すなわち、位相
の遅れ分だけアップ信号Ｕがローレベルとなる。また、
基準入力信号Ｒの位相が進んでいる場合は、図４（ｂ）
に示されるように帰還信号Ｖが立下るとダウン信号Ｄが
ハイレベルに立上り、基準入力信号Ｒが立下るとダウン
信号Ｄがローレベルに立下る。すなわち、位相の進み分
だけダウン信号Ｄがハイレベルとなる。
する。図４（ａ），（ｂ）は、位相比較回路２の動作を
示すタイミングチャートであり、図４（ａ）には、基準
入力信号Ｒの位相に対して帰還信号Ｖの位相が遅れてい
る場合の動作を示し、図４（ｂ）には、基準入力信号Ｒ
の位相に対して帰還信号Ｖの位相が進んでいる場合の動
作を示す。帰還信号Ｖの位相が進んでいる場合は、図４
（ａ）に示されるように基準入力信号Ｒが立下るとアッ
プ信号Ｕがローレベルに立下り、帰還信号Ｖが立下ると
アップ信号Ｕがハイレベルに立上がる。すなわち、位相
の遅れ分だけアップ信号Ｕがローレベルとなる。また、
基準入力信号Ｒの位相が進んでいる場合は、図４（ｂ）
に示されるように帰還信号Ｖが立下るとダウン信号Ｄが
ハイレベルに立上り、基準入力信号Ｒが立下るとダウン
信号Ｄがローレベルに立下る。すなわち、位相の進み分
だけダウン信号Ｄがハイレベルとなる。
【００３７】図５は、パルス抽出回路７５１〜７５４の
各回路の構成を示す回路図である。入力端子７５ｉとア
ンドゲート７５ｂの第１の入力端子とが接続され、入力
端子７５ｉが、直列接続されたインバータ７５ａａ，７
５ａｂ，７５ａｃ，７５ａｄよりなるインバータチェイ
ン７５ａを介してアンドゲート７５ｂの第２の入力端子
に接続される。アンドゲート７５ｂの出力端子は出力端
子７５ｄに接続される。
各回路の構成を示す回路図である。入力端子７５ｉとア
ンドゲート７５ｂの第１の入力端子とが接続され、入力
端子７５ｉが、直列接続されたインバータ７５ａａ，７
５ａｂ，７５ａｃ，７５ａｄよりなるインバータチェイ
ン７５ａを介してアンドゲート７５ｂの第２の入力端子
に接続される。アンドゲート７５ｂの出力端子は出力端
子７５ｄに接続される。
【００３８】次に、このような構成のパルス抽出回路７
５１〜７５４の動作について説明する。図６は、パルス
抽出回路７５１〜７５４の動作を示すタイミングチャー
トであり、入力７５ｉから入力されるパルス信号Ｘ、イ
ンバータチェイン７５ａの出力Ｙおよびアンドゲート７
５ｂの出力Ｚを示す。パルス信号Ｘよりもインバータチ
ェイン７５ａの遅延時間ｔｄの分だけ遅れて出力Ｙがハ
イレベルとなる。そして、出力Ｚは、パルス信号Ｘと出
力Ｙとが同時にハイレベルとなった時間だけハイレベル
となる。すなわち、パルス抽出回路７５１〜７５４は、
パルス信号Ｘのパルス幅がインバータチェイン７５ａの
遅延時間ｔｄよりも大きい場合にのみ出力Ｚであるパル
ス信号を出力する。
５１〜７５４の動作について説明する。図６は、パルス
抽出回路７５１〜７５４の動作を示すタイミングチャー
トであり、入力７５ｉから入力されるパルス信号Ｘ、イ
ンバータチェイン７５ａの出力Ｙおよびアンドゲート７
５ｂの出力Ｚを示す。パルス信号Ｘよりもインバータチ
ェイン７５ａの遅延時間ｔｄの分だけ遅れて出力Ｙがハ
イレベルとなる。そして、出力Ｚは、パルス信号Ｘと出
力Ｙとが同時にハイレベルとなった時間だけハイレベル
となる。すなわち、パルス抽出回路７５１〜７５４は、
パルス信号Ｘのパルス幅がインバータチェイン７５ａの
遅延時間ｔｄよりも大きい場合にのみ出力Ｚであるパル
ス信号を出力する。
【００３９】図７は、カウンタ７６１〜７６４のそれぞ
れの構成を示す回路図である。カウンタ７６ａは、４ビ
ットカウンタであり、クロック入力端子ＣＬＫにパルス
抽出回路の出力であるパルス信号が与えられ、入力端子
ＬＤにリセット信号が与えられる。カウンタ７６ａの出
力端子ＣｏｕｔはＲＳフリップフロップ回路７６ｃのセ
ット入力端子Ｓに接続される。カウンタ７６ａのロード
バリューＬＶはすべて０に設定されており、リセット信
号が入力されるとカウント値は０になる。
れの構成を示す回路図である。カウンタ７６ａは、４ビ
ットカウンタであり、クロック入力端子ＣＬＫにパルス
抽出回路の出力であるパルス信号が与えられ、入力端子
ＬＤにリセット信号が与えられる。カウンタ７６ａの出
力端子ＣｏｕｔはＲＳフリップフロップ回路７６ｃのセ
ット入力端子Ｓに接続される。カウンタ７６ａのロード
バリューＬＶはすべて０に設定されており、リセット信
号が入力されるとカウント値は０になる。
【００４０】Ｄフリップフロップ回路７６ｂは、入力端
子Ｄにリセット信号が与えられる。Ｄフリップフロップ
回路７６ｂの出力端子ＱはＲＳフリップフロップ回路７
６ｃのリセット入力端子Ｒと接続される。ＲＳフリップ
フロップ回路７６ｃの出力端子Ｑはアンドゲート７６ｄ
の第１の入力端子と接続され、反転出力端子／Ｑがアン
ドゲート７６ｅの第２の入力端子と接続される。
子Ｄにリセット信号が与えられる。Ｄフリップフロップ
回路７６ｂの出力端子ＱはＲＳフリップフロップ回路７
６ｃのリセット入力端子Ｒと接続される。ＲＳフリップ
フロップ回路７６ｃの出力端子Ｑはアンドゲート７６ｄ
の第１の入力端子と接続され、反転出力端子／Ｑがアン
ドゲート７６ｅの第２の入力端子と接続される。
【００４１】アンドゲート７６ｄの第２の入力端子およ
びアンドゲート７６ｅの第２の入力端子にはリセット信
号が与えられる。アンドゲート７６ｄの出力端子はＲＳ
フリップフロップ回路７６ｆのセット入力端子Ｓと接続
され、アンドゲート７６ｅの出力端子はＲＳフリップフ
ロップ回路７６ｆのリセット入力端子Ｒと接続される。
ＲＳフリップフロップ回路７６ｆの出力端子Ｑは、サー
モメータデコーダ７７の入力端子に接続される。
びアンドゲート７６ｅの第２の入力端子にはリセット信
号が与えられる。アンドゲート７６ｄの出力端子はＲＳ
フリップフロップ回路７６ｆのセット入力端子Ｓと接続
され、アンドゲート７６ｅの出力端子はＲＳフリップフ
ロップ回路７６ｆのリセット入力端子Ｒと接続される。
ＲＳフリップフロップ回路７６ｆの出力端子Ｑは、サー
モメータデコーダ７７の入力端子に接続される。
【００４２】次に、カウンタ７６１〜７６４の動作につ
いて説明する。図８はカウンタ７６１〜７６４の動作を
示すタイミングチャートであり、パルス信号、リセット
信号、Ｄフリップフロップ回路７６ｂの出力端子Ｑの出
力Ｓ１、カウンタ７６ａの出力端子Ｃｏｕｔの出力Ｓ
２、ＲＳフリップフロップ回路７６ｃの出力端子Ｑの出
力Ｓ３、アンドゲート７６ｄの出力Ｓ４およびＲＳフリ
ップフロップ回路７６ｆの出力端子Ｑの出力Ｓ５を示
す。
いて説明する。図８はカウンタ７６１〜７６４の動作を
示すタイミングチャートであり、パルス信号、リセット
信号、Ｄフリップフロップ回路７６ｂの出力端子Ｑの出
力Ｓ１、カウンタ７６ａの出力端子Ｃｏｕｔの出力Ｓ
２、ＲＳフリップフロップ回路７６ｃの出力端子Ｑの出
力Ｓ３、アンドゲート７６ｄの出力Ｓ４およびＲＳフリ
ップフロップ回路７６ｆの出力端子Ｑの出力Ｓ５を示
す。
【００４３】リセット信号が入力されると、カウンタ７
６ａでパルス信号のカウントが開始され、Ｄフリップフ
ロップ回路７６ｂの出力Ｓ１がハイレベルになると、Ｒ
Ｓフリップフロップ回路７６ｃの出力Ｓ３が立下り、ロ
ーレベルに保持される。この状態では、アンドゲート７
６ｄの出力Ｓ４はローレベルであり、ＲＳフリップフロ
ップ回路７６ｆの出力Ｓ５もローレベルである。
６ａでパルス信号のカウントが開始され、Ｄフリップフ
ロップ回路７６ｂの出力Ｓ１がハイレベルになると、Ｒ
Ｓフリップフロップ回路７６ｃの出力Ｓ３が立下り、ロ
ーレベルに保持される。この状態では、アンドゲート７
６ｄの出力Ｓ４はローレベルであり、ＲＳフリップフロ
ップ回路７６ｆの出力Ｓ５もローレベルである。
【００４４】そして、このような状態において、カウン
タ７６ａが、予め定められた数のパルス信号をカウント
すると、カウンタ７６ａの出力Ｓ２が所定時間ハイレベ
ルとなり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３
が立上り、ハイレベルに保持される。
タ７６ａが、予め定められた数のパルス信号をカウント
すると、カウンタ７６ａの出力Ｓ２が所定時間ハイレベ
ルとなり、ＲＳフリップフロップ回路７６ｃの出力Ｓ３
が立上り、ハイレベルに保持される。
【００４５】その後、次のリセット信号が入力される
と、アンドゲート７６ｄの入力がともにハイレベルとな
り、アンドゲート７６ｄの出力Ｓ４は、リセット信号の
継続時間だけハイレベルとなる。これにより、ＲＳフリ
ップフロップ回路７６ｆの出力Ｓ５は立上り、ハイレベ
ルに保持される。また、これと同時にリセット信号の入
力によってカウンタ７６ａのカウント値がクリアされる
とともに、出力Ｓ１が所定時間ハイレベルになり、ＲＳ
フリップフロップ回路７６ｃの出力Ｓ３がローレベルに
立下り、前述のような動作が繰返される。
と、アンドゲート７６ｄの入力がともにハイレベルとな
り、アンドゲート７６ｄの出力Ｓ４は、リセット信号の
継続時間だけハイレベルとなる。これにより、ＲＳフリ
ップフロップ回路７６ｆの出力Ｓ５は立上り、ハイレベ
ルに保持される。また、これと同時にリセット信号の入
力によってカウンタ７６ａのカウント値がクリアされる
とともに、出力Ｓ１が所定時間ハイレベルになり、ＲＳ
フリップフロップ回路７６ｃの出力Ｓ３がローレベルに
立下り、前述のような動作が繰返される。
【００４６】すなわち、リセット信号の入力の１周期中
にパルス信号が所定数入力されると、その次のリセット
信号の周期中に出力Ｓ５がハイレベルとなるのである。
一方、リセット信号の入力の１周期中にパルス信号が所
定数以上入力されない場合は、出力Ｓ２がハイレベルに
ならないので、その次のリセット信号の周期中はＳ５が
ローレベルになる。
にパルス信号が所定数入力されると、その次のリセット
信号の周期中に出力Ｓ５がハイレベルとなるのである。
一方、リセット信号の入力の１周期中にパルス信号が所
定数以上入力されない場合は、出力Ｓ２がハイレベルに
ならないので、その次のリセット信号の周期中はＳ５が
ローレベルになる。
【００４７】次に、サーモメータデコーダ７７について
説明する。図９（ａ）〜（ｅ）は、サーモメータデコー
ダ７７における評価信号の変換の態様を示す図である。
図９においては、カウンタ７６１〜７６４から入力され
る信号を最下位ビットＬＳＢ〜最上位ビットＭＳＢに対
応付けて表しており、この入力信号が図中の矢印の先に
表された２進数に変換される態様を表している。すなわ
ち、最下位ビットＬＳＢ〜最上位ビットＭＳＢまでの入
力信号がハイレベル（１）である個数を２進数で表して
いるのである。
説明する。図９（ａ）〜（ｅ）は、サーモメータデコー
ダ７７における評価信号の変換の態様を示す図である。
図９においては、カウンタ７６１〜７６４から入力され
る信号を最下位ビットＬＳＢ〜最上位ビットＭＳＢに対
応付けて表しており、この入力信号が図中の矢印の先に
表された２進数に変換される態様を表している。すなわ
ち、最下位ビットＬＳＢ〜最上位ビットＭＳＢまでの入
力信号がハイレベル（１）である個数を２進数で表して
いるのである。
【００４８】具体的に説明すると、すべての入力信号が
ローレベル（０）である場合は、図９（ａ）に示すよう
に評価信号は０００で表される。最下位ビットＬＳＢの
入力信号のみがハイレベル（１）である場合は、図９
（ｂ）に示されるように評価信号は００１で表される。
入力信号が最下位ビットＬＳＢから２つ目までハイレベ
ル（１）になった場合は、図９（ｃ）に示されるように
評価信号は０１０となる。入力信号が最下位ビットＳＢ
から３つ目までハイレベル（１）になった場合は、評価
信号は０１１となる。入力信号がすべてハイレベル
（１）になった場合には、評価信号は１００となる。
ローレベル（０）である場合は、図９（ａ）に示すよう
に評価信号は０００で表される。最下位ビットＬＳＢの
入力信号のみがハイレベル（１）である場合は、図９
（ｂ）に示されるように評価信号は００１で表される。
入力信号が最下位ビットＬＳＢから２つ目までハイレベ
ル（１）になった場合は、図９（ｃ）に示されるように
評価信号は０１０となる。入力信号が最下位ビットＳＢ
から３つ目までハイレベル（１）になった場合は、評価
信号は０１１となる。入力信号がすべてハイレベル
（１）になった場合には、評価信号は１００となる。
【００４９】このように得られる評価信号はカウンタ７
６１〜７６４のうちどのカウンタまで出力信号がハイレ
ベルになったかを表しており、そのカウンタに対応する
パルス抽出回路のパルス信号の抽出幅が予め定められて
いるので、サーモメータデコーダ７７から出力される評
価信号に基づいてＰＬＬ回路のジッタの程度を知ること
ができる。このようなサーモメータデコーダの構成は、
たとえば、図１０のようになっている。図１０はサーモ
メータデコーダ７７の構成の一例を示す回路図である。
図１０においては、サーモメータデコーダ７７の入力信
号がＡ（ＬＳＢ）〜Ｄ（ＭＳＢ）で表され、評価信号が
（γ，β，α）の２進数で表される。
６１〜７６４のうちどのカウンタまで出力信号がハイレ
ベルになったかを表しており、そのカウンタに対応する
パルス抽出回路のパルス信号の抽出幅が予め定められて
いるので、サーモメータデコーダ７７から出力される評
価信号に基づいてＰＬＬ回路のジッタの程度を知ること
ができる。このようなサーモメータデコーダの構成は、
たとえば、図１０のようになっている。図１０はサーモ
メータデコーダ７７の構成の一例を示す回路図である。
図１０においては、サーモメータデコーダ７７の入力信
号がＡ（ＬＳＢ）〜Ｄ（ＭＳＢ）で表され、評価信号が
（γ，β，α）の２進数で表される。
【００５０】αは、入力信号Ａと入力信号Ｄの反転信号
（インバータ８６を解したもの）の論理積をとるアンド
ゲート８１と、入力信号Ｂと入力信号Ｃとの排他的論理
ＮＯＲをとるイクスクルーシブノアゲート８２と、これ
らの出力の論理積をとるアンドゲート８３とにより得ら
れる。
（インバータ８６を解したもの）の論理積をとるアンド
ゲート８１と、入力信号Ｂと入力信号Ｃとの排他的論理
ＮＯＲをとるイクスクルーシブノアゲート８２と、これ
らの出力の論理積をとるアンドゲート８３とにより得ら
れる。
【００５１】βは、入力信号Ａ、入力信号Ｂおよび入力
信号Ｄの反転信号の論理積をとるアンドゲート８４によ
り得られる。
信号Ｄの反転信号の論理積をとるアンドゲート８４によ
り得られる。
【００５２】γは、入力信号Ａ，Ｂ，Ｃ，Ｄの論理積を
とるアンドゲート８５により得られる。なお、これらの
回路の構成の妥当性は、図１０に示すα，β，γの理論
式により裏付けられる。
とるアンドゲート８５により得られる。なお、これらの
回路の構成の妥当性は、図１０に示すα，β，γの理論
式により裏付けられる。
【００５３】以上のようなＰＬＬ回路では、パルス抽出
回路７５１〜７５４の抽出するパルス信号の幅がＰＬＬ
回路のジッタを検出できるような設定になっているの
で、サーモメータデコーダから出力される評価信号に基
づいて前記ジッタの程度を評価することが可能となる。
またパルス抽出回路７５１〜７５４のいずれかのパルス
幅の設定を位相同期ループ回路１０のＰＬＬ信号のアン
ロック状態を検出できるような設定値にすれば、前記ア
ンロック状態の検出を行なうことも可能である。
回路７５１〜７５４の抽出するパルス信号の幅がＰＬＬ
回路のジッタを検出できるような設定になっているの
で、サーモメータデコーダから出力される評価信号に基
づいて前記ジッタの程度を評価することが可能となる。
またパルス抽出回路７５１〜７５４のいずれかのパルス
幅の設定を位相同期ループ回路１０のＰＬＬ信号のアン
ロック状態を検出できるような設定値にすれば、前記ア
ンロック状態の検出を行なうことも可能である。
【００５４】なお、本実施例においては、パルス抽出回
路およびカウンタを４つずつ設けたが、これに限らずこ
れよりも多く設けてもよい。
路およびカウンタを４つずつ設けたが、これに限らずこ
れよりも多く設けてもよい。
【００５５】
【発明の効果】請求項１に記載の本発明によれば、評価
信号出力手段の評価信号に基づいて、信号抽出手段およ
び判別手段により検出された、ＰＬＬ回路のジッタの程
度が評価できるので、ＰＬＬ回路を形成した半導体装置
の性能評価の精度を向上させることができる。
信号出力手段の評価信号に基づいて、信号抽出手段およ
び判別手段により検出された、ＰＬＬ回路のジッタの程
度が評価できるので、ＰＬＬ回路を形成した半導体装置
の性能評価の精度を向上させることができる。
【００５６】請求項２に記載の本発明によれば、信号抽
出手段は、複数の反転手段と、論理積手段とにて構成さ
れているため、反転手段の数を変更することにより信号
抽出手段における、抽出すべきパルス信号のパルス幅を
容易に変更することができる。
出手段は、複数の反転手段と、論理積手段とにて構成さ
れているため、反転手段の数を変更することにより信号
抽出手段における、抽出すべきパルス信号のパルス幅を
容易に変更することができる。
【００５７】請求項３に記載の本発明によれば、信号切
換手段によってテスト用パルス信号を各抽出手段に与え
ることができるので、信号抽出手段、判別手段および評
価信号出力手段の動作の検証を行なうことができる。
換手段によってテスト用パルス信号を各抽出手段に与え
ることができるので、信号抽出手段、判別手段および評
価信号出力手段の動作の検証を行なうことができる。
【図１】ＰＬＬ回路を形成した半導体装置の回路図であ
る。
る。
【図２】ＰＬＬ回路の構成を示すブロック図である。
【図３】位相比較回路の構成を示す回路図である。
【図４】位相比較回路の動作を示すタイミングチャート
である。
である。
【図５】パルス抽出回路の構成を示す回路図である。
【図６】パルス抽出回路の動作を示すタイミングチャー
トである。
トである。
【図７】カウンタの構成を示す回路図である。
【図８】カウンタの動作を示すタイミングチャートであ
る。
る。
【図９】サーモメータデコーダにおける評価信号の変換
態様を示す図である。
態様を示す図である。
【図１０】サーモメータデコーダの構成の一例を示す回
路図である。
路図である。
【図１１】従来のＰＬＬロック検出回路を含むＰＬＬ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
７ 検出回路 １０ 位相同期ループ回路 ７２，７３ 信号選択器 ７４ オアゲート ７５ａ インバータチェイン ７５ｂ アンドゲート ７７ サーモメータデコーダ １００ 半導体チップ ７５１〜７５４ パルス抽出回路 ７６１〜７６４ カウンタ
Claims (3)
- 【請求項１】 半導体チップ上に形成されるＰＬＬ回路
であって、 入力信号と帰還信号との位相を比較してその位相差に応
じたパルス幅のパルス信号を出力する位相比較手段を含
む位相同期ループ手段と、 前記パルス信号を受け、それぞれについて予め定められ
たパルス幅以上のパルス幅を有するパルス信号を抽出す
る複数の信号抽出手段と、 前記複数の信号抽出手段に対応して設けられ、各々が対
応する信号抽出手段で抽出されたパルス信号を計数し、
所定時間内の計数結果が所定数に達したか否かをそれぞ
れ判別する複数の判別手段と、 前記複数の判別手段の判別結果に基づいて評価信号を出
力する評価信号出力手段とを備えた、ＰＬＬ回路。 - 【請求項２】 前記信号抽出手段は、前記パルス信号を
受ける直列接続された複数の反転手段と、前記直列接続
された複数の反転手段の出力信号および前記パルス信号
の論理積をとる論理積手段とを有する、請求項１記載の
ＰＬＬ回路。 - 【請求項３】 半導体チップ上に形成されるＰＬＬ回路
であって、 入力信号と帰還信号との位相を比較してその位相差に応
じたパルス幅のパルス信号を出力する位相比較手段を含
む位相同期ループ手段と、 前記パルス信号、予め定められたテスト用パルス信号お
よびモード信号を受け、そのモード信号に応じて前記パ
ルス信号および前記テスト用パルス信号の一方を選択的
に出力する信号選択手段と、 前記信号選択手段から出力されるパルス信号を受け、そ
れぞれについて予め定められたパルス幅以上のパルス幅
のパルス信号のみを抽出する複数の信号抽出手段と、 前記複数の信号抽出手段に対応して設けられ、各々が対
応する信号抽出手段で抽出されたパルス信号を計数し、
所定時間内の計数結果が所定数に達したか否かをそれぞ
れ判別する複数の判別手段と、 前記複数の判別手段の判別結果に基づいて評価信号を出
力する評価信号出力手段とを備えた、ＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251426A JP2769660B2 (ja) | 1992-09-21 | 1992-09-21 | Ｐｌｌ回路 |
| US08/420,400 US5555278A (en) | 1992-09-21 | 1995-04-11 | Semiconductor circuit having phase lock function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4251426A JP2769660B2 (ja) | 1992-09-21 | 1992-09-21 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104746A true JPH06104746A (ja) | 1994-04-15 |
| JP2769660B2 JP2769660B2 (ja) | 1998-06-25 |
Family
ID=17222673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4251426A Expired - Lifetime JP2769660B2 (ja) | 1992-09-21 | 1992-09-21 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5555278A (ja) |
| JP (1) | JP2769660B2 (ja) |
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-
1992
- 1992-09-21 JP JP4251426A patent/JP2769660B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-11 US US08/420,400 patent/US5555278A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2769660B2 (ja) | 1998-06-25 |
| US5555278A (en) | 1996-09-10 |
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