JPH0522130A - Ｐｌｌロツク検出回路 - Google Patents
Ｐｌｌロツク検出回路Info
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- JPH0522130A JPH0522130A JP3200256A JP20025691A JPH0522130A JP H0522130 A JPH0522130 A JP H0522130A JP 3200256 A JP3200256 A JP 3200256A JP 20025691 A JP20025691 A JP 20025691A JP H0522130 A JPH0522130 A JP H0522130A
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】高精度のＰＬＬロック検出信号を得るととも
に、平滑回路を削除できるＰＬＬロック又はアンロック
検出回路を提供すること。 【構成】入力信号Ｆｉｎを受けてプログラマブルカウン
タ２から出力される１／Ｎ分周信号ｎと入力信号Ｆｉｎ
を受けるフリップフロップ３から出力される入力信号の
一周期に相当する信号Ｆｉと入力信号Ｆｉｎの反転信号
とを受けてフリップフロップ４から出力されるバーＦｉ
より１／２周期遅延されたバーＦｉ′信号と基準周波数
信号ＲＥＦとを受けてロック検出信号を出力するロック
検出回路。 【効果】ディジタル論理回路的な信号処理によりＰＬＬ
ロック状態を判別できるものであるため、判定レベルの
バラツキの影響を受けることなく、かつ平滑回路を必要
としない。
に、平滑回路を削除できるＰＬＬロック又はアンロック
検出回路を提供すること。 【構成】入力信号Ｆｉｎを受けてプログラマブルカウン
タ２から出力される１／Ｎ分周信号ｎと入力信号Ｆｉｎ
を受けるフリップフロップ３から出力される入力信号の
一周期に相当する信号Ｆｉと入力信号Ｆｉｎの反転信号
とを受けてフリップフロップ４から出力されるバーＦｉ
より１／２周期遅延されたバーＦｉ′信号と基準周波数
信号ＲＥＦとを受けてロック検出信号を出力するロック
検出回路。 【効果】ディジタル論理回路的な信号処理によりＰＬＬ
ロック状態を判別できるものであるため、判定レベルの
バラツキの影響を受けることなく、かつ平滑回路を必要
としない。
Description
【０００１】
【産業上の利用分野】この発明は、ＰＬＬ（フェーズ・
ロックド・ループ）周波数シンセサイザにおけるＰＬＬ
ロック検出回路に関する。
ロックド・ループ）周波数シンセサイザにおけるＰＬＬ
ロック検出回路に関する。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイザにおけるＰＬ
Ｌループを構成するディジタル式の位相検波回路として
例えば、図１に示すような位相検波回路１が米国特許
４，１１０，６９４号公報によって公知である。
Ｌループを構成するディジタル式の位相検波回路として
例えば、図１に示すような位相検波回路１が米国特許
４，１１０，６９４号公報によって公知である。
【０００３】この位相検波回路１の出力ＰＤ1，ＰＤ2を
ＮＡＮＤ回路Ｇ10に入力し、その出力をＮチャンネルＭ
ＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｑの
ゲート電極に印加して、ＭＩＳＦＥＴＱのドレイン出力
信号を平滑回路Ｒ1，Ｃ1で平滑することによりＰＬＬロ
ック検出信号を得ることが、この発明に先立って提案さ
れている。
ＮＡＮＤ回路Ｇ10に入力し、その出力をＮチャンネルＭ
ＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｑの
ゲート電極に印加して、ＭＩＳＦＥＴＱのドレイン出力
信号を平滑回路Ｒ1，Ｃ1で平滑することによりＰＬＬロ
ック検出信号を得ることが、この発明に先立って提案さ
れている。
【０００４】上記回路において、ＰＬＬループがロック
状態では、周知のように位相検波出力ＰＤ1，ＰＤ2は一
致するものであるが、多少の時間ずれによりＮＡＮＤ回
路Ｇ10の出力には、ヒゲ状のパルスが出力される。そこ
で、平滑回路で平滑することにより、平均値を求めてＰ
ＬＬロック検出信号を得るものである。
状態では、周知のように位相検波出力ＰＤ1，ＰＤ2は一
致するものであるが、多少の時間ずれによりＮＡＮＤ回
路Ｇ10の出力には、ヒゲ状のパルスが出力される。そこ
で、平滑回路で平滑することにより、平均値を求めてＰ
ＬＬロック検出信号を得るものである。
【０００５】またこの提案回路は平滑回路を必要とする
ものであるので、モノリシックＩＣ化に際して、外付端
子Ｐ1及び外付部品Ｒ1，Ｃ1が必要となるという欠点及
び判定レベルのバラツキの影響を受けるという欠点があ
る。
ものであるので、モノリシックＩＣ化に際して、外付端
子Ｐ1及び外付部品Ｒ1，Ｃ1が必要となるという欠点及
び判定レベルのバラツキの影響を受けるという欠点があ
る。
【０００６】
【発明が解決しようとする課題】この発明の目的は、高
精度のＰＬＬロック検出信号を得るとともに、平滑回路
を削除することができるＰＬＬロック（又はアンロッ
ク）検出回路を提供することにある。
精度のＰＬＬロック検出信号を得るとともに、平滑回路
を削除することができるＰＬＬロック（又はアンロッ
ク）検出回路を提供することにある。
【０００７】
【課題を解決するための手段】この発明の基本的特長に
よれば、ＰＬＬ周波数シンセサイザにおけるプログラマ
ブルカウンタの１／Ｎ分周出力パルス幅の略１／２に相
当する時間だけ遅らせて形成されたパルス信号が、基準
周波数パルスによってサンプリングされる。
よれば、ＰＬＬ周波数シンセサイザにおけるプログラマ
ブルカウンタの１／Ｎ分周出力パルス幅の略１／２に相
当する時間だけ遅らせて形成されたパルス信号が、基準
周波数パルスによってサンプリングされる。
【０００８】この発明の他の基本的特徴によれば、ＰＬ
Ｌ周波数シンセサイザを構成する位相検波回路、又はこ
れと同様な構成の位相検波回路の出力パルスが所定のタ
イミング信号でサンプリングされたパルス列における連
続したロック状態をもってＰＬＬロック検出信号とされ
る。
Ｌ周波数シンセサイザを構成する位相検波回路、又はこ
れと同様な構成の位相検波回路の出力パルスが所定のタ
イミング信号でサンプリングされたパルス列における連
続したロック状態をもってＰＬＬロック検出信号とされ
る。
【０００９】
【作用】ディジタル論理回路的な信号処理によりＰＬＬ
ロック状態を判別できるものであるため、判定レベルの
バラツキの影響を受けることなく、かつ平滑回路を必要
としない。
ロック状態を判別できるものであるため、判定レベルの
バラツキの影響を受けることなく、かつ平滑回路を必要
としない。
【００１０】従って、このＰＬＬロック検出回路を含む
ＰＬＬ周波数シンセサイザをモノリシックＩＣ化する場
合には、外付端子、外付部品の削減を図ることができ
る。
ＰＬＬ周波数シンセサイザをモノリシックＩＣ化する場
合には、外付端子、外付部品の削減を図ることができ
る。
【００１１】
【実施例】以下、この発明を実施例とともに詳細に説明
する。
する。
【００１２】図２は、この発明の一実施例を示すブロッ
ク図である。
ク図である。
【００１３】この実施例では、プログラマブルカウンタ
２は、１／Ｎ分周出力言い換えればＮ個のパルス計数出
力信号が入力端子Ｄに印加され、プログラマブルカウン
タ２の入力信号ＦINがクロック端子φに印加されたＤ型
フリップフロップ回路３を設けて、このフリップフロッ
プ回路３の出力Ｑから入力信号ＦINの一周期に相当する
パルス幅を有し、１／Ｎに分周された出力パルスバーＦ
ｉを形成し、Ｎ値プリセットゲートパルスとして用いる
とともにインバータ回路ＩＶにより反転して、図１に示
した位相検波回路１の一方の入力Ｆｉに印加する。
２は、１／Ｎ分周出力言い換えればＮ個のパルス計数出
力信号が入力端子Ｄに印加され、プログラマブルカウン
タ２の入力信号ＦINがクロック端子φに印加されたＤ型
フリップフロップ回路３を設けて、このフリップフロッ
プ回路３の出力Ｑから入力信号ＦINの一周期に相当する
パルス幅を有し、１／Ｎに分周された出力パルスバーＦ
ｉを形成し、Ｎ値プリセットゲートパルスとして用いる
とともにインバータ回路ＩＶにより反転して、図１に示
した位相検波回路１の一方の入力Ｆｉに印加する。
【００１４】この位相検波回路１の他方の入力には、基
準周波数ＲＥＦが印加され、その出力ＰＤ1，ＰＤ2はｎ
チャンネルＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）Ｑ2，ｐチャンネルＭＩＳＦＥＴＱ1のゲートに
それぞれ印加され、それぞれのドレインが共通に出力端
子Ｐ2に接続される。
準周波数ＲＥＦが印加され、その出力ＰＤ1，ＰＤ2はｎ
チャンネルＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）Ｑ2，ｐチャンネルＭＩＳＦＥＴＱ1のゲートに
それぞれ印加され、それぞれのドレインが共通に出力端
子Ｐ2に接続される。
【００１５】そして、この出力回路を通した位相検波出
力はループフィルタ６で直流電圧化され、電圧制御型発
振回路（以下、ＶＣＯと略す）７の制御入力端子に印加
される。このＶＣＯ７の出力は、端子Ｐ3を介してプロ
グラマブルカウンタ２の入力信号ＦINとして印加される
とともに、例えば、ラジオ受信装置における局部発振周
波数信号ｆLOCとして用いられる。
力はループフィルタ６で直流電圧化され、電圧制御型発
振回路（以下、ＶＣＯと略す）７の制御入力端子に印加
される。このＶＣＯ７の出力は、端子Ｐ3を介してプロ
グラマブルカウンタ２の入力信号ＦINとして印加される
とともに、例えば、ラジオ受信装置における局部発振周
波数信号ｆLOCとして用いられる。
【００１６】上記ＰＬＬループの動作により、位相検波
回路１の入力信号ＦｉとＲＥＦとの周波数（位相）が一
致するように、ＶＣＯ７は制御される。したがって、Ｖ
ＣＯ７の発振周波数は、ＰＬＬループがロックしたとき
に、Ｎ倍の基準周波数ＲＥＦと等しくすることのができ
る。
回路１の入力信号ＦｉとＲＥＦとの周波数（位相）が一
致するように、ＶＣＯ７は制御される。したがって、Ｖ
ＣＯ７の発振周波数は、ＰＬＬループがロックしたとき
に、Ｎ倍の基準周波数ＲＥＦと等しくすることのができ
る。
【００１７】このようなＰＬＬ周波数シンセサイザにお
いてＰＬＬロック検出回路を構成するため、この実施例
では、上記Ｄ型フリップフロップ回路３の出力信号バー
Ｆｉが入力端子Ｄに印加され、プログラマブルカウンタ
２の入力信号ＦINの反転信号がクロック端子φに印加さ
れたＤ型フリップフロップ回路４と、このフリップフロ
ップ回路４の出力信号バーＦｉ′が入力端子Ｄに印加さ
れ、反転された基準周波数信号ＲＥＦがクロック端子φ
に印加されたＤ型フリップフロップ回路５とが設けられ
る。そして、このフリップフロップ回路５の出力Ｑよ
り、ロック検出信号ＬＯＣＫを得るものである。
いてＰＬＬロック検出回路を構成するため、この実施例
では、上記Ｄ型フリップフロップ回路３の出力信号バー
Ｆｉが入力端子Ｄに印加され、プログラマブルカウンタ
２の入力信号ＦINの反転信号がクロック端子φに印加さ
れたＤ型フリップフロップ回路４と、このフリップフロ
ップ回路４の出力信号バーＦｉ′が入力端子Ｄに印加さ
れ、反転された基準周波数信号ＲＥＦがクロック端子φ
に印加されたＤ型フリップフロップ回路５とが設けられ
る。そして、このフリップフロップ回路５の出力Ｑよ
り、ロック検出信号ＬＯＣＫを得るものである。
【００１８】以下、この実施例回路の動作を図３に示さ
れた動作波形図を参照して説明する。
れた動作波形図を参照して説明する。
【００１９】プログラマブルカウンタ２からの分周出力
は、通常カウントアップ又はカウントダウンのクリア信
号として得られる。この実施例では、特に限定されない
が、ダウンカウンタ回路が用いられ、その係数内容が２
のときにローレベルとなる出力信号ｎがフリップフロッ
プ回路３に伝えられる。
は、通常カウントアップ又はカウントダウンのクリア信
号として得られる。この実施例では、特に限定されない
が、ダウンカウンタ回路が用いられ、その係数内容が２
のときにローレベルとなる出力信号ｎがフリップフロッ
プ回路３に伝えられる。
【００２０】このときに、この出力信号ｎのローレベル
の立ち下がりには遅れ時間ｔｄがあるため、フリップフ
ロップ回路３は、このローレベルを次の周期の入力パル
スＦINの立ち下がりエッジで読み取りローレベルとな
る。したがって、フリップフロップ回路３の出力信号バ
ーＦｉは、プログラマブルカウンタ２の計数内容が１の
ときにローレベルとなる。そして、この出力信号バーＦ
ｉでプリセットゲート回路を開いてプログラマブルカウ
ンタ２にＮ値をセットする。このためプログラマブルカ
ウンタ２の内容は１からＮに変化する。また、このＮ値
の入力により、あるいはカウンタの計数内容が１になる
ことより、いずれか早い方のタイミングに従ってプログ
ラマブルカウンタ２の出力信号ｎはハイレベルに変化す
る。このときにも上記同様の遅れ時間があるため、フリ
ップフロップ回路３の出力信号バーＦｉは、次の周期の
入力パルスＦINの立ち上りエッジで上記ハイレベル読み
取る。したがって、入力パルスＦINの一周期間ローレベ
ルとなる分周出力バーＦｉがえられる。この分周出力バ
ーＦｉのハイレベルでプログラマブルカウンタ２のプリ
セット状態が解除されるため、プリセット内容Ｎ′から
ダウンカウント動作を行なう。この動作説明では、新た
なＮ値、例えばＮ＋１＝Ｎ′がセットされた場合を示し
ている。
の立ち下がりには遅れ時間ｔｄがあるため、フリップフ
ロップ回路３は、このローレベルを次の周期の入力パル
スＦINの立ち下がりエッジで読み取りローレベルとな
る。したがって、フリップフロップ回路３の出力信号バ
ーＦｉは、プログラマブルカウンタ２の計数内容が１の
ときにローレベルとなる。そして、この出力信号バーＦ
ｉでプリセットゲート回路を開いてプログラマブルカウ
ンタ２にＮ値をセットする。このためプログラマブルカ
ウンタ２の内容は１からＮに変化する。また、このＮ値
の入力により、あるいはカウンタの計数内容が１になる
ことより、いずれか早い方のタイミングに従ってプログ
ラマブルカウンタ２の出力信号ｎはハイレベルに変化す
る。このときにも上記同様の遅れ時間があるため、フリ
ップフロップ回路３の出力信号バーＦｉは、次の周期の
入力パルスＦINの立ち上りエッジで上記ハイレベル読み
取る。したがって、入力パルスＦINの一周期間ローレベ
ルとなる分周出力バーＦｉがえられる。この分周出力バ
ーＦｉのハイレベルでプログラマブルカウンタ２のプリ
セット状態が解除されるため、プリセット内容Ｎ′から
ダウンカウント動作を行なう。この動作説明では、新た
なＮ値、例えばＮ＋１＝Ｎ′がセットされた場合を示し
ている。
【００２１】一方、上述のようにして形成された１／Ｎ
分周出力バーＦｉがｐ型フリップフロップ回路４の入力
端子Ｄに印加され、かつ上記入力信号ＦINの反転信号を
形成するインバータ回路ＩＮの出力信号がＤ型フリップ
フロップ回路４のクロック端子φに印加されるとＤ型フ
リップフロップ回路４の出力信号バーＦｉ′は、上記１
／Ｎ分周信号バーＦｉに対して、上記入力信号ＦINの半
周期分遅らされたものとなる。すなわち、Ｄ型フリップ
フロップ回路４は、クロックパルスのフロントエッジで
入力信号を取り込むものである。
分周出力バーＦｉがｐ型フリップフロップ回路４の入力
端子Ｄに印加され、かつ上記入力信号ＦINの反転信号を
形成するインバータ回路ＩＮの出力信号がＤ型フリップ
フロップ回路４のクロック端子φに印加されるとＤ型フ
リップフロップ回路４の出力信号バーＦｉ′は、上記１
／Ｎ分周信号バーＦｉに対して、上記入力信号ＦINの半
周期分遅らされたものとなる。すなわち、Ｄ型フリップ
フロップ回路４は、クロックパルスのフロントエッジで
入力信号を取り込むものである。
【００２２】そして、このクロックパルスは、インバー
タ回路ＩＮで入力信号ＦINを反転させたものであること
より入力信号ＦINについてみれば、そのバックエッジ
（立ち下り）で、Ｄ型フリップフロップ回路４が、上記
１／Ｎ分周信号バーＦｉを取り込むこととなるからであ
る。
タ回路ＩＮで入力信号ＦINを反転させたものであること
より入力信号ＦINについてみれば、そのバックエッジ
（立ち下り）で、Ｄ型フリップフロップ回路４が、上記
１／Ｎ分周信号バーＦｉを取り込むこととなるからであ
る。
【００２３】したがって、Ｄ型フリップフロップ回路４
の出力信号バーＦｉ′は、上記１／Ｎ分周信号バーＦｉ
に対してそのパルス幅の１／２に相当する時間だけ遅延
させられたパルス幅（ローレベル期間）とすることがで
きる。
の出力信号バーＦｉ′は、上記１／Ｎ分周信号バーＦｉ
に対してそのパルス幅の１／２に相当する時間だけ遅延
させられたパルス幅（ローレベル期間）とすることがで
きる。
【００２４】一方、ＰＬＬロック状態では、基準周波数
信号ＲＥＦと、上記１／Ｎ分周信号バーＦｉを反転回路
ＩＶで反転させ位相検波回路１へ入力して得られるパル
スＦｉとの位相が一致する。具体的に言うと、両パルス
ＲＥＦ，Ｆｉのバックエッジ（立ち下り）が一致する。
信号ＲＥＦと、上記１／Ｎ分周信号バーＦｉを反転回路
ＩＶで反転させ位相検波回路１へ入力して得られるパル
スＦｉとの位相が一致する。具体的に言うと、両パルス
ＲＥＦ，Ｆｉのバックエッジ（立ち下り）が一致する。
【００２５】このロック状態は、Ｄ型フリップフロップ
回路５により高精度に検出できる。Ｄ型フリップフロッ
プ回路５の入力端子Ｄには、上記Ｄ型フリップフロップ
回路４の出力信号バーＦｉ′が印加され、クロック端子
φには、反転回路ＩＶで反転された基準周波数信号バー
ＲＥＦが印加されている。したがって、Ｄ型フリップフ
ロップ回路５は、基準周波数信号ＲＥＦについてみれ
ば、その立ち下りエッジに同期して、上記信号バーＦ
ｉ′を取り込むものである。そして、ＰＬＬロック状態
では、上述のように両パルスＲＥＦ，Ｆｉのバックエッ
ジが一致しており、上記信号バーＦｉ′のローレベル期
間は、パルスＦｉに対して、そのパルス幅（ハイレベル
期間）の１／２に相当する時間だけ遅延させられてい
る。
回路５により高精度に検出できる。Ｄ型フリップフロッ
プ回路５の入力端子Ｄには、上記Ｄ型フリップフロップ
回路４の出力信号バーＦｉ′が印加され、クロック端子
φには、反転回路ＩＶで反転された基準周波数信号バー
ＲＥＦが印加されている。したがって、Ｄ型フリップフ
ロップ回路５は、基準周波数信号ＲＥＦについてみれ
ば、その立ち下りエッジに同期して、上記信号バーＦ
ｉ′を取り込むものである。そして、ＰＬＬロック状態
では、上述のように両パルスＲＥＦ，Ｆｉのバックエッ
ジが一致しており、上記信号バーＦｉ′のローレベル期
間は、パルスＦｉに対して、そのパルス幅（ハイレベル
期間）の１／２に相当する時間だけ遅延させられてい
る。
【００２６】したがって、Ｄ型フリップフロップ回路５
のサンプリングタイミングである基準周波数ＲＥＦのバ
ックエッジは、取り込み入力信号である上記信号バーＦ
ｉ′のローレベル期間の中点に一致するものとなる。
のサンプリングタイミングである基準周波数ＲＥＦのバ
ックエッジは、取り込み入力信号である上記信号バーＦ
ｉ′のローレベル期間の中点に一致するものとなる。
【００２７】例えば、以前の上述のようなＤ型フリップ
フロップ回路５でのサンプリング動作によって、基準周
波数ＲＥＦのバックエッジに対して、上記分周出力信バ
ーＦｉ′がローレベルであるＰＬＬロック状態では、Ｄ
型フリップフロップ回路５の非反転出力信号Ｑから得ら
れるロック検出信号ＬＯＣＫはローレベルのまま変化せ
ず、反転出力端子バーＱから得られるアンロック検出信
号バーＬＯＣＫはハイレベルのまま変化しない。
フロップ回路５でのサンプリング動作によって、基準周
波数ＲＥＦのバックエッジに対して、上記分周出力信バ
ーＦｉ′がローレベルであるＰＬＬロック状態では、Ｄ
型フリップフロップ回路５の非反転出力信号Ｑから得ら
れるロック検出信号ＬＯＣＫはローレベルのまま変化せ
ず、反転出力端子バーＱから得られるアンロック検出信
号バーＬＯＣＫはハイレベルのまま変化しない。
【００２８】そして、上記のように新たなプリセット情
報Ｎ′（Ｎ＋１）をプログラマブルカウンタ２に入力し
たときには、基準周波数ＲＥＦは一定の周期であるのに
対してプログラマブルカウンタ回路２とフリップフロッ
プ回路３とで形成された分周出力バーＦｉは、入力パル
スＦNの一周期分だけ遅れる（△θ）。したがって、基
準周波数ＲＥＦのバックエッジでの分周出力バーＦｉ′
はハイレベルとなるため、上述のようなサンプリング動
作によってＤ型フリップフロップ回路５から得られるロ
ック検出信号ＬＯＣＫはハイレベルに、アンロック検出
信号バーＬＯＣＫはローレベルに変化して、アンロック
状態の検出が行なわれる。上記基準周波数ＲＥＦと分周
出力Ｆｉとのバックエッジの位相差△θは、位相検出回
路１で検出され、ＶＣＯ７の発振周波数を高くする方向
に制御する。このようなＰＬＬループの動作によって再
び両者の位相が一致させられる。
報Ｎ′（Ｎ＋１）をプログラマブルカウンタ２に入力し
たときには、基準周波数ＲＥＦは一定の周期であるのに
対してプログラマブルカウンタ回路２とフリップフロッ
プ回路３とで形成された分周出力バーＦｉは、入力パル
スＦNの一周期分だけ遅れる（△θ）。したがって、基
準周波数ＲＥＦのバックエッジでの分周出力バーＦｉ′
はハイレベルとなるため、上述のようなサンプリング動
作によってＤ型フリップフロップ回路５から得られるロ
ック検出信号ＬＯＣＫはハイレベルに、アンロック検出
信号バーＬＯＣＫはローレベルに変化して、アンロック
状態の検出が行なわれる。上記基準周波数ＲＥＦと分周
出力Ｆｉとのバックエッジの位相差△θは、位相検出回
路１で検出され、ＶＣＯ７の発振周波数を高くする方向
に制御する。このようなＰＬＬループの動作によって再
び両者の位相が一致させられる。
【００２９】この遅延された１／Ｎ分周出力パルスバー
Ｆｉ′は、１／Ｎ分周出力パルスバーＦｉ（Ｆｉ）に追
従するものであるため、位相検波回路１における両入力
信号ＦｉとＲＥＦとの位相差が、上記入力信号ＦINの半
周期以内の位相ずれにあるときは、ロック状態であると
判定するものである。
Ｆｉ′は、１／Ｎ分周出力パルスバーＦｉ（Ｆｉ）に追
従するものであるため、位相検波回路１における両入力
信号ＦｉとＲＥＦとの位相差が、上記入力信号ＦINの半
周期以内の位相ずれにあるときは、ロック状態であると
判定するものである。
【００３０】この実施例では、上述のようにディジタル
論理回路的な信号処理によりＰＬＬロック状態を判別で
きるものであるため、判定レベルのバラツキの影響を受
けることなく、かつ平滑回路を必要としない。
論理回路的な信号処理によりＰＬＬロック状態を判別で
きるものであるため、判定レベルのバラツキの影響を受
けることなく、かつ平滑回路を必要としない。
【００３１】したがって、このＰＬＬロック検出回路を
含むＰＬＬ周波数シンセサイザをモノリシックＩＣ化す
る場合には、外付端子，外付部品の削減を図ることがで
きる。
含むＰＬＬ周波数シンセサイザをモノリシックＩＣ化す
る場合には、外付端子，外付部品の削減を図ることがで
きる。
【００３２】なお、このＰＬＬロック検出信号は、例え
ば、ＰＬＬ周波数シンセサイザチューナを有するＦＭ／
ＡＭラジオ受信装置に適用した場合、オートスキャン動
作におけるＮ値更新、又は音声ミュートの制御信号等と
して利用される。
ば、ＰＬＬ周波数シンセサイザチューナを有するＦＭ／
ＡＭラジオ受信装置に適用した場合、オートスキャン動
作におけるＮ値更新、又は音声ミュートの制御信号等と
して利用される。
【００３３】図４は、この発明の他の一実施例を示すブ
ロック図である。
ロック図である。
【００３４】この実施例ブロック図には、ＰＬＬロック
検出回路のみが示されている。
検出回路のみが示されている。
【００３５】この実施例では、前記図１に示したＰＬＬ
ロック検出回路におけるＮチャンネルＭＩＳＦＥＴＱと
平滑回路とに替え、Ｄ型フリップフロップ回路８と、シ
フトレジスタ９とＮＯＲゲート回路Ｇ11とが用いられ
る。すなわち、前記説明した位相検波回路１の出力信号
ＰＤ1，ＰＤ2がそれぞれ入力端子に印加されたＮＡＮＤ
ゲート回路Ｇ10と、このＮＡＮＤゲート回路Ｇ10の出力
信号が入力端子Ｄに印加され、クロック端子φにサンプ
リングパルスφｓが印加されたＤ型フリップフロップ回
路８と、上記サンプリングパルスφｓをシフトクロック
パルスとして、上記Ｄ型フリップフロップ回路８の出力
信号Ｑを受けるシフトレジスタ９と、このシフトレジス
タ９における各段の保持信号Ｓ1〜Ｓ5を受けるＮＯＲゲ
ート回路Ｇ11とによりＰＬＬロック検出回路が構成され
る。上記サンプリングパルスφｓは、例えば前記ＰＬＬ
回路における基準周波数信号ＲＥＦと同一の周波数のパ
ルスとして形成される。
ロック検出回路におけるＮチャンネルＭＩＳＦＥＴＱと
平滑回路とに替え、Ｄ型フリップフロップ回路８と、シ
フトレジスタ９とＮＯＲゲート回路Ｇ11とが用いられ
る。すなわち、前記説明した位相検波回路１の出力信号
ＰＤ1，ＰＤ2がそれぞれ入力端子に印加されたＮＡＮＤ
ゲート回路Ｇ10と、このＮＡＮＤゲート回路Ｇ10の出力
信号が入力端子Ｄに印加され、クロック端子φにサンプ
リングパルスφｓが印加されたＤ型フリップフロップ回
路８と、上記サンプリングパルスφｓをシフトクロック
パルスとして、上記Ｄ型フリップフロップ回路８の出力
信号Ｑを受けるシフトレジスタ９と、このシフトレジス
タ９における各段の保持信号Ｓ1〜Ｓ5を受けるＮＯＲゲ
ート回路Ｇ11とによりＰＬＬロック検出回路が構成され
る。上記サンプリングパルスφｓは、例えば前記ＰＬＬ
回路における基準周波数信号ＲＥＦと同一の周波数のパ
ルスとして形成される。
【００３６】この実施例回路の動作は、図５の動作波形
図に従って説明する。
図に従って説明する。
【００３７】位相検波回路１の各出力信号ＰＤ1，ＰＤ2
の論理レベルが共にローレベル（“１”）のとき、ロッ
ク状態であり、ＮＡＮＤゲート回路Ｇ10の出力信号はハ
イレベル（“０”）になる。今、第１個目のサンプリン
グタイミングで、ロック状態を示すハイレベル信号がＤ
型フリップフロップ回路８に入力されると、このフリッ
プフロップ回路８の出力信号Ｑは、ハイレベルとなる。
の論理レベルが共にローレベル（“１”）のとき、ロッ
ク状態であり、ＮＡＮＤゲート回路Ｇ10の出力信号はハ
イレベル（“０”）になる。今、第１個目のサンプリン
グタイミングで、ロック状態を示すハイレベル信号がＤ
型フリップフロップ回路８に入力されると、このフリッ
プフロップ回路８の出力信号Ｑは、ハイレベルとなる。
【００３８】そして、第２個目のサンプリングタイミン
グでシフトレジスタ９の初段回路に上記ハイレベル信号
を移送するとともに、第２回目のサンプリングを行な
う、このとき、ロック状態から逸脱し、又は上記ロック
検出が誤動作により生じたものであることによって、ア
ンロック状態のローレベルを取り込むと、フリップフロ
ップ回路８の出力信号Ｑは再びローレベルに変化する。
グでシフトレジスタ９の初段回路に上記ハイレベル信号
を移送するとともに、第２回目のサンプリングを行な
う、このとき、ロック状態から逸脱し、又は上記ロック
検出が誤動作により生じたものであることによって、ア
ンロック状態のローレベルを取り込むと、フリップフロ
ップ回路８の出力信号Ｑは再びローレベルに変化する。
【００３９】次に、第３個目のサンプリングタイミング
ではシフトレジスタ９では、初段回路のハイレベル保持
レベルが第２段回路に移送され、初段回路には上記ロー
レベルのフリップフロップ回路８の出力信号が移送され
る。そして、このサンプリングタイミングで再びロック
状態を示すハイレベルが形成されていると、このハイレ
ベルがフリップフロップ回路に取り込まれる。
ではシフトレジスタ９では、初段回路のハイレベル保持
レベルが第２段回路に移送され、初段回路には上記ロー
レベルのフリップフロップ回路８の出力信号が移送され
る。そして、このサンプリングタイミングで再びロック
状態を示すハイレベルが形成されていると、このハイレ
ベルがフリップフロップ回路に取り込まれる。
【００４０】以下、連続してＤ型フリップフロップ回路
８のサンプリングによってロック状態を示すハイレベル
が取り込まれると、シフトレジスタ９でのデータ転送動
作によって、第８個目のサンプリングタイミングで、第
３個目のサンプリングタイミングで取り込んだロック状
態を示すハイレベル信号が最終段回路まで伝えられる。
８のサンプリングによってロック状態を示すハイレベル
が取り込まれると、シフトレジスタ９でのデータ転送動
作によって、第８個目のサンプリングタイミングで、第
３個目のサンプリングタイミングで取り込んだロック状
態を示すハイレベル信号が最終段回路まで伝えられる。
【００４１】このときに、シフトレジスタ９の各段の出
力信号Ｓ1〜Ｓ5がすべてハイレベル（“０”）となるた
め、ＮＯＲゲート回路Ｇ11からローレベルのロック検出
信号ＬＯＣＫが形成される。
力信号Ｓ1〜Ｓ5がすべてハイレベル（“０”）となるた
め、ＮＯＲゲート回路Ｇ11からローレベルのロック検出
信号ＬＯＣＫが形成される。
【００４２】このようにして、この実施例では５回連続
してロック状態がサンプリングされたことをもって、初
めてローレベルのロック検出信号ＬＯＣＫが形成され
る。
してロック状態がサンプリングされたことをもって、初
めてローレベルのロック検出信号ＬＯＣＫが形成され
る。
【００４３】シフトレジスタ９をｎ段とすれば、ｎ回連
続してロック状態がサンプリングされたことをもってロ
ック検出信号ＬＯＣＫを形成することができる。
続してロック状態がサンプリングされたことをもってロ
ック検出信号ＬＯＣＫを形成することができる。
【００４４】したがって、このＰＬＬロック検出回路
は、位相検波回路１における出力信号ＰＤ1，ＰＤ2の出
力レベルが、偶発的にロック状態を示した場合等では応
答せず、安定にロック状態にあるときのみ、ローレベル
のロック検出信号ＬＯＣＫを出力させることができ、Ｐ
ＬＬの安定なロック状態を検出することができる。
は、位相検波回路１における出力信号ＰＤ1，ＰＤ2の出
力レベルが、偶発的にロック状態を示した場合等では応
答せず、安定にロック状態にあるときのみ、ローレベル
のロック検出信号ＬＯＣＫを出力させることができ、Ｐ
ＬＬの安定なロック状態を検出することができる。
【００４５】このシフトレジスタ９は、実質的にサンプ
リングパルスφｓを計数するものであることに着目し
て、カウンタ回路を用いることにより等価な動作を行な
わせることができる。すなわち、上記サンプリングパル
スφｓのような一定のパルス信号を入力とするカウンタ
回路のリセット信号として、上記ＮＡＮＤゲート回路に
おけるアンロック検出レベルを用いる。そして、このカ
ウンタ回路のオーバーフロー（カウントアップ）信号を
ロック検出信号ＬＯＣＫとする。この場合には、カウン
トアップに要する時間だけ、連続してロック状態が継続
しているか否かを判別するものである。このように、カ
ウンタ回路を用いた場合には、上記シフトレジスタを用
いる場合に比べて回路の簡素化を図ることができる。
リングパルスφｓを計数するものであることに着目し
て、カウンタ回路を用いることにより等価な動作を行な
わせることができる。すなわち、上記サンプリングパル
スφｓのような一定のパルス信号を入力とするカウンタ
回路のリセット信号として、上記ＮＡＮＤゲート回路に
おけるアンロック検出レベルを用いる。そして、このカ
ウンタ回路のオーバーフロー（カウントアップ）信号を
ロック検出信号ＬＯＣＫとする。この場合には、カウン
トアップに要する時間だけ、連続してロック状態が継続
しているか否かを判別するものである。このように、カ
ウンタ回路を用いた場合には、上記シフトレジスタを用
いる場合に比べて回路の簡素化を図ることができる。
【００４６】すなわち、シフトレジスタを用いる場合の
シフトクロックパルスを計数すべき入力パルス信号とす
る２進カウンタでは、ｎ段のフリップフロップ回路によ
って、２ｎ段のシフトレジスタに相当させることができ
るからである。
シフトクロックパルスを計数すべき入力パルス信号とす
る２進カウンタでは、ｎ段のフリップフロップ回路によ
って、２ｎ段のシフトレジスタに相当させることができ
るからである。
【００４７】なお、これらの実施例回路は、前述のよう
に平滑回路を削減できることの他、位相検波回路１をＰ
ＬＬループを構成する位相検波回路とは別に設けるもの
とする場合には、前述のようにディジタル式の位相検波
回路が複雑な構成であることより、図２の実施例回路と
組み合せることによって、ＰＬＬロック検出回路として
の回路の簡素化をも図ることができる。
に平滑回路を削減できることの他、位相検波回路１をＰ
ＬＬループを構成する位相検波回路とは別に設けるもの
とする場合には、前述のようにディジタル式の位相検波
回路が複雑な構成であることより、図２の実施例回路と
組み合せることによって、ＰＬＬロック検出回路として
の回路の簡素化をも図ることができる。
【００４８】図６には、この発明をＰＬＬ周波数シンセ
サイザを利用したＦＭ／ＡＭラジオ受信装置に適用した
場合の一実施例を示すブロック図が示されている。
サイザを利用したＦＭ／ＡＭラジオ受信装置に適用した
場合の一実施例を示すブロック図が示されている。
【００４９】１８ｆは、ＦＭラジオチューナー回路であ
り、ＲＦ増幅段，混合段，ＦＭ中間周波増幅段，ＦＭ検
波段及びＦＭステレオ復調段が含まれる。
り、ＲＦ増幅段，混合段，ＦＭ中間周波増幅段，ＦＭ検
波段及びＦＭステレオ復調段が含まれる。
【００５０】１８ａは、ＡＭラジオチューナ回路であ
り、ＲＦ増幅段，混合段，ＡＭ中間周波増幅段及びＡＭ
検波段が含まれる。
り、ＲＦ増幅段，混合段，ＡＭ中間周波増幅段及びＡＭ
検波段が含まれる。
【００５１】上記混合段への局部発振周波数ｆLF，ｆLA
を形成するにあたり、ＰＬＬ周波数シンセサイザが利用
される。
を形成するにあたり、ＰＬＬ周波数シンセサイザが利用
される。
【００５２】すなわち、これらの局部発振回路は、バラ
クタ等を利用したＶＣＯ７ｆ，７ａによってそれぞれ構
成される。ＦＭ用の局部発振周波数ｆLFは、高周波であ
ることより、分周回路（プリスケーラ）９によって分周
され、ＡＭ用の局部発振周波数ｆLAとともに、それぞれ
切り換え回路１７に入力され、選択的にプログラムカウ
ンタ２の入力信号ＦINとして印加される。このプログラ
ムカウンタ２の出力側には、前記同様のフリップフロッ
プ回路３が設けられ、その出力パルスＦｉがインバータ
回路ＩＶで反転されて、位相検波回路１の一方の入力に
印加される。一方、増幅回路１１と、バイアス抵抗Ｒ2
及び水晶振動子ＸとコンデンサＣ4，Ｃ5とで構成された
基準周波数発振回路の出力信号は、分周回路１２及び可
変分周回路１３を通して分周され、位相検波回路１の他
方の入力に印加される基準周波数信号ＲＥＦに変換され
る。この位相検波回路１の検波出力は、ループフィルタ
６によって直流電圧ＶDCに変換されて、上記局部発振回
路を構成するＶＣＯ７ｆ，７ａの制御入力端子及びＲＦ
増幅段における段間選択回路に印加される。
クタ等を利用したＶＣＯ７ｆ，７ａによってそれぞれ構
成される。ＦＭ用の局部発振周波数ｆLFは、高周波であ
ることより、分周回路（プリスケーラ）９によって分周
され、ＡＭ用の局部発振周波数ｆLAとともに、それぞれ
切り換え回路１７に入力され、選択的にプログラムカウ
ンタ２の入力信号ＦINとして印加される。このプログラ
ムカウンタ２の出力側には、前記同様のフリップフロッ
プ回路３が設けられ、その出力パルスＦｉがインバータ
回路ＩＶで反転されて、位相検波回路１の一方の入力に
印加される。一方、増幅回路１１と、バイアス抵抗Ｒ2
及び水晶振動子ＸとコンデンサＣ4，Ｃ5とで構成された
基準周波数発振回路の出力信号は、分周回路１２及び可
変分周回路１３を通して分周され、位相検波回路１の他
方の入力に印加される基準周波数信号ＲＥＦに変換され
る。この位相検波回路１の検波出力は、ループフィルタ
６によって直流電圧ＶDCに変換されて、上記局部発振回
路を構成するＶＣＯ７ｆ，７ａの制御入力端子及びＲＦ
増幅段における段間選択回路に印加される。
【００５３】上記可変分周回路１３は、分周比切り換え
回路１４で制御され、複数種類の基準周波数信号ＲＥＦ
を選択的に形成する。例えば、基準周波数発振回路の発
振周波数を１１．５２ＭＨｚとすると、分周回路１２で
１／２7に分周して９０ＫＨｚに変換する。そして、可
変分周回路１３で１／９，１／１０，１／１８，１／２
０に選択的に分周して、１０ＫＨｚ，９ＫＨｚ，５ＫＨ
ｚ，４．５ＫＨｚの異なる周波数の基準周波数ＲＥＦを
選択的に形成する。
回路１４で制御され、複数種類の基準周波数信号ＲＥＦ
を選択的に形成する。例えば、基準周波数発振回路の発
振周波数を１１．５２ＭＨｚとすると、分周回路１２で
１／２7に分周して９０ＫＨｚに変換する。そして、可
変分周回路１３で１／９，１／１０，１／１８，１／２
０に選択的に分周して、１０ＫＨｚ，９ＫＨｚ，５ＫＨ
ｚ，４．５ＫＨｚの異なる周波数の基準周波数ＲＥＦを
選択的に形成する。
【００５４】したがって、ＡＭ受信時には、Ｎ×ＲＥＦ
の局部発振周波数ｆLAが形成され、ＦＭ受信時には、プ
リスケーラ９の分周比をＮ′とすると、Ｎ×Ｎ′×ＲＥ
Ｆの局部発振周波数ｆLFが形成される。
の局部発振周波数ｆLAが形成され、ＦＭ受信時には、プ
リスケーラ９の分周比をＮ′とすると、Ｎ×Ｎ′×ＲＥ
Ｆの局部発振周波数ｆLFが形成される。
【００５５】１６は、プログラムカウンタ２のＮ値を保
持するラッチ回路であり、プログラムカウンタ２は、こ
のＮ値を取り込んで繰り返し計数動作を行なうことによ
り、１／Ｎ分周動作がなされる。
持するラッチ回路であり、プログラムカウンタ２は、こ
のＮ値を取り込んで繰り返し計数動作を行なうことによ
り、１／Ｎ分周動作がなされる。
【００５６】１５は、制御回路であり、例えば、マイク
ロコンピュータで構成され、上記ラッチ回路１２へのＮ
値を２進化１０進符号ＢＣＤで送出したり、受信動作の
ための各種制御信号、例えば、上記分周比切り換え制御
信号Ｃ，ＦＭ／ＡＭ切り換え制御信号等を形成する。
ロコンピュータで構成され、上記ラッチ回路１２へのＮ
値を２進化１０進符号ＢＣＤで送出したり、受信動作の
ための各種制御信号、例えば、上記分周比切り換え制御
信号Ｃ，ＦＭ／ＡＭ切り換え制御信号等を形成する。
【００５７】この実施例において、ＰＬＬロック検出回
路として、前記図２に示したのと同様のフリップフロッ
プ回路４，５が設けられる。そして、前記説明したよう
なサンプリング動作を行なうフリップフロップ回路５の
ロック検出信号におけるアンロックレベルをリセット信
号としてカウンタ回路１０に印加し、カウンタ回路１０
の入力端子ＩＮには、制御回路１５の所定のタイミング
パルスφTが印加される。そして、このカウンタ回路１
０のオーバーフロー信号ＯＵＴをロック検出信号ＬＯＣ
Ｋとして、制御回路１５に入力する。
路として、前記図２に示したのと同様のフリップフロッ
プ回路４，５が設けられる。そして、前記説明したよう
なサンプリング動作を行なうフリップフロップ回路５の
ロック検出信号におけるアンロックレベルをリセット信
号としてカウンタ回路１０に印加し、カウンタ回路１０
の入力端子ＩＮには、制御回路１５の所定のタイミング
パルスφTが印加される。そして、このカウンタ回路１
０のオーバーフロー信号ＯＵＴをロック検出信号ＬＯＣ
Ｋとして、制御回路１５に入力する。
【００５８】このように、カウンタ回路１０を設けたの
は、前述したように安定したロック状態であることを判
別して、ロック検出信号ＬＯＣＫを形成するためであ
る。すなわち、アンロック状態の下での一時的なロック
検出信号ＬＯＣＫが出力されるのを防止するためであ
る。
は、前述したように安定したロック状態であることを判
別して、ロック検出信号ＬＯＣＫを形成するためであ
る。すなわち、アンロック状態の下での一時的なロック
検出信号ＬＯＣＫが出力されるのを防止するためであ
る。
【００５９】このロック検出信号は、オートサーチ動作
におけるＮ値更新タイミング信号として利用される。
におけるＮ値更新タイミング信号として利用される。
【００６０】すなわち、Ｎ値更新に際して、ＰＬＬルー
プがロック状態であり、かつ、受信局がないことを判別
してＮ値を更新させる必要があるからである。
プがロック状態であり、かつ、受信局がないことを判別
してＮ値を更新させる必要があるからである。
【００６１】また、ＦＭ／ＡＭチューナ回路１，２への
ミュート信号を形成するため利用される。これは、局間
における雑音出力を禁止するものであり、例えば、ＰＬ
Ｌループがアンロック状態では、正確に同調が取れてい
ないときであるので、局間の雑音を消去するための音声
出力をミュートする。
ミュート信号を形成するため利用される。これは、局間
における雑音出力を禁止するものであり、例えば、ＰＬ
Ｌループがアンロック状態では、正確に同調が取れてい
ないときであるので、局間の雑音を消去するための音声
出力をミュートする。
【００６２】なお、上述のようなオートサーチ動作時で
は、ロック状態でも受信局がない場合は、受信局検出信
号によってミュート動作が行なわれる。
は、ロック状態でも受信局がない場合は、受信局検出信
号によってミュート動作が行なわれる。
【００６３】上記ＰＬＬ周波数シンセサイザを構成する
各回路ブロックのうち、点線ＩＣで囲まれた部分は、周
知の半導体製造方法によって、１チップのシリコン基板
上に形成される。そして、丸で囲まれた数字は、端子番
号を示している。ただ、制御回路の入力端子６と７と
は、端子群として構成され、入力端子６は、選局データ
（Ｎ値）、及び各種動作モード信号が入力され、端子７
からは、受信局のディジタル数字表示信号及び、ミュー
ト制御信号等が出力される。
各回路ブロックのうち、点線ＩＣで囲まれた部分は、周
知の半導体製造方法によって、１チップのシリコン基板
上に形成される。そして、丸で囲まれた数字は、端子番
号を示している。ただ、制御回路の入力端子６と７と
は、端子群として構成され、入力端子６は、選局データ
（Ｎ値）、及び各種動作モード信号が入力され、端子７
からは、受信局のディジタル数字表示信号及び、ミュー
ト制御信号等が出力される。
【００６４】そして、各チューナ回路１８ｆ，１８ａか
らの音声出力は、切り換回路１９を介して低周波電力増
幅回路２０に選択的に入力される。なお、ステレオ再生
のための低周波電力増幅回路、スピーカーは、省略され
ている。
らの音声出力は、切り換回路１９を介して低周波電力増
幅回路２０に選択的に入力される。なお、ステレオ再生
のための低周波電力増幅回路、スピーカーは、省略され
ている。
【００６５】
【発明の効果】この実施例回路のように、ＰＬＬロック
検出信号が、モノリシックＩＣ内で処理される場合には
平滑回路の削減によって、外付端子および外付部品を削
減することができる。特に、この実施例のように、多機
能を１チップＩＣ化とする場合には外付端子の制約が大
きいため、上記外付端子の削減を図ることは、極めて有
役である。
検出信号が、モノリシックＩＣ内で処理される場合には
平滑回路の削減によって、外付端子および外付部品を削
減することができる。特に、この実施例のように、多機
能を１チップＩＣ化とする場合には外付端子の制約が大
きいため、上記外付端子の削減を図ることは、極めて有
役である。
【００６６】この発明は、前記実施例回路に限定され
ず、１／Ｎ分周出力パルスを、そのパルス幅の略１／２
に遅延させる手段、及び、ＰＬＬロック検出のためのサ
ンプリング手段は、前述のような動作を行なうものであ
れば、何であってもよい。
ず、１／Ｎ分周出力パルスを、そのパルス幅の略１／２
に遅延させる手段、及び、ＰＬＬロック検出のためのサ
ンプリング手段は、前述のような動作を行なうものであ
れば、何であってもよい。
【００６７】この発明は、ＰＬＬ周波数シンセサイザに
おけるＰＬＬロック検出回路として広く利用できる。
おけるＰＬＬロック検出回路として広く利用できる。
【図１】この発明に先立って提案されたＰＬＬロック検
出回路の回路図。
出回路の回路図。
【図２】この発明の一実施例を示すブロック図。
【図３】図２の動作波形図。
【図４】この発明の他の一実施例を示すブロック図。
【図５】図４の動作波形図。
【図６】この発明をＦＭ／ＡＭラジオ受信装置に適用し
た場合の一実施例を示すブロック図。
た場合の一実施例を示すブロック図。
１…位相検波回路、２…プログラムカウンタ、３〜５…
Ｄ型フリップフロップ回路、６…ループフィルタ、７
ｆ，７ａ…ＶＣＯ、８…Ｄ型フリップフロップ回路、９
…プリスケーラ、１０…カウンタ回路、１１…増幅回
路、１２…分周回路、１３…可変分周回路、１４…分周
比切り換え回路、１５…制御回路、１６…ラッチ回路、
１７…切り換え回路、１８ｆ…ＦＭチューナ回路、１８
ａ…ＡＭチューナ回路、１９…切り換え回路、２０…低
周波電力増幅回路。
Ｄ型フリップフロップ回路、６…ループフィルタ、７
ｆ，７ａ…ＶＣＯ、８…Ｄ型フリップフロップ回路、９
…プリスケーラ、１０…カウンタ回路、１１…増幅回
路、１２…分周回路、１３…可変分周回路、１４…分周
比切り換え回路、１５…制御回路、１６…ラッチ回路、
１７…切り換え回路、１８ｆ…ＦＭチューナ回路、１８
ａ…ＡＭチューナ回路、１９…切り換え回路、２０…低
周波電力増幅回路。
Claims (3)
- 【請求項１】ＰＬＬ周波数シンセサイザにおけるＰＬＬ
ロック検出回路において、ＰＬＬ周波数シンセサイザか
ら出力される局部発信周波数の１／ｎ分周出力パルスの
遅延信号と、基準周波数信号とをサンプリングすること
によりロック状態を検出することを特徴とするＰＬＬロ
ック検出回路。 - 【請求項２】上記１／ｎ分周出力パルスは、上記局部発
信周波数を受けて計数するプログラマブルカウンタから
出力される出力パルスであることを特徴とする請求項１
記載のＰＬＬロック検出回路。 - 【請求項３】ＰＬＬロック検出回路は、上記１／ｎ分周
出力パルスの遅延信号と基準周波数信号とを受けてロッ
ク検出信号を生成するフリップフロップ回路により構成
されることを特徴とする請求項１及び請求項２記載のＰ
ＬＬロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200256A JPH0736522B2 (ja) | 1991-08-09 | 1991-08-09 | Ｐｌｌロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200256A JPH0736522B2 (ja) | 1991-08-09 | 1991-08-09 | Ｐｌｌロック検出回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079215A Division JPH0693628B2 (ja) | 1981-05-27 | 1981-05-27 | Ｐｌｌロツク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522130A true JPH0522130A (ja) | 1993-01-29 |
| JPH0736522B2 JPH0736522B2 (ja) | 1995-04-19 |
Family
ID=16421348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200256A Expired - Lifetime JPH0736522B2 (ja) | 1991-08-09 | 1991-08-09 | Ｐｌｌロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736522B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10979058B2 (en) | 2016-05-11 | 2021-04-13 | Sony Corporation | Detection device and detection method |
| JP2022015678A (ja) * | 2020-07-09 | 2022-01-21 | 三菱電機株式会社 | 無線通信装置、携帯機および無線通信システム |
| CN114172493A (zh) * | 2021-11-26 | 2022-03-11 | 烽火通信科技股份有限公司 | 一种频率锁定的判断方法及电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537165A (en) * | 1976-07-08 | 1978-01-23 | Fujitsu Ltd | Synchronism detecting circuit of phase control circuit |
-
1991
- 1991-08-09 JP JP3200256A patent/JPH0736522B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537165A (en) * | 1976-07-08 | 1978-01-23 | Fujitsu Ltd | Synchronism detecting circuit of phase control circuit |
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| JP2022015678A (ja) * | 2020-07-09 | 2022-01-21 | 三菱電機株式会社 | 無線通信装置、携帯機および無線通信システム |
| CN114172493A (zh) * | 2021-11-26 | 2022-03-11 | 烽火通信科技股份有限公司 | 一种频率锁定的判断方法及电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736522B2 (ja) | 1995-04-19 |
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