JP2557739B2 - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
- Publication number
- JP2557739B2 JP2557739B2 JP2311920A JP31192090A JP2557739B2 JP 2557739 B2 JP2557739 B2 JP 2557739B2 JP 2311920 A JP2311920 A JP 2311920A JP 31192090 A JP31192090 A JP 31192090A JP 2557739 B2 JP2557739 B2 JP 2557739B2
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- JP
- Japan
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- circuit
- output
- frequency
- signal
- pll
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、カーラジオやHiFiチューナ等に使用される
PLL周波数シンセサイザ回路に関し、特に、マイクロコ
ンピュータによって制御されるPLL周波数シンセサイザ
回路のICに関する。
PLL周波数シンセサイザ回路に関し、特に、マイクロコ
ンピュータによって制御されるPLL周波数シンセサイザ
回路のICに関する。
（ロ）従来の技術 一般に、FMあるいはAMのラジオ受信機用のPLL周波数
シンセサイザICは、PLL回路を構成するリファレンスデ
ィバイダ、プログラマブルディバイダ、位相比較回路、
チャージポンプ回路、及びアンロック検出回路と、中間
周波増幅回路から出力される中間周波数を計数するカウ
ンタと、プログラマブルディバイダに分周比を設定する
ための分周データを外部から入力するためのシフトレジ
スタとから構成されていた。
シンセサイザICは、PLL回路を構成するリファレンスデ
ィバイダ、プログラマブルディバイダ、位相比較回路、
チャージポンプ回路、及びアンロック検出回路と、中間
周波増幅回路から出力される中間周波数を計数するカウ
ンタと、プログラマブルディバイダに分周比を設定する
ための分周データを外部から入力するためのシフトレジ
スタとから構成されていた。
このようなPLL周波数シンセサイザICは、マイクロコ
ンピュータによって選局動作が制御されるが、その制御
のために、PLL回路がロック状態になったか否かを示す
信号、即ち、アンロック検出回路の出力、及び、中間周
波数を計数したカウンタの計数結果をマイクロコンピュ
ータに出力する必要がある。そこで、従来のPLL周波数
シンセサイザICは、アンロック検出回路の出力信号を出
力するための出力端子とカウンタの計数結果を出力する
出力端子を有し、これらの端子とマイクロコンピュータ
の入力端子を接続していた。
ンピュータによって選局動作が制御されるが、その制御
のために、PLL回路がロック状態になったか否かを示す
信号、即ち、アンロック検出回路の出力、及び、中間周
波数を計数したカウンタの計数結果をマイクロコンピュ
ータに出力する必要がある。そこで、従来のPLL周波数
シンセサイザICは、アンロック検出回路の出力信号を出
力するための出力端子とカウンタの計数結果を出力する
出力端子を有し、これらの端子とマイクロコンピュータ
の入力端子を接続していた。
（ハ）発明が解決しようとする課題 しかしながら、従来のPLL周波数シンセサイザICを使
用した場合、マイクロコンピュータはアンロック検出回
路の出力とカウンタの計数結果を入力するための入力端
子が２個必要となる。更に、受信機の受信動作中におい
て放送信号を受信したか否かを知るためには、中間周波
増幅回路から出力される放送信号検出信号を入力する端
子も必要である。このため、マイクロコンピュータの入
出力端子に余裕があればよいが、他の制御のために入出
力端子を多く必要とする場合には不都合であった。
用した場合、マイクロコンピュータはアンロック検出回
路の出力とカウンタの計数結果を入力するための入力端
子が２個必要となる。更に、受信機の受信動作中におい
て放送信号を受信したか否かを知るためには、中間周波
増幅回路から出力される放送信号検出信号を入力する端
子も必要である。このため、マイクロコンピュータの入
出力端子に余裕があればよいが、他の制御のために入出
力端子を多く必要とする場合には不都合であった。
（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであ
り、水晶発振回路の発振周波数を分周して得られる基準
周波数信号と電圧制御発振器の発振周波数を分周して得
られる分周出力とを位相比較するPLL回路の位相比較回
路と、該位相比較回路の出力に基ずいてPLL回路がロッ
ク状態にあるか否かを検出するアンロック検出回路と、
前記電圧制御発振器の発振出力と受信周波数信号の混合
によって得られる中間周波数を計数するカウンタ回路
と、中間周波増幅回路からの信号に基ずき、放送局を受
信したことを検出して放送検出信号を出力する波形整形
回路と、前記アンロック検出回路の出力、前記カウンタ
回路の計数値及び前記放送検出信号のいずれかを選択出
力する選択回路と、該選択回路の選択動作を制御する制
御データ及び前記電圧制御発振器の発振周波数を分周す
る分周比データ等が外部から入力されるシフトレジスタ
とを備えることにより、前記選択回路からの出力を単一
の出力端子から出力することができ、マイクロコンピュ
ータの入出力端子の使用を低減することができるもので
ある。
り、水晶発振回路の発振周波数を分周して得られる基準
周波数信号と電圧制御発振器の発振周波数を分周して得
られる分周出力とを位相比較するPLL回路の位相比較回
路と、該位相比較回路の出力に基ずいてPLL回路がロッ
ク状態にあるか否かを検出するアンロック検出回路と、
前記電圧制御発振器の発振出力と受信周波数信号の混合
によって得られる中間周波数を計数するカウンタ回路
と、中間周波増幅回路からの信号に基ずき、放送局を受
信したことを検出して放送検出信号を出力する波形整形
回路と、前記アンロック検出回路の出力、前記カウンタ
回路の計数値及び前記放送検出信号のいずれかを選択出
力する選択回路と、該選択回路の選択動作を制御する制
御データ及び前記電圧制御発振器の発振周波数を分周す
る分周比データ等が外部から入力されるシフトレジスタ
とを備えることにより、前記選択回路からの出力を単一
の出力端子から出力することができ、マイクロコンピュ
ータの入出力端子の使用を低減することができるもので
ある。
（ホ）作 用 上述の手段によれば、シフトレジスタに制御データを
入力すると、その制御データによって選択回路が制御さ
れ、アンロック検出回路の出力、カウンタの計数値、あ
るいは、放送検出信号の選択されたものが、単一の出力
端子から出力されるので、３種類の信号に対してマイク
ロコンピュータの入力端子が１個で済むことになる。
入力すると、その制御データによって選択回路が制御さ
れ、アンロック検出回路の出力、カウンタの計数値、あ
るいは、放送検出信号の選択されたものが、単一の出力
端子から出力されるので、３種類の信号に対してマイク
ロコンピュータの入力端子が１個で済むことになる。
（ヘ）実施例 第１図は本発明の実施例を示すPLL周波数シンセサイ
ザICのブロック図である。
ザICのブロック図である。
図において、PLL回路は、水晶発振回路（１）、水晶
発振回路（１）の発振出力FRを分周するリファレンスデ
ィバイダ（２）、局部発振信号FVを出力する電圧制御発
振回路（３）、局部発振信号FVを分周するプログラマブ
ルディバイダ（４）、リファレンスディバイダ（２）の
分周出力とプログラマブルディバイダ（４）の分周出力
の位相を比較する位相比較回路（５）、位相比較回路
（３）の比較出力にしたがって電圧制御発振回路（３）
を制御する電圧を出力するチャージポンプ回路（６）と
から構成されるが、水晶発振回路（１）の水晶振動子
（８）は、ICの外部に接続され、電圧制御発振回路
（３）もICの外部に設けられる。また、位相比較回路
（５）の出力に接続されたアンロック検出回路（９）
は、位相比較回路（５）の位相差に応じた出力が所定期
間外であることを検出して、PLL回路がロック状態であ
るかアンロック状態であるかを判別するものである。
発振回路（１）の発振出力FRを分周するリファレンスデ
ィバイダ（２）、局部発振信号FVを出力する電圧制御発
振回路（３）、局部発振信号FVを分周するプログラマブ
ルディバイダ（４）、リファレンスディバイダ（２）の
分周出力とプログラマブルディバイダ（４）の分周出力
の位相を比較する位相比較回路（５）、位相比較回路
（３）の比較出力にしたがって電圧制御発振回路（３）
を制御する電圧を出力するチャージポンプ回路（６）と
から構成されるが、水晶発振回路（１）の水晶振動子
（８）は、ICの外部に接続され、電圧制御発振回路
（３）もICの外部に設けられる。また、位相比較回路
（５）の出力に接続されたアンロック検出回路（９）
は、位相比較回路（５）の位相差に応じた出力が所定期
間外であることを検出して、PLL回路がロック状態であ
るかアンロック状態であるかを判別するものである。
また、PLL周波数シンセサイザIC内には、チューナの
中間周波数IFを計数するためのカウンタ（10）が設けら
れる。このカウンタ（10）の計数期間は、リファレンス
デァバイダ（２）の出力を更に分周する分周回路（11）
の分周出力により制御される。また、カウンタ（10）で
計数された結果は、分周回路（11）の分周出力によっ
て、計数データ出力用のシフトレジスタ（12）にラッチ
される。
中間周波数IFを計数するためのカウンタ（10）が設けら
れる。このカウンタ（10）の計数期間は、リファレンス
デァバイダ（２）の出力を更に分周する分周回路（11）
の分周出力により制御される。また、カウンタ（10）で
計数された結果は、分周回路（11）の分周出力によっ
て、計数データ出力用のシフトレジスタ（12）にラッチ
される。
更に、PLL周波数シンセサイザIC内には、チューナの
中間周波増幅回路から放送局の放送信号を受信したとき
出力される放送信号SDが入力され、この放送信号Ｓを波
形整形することによって放送検出信号を出力する波形整
形回路（13）が設けられる。
中間周波増幅回路から放送局の放送信号を受信したとき
出力される放送信号SDが入力され、この放送信号Ｓを波
形整形することによって放送検出信号を出力する波形整
形回路（13）が設けられる。
前述したアンロック検出回路（９）の検出出力、シフ
トレジスタ（12）の出力、及び、波形整形回路（13）の
出力は、選択回路（14）に印加される。選択回路（14）
は、供給された制御データに基ずき、印加されたこれら
の出力の指定されたものを出力端子DOUTから出力する。
この出力端子DOUTは、マイクロコンピュータの入力端子
に接続される。
トレジスタ（12）の出力、及び、波形整形回路（13）の
出力は、選択回路（14）に印加される。選択回路（14）
は、供給された制御データに基ずき、印加されたこれら
の出力の指定されたものを出力端子DOUTから出力する。
この出力端子DOUTは、マイクロコンピュータの入力端子
に接続される。
シフトレジスタ（15）は、マイクロコンピュータとの
インターフェイスを行うものであり、クロック信号CL
K、及び、制御信号CEによって制御され、データ入力DIN
に印加されるデータが入力される。即ち、マイクロコン
ピュータからデータを転送する際には制御信号CEを“H"
レベルにした後、データDI及びクロック信号CLKを印加
することにより、データがシフトレジスタ（15）に入力
される。データはプログラマブルディバイダ（４）の分
周比を決定するデータあるいは選択回路（14）によって
選択される出力を指定するための制御データである。分
周比を決定するデータは、プログラマブルディバイダ
（４）にセットされ、受信チャネルの周波数を決定す
る。
インターフェイスを行うものであり、クロック信号CL
K、及び、制御信号CEによって制御され、データ入力DIN
に印加されるデータが入力される。即ち、マイクロコン
ピュータからデータを転送する際には制御信号CEを“H"
レベルにした後、データDI及びクロック信号CLKを印加
することにより、データがシフトレジスタ（15）に入力
される。データはプログラマブルディバイダ（４）の分
周比を決定するデータあるいは選択回路（14）によって
選択される出力を指定するための制御データである。分
周比を決定するデータは、プログラマブルディバイダ
（４）にセットされ、受信チャネルの周波数を決定す
る。
また、クロック信号CLKは、シフトレジスタ（15）の
シフトクロックとなると共にシフトレジスタ（12）のシ
フトクロックにも利用される。即ち、制御信号CEが“L"
レベルにあるときには、シフトレジスタ（15）は動作せ
ず、シフトレジスタ（12）のみが動作する。従って、シ
フトレジスタ（12）の出力を選択して出力端子から出力
する際にはクロック信号CLKを印加することによって行
われる。
シフトクロックとなると共にシフトレジスタ（12）のシ
フトクロックにも利用される。即ち、制御信号CEが“L"
レベルにあるときには、シフトレジスタ（15）は動作せ
ず、シフトレジスタ（12）のみが動作する。従って、シ
フトレジスタ（12）の出力を選択して出力端子から出力
する際にはクロック信号CLKを印加することによって行
われる。
このように第１図に示されたPLL周波数シンセサイザI
Cにおいて、マイクロコンピュータとの接続は、データ
の出力に対しては出力端子DOUTだけであり、また、入力
に関しては、従来と同様にデータ入力DI、クロック信号
CLK、及び、制御信号CEの３個となる。
Cにおいて、マイクロコンピュータとの接続は、データ
の出力に対しては出力端子DOUTだけであり、また、入力
に関しては、従来と同様にデータ入力DI、クロック信号
CLK、及び、制御信号CEの３個となる。
次に、第１図に示されたPLL周波数シンセサイザICを
使用した受信機において、オートチューニングを行う際
の動作を、第２図のフロー図を参照して説明する。
使用した受信機において、オートチューニングを行う際
の動作を、第２図のフロー図を参照して説明する。
オートチューニングの動作が開始されると、マイクロ
コンピュータからチャネルステップ毎の周波数データ、
即ち、分周比データがシフトレジスタ（15）に転送され
る。これにより、PLL回路は一度アンロック状態とな
り、設定された周波数への引き込み動作を行う。次に、
マイクロコンピュータは、アンロック検出回路（９）の
出力を選択するための制御データをシフトレジスタ（1
5）に入力する。これにより、選択回路（14）はアンロ
ック検出回路（９）の出力を出力端子DOUTに出力する。
マイクロコンピュータは、出力端子DOUTに出力されたア
ンロック検出信号が“H"から“L"に変化したことを判別
し、PLL回路が設定した周波数でロック状態になったか
を認識する。ロック状態になると、マイクロコンピュー
タは、放送検出信号を選択するための制御データをシフ
トレジスタ（15）に入力する。これにより、出力端子D
OUTからは波形整形された信号SDが出力される。マイク
ロコンピュータはこの信号SDがあるか否かを判別するこ
とにより、受信した周波数に放送局があるかどうかをチ
ェックする。信号SDが検出できない時は、次のチャネル
の周波数データをシフトレジスタ（15）に入力して同様
の動作を行う。放送局が検出されたら、カウンタ（10）
の計数結果を選択するための制御データをシフトレジス
タ（15）入力すると共に、クロック信号CLKを印加す
る。これにより、出力端子DOUTからは、シフトレジスタ
（12）にラッチされた計数データがシリアルに出力され
る。このデータをマイクロコンピュータが入力すること
によって、正確なチューニングが成されているか否かが
判る。チューニングがずれていた場合には、微調整を行
うための周波数データをシフトレジスタ（15）に入力し
同様の動作を行う。正確なチューニングが出来たら、オ
ートチューニングの動作を終了する。
コンピュータからチャネルステップ毎の周波数データ、
即ち、分周比データがシフトレジスタ（15）に転送され
る。これにより、PLL回路は一度アンロック状態とな
り、設定された周波数への引き込み動作を行う。次に、
マイクロコンピュータは、アンロック検出回路（９）の
出力を選択するための制御データをシフトレジスタ（1
5）に入力する。これにより、選択回路（14）はアンロ
ック検出回路（９）の出力を出力端子DOUTに出力する。
マイクロコンピュータは、出力端子DOUTに出力されたア
ンロック検出信号が“H"から“L"に変化したことを判別
し、PLL回路が設定した周波数でロック状態になったか
を認識する。ロック状態になると、マイクロコンピュー
タは、放送検出信号を選択するための制御データをシフ
トレジスタ（15）に入力する。これにより、出力端子D
OUTからは波形整形された信号SDが出力される。マイク
ロコンピュータはこの信号SDがあるか否かを判別するこ
とにより、受信した周波数に放送局があるかどうかをチ
ェックする。信号SDが検出できない時は、次のチャネル
の周波数データをシフトレジスタ（15）に入力して同様
の動作を行う。放送局が検出されたら、カウンタ（10）
の計数結果を選択するための制御データをシフトレジス
タ（15）入力すると共に、クロック信号CLKを印加す
る。これにより、出力端子DOUTからは、シフトレジスタ
（12）にラッチされた計数データがシリアルに出力され
る。このデータをマイクロコンピュータが入力すること
によって、正確なチューニングが成されているか否かが
判る。チューニングがずれていた場合には、微調整を行
うための周波数データをシフトレジスタ（15）に入力し
同様の動作を行う。正確なチューニングが出来たら、オ
ートチューニングの動作を終了する。
（ト）発明の効果 上述の如く、本発明によれば、アンロック検出信号、
カウンタの計数結果、及び、放送検出信号の出力が制御
データによって選択されてん単一の出力端子から出力さ
れるために、マイクロコンピュータと接続する端子数か
減少し、マイクロコンピュータの端子の利用効率が向上
する利点を有する。
カウンタの計数結果、及び、放送検出信号の出力が制御
データによって選択されてん単一の出力端子から出力さ
れるために、マイクロコンピュータと接続する端子数か
減少し、マイクロコンピュータの端子の利用効率が向上
する利点を有する。
第１図は本発明の実施例を示すPLL周波数シンセサイザI
Cのブロック図、第２図は第１図に示されたPLL周波数シ
ンセサイザICを使用した受信機のオートチューニングの
動作を示すフロー図である。 （１）……水晶発振回路、（２）……リファレンスディ
バイダ、（３）……電圧制御発振回路、（４）……プロ
グラマブルディバイダ、（５）……位相比較回路、
（６）……チュージポンプ回路、（８）……水晶振動
子、（９）……アンロック検出回路、（10）……カウン
タ、（11）……分周回路、（12）……シフトレジスタ、
（13）……波形整形回路、（14）……選択回路、（15）
……シフトレジスタ。
Cのブロック図、第２図は第１図に示されたPLL周波数シ
ンセサイザICを使用した受信機のオートチューニングの
動作を示すフロー図である。 （１）……水晶発振回路、（２）……リファレンスディ
バイダ、（３）……電圧制御発振回路、（４）……プロ
グラマブルディバイダ、（５）……位相比較回路、
（６）……チュージポンプ回路、（８）……水晶振動
子、（９）……アンロック検出回路、（10）……カウン
タ、（11）……分周回路、（12）……シフトレジスタ、
（13）……波形整形回路、（14）……選択回路、（15）
……シフトレジスタ。
Claims (1)
- 【請求項１】水晶発振回路の発振周波数を分周して得ら
れる基準周波数信号と電圧制御発振器の発振周波数を分
周して得られる分周出力とを位相比較するPLL回路の位
相比較回路と、 該位相比較回路の出力に基ずいてPLL回路がロック状態
にあるか否かを検出するアンロック検出回路と、 前記電圧制御発振器の発振出力と受信周波数信号の混合
によって得られる中間周波数を計数するカウンタ回路
と、 中間周波増幅回路からの信号に基ずき、放送局を受信し
たことを検出して放送検出信号を出力する波形整形回路
と、 前記アンロック検出回路の出力、前記カウンタ回路の計
数値及び前記放送検出信号のいずれかを選択出力する選
択回路と、 該選択回路の選択動作を制御する制御データ及び前記電
圧制御発振器の発振周波数を分周する分周比データ等が
外部から入力されるシフトレジスタとを備え、 前記選択回路からの出力を単一の出力端子から出力する
ことを特徴とするPLL周波数シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311920A JP2557739B2 (ja) | 1990-11-16 | 1990-11-16 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311920A JP2557739B2 (ja) | 1990-11-16 | 1990-11-16 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183020A JPH04183020A (ja) | 1992-06-30 |
| JP2557739B2 true JP2557739B2 (ja) | 1996-11-27 |
Family
ID=18023017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311920A Expired - Lifetime JP2557739B2 (ja) | 1990-11-16 | 1990-11-16 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557739B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008081618A1 (ja) * | 2007-01-05 | 2008-07-10 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
-
1990
- 1990-11-16 JP JP2311920A patent/JP2557739B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04183020A (ja) | 1992-06-30 |
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Legal Events
| Date | Code | Title | Description |
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