JP2582774B2 - 半導体集積回路装置及びｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、PLL（フェーズ・ロックド・ループ）回
路に関し、例えば、マイクロコンピュータを用いたラジ
オ受信機用のディジタル・チューニング・システムを構
成するPLL回路に利用して有効な技術に関するものであ
る。

〔従来の技術〕

ラジオ受信機用ディジタル・チューニング・システム
として、例えば、日本電気（株）から1983年５月31日発
行の製品カタログ「μPD1708」がある。上記ディジタル
・チューニング・システム「μPD1708」においては、各
国状において放送局間の周波数スペースが異なることか
ら、PLL回路の位相比較回路に供給される基準周波数信
号は、1KHz,5KHz,6.25KHz,9KHz,10KHz及び12.5KHzの中
からいずれか１つの周波数を選ぶことが可能にされてい
る。例えば、放送局間のスペースが狭いときには、上記
1KHzのように低い基準周波数信号を用いて、単位のディ
ジタル選局情報に対する選局ステップを小さくするもの
である。

〔発明が解決しようとする問題点〕

上記ディジタル・チューニング・システムにおいて
は、上記のように基準周波数信号が変更可能にされるに
もかかわらず、PLLのロック／アンロックを検出するた
めの位相差、すなわち、位相比較回路に供給される基準
周波数信号とプログラムカウンタ回路を介して供給され
る電圧制御型発振回路の発振周波数との許容位相差が固
定にされている。

上記構成においては、PLLのロック／アンロックが精
度良く検出できないことが本願発明者の研究によって明
らかにされた。すなわち、上記基準周波数を低くした場
合には、位相比較回路での単位時間当りの位相比較回数
が少なくなるため、PLL回路での周波数制御感度が悪く
なる。一方、上記基準周波数を高くした場合には、位相
比較回路での単位時間当たりの位相比較回数が多くなる
ため、PLL回路での周波数制御感度が高くなる。このた
め、ロック状態とみなすべき許容位相差を基準周波数の
高さにかかわらず固定すると、以下の大きな問題が生じ
る。すなわち、上記のようなディジタル・チューニング
・システムにおいては、最も低い基準周波数においても
PLLのロック検出が可能なように、その許容位相差が設
定されることになるため、基準周波数を高くしたとき、
アンロック状態とみなすべき位相差であっても、それを
ロック状態として誤判定してしまうものとなる。

この発明の目的は、ロック状態の範囲を定める許容位
相差が変更可能なPLL回路を提供することにある。

この発明の他の目的は、基準周波数信号の周波数切り
換え機能と、精度の高いPLLのロック／アンロックの検
出機能を持つPLL回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
位相比較回路に供給される基準周波数信号を変更させる
とき、それに応じてその基準周波数に逆比例的に変化さ
れる正及び負の位相差を持つようにされるパルスを形成
して、PLLのロック／アンロックの検出を行う。

〔作用〕

上記した手段によれば、基準周波数に応じてロック状
態とみなすべき許容位相差が最適値に設定できるから、
精度の高いPLLのロック／アンロックを検出することが
できる。

また、基準周波数が一定の状態で許容位相差を変更可
能にすることにより、一定の基準周波数のもとで、ロッ
ク時の精度を自由に設定することが可能になる。すなわ
ち、許容位相差を狭めるほど、ロック時の周波数は基準
周波数に近くなる。逆に許容位相差を広げるほど、ロッ
ク時の周波数は基準周波数から離れ、精度は低下する
が、ロックまでの時間を早めることができる。

〔実施例〕

第１図には、この発明が適用されたPLL回路を含むデ
ィジタル・チューニング・システムを構成する半導体集
積回路装置の一実施例のブロック図が示されている。同
図において一点鎖線で示した半導体集積回路装置LSI
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような半導体基板上に
おいて形成される。

同図において、PLL回路を構成するループフィルタ及
び電圧制御型発振回路並びに上記電圧制御型発振回路の
発振周波数を用いたチューニング回路は、同図では省略
されており、上記半導体集積回路装置LSIの外部回路と
して構成される。

図示しない電圧制御型発振回路の発振信号は、端子VC
Oを介して入力バッファIBの入力端子に供給される。入
力バッファIBの出力信号は、特に制限されないが、プリ
スケーラを構成する第２のプログラムカウンタ（分周回
路）PC2に供給される。上記電圧制御型発振回路の発振
周波数は、上記第２のプログラムカウンタ回路PC2によ
って1/Mに分周される。上記プログラムカウンタ回路PC2
の出力信号は、第１のプログラムカウンタ（分周回路）
PC1に供給される。このプログラムカウンタ回路PC1によ
り、上記1/Mの分周出力は、更に1/Nに分周される。この
ように、プログラムカウンタ回路PC2及びPC1により、1/
N×Ｍに分周された周波数制御されるべき信号foは、位
相比較回路PFCの一方の入力端子に供給される。

上記位相比較回路PFCの他方の入力端子には、次に説
明する基準周波数信号frが供給される。この実施例で
は、各国状に合わせて基準周波数信号frの周波数の設定
を可能とするために、基準周波数発生回路RFGは、特に
制限されないが、後述するようなマイクロコンピュータ
のシステムクロック信号SCKを受ける可変分周機能を持
つようにされる。また、上記基準周波数発生回路RFG
は、上記設定される基準周波数信号に応じて、又は一定
の基準周波数信号のもとで許容位相差が可変にされるPL
Lのロック／アンロックを識別するパルス信号fwを形成
する機能を持つ。このような基準周波数frと、上記パル
ス信号fwとは、制御レジスタPCR2、又はPCR3にセットさ
れる記憶情報によって設定される。

上記位相比較回路PFCの位相比較出力は、外部端子LPF
を介して図示しないループフィルタに供給される。ルー
プフィルタは、上記位相比較回路PFCの出力信号に応じ
た制御電圧を形成して、電圧制御型発振回路の発振周波
数を制御するものである。

上記第１及び第２のプログラムカウンタ回路PC1及びP
C2は、それぞれの分周比1/N及び1/Mが、それぞれプログ
ラムデータ（選局）レジスタPDR1ないしPDR4にセットさ
れたディジタル信号に応じて設定される。上記各レジス
タPDR1ないしPDR4の各信号は、特に制限されないが、ゲ
ート回路G1ないしG5を介して、上記各プログラムカウン
タ回路PC1とPC2に初期値（計数値）として供給される。
これらのゲート回路G1ないしG5は、その制御端子にオア
（OR）ゲート回路G0を介して供給されるプリセット信号
が供給される。上記オアゲート回路G0の入力には、制御
レジスタPCR1から送出されるスタート信号Ｓ又はプログ
ラムカウンタ回路PC1の出力から供給されるオーバーフ
ロー（計数終了）信号とが供給される。したがって、上
記スタート信号Ｓが形成されたとき、及び上記PLL回路
が動作状態において、プログラムカウンタ回路PC1のオ
ーバーフロー信号が形成される毎に上記各ゲート回路G1
ないしG5がゲートを開いて上記初期値の設定が行われ
る。これにより、プログラムカウンタ回路PC1及びPC2
は、上記各レジスタPDR1ないしPDR4に設定される選局情
報に従った分周比（1/M×Ｎ）を持つようにされる。し
たがって、PLLがロック状態では、電圧制御型発振回路
の発振周波数は、上記周波数信号fo（＝fr）×Ｎ×Ｍの
ような周波数にされる。

上記各レジスタPDR1ないしPDR4及び制御レジスタPCR
1,PCR2及びPCR3には、データバスBUSを介してマイクロ
コンピュータMCUから選局動作のためのディジタル信号
及び上記のような受信国の状態に応じたディジタル信号
が供給される。マイクロコンピュータMCUは、そのプロ
グラムに従って、簡単な操作によるメモリ選局やマニア
ル選局等の各種選局動作のための制御信号を形成する。

ロック検出回路LKDは、上記基準周波数発生回路RFGに
より形成されたパルス信号fwと、特に制限されないが、
位相比較回路PFCからの制御されるべき周波数信号foと
を受けて、PLLのロック／アンロック検出信号を形成し
て、制御レジスタPCR1に供給する。マイクロコンピュー
タMCUは、上記制御レジスタPCR1に伝えられたロック／
アンロック情報を読み出して、その自動選局動作や表示
信号を形成する。

基準周波数発生回路RFGは、上記制御レジスタPCR2に
より設定される情報に従って分周比が設定される。例え
ば、３ビットからなるディジタル信号D0ないしD2が、00
0なら1KHz、001なら5KHz、010なら6.25Hz、011なら9KH
z、100なら10KHz、101なら25KHzの合計７種類の各周波
数の基準周波数信号frを形成する。これにより、例えば
米国のように、放送局間の周波数間隔が狭い国にでは上
記狭い間隔に存在する各放送局の受信が可能となるよう
に、上記1KHzのように低い周波数に設定された基準周波
数信号frを形成する。これにより、上記プログラムカウ
ンタ回路PC1及びPC2による最小単位の受信周波数ステッ
プが上記1KHzのように狭い間隔で設定できるものとな
る。また、日本国のように放送局間の周波数間解が広い
国では、上記25KHzのような高い周波数に設定される。
これにより、上記プログラムカウンタ回路PC1及びPC2に
よる最小単位の受信周波数ステップが上記25KHzのよう
に広い間隔で設定できるものとなる。なお、この実施例
において、上記３ビットのディジタル信号D0ないしD2が
111の組み合わせは使用されない。

第２図には、上記基準周波数発生回路RFGの動作の一
例を説明するための波形図が示されている。

例えば、基準周波数発生回路RFGは、制御レジスタPCR
2の情報に従って、高い周波数にされたシステムクロッ
ク信号SCKを分周して、所定の周波数にされた基準周波
数信号fr1を形成する。このように、基準周波数信号fr1
の周波数が比較的高くされた場合、PLLのロック／アン
ロックを検出するためのパルス信号fw1は、上記基準周
波数信号fr1の立ち上がりエッジを中心として、例えば
システムクロック信号SCKの１周期前にハイレベルから
ロウレベルに立ち下がり、１周期後にロウレベルからハ
イレベルに立ち上がるパルス信号とされる。すなわち、
この場合の許容位相差＋Δと−Δは、上記システムクロ
ック信号SCKの合計２周期分と比較的狭くされる。ロッ
ク検出回路LKDは、特に制限されないが、上記制御され
るべき周波数信号foの立ち上がりエッジで、上記パルス
信号fw1の取り込みを行なうフリップフロップ回路から
構成される。例えば、上記フリップフロップ回路に取り
込まれた信号がロウレベルなら、言い換えるならば、上
記周波数信号foの立ち上がりエッジが上記許容位相範囲
±Δなら、ロック検出信号を形成する。一方、上記フリ
ップフロップ回路に取り込まれた信号がハイレベルな
ら、言い換えるならば、上記周波数信号foの立ち上がり
エッジが上記許容位相範囲±Δから外れていたなら、ア
ンロック検出信号を形成する。

また、基準周波数発生回路RFGが制御レジスタPCR2の
情報に従って、上記システムクロック信号SCKを分周し
て、基準周波数信号fr2のように、上記基準周波数信号f
r1に比べて周波数が比較的低くされた場合、PLLのロッ
ク／アンロックを検出するためのパルス信号fw1は、上
記基準周波数信号fr2の立ち上がりエッジを中心とし
て、例えばシステムクロック信号SCKの２周期前にハイ
レベルからロウレベルに立ち下がり、２周期後にロウレ
ベルからハイレベルに立ち上がるパルス信号とされる。
すなわち、この場合の許容位相差＋Δと−Δは、上記シ
ステムクロック信号SCKの合計４周期分と比較的広くさ
れる。ロック検出回路LKDは、上記フリップフロップ回
路に取り込まれた信号がロウレベルなら、言い換えるな
らば、上記周波数信号foの立ち上がりエッジが上記許容
位相範囲±Δならロック検出信号を形成する。一方、上
記フリップフロップ回路に取り込まれた信号がハイレベ
ルなら、言い換えるならば、上記周波数信号foの立ち上
がりエッジが上記許容位相範囲±Δから外れていたなら
アンロック検出信号を形成する。

このようにパルス信号fw1とfw2は、上記設定された基
準周波数fr1とfr2の周波数に応じてパルス幅、言い換え
るばらば、位相許容値Δが可変になるように設定され
る。

このように位相許容値Δが可変にされるパルス信号fw
は、上記システムクロック信号SCKの各段の分周出力の
組み合わせを異ならせること等から簡単に形成すること
ができる。例えば、システムクロック信号SCKを計数
し、上記基準周波数信号frの立ち上がりにおけるシステ
ムクロック信号の計数出力を基準にしてその前後の計数
値を変えることにより上記パルス信号fwのパルス幅をfw
1やfw2のように容易に変更することができる。

上記各基準周波数1KHzないし25KHzに対する許容位相
差Δの設定の例としては、1KHzのとき10μｓ、5KHzのと
き５μｓ、6.25KHzのとき1.6μｓ、9KHzのとき1.1μ
ｓ、10KHzのとき１μｓ、12.5KHzのとき0.8μｓ等に設
定される。他の例としては、1KHzのとき10μｓ、5KHzな
いし12.5KHzのときは全て２μｓに設定する。このよう
に、この実施例においては、基準周波数frの設定される
周波数にほゞ逆比例的に許容位相差Δを可変に設定する
ものである。

基準周波数frの周波数が1KHzのように低い場合には、
位相比較回路PFCにおいて単位時間当たり、1000回の位
相比較動作が行われる。これに対して、基準周波数が10
KHzの10倍に高くされると、位相比較回路PFCにおいて単
位時間当たりの10000回の比較動作が行われる。このよ
うな位相比較動作の相違から、PLL回路における実質的
な周波数制御感度が大きくなり、基準周波数信号の周波
数が低いときには制御される周波数信号foの周波数変動
幅が比較的広くされる。この実施例では、このような基
準周波数の周波数が低い場合には、位相許容範囲Δを広
くして、そのロック／アンロックを検出するものであ
る。逆に、基準周波数信号の周波数が高いときには制御
される周波数信号foの周波数変動幅が比較的狭くされ
る。これに応じて基準周波数の周波数が高い場合には、
位相許容範囲Δを狭くして、そのロック／アンロックを
検出するものである。これによって、ロック／アンロッ
クの検出を精度良く行うことができる。

第３図は第１図に示す基準周波数発生回路RFG及びロ
ック検出回路LKDの一実施例が示されている。

分周回路DIV1,DIV2,……DIVnは、システムクロック信
号SCKを分周し、それぞれクロック信号CLKS1,CLKS2…
…,CLKSnを形成する。これらのクロック信号は第４図Ａ
に示される様に許容位相範囲を規定するために用いられ
る。すなわち、例えばクロック信号CLKS1の一周期は位
相許容値Δ１を規定し、クロック信号CLKS2の一周期は
位相許容値Δ２を規定する。クロック信号CLKS1,CLKS2,
……CLKSnのいずれか一つがマルチプレクサMPX1によっ
て選択され、選択されたクロック信号CLKSがディレイ型
フリップフロップFF1,FF2のクロック入力端子にそれぞ
れ供給される。なお、上記選択は、データレジスタPCR3
内の値に基づいて行なわれる。

分周回路DIV1′,DIV2′，……DIVn′は上記クロック
信号CLKSnを分周して、それぞれクロック信号fr1′,fr
2′，……frn′を形成する。クロック信号fr1′,fr2′
の波形図の一例は第４図Ａに示されている。これらのク
ロック信号のいずれかがマルチプレクサMPX2によって選
択されることにより基準周波数信号frの周波数が決定さ
れる。

すなわち、マルチプレクサMPX2によって選択されたク
ロック信号fr-1はフリップフロップFF1の入力端子Ｄに
入力され、クロック端子CLKに供給されるクロック信号C
LKSの一周期分遅延された信号frに変換されて出力端子
Ｄから出力される。この出力信号frが基準周波数信号と
される。

出力信号frはさらに第２のフリップフロップFF2の入
力端子Ｄに入力され、クロック端子CLKに供給されるク
ロック信号CLKSの一周期分遅延された信号fr-1に変換さ
れて出力端子Ｄから出力される。

第４図Ｂは、マルチプレクサMPX1によってクロック信
号CLKS1が選択され、マルチプレクサMPX2によってクロ
ック信号fr1′が選択された場合の波形図が示されてい
る。基準周波数信号frから位相がΔ１進んだ信号fr-1と
Δ１遅れた信号fr＋１とからロック／アンロック識別用
信号▲▼を形成するために、インバータI3とノア回
路NR1が設けられている。

第４図Ｃは、マルチプレクサMPX1によってクロック信
号CLKS2が選択され、マルチプレクサMPX2によってクロ
ック信号fr2′が選択された場合の波形図が示されてい
る。基準周波数信号frから位相がΔ２進んだ信号fr-1と
Δ２遅れた信号fr＋とから、ロック／アンロック識別信
号▲▼が形成される。

この様に基準周波数信号frの周波数が高い場合（例え
ばfr1′の周波数）には、ロック／アンロック識別用信
号▲▼のハイレベル期間を狭くし（Δ１×２）、基
準周波数信号frの周波数が低い場合（例えばfr2′の周
波数）には、ロック／アンロック識別用信号▲▼の
ハイレベル期間を広く（Δ２×２）できる。従って基準
周波数信号frの周波数の切替に応じて、適切な許容位相
差を設定することができる。

さらにこの実施例においては、基準周波数信号frの周
波数が一定の状態で、ロック／アンロック識別用信号▲
▼のハイレベル期間を変更することができる。これ
は、マルチプレクサMPX2によって一定のクロック信号を
選択した状態で、マルチプレクサMPX1によって異なるク
ロック信号を選択することによって可能である。第４図
Ｄは、第４図Ｃに示す状態において、マルチプレクサMP
X1による選択をクロック信号CLKS2からCLKS1に変更した
場合の波形図を示している。この様に基準周波数信号fr
の周波数が一定の状態で許容位相差（ΔX2）を変更可能
にできるから、一定の基準周波数のもとでロック時の精
度を自由に設定することが可能になる。すなわち、許容
位相差を狭める程ロック時の被制御周波数は上記基準周
波数に近くなり精度が向上する。逆に許容位相差を広げ
る程、ロック時の被制御周波数は基準周波数から離れ、
精度は低下するが、ロックまでの時間を早めることがで
きるという効果が得られる。

ロック／アンロック検出用信号▲▼は、周波数制
御されるべき信号foとともにロック検出回路LKDに供給
される。ロック検出回路LKDは、被制御信号foの立上り
タイミングが、ロック／アンロック検出用信号▲▼
のハイレベル期間内であればロック状態である認識して
後述するように出力信号S4をロウレベルに立下げる。ロ
ック検出回路LKDの動作波形図は第５図に示されてい
る。CASE1は被制御信号foの立上がりタイミングが検出
用信号▲▼のロウレベル期間にあり、立下がりタイ
ミングがハイレベル期間にある場合である。CASE2は、
被制御信号foの立上がり及び立下がりタイミングがとも
に検出用信号▲▼のハイレベル期間にある場合であ
る。ケース３は被制御信号foの立上がりタイミングが検
出用信号▲▼のハイレベル期間にあり、立下がりタ
イミングがロウレベル期間にある場合である。従って、
上記ケース２及びケース３の場合のみロック検出回路LK
Dの出力信号S4はロウレベルに変化することになる。

NAND回路NA1は、一方の入力端子に被制御信号foを受
け、他方の入力端子にインバータI1によって反転された
ロック／アンロック検出用信号fwを受けることにより信
号S1を形成する。信号S1と被制御信号foは、フリップフ
ロップを構成するNAND回路NA2とNA3の一方の入力端子に
それぞれ供給される。上記フリップフロップ回路の出力
信号はインバータI2によって反転され、NAND回路NA4の
入力信号S2が形成される。NAND回路NA4は、ロック／ア
ンロック検出用信号▲▼及び被制御信号foがともに
ハイレベルであって、しかも上記信号S2がハイレベルの
期間出力信号S3をロウレベルとする。従って、CASE1の
様にロック／アンロック検出用信号▲▼及び被制御
信号foがともにハイレベルである期間が存在しても、被
制御信号foの立上りタイミングが所定の範囲内でない限
り、信号S2の作用によって信号S3がロウレベルにされる
ことはない。信号S3はNAND回路NA6とともにフリップフ
ロップを構成するNAND回路NA5の入力信号とされる。NAN
D回路NA6の一方の入力端子には通常はハイレベルのリセ
ット信号▲▼が印加されている。信号S3がロウレベ
ルにされると出力信号S4がハイレベルからロウレベルに
されることにより、ロック状態が検出されることにな
る。その後リセット信号▲▼がロウレベルにされる
まで出力信号S4にはロウレベルを維持するから出力信号
S4基づいてロック状態を確実に認識することができる。

上記の実施例から得られる作用効果は、下記の通りで
ある。

（１）ロック／アンロック状態を検出する場合の基準と
なる位相許容範囲Δが変更可能とされるから、ロック／
アンロックの検出精度を自由に設定することができる。

（２）位相比較回路に供給される基準周波数信号を変更
させるとき、その基準周波数に逆比例的に変化される位
相許容差を持ってPLLのロック／アンロックの検出を行
うことによって、精度の高いPLLのロック／アンロック
の検出を行うことができるという効果が得られる。

（３）位相比較回路に供給される基準周波数信号を変更
させるとき、その基準周波数に逆比例的に変化される正
及び負の位相差を持つようにされるパルスを形成するこ
とによって、簡単な構成により高精度のPLLのロック／
アンロックの検出回路を得ることができるという効果が
得られる。

（４）ラジオ受信機用ディジタル・チューニング・シス
テムにおいて、基準周波数が変更可能にされるにもかか
わらず、PLLのロック／アンロックを検出するための許
容位相差が固定される場合には、最も低い基準周波数に
おいてもPLLのロック検出が可能に許容位相差が設定さ
れることになるため、例えば基準周波数が高くされたと
き、本来アンロック状態とみなすべき位相差であって
も、それをロック状態として誤判定する虞があるのに対
して、上記実施例では、そのような誤判定の虞がない。
すなわち、基準周波数に逆比例的に許容位相差を示すパ
ルス信号fwの幅を制御するための位相差変更手段として
基準周波数発生回路RFGが設けられ、さらに、上記パル
ス信号fwに基づいて上記被制御信号foと基準周波数信号
frとの位相差が上記許容位相差の範囲にあるか否かを識
別することによって、ロック／アンロックの検出を行う
ための検出手段として、ロック検出回路LKDが設けら
れ、基準周波数信号の変更に応じて許容位相差が変化さ
れることによって、PLLのロック／アンロック検出を高
精度に行うことができ、上記のような誤判定を排除する
ことができる。また、そのようなPLL回路と、その動作
を制御するためのマイクロコンピュータMCUとが一つの
半導体基板に形成されることにより、上記作用効果を有
するディジタル・チューニング・システムの小型化を図
ることができる。さらに、上記マイクロコンピュータMC
Uにおいて、基準周波数発生回路RFGにシステムクロック
SCKを供給するとともに、そのシステムクロックSCKの分
周比を設定するための第１の手段や、ロック検出回路LK
Dの検出結果に基づいて、ディジタル・チューニング・
システムにおける選局動作を制御するための第２の手段
とが機能的に実現されることにより、放送局間の周波数
スペースの相違に対して的確に対応可能なディジタル・
チューニング・システムを容易に形成することができ
る。

以上本願発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、マイクロコ
ンピュータは、別の半導体集積回路装置により構成され
てもよい。また、マイクロコンピュータの他、キースイ
ッチ等から上記選局情報を供給するものとしてもよい。

PLL回路を構成する具体的な構成は、種々変更可能で
ある。例えば、電圧制御型発振回路の発振信号を分周す
る回路は、固定の分周回路（プリスケーラ）とプログラ
ムカウンタ回路から構成されてもよく、直接分周入力と
パルススワロー入力とを備え、両者を切り換えて使用す
るものとしてもよい。また、上記のような位相許容差を
可変にしてPLLのロック／アンロックを検出する検出回
路の具体的回路構成は、種々の実施形態を採ることがで
きるものである。

この発明は、ラジオ受信機用のディジタル・チューニ
ング・システムの他、基準周波数信号の周波数が切り換
え可能にされたPLL回路に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、位相比較回路に供給される基準周波数信
号を変更させる機能を持つPLL回路において、設定され
る基準周波数に応じて逆比例的に変化される位相許容差
を持ってPLLのロック／アンロックの検出を行うことに
よって、精度の高いPLLのロック／アンロックの検出を
行うことができる。

【図面の簡単な説明】

第１図は、この発明に係るディジタル・チューニング・
システムを構成する半導体集積回路装置の一実施例を示
すブロック図、 第２図は、第１図に示す基本周波数発生回路RFGの動作
の一例を示すタイミング図、 第３図は、第１図に示す基本周波数発生回路RFG及び、
ロック検出回路LKDの具体的一実施例を示すブロック
図、 第４図Ａ〜Ｄ及び第５図は、第３図に示すブロック図の
動作波形図である。 LSI…半導体集積回路装置、PC1,PC2…プログラムカウン
タ回路、PDR1〜PDR4…データレジスタ、IB…入力バッフ
ァ、RFG…基準周波数発生回路、PFC…位相比較回路、LK
D…ロック検出回路、PCR1,PCR2…制御レジスタ、MCU…
マイクロコンピュータ、G0〜G5…ゲート回路、MPX1,MPX
2…マイクロプロセッサ、FF1,FF2…フリップフロップ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】予め定められたプログラムに従って演算処
   理を行うマイクロコンピュータと、 外部から発振信号を取込むための第１外部端子と、 上記第１外部端子を介して外部から取込まれた発振信号
   を分周して被制御信号を生成するためのカウンタと、 上記マイクロコンピュータにより基準周波数信号の生成
   情報が設定される第１レジスタと、 上記マイクロコンピュータによりロック／アンロック識
   別用信号のパルス幅を規定するための情報が設定される
   第２レジスタと、 上記第１レジスタの設定情報に応じた周波数の基準周波
   数信号を形成するとともに、上記基準周波数信号に同期
   されたロック／アンロック識別用信号を上記第２レジス
   タの保持情報に基づいて形成する基準周波数発生回路
   と、 上記カウンタからの被制御信号と、上記基準周波数発生
   回路からの基準周波数信号との位相比較を行う位相比較
   回路と、 上記位相比較回路の比較結果を外部出力可能な第２外部
   端子と、 上記ロック／アンロック識別用信号のパルス幅を位相許
   容範囲として、上記被制御信号と上記基準周波数信号と
   の位相差が上記位相許容範囲にあるか否かを判別してPL
   Lのロック／アンロックを検出する検出回路と、 上記検出回路の検出結果を保持して上記マイクロコンピ
   ュータに伝達可能な第３レジスタと、 を含んで一つの半導体基板に形成された半導体集積回路
   装置であって、 上記基準周波数発生回路は、 上記マイクロコンピュータのシステムクロックを分周す
   るための複数の分周回路が直列接続されて成る第１分周
   回路群と、 上記複数の分周回路の出力を上記第２レジスタの記憶情
   報に基づいて選択することで、上記ロック／アンロック
   識別用信号のパルス幅を規定するための信号を得る第１
   マルチプレクサと、 上記第１分周回路群の出力信号を互いに異なる分周比で
   分周するための複数の分周回路を含む第２分周回路群
   と、 上記第２分周回路群の分周出力を上記第１レジスタの記
   憶情報に基づいて選択することで、上記基準周波数信号
   の周波数を決定するための第２マルチプレクサと、 上記第２マルチプレクサの出力信号を上記第１マルチプ
   レクサの出力信号の１周期分遅延して上記基準周波数信
   号を得るための第１フリップフロップと、 上記第１フリップフロップの出力信号を上記第１マルチ
   プレクサの出力信号の１周期分遅延した信号を形成する
   ための第２フリップフロップと、 上記第２マルチプレクサの出力信号と上記第２フリップ
   フロップの出力信号とに基づいて上記基準周波数信号に
   同期して、所定のパルス幅を有するロック／アンロック
   識別用信号を形成するための論理回路とを含んで成り、 上記基準周波数信号の周波数が高いほど上記ロック／ア
   ンロック識別用信号のパルス幅が狭くなるように上記第
   １レジスタの記憶情報、及び上記第２レジスタの記憶情
   報が上記マイクロコンピュータによって設定可能とされ
   た半導体集積回路装置。
2. 【請求項２】特許請求の範囲第１項記載の半導体集積回
   路装置と、 この半導体集積回路装置における上記第２外部端子に結
   合され、上記位相比較回路の出力信号のフィルタリング
   を行うループフィルタと、 上記ループフィルタの出力信号に基づいて、上記第１外
   部端子を介して上記半導体集積回路装置の内部へ供給さ
   れる発振信号の発振周波数が変化される電圧制御型発振
   回路と、 を含んで成るPLL回路。