KR970000828B1 - 디지탈 튜닝 시스템 - Google Patents

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내용 없음.

Description

디지탈 튜닝 시스템

제1도는 본 발명에 관한 디지탈 튜닝 시스템을 구성하는 반도체 집적회로장치의 1실시예를 도시한 블럭도.

제2도는 제1도에 도시한 기준주파수 발생회로 RFG의 동작의 1예를 도시한 타이밍도.

제3도는 제1도에 도시한 기준주파수 발생회로 RFG 및 록검출회로 LKD의 구체적인 1실시예를 도시한 블럭도.

제4도 및 제5도는 제3도에 도시한 블럭도의 동작 파형도.

본 발명은 PLL(phase locked loop)회로에 관한 것으로서, 예를 들면 마이크로컴퓨터를 사용한 라디오 수신기용의 디지탈 튜닝 시스템을 구성하는 PLL회로에 이용해서 유효한 기술에 관한 것이다.

라디오 수신기용 디지탈 튜닝 시스템으로서는 예를들면 일본전기(주)에서 1983년 5월 31일 발행한 제품 카탈로그 「μPD1708」이 있다. 상기 디지탈 튜닝 시스템 「μPD1708」에 있어서는 각국에 있어서 방송국간의 주파수 스페이스가 다르기 때문에, PLL회로의 위상비교회로에 공급되는 기준주파수신호는 1KHz, 5KHz, 6.25KHz, 9KHz, 10KHz 및 12.5KHz 중에서 어느 하나의 주파수를 선택하는 것이 가능하게 되어 있다. 예를 들면, 방송국간의 스페이스가 좁을 때에는 상기 1KHz와 같이 낮은 기준주파수신호를 사용해서 단위의 디지탈선국 정보에 대한 선국스텝을 작게 하는 것이다.

상기 디지탈 튜닝 시스템에 있어서는 상기한 바와 같이 기준주파수신호가 변경가능하게 됨에도 불구하고, PLL의 록/언록(lock/unlock)을 검출하기 위한 위상차, 즉 위상비교회로에 공급되는 기준주파수신호와 프로그램카운터회로를 거쳐서 공급되는 전압제어형 발진회로의 발진주파수와의 허용위상차가 고정되어 있다.

상기 구성에 있어서는 PLL의 록/언록을 정밀도 좋게 검출할 수 없다는 것이 본 발명자의 연구에 의해서 명확하게 되었다. 즉, 상기 기준주파수를 낮게 한 경우에는 위상 비교회로에서의 단위시간당의 위상비교횟수가 적어지기 때문에, PLL회로에서의 주파수제어 감도가 나빠진다. 한편, 상기 기준주파수를 높게 한 경우에는 위상비교회로에서의 단위시간당의 위상비교횟수가 많아지기 때문에, PLL회로에서의 주파수제어 감도가 높아진다. 이 때문에, 록상태라고 간주해야 할 허용위상차를 기준주파수의 높이에 관계없이 고정시키면, 다음과 같은 문제가 발생한다. 즉, 상기와 같은 디지탈 튜닝 시스템에 있어서는 가장 낮은 기준 주파수에 있어서도 PLL의 록검출이 가능하도록 그 허용위상차가 설정되게 되기 때문에, 기준주파수를 높게 했을 때 언록상태라고 간주해야 할 위상차라도 그것을 록상태라고 오판정해버리게 된다.

본 발명의 목적은 록상태의 범위를 결정하는 허용위상차가 변경가능한 디지탈 튜닝 시스템을 제공하는 것이다.

본 발명의 다른 목적은 기준주파수신호의 주파수 전환기능도 정밀도가 높은 PLL의 록/언록의 검출기능을 갖는 디지탈 튜닝 시스템을 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다. 즉, 위상비교회로에 공급되는 기준주파수신호를 변경시킬 때, 그것에 따라서 그 기준주파수에 역비례적으로 변화되는 정 및 부의 위상차를 갖도록 되는 펄스를 형성해서 PLL의 록/언록의 검출을 실행한다.

상기한 수단에 의하면, 기준주파수에 따라서 록상태라고 간주해야 할 허용위상차를 최적값으로 설정할 수 있기 때문에, 정밀도 높은 PLL의 록/언록을 검출할 수가 있다.

또, 기준주파수가 일정한 상태에서 허용위상차를 변경가능하게 하는 것에 의해, 일정한 기준주파수하에서 록시의 정밀도를 자유롭게 설정하는 것이 가능하게 된다. 즉, 허용위상차를 좁게 할수록 록시의 주파수는 기준주파수에 가깝게 된다. 반대로, 허용위상차를 넓힐수록 록시의 주파수는 기준주파수에서 멀어져서 정밀도는 저하하지만 록까지의 시간을 단축할 수가 있다.

제1도에는 본 발명이 적용된 PLL회로를 포함하는 디지탈 튜닝 시스템을 구성하는 반도체 집적회로장치의 실시예 1의 블럭도가 도시되어 있다. 동일 도면에 있어서 1점쇄선으로 도시한 반도체 집적회로장치 LSI는 공지의 반도체 집적회로의 제조기술에 의해서, 특히 제한되지 않지만 단결정 실리콘과 같은 반도체 기판상에 있어서 형성된다.

동일 도면에 있어서, PLL회로를 구성하는 루프필터 및 전압제어형 발진회로와 상기 전압제어형 발진회로의 발진주파수를 사용한 튜닝회로는 동일 도면에서는 생략되어 있고, 상기 반도체 집적회로장치 LSI의 외부회로로서 구성된다.

도시하지 않은 전압제어형 발진회로의 발진신호는 단자 VCO를 거쳐서 입력버퍼 IB의 입력단자에 공급된다. 입력버퍼 IB의 출력신호는 특히 제한되지 않지만, 프리스케일러(prescaler)를 구성하는 제2프로그램카운터(분주회로)PC2에 공급된다. 상기 전압제어형 발진회로의 발진주파수는 상기 제2프로그램카운터회로 PC2에 의해서 1/M로 분주된다. 상기 프로그램카운터회로 PC2의 출력신호는 제1프로그램카운터회로(분주회로) PC1에 공급된다. 이 프로그램카운터회로 PC1에 의해, 상기 1/M의 분주출력을 다시 1/N로 분주된다. 이와 같이 프로그램카운터회로 PC2 및 PC1에 의해 1/N×M으로 분주된 주파수 제어될 신호 fo는 위상비교회로 PFC의 한쪽의 입력단자에 공급된다.

상기 위상비교회로 PFC의 다른쪽의 입력단자에는 다음에 설명하는 기준주파수신호 fr이 공급된다. 이 실시예에서는 각국의 상황에 맞게 기준주파수신호 fr의 주파수의 설정을 가능하게 하기 위해서, 기준주파수 발생회로 RFG는 특히 제한되지 않지만 후술하는 바와 같은 마이크로컴퓨터의 시스템 클럭신호 SCK를 받는 가변 분주기능을 갖도록 된다. 또, 상기 기준주파수 발생회로 RFG는 상기 설정되는 기준주파수신호에 따라서 또는 일정한 기준주파수신호하에서 허용위상차가 가변으로 되는 PLL의 록/언록을 식별하는 펄스신호 fw를 형성하는 기능을 갖는다. 이와 같은 기준주파수 fr과 상기 펄스신호 fw는 제어레지스터 PCR2 또는 PCR3에 세트되는 기억정보에 의해서 설정된다.

상기 위상비교회로 PFC의 위상비교출력은 외부단자 LPF를 거쳐서 도시하지 않은 루프필터에 공급된다. 루프필터는 상기 위상비교회로 PFC의 출력신호에 따른 제어전압을 형성해서 전압제어형 발진회로의 발진주파수를 제어하는 것이다.

상기 제1 및 제2프로그램카운터회로 PC1 및 PC2는 각각의 분주비 1/N 및 1/M이 각각 프로그램 데이타(선국) 레지스터 PDR1∼PDR4에 세트된 디지탈 신호에 따라서 설정된다. 상기 각 레지스터 PDR1∼PDR4의 각 신호는 특히 제한되지 않지만, 게이트회로 G1∼G5를 거쳐서 상기 각 프로그램카운터회로 PC1과 PC2에 초기값(계수값)으로서 공급된다. 이들 게이트회로 G1∼G5는 그 제어단자에 오아(OR)게이트회로 G0을 거쳐서 공급되는 프리세트신호가 공급된다. 상기 오아게이트회로 G0의 입력에는 제어레지스터 PCR1에서 송출되는 스타트신호 S 또는 프로그램카운터회로 PC1의 출력에서 공급되는 오버플로우(계수종료)신호가 공급된다. 다라서, 상기 스타트신호 S가 형성되었을 때 및 상기 PLL회로가 동작상태에 있어서 프로그램카운터회로 PC1의 오버플로우신호가 형성될때마다 상기 각 게이트회로 G1∼G5가 게이트를 열고 상기 초기값의 설정이 실행된다. 이것에 의해, 프로그램카운터회로 PC1 및 PC2는 상기 각 레지스터 PDR1∼PDR4에 설정되는 선국정보에 따른 분주비(1/M×N)를 갖도록 된다. 따라서, PLL이 록상태인 경우, 전압제어형 발진회로의 발진주파수는 상기 주파수신호 fo(=fr)×N×M과 같은 주파수로 된다.

상기 각 레지스터 PDR1∼PRD4 및 제어레지스터 PCR1, PCR2 및 PCR3에는 데이타 버스 BUS를 거쳐서 마이크로 컴퓨터 MCU에서 선국동작을 위한 디지탈 신호 및 상기와 같은 수신국의 상태에 따른 디지탈 신호가 공급된다. 마이크로컴퓨터 MCU는 그 프로그램에 따라서 간단한 조작에 의한 메모리선국이나 매뉴얼 선국 등의 각종 선국동작을 위한 제어신호를 형성한다,.

록검출회로 LKD는 상기 기준주파수 발생회로 RFG에 의해 형성된 펄스신호 fw와 특히 제한되지 않지만 위상비교회로 PFC로부터의 제어될 주파수신호 fo를 받아서, PLL의 록/언록 검출신호를 형성하여 제어레지스터 PCR1에 공급한다. 마이크로 컴퓨터 MCU는 상기 제어레지스터 PCR1에 전달된 록/언록정보를 리드해서 그 자동선국 동작이나 표시신호를 형성한다.

기준주파수 발생회로 RFG는 상기 제어레지스터 PCR2에 의해 설정되는 정보에 따라서 분주비가 설정된다. 예를 들면, 3비트로 이루어지는 디지탈 신호 D0∼D2가 000이면 1KHz, 001이면 5KHz, 010이면 6.25KHz, 011이면 9KHz, 100이면 10KHz, 101이면 25KHz의 합계 7종류의 각 주파수의 기준주파수신호 fr을 형성한다. 이것에 의해, 예를 들면 미국과 같이 방송국간의 주파수간격이 좁은 나라에서는 상기 좁은 간격으로 존재하는 각 방송국의 수신이 가능하게 되도록, 상기 1KHz와 같이 낮은 주파수로 설정된 기준주파수신호 fr을 형성한다. 이것에 의해, 상기 프로그램카운터회로 PC1 및 PC2에 의한 최소단위의 수신주파수 스텝을 상기 1KHz와 같이 좁은 간격으로 설정할 수 있게 된다. 또, 일본과 같이 방송국간의 주파수간격이 넓은 나라에서는 상기 25KHz와 같은 높은 주파수로 설정된다. 이것에 의해, 상기 프로그램카운터회로 PC1 및 PC2에 의한 최소단위의 수신주파수 스텝을 상기 25KHz와 같이 넓은 간격으로 설정할 수 있게 된다. 또한, 이 실시예에 있어서 상기 3비트의 디지탈신호 D1∼D2가 111인 조합은 사용되지 않는다.

제2도에는 상기 기준주파수 발생회로 RFG의 동작의 1예를 설명하기 위한 파형도가 도시되어 있다.

예를 들면, 기준주파수 발행회로 RFG는 제어레지스터 PCR2의 정보에 따라서 높은 주파수로 된 시스템 클럭신호 SCK를 분주하여 소정의 주파수로 된 기준주파수 신호 fr1을 형성한다. 이와 같이, 기준주파수신호 fr1의 주파수가 비교적 높게 된 경우, PLL의 록/언록을 검출하기 위한 펄스신호 fw1은 상기 기준주파수신호 fr1의 상승에지를 중심으로 해서 예를 들면 시스템 클럭신호 SCK의 1주기전에 하이레벨에서 로우레벨로 하강하고, 1주기후에 로우레벨에서 하이레벨로 상승하는 펄스신호로 된다. 즉 이 경우의 허용위상차 +Δ와 -Δ는 상기 시스템 클럭신호 SCK의 합계 2주기분으로 비교적 좁아진다. 클럭검출회로 LKD는 특히 제한되지 않지만, 상기 제어될 주파수신호 fo의 상승에지에서 상기 펄스신호 fw1의 페치를 실행하는 플립플롭회로로 구성된다. 예를 들면, 상기 플립플롭회로에 페치된 신호가 로우레벨이면, 바꾸어 말하면 상기 주파수신호 fo의 상승에지가 상기 허용위치범위 ±Δ이면, 록검출신호를 형성한다. 한편, 상기 플립플롭회로에 페치된 신호가 하이레벨이면, 바꾸어 말하면 상기 주파수신호 fo의 상승에지가 상기 허용위상범위 ±Δ에서 벗어나 있으면 언록검출신호를 형성한다.

또, 기준주파수 발생회로 RFG가 제어레지스터 PCR2의 정보에 따라서, 상기 시스템 클럭신호 SCK를 분주해서 기준주파수신호 fr2와 같이 상기 기준주파수신호 fr1에 비해서 주파수가 비교적 낮게 된 경우, PLL의 록/언록을 검출하기 위한 펄스신호 fw1은 상기 기준주파수신호 fr2의 상승에지를 중심으로 해서 예를 들면 시스템 클럭신호 SCK의 2주기전에 하이레벨에서 로우레벨로 하강하고, 2주기후에 로우레벨에서 하이레벨로 상승하는 펄스신호로 된다. 즉, 이 경우의 허용위상차 +Δ와 -Δ는 상기 시스템 클럭신호 SCK의 합계 4주기분으로 비교적 넓게 된다. 록검출회로 LKD는 상기 플립플롭회로에 페치된 신호가 로우레벨이면, 바꾸어 말하면 상기 주파수신호 fo의 상승에지가 상기 허용위상범위 ±Δ이면 록검출신호를 형성한다. 한편, 상기 플립플롭회로에 페치된 신호가 하이레벨이면, 바꾸어 말하면 상기 주파수신호 fo의 상승에지가 상기 허용위상범위 ±Δ에서 벗어나 있으면 언록검출신호를 형성한다.

이와 같이, 펄스신호 fw1, fw2는 상기 설정된 기준주파수 fr1과 fR2의 주파수에 따라서 펄스폭, 바꾸어 말하면 위상허용값 Δ가 가변으로 되도록 설정된다.

이와 같이, 위상허용값 Δ가 가변으로 되는 펄스신호 fw는 상기 시스템 클럭신호 SCK의 각 단의 분주출력의 조합을 달리하는 것 등에 의해 간단하게 형성할 수가 있다. 예를 들면, 시스템 클럭신호 SCK를 계수하고, 상기 기준주파수신호 fr의 상승에 있어서의 시스템 클럭신호의 계수 출력을 기준으로 해서 그 전후의 계수값을 변경하는 것에 의해, 상기 펄스신호 fw의 펄스폭을 fw1이나 fw2와 같이 용이하게 변경할 수가 있다.

상기 각 기준주파수 1KHz∼25KHz에 대한 허용위상차 Δ의 설정의 예로서는 1KHz일때 10㎲, 5KHz일때 5㎲, 6.25KHz일때 1.6㎲, 9KHz일때 1.1㎲, 10KHz일때 1㎲, 12.5KHz일때 0.8㎲ 등으로 설정된다. 다른 예로서는 1KHz일때 10㎲, 5KHz∼12.5KHz일때는 모두 2㎲로 설정한다. 이와 같이, 이 실시예에 있어서는 기준주파수 fr의 설정되는 주파수에 대략 역비례적으로 허용위상차 Δ를 가변으로 설정하는 것이다.

기준주파수 fr의 주파수가 1KHz와 같이 낮은 경우에는 위상비교회로 PFC에 있어서 단위시간당 1000회의 위상비교동작이 실행된다.

이것에 대해서, 기준주파수 fr의 주파수가 10KHz의 10배로 높게 되면, 위상비교회로 PFC에 있어서 단위시간당 10000회의 비교동작이 실행된다. 이와 같은 위상 비교동작의 상이에 의해 PLL회로에 있어서의 실질적인 주파수제어 감도가 크게 다르고, 기준주파수신호의 주파수가 낮을 때에는 제어되는 주파수신호 fo의 주파수 변동폭이 비교적 넓어진다. 이 실시예에서는 이와 같은 기준주파수의 주파수가 낮은 경우에는 위상허용범위 Δ를 넓게 해서 그 록/언록을 검출하는 것이다. 반대로, 기준주파수신호의 주파수가 높을 때에는 제어되는 주파수신호 fo의 주파수 변동폭이 비교적 좁아진다. 이것에 따라서, 기준주파수의 주파수가 높은 경우에는 위상허용범위 Δ를 좁게 해서 그 록/언록을 검출하는 것이다. 이것에 의해서, 록/언록의 검출을 정밀도 좋게 실행할 수 있다.

제3도에는 제1도에 도시한 기준주파수발생회로 RFG 및 록검출회로 LKC의 실시예 1이 도시되어 있다.

분주회로 DIV1, DIV2, …, DIVn은 시스템 클럭신호 SCK를 분주하고, 각각 클럭신호 CLKS1, CLKS2, …, CLKSn을 형성한다. 이들 컬럭신호는 제4도 a에 도시되는 바와 같이, 허용위상범위를 규정하기 위해 사용된다. 즉, 예를들면 클럭신호 CLKS1의 1주기는 위상허용값 Δ1을 규정하고, 클럭신호 CLKS2의 1주기는 위상허용값 Δ2를 규정한다. 클럭신호 CLKS1, CLKS2, …, CLKSn 중의 어느 하나가 멀티플렉서 MPX1에 의해서 선택되고, 선택된 클럭신호 CLKS가 지연형 플립플롭 FF1, FF2의 클럭입력단자에 각각 공급된다. 또한, 상기 선택은 데이타 레지스터 PCR3 내의 값에 따라서 실행된다.

분주회로 DIV1', DIV2', …, DIVn'은 상기 클럭신호 CLKSn을 분주해서 각각 클럭신호 fr1', fr2', …, frn'를 형성한다. 클럭신호 fr1', fr2'의 파형도의 1예는 제4도 a에 도시되어 있다. 이들 클럭신호중의 어느 것인가가 멀티플렉서 MPX2에 의해서 선택되는 것에 의해서, 기준주파수신호 fr의 주파수가 결정된다.

즉, 멀티플렉서 MPX2에 의해서 선택된 클럭신호 fr-1은 플립플롭 FF1의 입력단자 D에 입력된고, 클럭단자 CLK에 공급되는 클럭신호 CLKS의 1주기분 지연된 신호 fr로 변환되어 출력단자 D에서 출력된다. 이 출력신호 fr이 기준주파수신호로 된다.

출력신호 fr은 또 제2플립플롭 FF2의 입력단자 D에 입력되고, 클럭단자 CLK에 공급되는 클럭신호 CLKS의 1주기분 지연된 신호 fr-1로 변환되어 출력단자 D에서 출력된다.

제4도 b에는 멀티플렉서 MPX1에 의해서 클럭신호 CLKS1이 선택되고, 멀티플렉서 MPX2에 의해서 클럭신호 fr1'가 선택된 경우의 파형도가 도시되어 있다. 기준주파수신호 fr에서 위상이 Δ1 지연된 신호 fr-1과 Δ1 지연된 신호 fr+1에 의해 록/언록식별용 신호

를 형성하기 위해서, 인버터 I3과 노아회로 NR1이 마련되어 있다.

제4도 c에는 멀티플렉서 MPX1에 의해서 클럭신호 CLKS2가 선택되고, 멀티플렉서 MPX2에 의해서 클럭신호 fr2'가 선택된 경우의 파형도가 도시되어 있다. 기준주파수신호 fr에서 위상이 Δ2 진행한 신호 fr-1과 Δ2 지연된 신호 fr+1에 의해 록/언록식별신호

가 형성된다.

이와 같이, 기준주파수신호 fr의 주파수가 높은 경우(예를 들면 fr1'의 주파수)에는 록/언록식별용 신호

의 하이레벨기간을 좁게 하고(Δ1×2), 기준주파수 신호 fr의 주파수가 낮은 경우(예를 들면 fr2'의 주파수)에는 록/언록식별용 신호

의 하이레벨기간을 넓게(Δ2×2) 할 수 있다. 따라서, 기준주파수신호 fr의 주파수 전환에 따라서 적절한 허용위상차를 설정할 수가 있다.

또, 이 실시예에 있어서는 기준주파수 신호 fr의 주파수가 일정한 상태에서 록/언록식별용 신호

의 하이레벨기간을 변경할 수 있다.

이것은 멀티플렉서 MPX2에 의해서 일정한 클럭신호를 선택한 상태에서 멀티플렉서 MPX1에 의해 다른 클럭신호를 선택하는 것에 의해서 가능하다. 제4도 d에는 제4도 c에 도시한 상태에 있어서 멀티플렉서 MPX1에 의한 선택을 클럭신호 CLKS2에서 CLKS1로 변경한 경우의 파형도를 도시하고 있다. 이와 같이, 기준주파수신호 fr의 주파수가 일정한 상태에서 허용위상차(Δ×2)를 변경가능하게 할 수 있으므로, 일정한 기준주파수상태에서 록시의 정밀도를 자유롭게 설정하는 것이 가능하게 된다. 즉, 허용위상차를 좁힐수록 록시의 피제어주파수는 상기 기준주파수에 가깝게 되어 정밀도가 향상한다. 반대로, 허용위상차를 넓게 할수록 록시의 피제어주파수는 기준주파수에서 멀어져 정밀도는 저하하지만, 록까지의 시간을 단축할 수 있다는 효과가 얻어진다.

록/언록검출용 신호

는 주파수제어될 신호 fo와 함께 록검출회로 LKD에 공급된다. 록검출회로 LKD는 피제어신호 fo의 상승타이밍이 록/언록검출용 신호

의 하이레벨기간내이면 록상태라고 식별해서 후술하는 바와 같이 출력신호 S4를 로우레벨로 하강시킨다. 록검출회로 LKD의 동작파형도는 제5도에 도시되어 있다. CASE1은 피제어신호 fo의 상승타이밍이 검출용 신호

의 로우레벨기간에 있고, 하강타이밍이 하이레벨기간에 있는 경우이다. CASE2는 피제어신호 fo의 상승 및 하강타이밍이 모두 검출용 신호

의 하이레벨기간이 있는 경우이다. CASE3는 피제어신호 fo의 상승타이밍이 검출용 신호

의 하이레벨기간에 있고, 하강타이밍이 로우레벨기간에 있는 경우이다. 따라서, 상기 CASE2 및 CASE3의 경우에만 록검출회로 LKD의 출력신호 S4는 로우레벨로 변화하게 된다.

NAND회로 NA1은 한족의 입력단자에 피제어신호 fo을 받고, 다른쪽의 입력단자에 인버터 I1에 의해서 반전된 록/언록검출용 신호 fw를 받는 것에 의해서 신호 S1을 형성한다. 신호 S1과 피제어신호 fo은 플립플롭을 구성하는 NAND회로 NA2와 NA3의 한쪽의 입력단자에 각각 공급된다. 상기 플립플롭회로의 출력신호는 인버터 I2에 의해서 반전되고, NAND회로 NA4의 입력신호 S2가 형성된다. NAND회로 NA4는 록/언록검출용신호

및 피제어신호 fo이 모두 하이레벨이고 또 상기 신호 S2가 하이레벨인 기간에 출력신호 S3을 로우레벨로 한다. 따라서, CASE1과 같이 록/언록검출용 신호

및 피제어신호 fo이 모두 하이레벨인 기간이 존재하더라도, 피제어신호 fo의 상승타이밍이 소정의 범위내가 아닌 한, 신호 S2의 작용에 의해서 신호 S3이 로우레벨로 되는 일은 없다. 신호 S3은 NAND회로 NA6과 함께 플립플롭을 구성하는 NAND회로 NA5의 입력신호로 된다. NAND회로 NA6의 한쪽의 입력단자에는 통상은 하이레벨의 리세트신호

가 인가되고 있다. 신호 S3이 로우레벨로 되면 출력신호S4가 하이레벨에서 로우레벨로 되는 것에 의해서 록상태가 검출되게 된다. 그후, 리세트신호

가 로우레벨로 될때까지 출력신호 S4는 로우레벨을 유지하기 때문에, 출력신호 S4에 따라서 록상태를 확실하게 인식할 수가 있다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

[1] 록/언록상태를 검출하는 경우의 기준으로 되는 위상허용범위 Δ가 변경가능하게 되므로, 록/언록의 검출정밀도를 자유롭게 설정할 수 있다.

[2] 위상비교회로에 공급되는 기준주파수신호를 변경시킬 때, 그 기준주파수에 역비례적으로 변화되는 위상허용차에 의해 PLL의 록/언록의 검출을 실행하는 것에 의해서, 정밀도가 높은 PLL의 록/언록의 검출을 실행할 수 있다는 효과가 얻어진다.

[3] 위상비교회로에 공급되는 기준주파수신호를 변경시킬 때, 그 기준주파수에 역비례적으로 변화되는 정 및 부의 위상차를 갖도록 되는 펄스를 형성하는 것에 의해서, 간단한 구성에 의해 고정밀도의 PLL의 록/언록의 검출회로를 얻을 수 있다는 효과가 얻어진다.

이상 본원 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 마이크로컴퓨터는 다른 반도체 집적회로장치에 의해 구성되어도 좋다. 또, 마이크로컴퓨터 이외에 키 스위치 등에서 상기 선국정보를 공급하는 것으로 해도 좋다.

PLL회로를 구성하는 구체적인 구성은 여러가지로 변경가능하다.

예를 들면, 전압제어형 발진회로의 발진신호를 분주하는 회로는 고정된 분주회로(프리스케일러)와 프로그램카운터회로로 구성되어도 좋고, 직접 분주입력과 펄스 스왈로우(swallow) 입력을 구비하고, 양자를 전환해서 사용하는 것으로 해도 좋다. 또, 상기와 같은 위상허용차를 가변으로 해서 PLL의 록/언록을 검출하는 검출회로의 구체적인 회로구성은 여러가지의 실시형태를 채용할 수 있다.

본 발명은 라디오 수신기용의 디지탈 튜닝 시스템 이외에 기준주파수 신호의 주파수를 전환할 수 있게 된 PLL회로에 널리 이용할 수 있는 것이다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면, 다음과 같다. 즉, 위상비교회로에 공급되는 기준주파수신호를 변경시키는 기능을 갖는 디지탈 튜닝 시스템에 있어서 설정되는 기준주파수에 따라서 역비례적으로 변화되는 위상허용차에 의해 PLL의 록/언록의 검출을 실행하는 것에 의해서, 정밀도가 높은 PLL의 록/언록의 검출을 실행할 수가 있다.

Claims (8)

1. 전압제어형 발진회로, 상기 전압제어형 발진회로의 발진주파수를 사용한 튜닝회로, 상기 전압제어형 발진회로의 발진주파수를 소정의 분주비로 분주하고 피제어주파수신호(fo)를 출력하는 분주회로(PC1,PC2), 기준주파수신호(fr)를 출력하는 기준주파수 발생회로(RFG), 상기 기준주파수신호(fr)과 상기 피제어주파수신호(fo)를 비교하고 위상비교신호를 출력하는 위상비교회로(PFC), 상기 위상비교신호를 받고 상기 위상비교신호에 따른 제어전압을 상기 전압제어형 발진회로로 공급하는 루프필터, 상기 기준주파수신호(fr)과 상기 피제어주파수신호(fo)의 위상차가 소정의 위상차의 범위(+Δ∼-Δ, Δ1-Δ1, Δ2-Δ2, Δ-Δ)내인지 아닌지를 판단하고, 록상태인지 언록상태인지를 나타내는 검출신호(S4)를 발생하는 검출회로(LKD), 버스(BUS), 상기 버스(BUS)에 연결된 마이크로 컴퓨터(MCU) 및 상기 소정의 위상차의 범위(+Δ∼-Δ, Δ1-Δ1, Δ2-Δ2, Δ-Δ)를 나타내는 데이타가 상기 버스(BUS)를 거쳐서 상기 마이크로컴퓨터(MCU)에서 공급되는 제어레지스터(PCR3)를 포함하는 디지탈 튜닝 시스템.
2. 제1항에 있어서, 상기 분주회로(PC1, PC2), 상기 기준주파수 발생회로(RFG), 상기 위상비교회로(PFC), 상기 검출회로(LKD), 상기 버스(BUS), 상기 마이크로컴퓨터(MCU) 및 상기 제어레지스터(PCR3)은 동일 반도체 기판에 형성되는 디지탈 튜닝 시스템.
3. 제2항에 있어서, 상기 버스(BUS)에 연결되고 상기 분주회로(PC1, PC2)의 분주비를 제어하는 데이타가 상기 버스(BUS)를 거쳐서 상기 마이크로컴퓨터(MCU)에서 공급되는 제어레지스터(PDR1∼PDR4)를 더 포함하는 디지탈 튜닝 시스템.
4. 제3항에 있어서, 상기 버스(BUS)에 연결되고 상기 기준주파수 발생회로(RFG)가 발생하는 상기 기준주파수신호(fr)의 주파수를 제어하는 데이타가 상기 버스(BUS)를 거쳐서 상기 마이크로컴퓨터(MCU)에서 공급되는 제어레지스터(PCR2)를 더 포함하는 디지탈 튜닝 시스템.
5. 제4항에 있어서, 상기 디지탈 튜닝 시스템은 라디오수신기에 이용되는 디지탈 튜닝 시스템.
6. 제1항에 있어서, 상기 기준주파수 발생회로에는 상기 마이크로컴퓨터에 공급되는 시스템 클럭이 공급되는 디지탈 튜닝 시스템.
7. 제1항에 있어서, 상기 분주회로는 직접 분주입력과 펄스 스왈로우 입력을 구비하고, 상기 직접 분주입력을 사용하는 직접 분주방식과 상기 펄스 스왈로우 입력을 사용하는 펄스 스왈로우방식을 선택적으로 사용할 수 있는 디지탈 튜닝 시스템.
8. 제4항에 있어서, 상기 버스에 결합되고 상기 검출회로에서 출력되는 상기 검출신호를 유지하는 검출레지스터를 더 포함하는 디지탈 튜닝 시스템.

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