JPH06104258A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 39
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000011810 insulating material Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 abstract description 25
- 239000010410 layer Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
体装置及びその製造方法を提供する。 【構成】 グロ−バル段差領域に段差補償のためのダミ
−パタ−ンを形成した後、密集段差部位とグロ−バル段
差部位上にBPSG膜を形成し、BPSG膜を高温で熱
処理してリフロ−させる。ダミ−パタ−ンはグロ−バル
段差部位に絶縁膜を形成し、フォトリソグラフィ方法に
よりパタ−ニングして形成する。グロ−バル段差部位で
平坦な表面を有する層間絶縁膜であるBPSG膜が形成
される。後に続く金属工程におけるノッチング現象や配
線断線現象が防止できて半導体装置の収率及び電気的特
性が大幅に向上される。
Description
造方法に係り、特に凹凸の程度と疎密により生ずる平均
高さの差、即ちグローバル段差を平坦化するためのダミ
ーパターンを有する半導体装置及びその製造方法に関す
る。
板上に多くの活性素子を形成しなければならない。最初
各素子は互いに絶縁されるべきであるが、回路の所望の
機能を得るためには製造過程で特定素子を電気的に相互
接続する必要がある。MOS及びバイポラVLSI及び
ULSI装置は前記素子の多くのものの相互接続を図る
多層相互接続構造を有する。
増加するにつれ、最上層の形状は著しく屈曲を生ずる。
例えば、二つまたはそれ以上の金属層が形成されている
半導体ウェーハを製造する場合、多数の酸化膜、多結晶
シリコン導電層及び第1金属配線層が形成されている半
導体ウェーハに第1層間絶縁膜を形成した後、第2金属
層を積層して、第1金属配線層と接続するためのファイ
アを形成する。第1層間絶縁膜の下部構造物が平でない
ので、第1層間絶縁膜の表面が平でない。そうした第1
層間絶縁膜上に第2金属層を直接に形成する場合、第2
金属層は第1層間絶縁膜中の突起及び/またはクラック
により亀裂し、第1層間絶縁膜上の金属形成が不良にな
る。このような不良が半導体装置の収率を低下させる
が、これを防止するために多層金属接続構造ではブァイ
アまたは第2金属層を形成する前に層間絶縁膜の平坦化
が必要である。
一つのトランジスタと一つのキャパシタからなるセルが
マトリックス状に配列され情報を貯蔵する役割を行うセ
ルアレイ領域と、前記セルアレイを駆動して各セルに情
報を貯蔵したり伝送したり役割を行う周辺回路領域から
なるダイナミックランダムアクセスメモリ(以下DRA
Mと称する)装置においては、半導体装置の超高集積化
に従ってセルキャパシタのストリッジ電極をスタック形
に形成したり、その高さを増加させセルキャパシタンス
の容量を確保する技術が開発されている。半導体装置の
集積度が増加するほどセルアレイ領域内に形成されるパ
ターンの段差が大きくなり、セルアレイ領域と周辺回路
領域間の段差も増加することになる。
坦にする一番簡単な方法としては、塗布により解消した
い段差より厚くCVD−SiO2 を蒸着することであ
る。しかし、絶縁層の厚さが増加するほど第1金属配線
層と第2金属配線層間のブァイア深さを増加させるので
これは非現実的である。さらに、第1金属層のパターン
間の距離が狭くなるにつれ、通常のCVD方法によりS
iO2 を蒸着すれば、絶縁膜のボイドが形成される。他
の方法としては、前述した通り層間絶縁膜を蒸着した
後、犠牲層としてレジスト層を形成してからエッチバッ
クして平坦な層間絶縁膜を形成する方法が提案されてい
る。この方法によれば、エッチバック工程時の工程条件
の調節が極めて困難であり、さらに絶縁層を蒸着する必
要があるので工程が複雑になる。
リフロー特性のある絶縁膜を形成した後、熱処理して絶
縁膜を平坦にする方法が提案されている。例えば、文献
S.Wolf, Silicon Processing for the VLSI Era, Vol.
2, 1990, pp. 208〜209 には4.8重量%のホウ素と
4.6重量%の燐を含むBPSG膜を形成した後、90
0℃の窒素雰囲気で30分間アニーリングして、ほぼ平
坦な表面を有する絶縁膜を収得すると記載されている。
近年にはRTP(Rapid Thermal Processing)方法を用い
て浅い接合領域を保つ方法があるが、蒸着とリフローを
同時に行えるCVD装置のような前記BPSGリフロー
の改良方法が提案されている傾向にある。また、日本特
許公報特開平3−212958号(韓国特許公開第91
−15046号)には、BPSG膜の形成及び熱処理を
連続的に繰り返して平坦度を向上させる方法が開示され
ている。
術を示す概略図である。図1を参照すれば、半導体基板
100上に金属やポリシリコンを蒸着して導電層を形成
した後、パターニングして第1配線パターン1を形成す
る。次いで、パターン1の形成されている半導体基板1
00上にBPSG膜2を形成する。図2を参照すれば、
前記BPSG膜2を900℃の高温で30分から60分
間熱処理してリフローさせることにより殆ど段差のない
平坦な膜表面を収得する。
よれば、パターンが密集して形成されている密集段差か
ら構成された段差構造物とパターンが遠く離隔されてい
るグローバル段差が同時に存在する場合、グローバル段
差における平坦度が落ちて後に続く工程で金属配線にノ
ッチング現象または断線現象が生じて半導体装置の信頼
性と収率を低下させる。
PSG膜の平でない表面を示す。同図において、参照符
号200は半導体基板、21はパターン、22はBPS
G膜、I1 は密集段差部、I2 はグローバル段差部、x
1 は密集段差部におけるパターン間の距離、x2 はグロ
ーバル段差部におけるパターン間の距離、t2 は前記B
PSG膜22の最上の高さとグローバル段差部における
BPSG22膜の高さとの差、t3 は前記パターン21
上に形成されたBPSG膜22の厚さを示す。図3から
分かるように、パターン間の距離が短い密集段差部位で
は熱処理以後BPSG膜の良好な平坦度が得られるが、
パターン間の距離の長いグローバル段差部位では平坦度
が落ちる。
い程度は前記日本特許公開公報特開平3−212958
号に開示された通り、BPSG膜の塗布及び熱処理工程
を数回繰り返したとしてもその平坦度は改善されない。
は、グローバル段差における優れた平坦度を有する絶縁
膜を含む半導体装置及びその製造方法を提供することで
ある。
ために、本発明は、密集段差部位と少なくとも一つのグ
ローバル段差部位とを有する下部構造物と、前記下部構
造物の密集段差部位とグローバル段差部位とに形成され
た段差を補償するためのダミーパターンと、前記ダミー
パターンの形成された下部構造物上に形成された平坦な
絶縁膜とを含む半導体装置を提供する。
密集して形成された密集段差部位と少なくとも一つのグ
ローバル段差部位とを有する下部構造物と、前記密集段
差部位とグローバル段差部位との間の段差を補償するた
めのダミーパターンと、前記密集段差部位に形成された
ダミーパターン上に形成された上部パターンと、前記ダ
ミーパターンの形成された下部構造物上に形成された絶
縁膜とを含む半導体装置を提供することにより達成され
る。
体基板の表面部位に形成された不純物ドーピング領域
と、前記半導体基板上に形成された素子活性領域を限定
するフィールド酸化膜と、前記フィールド酸化膜上に形
成されたビットラインと、前記ビットラインを絶縁させ
るための絶縁膜と、前記不純物ドーピング領域と電気的
に接続して前記絶縁膜上に形成されたキャパシタのスト
リッジ電極と、前記ストリッジ電極上に形成された誘電
体膜と、前記誘電体膜上に形成されたプレート電極とを
含むセルアレイ領域のように凹凸密度の多い領域と、前
記セルアレイの周辺部に形成され、前記下層配線パター
ンを絶縁させるための絶縁膜が延びて形成されている周
辺回路のように凹凸密度の少ない領域と、前記周辺回路
領域の絶縁膜上に形成された段差補償のためのダミーパ
ターンと、前記ダミーパターンと前記凹凸密度が多い領
域の表面、例えば、セルアレイのプレート電極上に形成
された平坦な絶縁層とから構成された半導体装置を提供
する。
によれば、密集段差部位と少なくとも一つの凹凸密度の
少ないグローバル段差部位とを有する半導体装置の製造
方法において、前記密集段差部とグローバル段差部位と
の段差を補償するためのダミーパターンを形成する工程
と、前記密集段差部位及びグローバル段差部位に絶縁膜
を形成する工程とを含む半導体装置の製造方法が提供さ
れる。こうして収得した前記絶縁膜は熱処理してリフロ
ーさせることにより前記絶縁膜を平坦にできる。前記ダ
ミーパターンは前記密集段差部位及び前記グローバル段
差部位に第1絶縁膜を形成した後、フォトリソグラフィ
ー方法によりグローバル段差部位上にダミーパターン形
成のためのフォトレジストパターンを形成し、前記フォ
トレジストパターンを食刻マスクとして用いて前記第1
絶縁膜をエッチングして形成しうる。
成されている密集段差部位と少なくとも一つのグローバ
ル段差部位とを含む下部構造物上に前記密集段差とグロ
ーバル段差と間の段差を補償するために前記下部パター
ンを覆うダミーパターンを形成する段階と、前記密集段
差領域の前記ダミーパターン上に上部パターンを形成す
る段階と、前記ダミーパターン及び上部パターン上に絶
縁層を含む段階とから構成された半導体装置の製造方法
を提供する。
ためのダミーパターンを形成することにより、グローバ
ル段差部位と密集段差部位との段差が減少される。従っ
て、密集段差とグローバル段差とを有する半導体ウェー
ハの全面にかけて平坦面を有する絶縁膜が形成される。
を詳細に説明する。 実施例1 図4から図6は本発明の第1実施例を示す概略図であ
る。図4は、段差補償のためのダミーパターン形成のた
めのフォトレジストパターン33をグローバル段差部位
に形成する段階を示す。
な下部構造物上に半導体装置の素子を構成するパターン
31を形成する。この素子として、ゲート電極、ワード
ライン、ビットライン、金属配線、メモリセルのキャパ
シタ(メモリ装置の場合)等が挙げられる。この素子
は、導電性物質から構成され、相互間が電気的に絶縁さ
れており、必要に応じて所期回路機能を行うために特定
素子間の電気的接続を必要とする。前記半導体基板に
は、特定機能を行うため、その表面部位にn形またはp
形の不純物ドーピング領域の備えられた活性領域及びこ
れらの活性領域を電気的に分離するための素子分離領域
に形成されるフィールド酸化膜が形成されうる。前記素
子は形成される位置によって、x1 のような短い間隔に
形成されたり、x2 のような長い間隔に形成される。x
1 のように短い間隔に形成された部位を密集段差部位I
1 とし、x2 のように長い距離間隔にパターンが離れて
形成された部位をグローバル段差部位I2 とする。x1
及びx2 の大きさは形成される素子の厚さとこれを絶縁
するために形成される絶縁膜の厚さにより異なる。本実
施例において、素子間の間隔が前記絶縁膜の最終所定厚
さと前記素子の高さの差(図6のt1 )より3倍以上大
きい場合は、グローバル段差部位I2 とし、小さい場合
は密集段差部位I1 とする。即ち、グローバル段差部位
I2 のx2 は3t 1 より大きく、密集段差部位I1 のx
1 は3t1 より小さい。
の形成されている半導体基板300の上部全面に第1絶
縁膜32を塗布する。形成された第1絶縁膜32の厚さ
は前記半導体基板300上に形成されるパターン31の
高さにより変わるが、前記図3に示した通り、追って形
成されるBPSG膜の最上の高さとグローバル段差部に
おけるBPSG膜の高さの差t3 が補償できる程の厚さ
が好適である。
ン31を構成する物質に対して湿式または乾式食刻工程
で食刻選択比の大きい物質を使った方が好適である。本
実施例においては絶縁物質を使用したが、前記パターン
と電気的に分離されダミーパターンが形成される場合は
導電性物質を使用することもできる。このような絶縁物
質としては、BPSGを使用するのが好適であり、前記
第1絶縁膜32を形成した後、図3に示した通り高温で
熱処理して前記第1絶縁膜をリフローさせうる。
ジストを塗布してフォトレジスト膜を形成した後、グロ
ーバル段差部位I2 に前記フォトレジスト膜をパターニ
ングして適当なフォトレジストパターン33を形成させ
る。この際、密集段差部位I 1 のパターンとフォトレジ
ストパターン33間の間隔はパターン31の形状及び大
きさ、絶縁膜の所期厚さにより変わる。
絶縁膜形成段階を示す。前記フォトレジストパターン3
3をエッチングマスクとして用いて、前記第1絶縁膜3
2を湿式または乾式食刻して、グローバル段差部位I2
に下部構造物上の密集段差部位とグローバル段差部位と
の段差を補償するためのダミーパターンである第1絶縁
膜パターン32’を形成する。続けて、前記パターン3
1及び第1絶縁膜パターン32’が形成された半導体基
板300の全面に、リフロー可能な絶縁物質、例えばB
PSGを塗布して第2絶縁膜34を3,000から5,
000Åの厚さに形成する。
平坦な表面を有する絶縁膜34’を収得する段階を示
す。前記第2絶縁膜34を800℃から900℃程度の
高温で30分から1時間熱処理して半導体ウェーハの全
面に形成された前記第2絶縁膜34をリフローして平坦
な絶縁膜34’を収得する。しかし、必要に応じて前記
段階は省くこともできる。例えば、パターン31として
金属配線層が形成されている場合、前記熱処理段階によ
り金属配線層が劣化するので、前記熱処理工程は省略す
る。
る。DRAM装置の集積度が増大するにつれ、各メモリ
セルの占有面積が減少する。よって、セルキャパシタの
蓄積容量を確保するためにスタック形キャパシタ形成技
術が幅広く用いられており、スタック形キャパシタによ
りセルアレイ領域と周辺回路領域間に段差が増加するこ
とになる。本実施例においては、前述したDRAM装置
の周辺回路領域とセルアレイ領域の平坦化方法に対して
説明する。
断面図である。図7において、参照符号400は半導体
基板、41は活性領域を限定するための素子分離領域に
形成されたフィールド酸化膜、42はセルアレイ領域の
半導体基板表面部位に形成された不純物ドーピング領
域、43は周辺回路領域の半導体基板表面部位に形成さ
れた不純物ドーピング領域、44はセルアレイ領域の前
記フィールド酸化膜41上に形成されたビットライン、
45はスタック形キャパシタのストリッジ電極、46は
誘電体膜、47はプレート電極、51は前記ビットライ
ン44を絶縁させるための絶縁膜を示す。ここで、前記
セルアレイ領域の半導体基板の表面部位に形成された不
純物ドーピング領域42は伝送トランジスタのソース領
域である。図7からわかるように、セルキャパシタのス
トリッジ電極45の高さt5 が高くなり、ビットライン
44はストリッジ電極45の下に形成される。このよう
な構造を有する高集積半導体装置において、セルアレイ
領域には各素子が積層して形成されている反面、周辺回
路領域には割合に少数の素子が形成されるため、セルア
レイ領域と周辺回路領域間の段差t4 が大きくなる。そ
の後、金属配線を形成する場合は前記セルアレイ領域と
周辺回路領域間の境界部には急激な傾斜度を有する絶縁
膜により金属配線のノッチングや断線現象が生ずる。
パターン49の形成段階を示す。図7のように形成され
た半導体装置を有するウェーハの全面に、前記段差t4
をある程度補償できる厚さ(t4 ±5,000Å)にB
PSGのような絶縁物質を形成して第1絶縁膜48を形
成する。この際、必要に応じては収得した第1絶縁膜4
8を熱処理してリフローさせうる。その後、前記第1絶
縁膜48上にフォトレジストを塗布してフォトレジスト
層を形成した後、セルアレイ領域を除いた周辺回路領域
部にフォトリソグラフィ工程によりフォトレジストパタ
ーン49を形成する。この際、前記リフロー工程を第1
絶縁膜48のパターニングの次に移してもよい。また、
前記フォトレジストパターン49はセルアレイ領域から
周辺回路領域に延びて形成されたセルキャパシタのプレ
ート電極47の一端と重畳するように形成した方が好適
である。
な表面を有する第2絶縁膜50の形成段階を示す。前記
フォトレジストパターン49をエッチングマスクとして
乾式または湿式食刻により第1絶縁膜48をエッチング
してダミーパターンである第1絶縁膜パターン48’を
形成した後、収得した結果物の全面にBPSGを3,0
00から5,000Åの厚さに塗布して第2絶縁膜を形
成した後、実施例1と同様の方法で第2絶縁膜を高温熱
処理してリフローさせて平坦な表面を有する第2絶縁膜
50を収得する。また、熱処理段階は実施例1で説明し
た通り省略することもできる。
ある。本実施例は第2実施例と同様のDRAM素子に関
するものであるが、グローバル段差部位の平坦度をさら
に優秀にするため、半導体基板のセルアレイ領域に凹部
を形成した後、該凹部にDRAM装置を形成した半導体
ウェーハを平坦化する方法を示す。
凹部を形成する方法は、例えばアメリカ特許4,882,289
号に開示されている。図10から図12において、参照
符号は前記実施例2の図7から図9においてと同一の部
材を指す。図10は凹んだセルアレイ領域に形成された
DRAM素子の断面図である。セルアレイ部の半導体基
板400をt6 の深さに凹部を形成した後、セルアレイ
領域及び周辺回路領域の不純物ドーピング領域42、4
3とフィールド酸化膜41を形成した後、結果物上に絶
縁膜51、ビットライン44、ストリッジ電極45、キ
ャパシタの誘電体膜46及びプレート電極47を形成す
る。
トパターン48の形成段階を示す。前記実施例2と同様
に、前記実施例2よりt6 ほど薄い厚さを有するように
BPSGのような絶縁物質を蒸着して第1絶縁膜48を
形成した後、第1絶縁膜48を熱処理してリフローさせ
る。その後、前記実施例2と同様に、前記第1絶縁膜4
8上にフォトレジストを塗布してフォトレジスト膜を形
成した後、セルアレイ領域を除いた周辺回路領域部位に
フォトリソグラフィ工程によりフォトレジストパターン
49を形成する。
坦な表面を有する第2絶縁膜50の形成段階を示す。前
記実施例2と同様に、前記フォトレジストパターン49
をエッチングマスクとして乾式または湿式食刻により第
1絶縁膜48をエッチングしてダミーパターンである第
1絶縁膜パターン48’を形成した後、収得した結果物
の全面にBPSGを3,000から5,000Åの厚さ
に塗布して第2絶縁膜を形成した後、第2絶縁膜を高温
熱処理してリフローさせ平坦な表面を有する第2絶縁膜
50を収得する。また、この熱処理段階は実施例1で説
明した通り省略することもできる。
ある。図13はグローバル段差部位に段差補償のための
ダミーパターン形成のためのフォトレジストパターン3
3の形成段階を示す。より具体的には、実施例1と同一
の方法で、半導体基板300と同一の下部構造物状に、
半導体装置の素子を構成するパターン51を形成し、前
記パターン31の形成されている半導体基板300上
に、上部全面にかけて第1絶縁膜32を塗布する。ここ
で、第1絶縁膜32の厚さt10はt11とt12の和以上で
ある(t 11は下部パターンの高さであり、t12は後続く
工程で形成される上部パターン(図14に示す54)の
高さである。)前記第1絶縁膜32は湿式または乾式食
刻できる低温酸化物またはBPSGを用いて形成するの
が好適である。
ジストを塗布してフォトレジスト膜を形成した後、実施
例1と同様の方法でグローバル段差部位I2 に前記フォ
トレジスト膜をパターニングして適当なフォトレジスト
パターン33を形成させる。図14は下部パターン51
を覆う第1絶縁膜パターン32”、上部パターン54及
び第2絶縁膜34の形成段階を示す。
ングマスクとして用いて密集段差部位の前記第1絶縁膜
32の一部を食刻して、密集段差部位I1 とグローバル
段差部位I2 との段差を補償するダミーパターンである
下部パターンを覆う第1絶縁膜パターン32”を形成す
る。ここで、t13は下部パターン51上の第1絶縁膜パ
ターン32”の厚さである。第1絶縁膜32がBPSG
より構成されている場合は、収得した第1絶縁膜パター
ン32”は任意に熱処理してリフローさせうる。
部パターン54を形成し、上部パターン54及び第1絶
縁膜パターン32”が形成されている半導体基板300
の全面に、実施例1と同様の方法で絶縁物質を第2絶縁
膜を2,000から3000Åの厚さに形成する。その
後、実施例1と同様の方法で、第2絶縁膜を熱処理して
平坦な表面を有する第2絶縁膜を形成する。この段階は
実施例1で説明した通り必要に応じて省略することもで
きる。
例4と同様の方法で、半導体基板300と同様の下部構
造物上に半導体装置の素子を構成する下部パターン51
を形成した後、下部パターン51の形成された半導体基
板300の全面に第1絶縁層を形成してから第1絶縁層
上にフォトレジストを塗布してフォトレジスト膜を形成
する。グローバル段差部位I2 のフォトレジスト膜をパ
ターニングして適当なフォトレジストパターンを収得す
る。フォトレジストパターンをエッチングマスクとして
密集段差部位I1 の第1絶縁膜の全てを除去して、グロ
ーバル段差部位I2 に、段差補償のためのダミーパター
ンである第1絶縁膜パターン32’を形成する。
されている結果物の全面に、BPSGまたはHTOを蒸
着して下部パターン上の厚さがt13になるよう第3絶縁
膜36を形成する。次いで、実施例4と同様の方法で、
第3絶縁膜36上に上部パターン54及び第2絶縁膜3
4を形成する。
ある。図16は下部パターンであるビットライン44の
形成段階を示す。ここで、参照番号400、41、42
及び43は図7と同一の部位を示す。参照符号40はト
ランジスタのゲート電極であり、40’はフィールド酸
化膜上に形成されたワードラインを示す。半導体基板3
00上にソース、ドレイン領域及びゲート電極より構成
されたトランジスタ及びワードラインを形成した後、半
導体基板の全面にゲート電極及びワードラインを絶縁さ
せるための絶縁膜60を形成する。半導体基板の表面部
位に形成された不純物ドーピング領域であるドレイン領
域とビットラインを接続する接触口を形成した後、通常
の方法によりドレイン領域と電気的に接続するビットラ
イン44を形成する。
トパターン64を形成する。図16の段階後結果物の全
面にBPSGのような絶縁物質を6,000から8,0
00Åの厚さに蒸着する。前記収得した第1絶縁膜52
は必要に応じて熱処理してリフローさせ得る。次いで、
実施例2と同様の方法で、第1絶縁膜62上にフォトレ
ジストを塗布してフォトレジスト膜を形成した後、通常
の方法でフォトレジストパターン64を形成する。
ライン44を覆う第1絶縁膜パターン62’及びストリ
ッジ電極をソース領域と接続する接触口を形成する段階
を示す。実施例4と同一の方法で、フォトレジストパタ
ーン64をエッチングマスクとして用いて第1絶縁膜4
8を湿式または乾式食刻してセルアレイ領域と周辺回路
領域間の段差を補償するためのダミーパターンである第
1絶縁膜パターン62’を形成する。本実施例において
は、実施例4と同一の方法で第1絶縁膜パターン62’
が形成されることを示すが、前記第1絶縁膜パターン6
2’の代わりに実施例5と類似した方法が適用されう
る。
去して後、第1絶縁膜パターン62’と絶縁膜60を通
常のフォトリソグラフィー工程により除去して、キャパ
シタのストリッジ電極をソース領域と接続させるための
接触口を形成する。図19は上部パターンであるトラン
ジスタのキャパシタを形成して本発明の半導体装置を完
成する段階を示す。図18の段階後、不純物のドーピン
グされたポリシリコンを蒸着して厚さが4,000から
5,000Åであり、ソース領域に電気的に接続された
第1導電層を形成しパターニングしてセル単位に分離さ
れたストリッジ電極45を形成する。次いで、誘電体膜
46とプレート電極47を順次に形成してセルアレイ領
域のキャパシタを完成する。その後、HTOを塗布して
プレート電極47を保護するための絶縁膜70を形成
し、実施例4と同一の方法で、キャパシタと第1絶縁膜
パターン62’の形成されている結果物の全面に絶縁物
質を塗布して厚さ約3,000から4,000Åの第2
絶縁膜を形成する。実施例1と同様に、前記第2絶縁膜
は熱処理してリフローさせ平坦な表面を有する絶縁膜7
2を形成しうる。
してきたが、本発明はこれらの実施例に限定されず、当
業者が通常有する知識の範囲内でその変形や改良が可能
である。
ーバル段差部位に段差補償のためのダミーパターンを形
成することにより、密集段差とグローバル段差を有する
半導体ウェーハを全面にかけて緩慢な平坦面を有する絶
縁膜が形成された。したがって、後に続く金属配線工程
を施す場合、グローバル段差によるノッチング現象や金
属配線の断線現象が生じない安定した金属配線が形成で
き、半導体装置の工程収率及び電気特性が大幅に向上さ
れる。
リフロー技術を示す概略図である。
リフロー技術を示す概略図である。
ル段差で形成されるBPSG膜の平でない表面を示す概
略図である。
施例を示す概略図である。
施例を示す概略図である。
施例を示す概略図である。
施例を示す概略図である。
施例を示す概略図である。
施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
実施例を示す概略図である。
Claims (30)
- 【請求項1】 密集段差部位と少なくとも一つのグロー
バル段差部位とを有する下部構造物と、 前記密集段差部位とグローバル段差部位との間の段差を
補償するためのダミーパターンと、 前記ダミーパターンの形成された下部構造物上に形成さ
れた平坦な絶縁膜とを含む半導体装置。 - 【請求項2】 前記ダミーパターンはグローバル段差部
位に形成されることを特徴とする請求項1記載の半導体
装置。 - 【請求項3】 前記ダミーパターンは前記密集段差部位
のパターンを覆うことを特徴とする請求項1記載の半導
体装置。 - 【請求項4】 前記下部構造物は、その上に導電性パタ
ーンが形成されている半導体基板であることを特徴とす
る請求項1記載の半導体装置。 - 【請求項5】 前記下部構造物は半導体基板上に形成さ
れた絶縁膜と前記半導体基板の表面部位の不純物ドーピ
ング領域に電気的に接続して形成されたストリッジ電
極、前記ストリッジ電極上に形成された誘電体膜及び前
記誘電体膜上に形成されたプレート電極から構成された
キャパシタを含むことを特徴とする請求項1記載の半導
体装置。 - 【請求項6】 前記グローバル段差部位の段差間の距離
は前記密集段差の下部構造物上に形成された絶縁膜の厚
さの3倍以上であることを特徴とする請求項1記載の半
導体装置。 - 【請求項7】 前記密集段差部位はスタック形キャパシ
タの形成されたセルアレイ領域部位であり、前記グロー
バル段差部位は周辺回路領域であることを特徴とする請
求項1記載の半導体装置。 - 【請求項8】 前記セルアレイ領域は前記半導体基板の
凹部に形成されることを特徴とする請求項7記載の半導
体装置。 - 【請求項9】 前記ダミーパターンは前記キャパシタの
プレート電極と一部重畳して周辺回路領域に形成される
ことを特徴とする請求項8記載の半導体装置。 - 【請求項10】 前記ダミーパターンは絶縁物質からな
ることを特徴とする請求項1記載の半導体装置。 - 【請求項11】 前記平坦な絶縁膜はBPSG膜である
ことを特徴とする請求項1記載の半導体装置。 - 【請求項12】 半導体基板と、 前記半導体基板の表面部位に形成された不純物ドーピン
グ領域と、 前記半導体基板上に形成された素子活性領域を限定する
フィールド酸化膜と、 前記フィールド酸化膜上に形成されたビットラインと、
前記ビットラインを絶縁させるための絶縁膜と、前記不
純物ドーピング領域と電気的に接続して前記絶縁膜上に
形成されたキャパシタのストリッジ電極と、前記ストリ
ッジ電極上に形成された誘電体膜と、前記誘電体膜上に
形成されたプレート電極とを含むセルアレイ領域と、 前記セルアレイの周辺部に形成され、前記ビットライン
を絶縁させるための絶縁膜が延びて形成されている周辺
回路領域と、 前記周辺回路領域とセルアレイ領域との段差を補償のた
めのダミーパターンと、 前記ダミーパターンと前記セルアレイのプレート電極上
に形成された平坦な絶縁層とから構成された半導体装
置。 - 【請求項13】 前記セルアレイ領域は前記半導体基板
の凹部に形成されたことを特徴とする請求項12記載の
半導体装置。 - 【請求項14】 前記ダミーパターンは前記キャパシタ
のプレート電極と一部重畳して周辺回路領域に形成され
ることを特徴とする請求項12項記載の半導体装置。 - 【請求項15】 下部パターンが密集して形成された密
集段差部位と少なくとも一つのグローバル段差部位を有
する下部構造物と、 前記密集段差部位とグローバル段差部位との間の段差を
補償するためのダミパターンと、 前記密集段差部位に形成されたダミーパターン上に形成
された上部パターンと、 前記ダミーパターンの形成された下部構造物上に形成さ
れた絶縁膜とを含む半導体装置。 - 【請求項16】 前記密集段差部位はセルアレイ領域で
あり、前記グローバル段差部位は周辺回路領域であるこ
とを特徴とする請求項15記載の半導体装置。 - 【請求項17】 前記下部パターンはビットラインであ
り、前記上部パターンはキャパシタであることを特徴と
する請求項15記載の半導体装置。 - 【請求項18】 前記ダミーパターンは前記グローバル
段差部位に形成され、前記ダミーパターンと前記下部パ
ターンを覆う絶縁膜をさらに含むことを特徴とする請求
項15記載の半導体装置。 - 【請求項19】 密集段差部位と少なくとも一つのグロ
ーバル段差部位とを有する半導体装置の製造方法におい
て、 前記密集段差部位と前記グローバル段差部位との間の段
差を補償するためのダミーパターンを形成する工程と、 前記密集段差部位及びグローバル段差部位に絶縁膜を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項20】 前記方法は前記絶縁膜を熱処理してリ
フローすることにより前記絶縁膜を平坦化する工程を含
むことを特徴とする請求項19記載の半導体装置の製造
方法。 - 【請求項21】 前記ダミーパターンは前記密集段差部
位及び前記グローバル段差部位に第1絶縁膜を形成した
後、フォトリソグラフィー方法によりグローバル段差部
位上にダミーパターン形成のためのフォトレジストパタ
ーンを形成し、前記フォトレジストパターンを蝕刻マス
クとして用いて前記第1絶縁膜をエッチングして形成す
ることを特徴とする請求項19記載の半導体装置の製造
方法。 - 【請求項22】 前記密集段差部位の第1絶縁膜の全て
が除去されることを特徴とする請求項19記載の半導体
装置の製造方法。 - 【請求項23】 前記密集段差部位の第1絶縁膜が部分
的に除去されることを特徴とする請求項19記載の半導
体装置の製造方法。 - 【請求項24】 前記第1絶縁膜がBPSG膜であるこ
とを特徴とする請求項20記載の半導体装置の製造方
法。 - 【請求項25】 前記第1絶縁膜を形成した後熱処理し
て前記第1絶縁膜の表面を平坦化する段階をさらに含む
ことを特徴とする請求項24記載の半導体装置の製造方
法。 - 【請求項26】 半導体基板の表面部位に形成された不
純物ドーピング領域と、前記半導体基板上に形成された
素子活性領域を限定するフィールド酸化膜と、前記フィ
ールド酸化膜上に形成されたビットラインと、前記ビッ
トラインを絶縁させるための絶縁膜と、前記不純物ドー
ピング領域と電気的に接続して前記絶縁膜上に形成され
たキャパシタのストリッジ電極と、前記ストリッジ電極
上に形成された誘電体膜と、前記誘電体膜上に形成され
たプレート電極を含むセルアレイ領域と、前記セルアレ
イの周辺部に形成され、前記ビットラインを絶縁させる
ための絶縁膜が延びて形成されている周辺回路領域とか
ら構成された半導体装置の平坦化方法において、 前記周辺回路領域の絶縁膜上に形成された段差を補償す
るためのダミーパターンを形成する段階と、 前記ダミーパターンと前記セルアレイのプレート電極上
に絶縁層を形成する段階と、 前記絶縁層を熱処理してリフローさせることにより前記
絶縁層の表面を平坦にする段階とから構成されることを
特徴とする半導体装置の平坦化方法。 - 【請求項27】 前記絶縁膜がBPSG膜であることを
特徴とする請求項26記載の半導体装置の平坦化方法。 - 【請求項28】 前記セルアレイ領域は前記半導体基板
の凹部に形成されることを特徴とする請求項26記載の
半導体装置の平坦化方法。 - 【請求項29】 前記ダミーパターンは、前記キャパシ
タのプレート電極と一部重畳して周辺回路領域に形成さ
れることを特徴とする請求項26記載の半導体装置の平
坦化方法。 - 【請求項30】 下部パターンが密集して形成されてい
る密集段差部位と少なくとも一つのグローバル段差部位
とを含む下部構造物上に前記密集段差とグローバル段差
と間の段差を補償するために前記下部パターンを覆うダ
ミーパターンを形成する段階と、 前記密集段差領域の前記ダミーパターン上に上部パター
ンを形成する段階と、 前記ダミーパターン及び上部パターン上に絶縁層を含む
段階から構成された半導体装置の製造方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920006393A KR100230350B1 (ko) | 1992-04-16 | 1992-04-16 | 반도체 장치 및 그 제조 방법 |
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KR1992P6393 | 1992-11-10 | ||
KR1992P20972 | 1992-11-10 |
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---|---|
JPH06104258A true JPH06104258A (ja) | 1994-04-15 |
JP2820187B2 JP2820187B2 (ja) | 1998-11-05 |
Family
ID=26629021
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5082037A Expired - Fee Related JP2820187B2 (ja) | 1992-04-16 | 1993-04-08 | 半導体装置の製造方法 |
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