JPH0563067B2 - - Google Patents
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- JPH0563067B2 JPH0563067B2 JP11589687A JP11589687A JPH0563067B2 JP H0563067 B2 JPH0563067 B2 JP H0563067B2 JP 11589687 A JP11589687 A JP 11589687A JP 11589687 A JP11589687 A JP 11589687A JP H0563067 B2 JPH0563067 B2 JP H0563067B2
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- constant
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- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は帰線消去回路に関する。
［従来例］
従来、第２図に示す帰線消去回路がある。まず
構成を説明すると、NPNトランジスタQ1，Q2の
コレクタが共に電源Vccに接続され、夫々のエミ
ツタが共に定電流源回路１を介してグランド端子
に接続されて、NPNトランジスタQ1，Q2は差動
対を形成している。NPNトランジスタQ2のベー
スには基準電圧源VREFの基準電圧が印加され、
NPNトランジスタQ1，Q2の共通エミツタが出力
端子２に接続している。NPNトランジスタQ1の
ベースは抵抗３を介して他の定電流源回路４及び
PNPトランジスタQ3のエミツタに接続され、
PNPトランジスタQ3のコレクタはグランド端子
に、ベースは入力端子５に夫々接続し、入力端子
は映像信号Vioが供給されるようになつている。
更に、NPNトランジスタQ1のベース（接続点
Ａ）にはカレント・ミラー回路から成る電流スイ
ツチを形成するNPNトランジスタQ4，Q5の
NPNトランジスタQ4のコレクタが接続し、ダイ
オード接続されたNPNトランジスタQ5のコレク
タに制御電流Ibを供給するようになつている。
構成を説明すると、NPNトランジスタQ1，Q2の
コレクタが共に電源Vccに接続され、夫々のエミ
ツタが共に定電流源回路１を介してグランド端子
に接続されて、NPNトランジスタQ1，Q2は差動
対を形成している。NPNトランジスタQ2のベー
スには基準電圧源VREFの基準電圧が印加され、
NPNトランジスタQ1，Q2の共通エミツタが出力
端子２に接続している。NPNトランジスタQ1の
ベースは抵抗３を介して他の定電流源回路４及び
PNPトランジスタQ3のエミツタに接続され、
PNPトランジスタQ3のコレクタはグランド端子
に、ベースは入力端子５に夫々接続し、入力端子
は映像信号Vioが供給されるようになつている。
更に、NPNトランジスタQ1のベース（接続点
Ａ）にはカレント・ミラー回路から成る電流スイ
ツチを形成するNPNトランジスタQ4，Q5の
NPNトランジスタQ4のコレクタが接続し、ダイ
オード接続されたNPNトランジスタQ5のコレク
タに制御電流Ibを供給するようになつている。
次にかかる帰線消去回路の作動を述べると、第
３図に示すように、例えばカメラの撮像管より出
力された映像信号Vioが入力端子に供給し、帰線
期間Tb中の映像信号は走査の際の戻り期間で発
生したものであるから画像再生には意味のないも
のであるため、この帰線期間Tbの間だけ制御電
流Ibを流して接続点Ａの電位を降下させ、これに
よりNPNトランジスタQ1をカツトオフさせて同
図中の波形Vputに示すような帰線期間Tbで一定の
帰線レベルを有するような映像信号を発生させ
る。
３図に示すように、例えばカメラの撮像管より出
力された映像信号Vioが入力端子に供給し、帰線
期間Tb中の映像信号は走査の際の戻り期間で発
生したものであるから画像再生には意味のないも
のであるため、この帰線期間Tbの間だけ制御電
流Ibを流して接続点Ａの電位を降下させ、これに
よりNPNトランジスタQ1をカツトオフさせて同
図中の波形Vputに示すような帰線期間Tbで一定の
帰線レベルを有するような映像信号を発生させ
る。
即ち、帰線期間Tbにおいて制御電流IbがNPN
トランジスタQ5に供給されると、定電流源回路
４よりの電流Ipが抵抗３を介してNPNトランジ
スタQ4に流れ、抵抗３に発生する電圧降下でも
つてNPNトランジスタQ1をカツトオフさせる。
これに対してNPNトランジスタQ2はオンとなる
ので、このトランジスタQ2のベース・エミツタ
間電圧をVbe2とすれば、この期間Tbでの映像信
号VputはVREF−Vbe2となり、映像信号から不要な
部分を消去するようになつている。
トランジスタQ5に供給されると、定電流源回路
４よりの電流Ipが抵抗３を介してNPNトランジ
スタQ4に流れ、抵抗３に発生する電圧降下でも
つてNPNトランジスタQ1をカツトオフさせる。
これに対してNPNトランジスタQ2はオンとなる
ので、このトランジスタQ2のベース・エミツタ
間電圧をVbe2とすれば、この期間Tbでの映像信
号VputはVREF−Vbe2となり、映像信号から不要な
部分を消去するようになつている。
［発明が解決しようとする問題点］
しかしながら従来のこのような帰線消去回路に
あつては次のような問題があつた。即ち、第４図
に示すように、帰線期間Tbにおいて、上記抵抗
３による電圧降下よりも高い電圧レベルが入力の
映像信号V′ioに発生すると、接続点Ａの電位は
NPNトランジスタQ1をカツトオフさせる電圧ま
で降下せず、同図中の波形V′putに示すように不
要な電圧が生じることとなる。
あつては次のような問題があつた。即ち、第４図
に示すように、帰線期間Tbにおいて、上記抵抗
３による電圧降下よりも高い電圧レベルが入力の
映像信号V′ioに発生すると、接続点Ａの電位は
NPNトランジスタQ1をカツトオフさせる電圧ま
で降下せず、同図中の波形V′putに示すように不
要な電圧が生じることとなる。
この問題点を解決する手段として、制御電流Ib
の電流を増加し、抵抗３の電圧降下を増大させる
ことも考えられるが、NPNトランジスタQ4が飽
和して帰線期間からいわゆる走査期間へ切換わる
ときの反転動作が遅くなる問題を生ずる。
の電流を増加し、抵抗３の電圧降下を増大させる
ことも考えられるが、NPNトランジスタQ4が飽
和して帰線期間からいわゆる走査期間へ切換わる
ときの反転動作が遅くなる問題を生ずる。
又、この帰線消去回路を半導体集積回路技術に
よつてIC化する場合、定電流源回路４をラテラ
ル型PNPトランジスタによるカレントミラー回
路で構成し、このカレントミラー回路より一定電
流を抵抗３側へ出力させる構成となるが、周知の
ようにラテラル型PNPトランジスタは電流容量
が小さいために、上記のような電流を流すために
は大形化しなければならず、高集積化の妨げとな
る。
よつてIC化する場合、定電流源回路４をラテラ
ル型PNPトランジスタによるカレントミラー回
路で構成し、このカレントミラー回路より一定電
流を抵抗３側へ出力させる構成となるが、周知の
ようにラテラル型PNPトランジスタは電流容量
が小さいために、上記のような電流を流すために
は大形化しなければならず、高集積化の妨げとな
る。
更に、抵抗３の抵抗値を大きくすることによ
り、大きな電圧降下を得ようとすると、NPNト
ランジスタQ5のコレクタ・エミツタ間の寄生容
量との作用により映像信号の通過帯域が狭くなる
問題を生ずる。
り、大きな電圧降下を得ようとすると、NPNト
ランジスタQ5のコレクタ・エミツタ間の寄生容
量との作用により映像信号の通過帯域が狭くなる
問題を生ずる。
［問題点を解決するための手段］
本発明はこのような問題点に鑑みて成されたも
のであり、帰線消去期間において、高電圧レベル
となる映像信号が入力されても、確実に所定の電
圧を設定して、不要信号成分を消去しうる帰線消
去回路を提供することを目的とする。
のであり、帰線消去期間において、高電圧レベル
となる映像信号が入力されても、確実に所定の電
圧を設定して、不要信号成分を消去しうる帰線消
去回路を提供することを目的とする。
この目的を達成するため本発明は、差動対を形
成する一対のトランジスタと、該差動対の一方の
トランジスタを所定電圧にバイアスする基準電圧
源と、該差動対の他方のトランジスタにバイアス
電流を供給する定電源回路と、該他方のトランジ
スタに入力信号を供給する入力用トランジスタ
と、帰線消去期間において、該定電流源回路より
のバイアス電流を吸収して上記他方のトランジス
タをカツトオフさせ、上記一方のトランジスタの
出力端に一定電圧を発生させる電流スイツチ回路
と、該帰線消去期間において、電流スイツチ回路
を飽和電圧以上の所定電圧に保持する電圧保持回
路を具備したことを特徴とする。
成する一対のトランジスタと、該差動対の一方の
トランジスタを所定電圧にバイアスする基準電圧
源と、該差動対の他方のトランジスタにバイアス
電流を供給する定電源回路と、該他方のトランジ
スタに入力信号を供給する入力用トランジスタ
と、帰線消去期間において、該定電流源回路より
のバイアス電流を吸収して上記他方のトランジス
タをカツトオフさせ、上記一方のトランジスタの
出力端に一定電圧を発生させる電流スイツチ回路
と、該帰線消去期間において、電流スイツチ回路
を飽和電圧以上の所定電圧に保持する電圧保持回
路を具備したことを特徴とする。
［実施例］
以下、本発明による帰線消去回路の一実施例を
第１図とともに説明する。尚、同図において第２
図と同一又は相当する部分には同一符号を附けて
いる。
第１図とともに説明する。尚、同図において第２
図と同一又は相当する部分には同一符号を附けて
いる。
まず、構成を第２図との相違点について説明す
る。
る。
差動対を形成する一方のNPNトランジスタQ1
のベース（接続点Ａ）は直接に定電流源回路４及
びPNPトランジスタQ3のエミツタに接続され、
更に、この接続点ＡにはNPNトランジスタQ6と
所定の電圧を発生する定電圧源VBから成る電圧
保持回路が接続されている。即ち、接続点Ａには
NPNトランジスタQ6のエミツタが接続され、
NPNトランジスタQ6のコレクタは電源Vccに、
ベースは定電圧電源VBに夫々接続されている。
のベース（接続点Ａ）は直接に定電流源回路４及
びPNPトランジスタQ3のエミツタに接続され、
更に、この接続点ＡにはNPNトランジスタQ6と
所定の電圧を発生する定電圧源VBから成る電圧
保持回路が接続されている。即ち、接続点Ａには
NPNトランジスタQ6のエミツタが接続され、
NPNトランジスタQ6のコレクタは電源Vccに、
ベースは定電圧電源VBに夫々接続されている。
ここで、定電圧電源VBの電圧は、NPNトラン
ジスタQ4のベース・エミツタ間電圧をVbe5、
NPNトランジスタQ5のベース・エミツタ間電圧
をVbe6とすると、次式(1)の条件に設定されてい
る。
ジスタQ4のベース・エミツタ間電圧をVbe5、
NPNトランジスタQ5のベース・エミツタ間電圧
をVbe6とすると、次式(1)の条件に設定されてい
る。
Vbe5＜VB−Vbe6＜VREF …(1)
更に、定電流源４の電流I4と制御電流Ibの帰線
消去期間における電流値Ipは次式(2)の条件に設定
されている。
消去期間における電流値Ipは次式(2)の条件に設定
されている。
I4＜Ip …(2)
即ち、帰線消去期間Tbにおいて、NPNトラン
ジスタQ5に、第３図及び第４図に示したような
制御電流Ibを流すと、NPNトランジスタQ4には
電流Ipが流れ、上記式(2)により接続点Ａの電位が
降下するが、上記式(1)を満足させることにより接
続点Ａの電位はNPNトランジスタQ6のベース・
エミツタ間電圧Vbe6と電圧VBによつてNPNトラ
ンジスタQ4が飽和しない電位にクランプされ、
NPNトランジスタQ5を高速にスイツチング動作
させることができるようになつている。
ジスタQ5に、第３図及び第４図に示したような
制御電流Ibを流すと、NPNトランジスタQ4には
電流Ipが流れ、上記式(2)により接続点Ａの電位が
降下するが、上記式(1)を満足させることにより接
続点Ａの電位はNPNトランジスタQ6のベース・
エミツタ間電圧Vbe6と電圧VBによつてNPNトラ
ンジスタQ4が飽和しない電位にクランプされ、
NPNトランジスタQ5を高速にスイツチング動作
させることができるようになつている。
更に、従来例（第２図参照）のように抵抗の電
圧降下でもつてNPNトランジスタQ1をカツトオ
フさせるのではなく、NPNトランジスタQ5が定
電流源回路４及びPNPトランジスタQ3からNPN
トランジスタQ1のベースへ流れる電流を吸収す
ることによつて該トランジスタQ1をカツトオフ
させるので、寄生容量の影響が少なく、したがつ
て映像信号Vioの通過帯域を向上させることがで
きる。
圧降下でもつてNPNトランジスタQ1をカツトオ
フさせるのではなく、NPNトランジスタQ5が定
電流源回路４及びPNPトランジスタQ3からNPN
トランジスタQ1のベースへ流れる電流を吸収す
ることによつて該トランジスタQ1をカツトオフ
させるので、寄生容量の影響が少なく、したがつ
て映像信号Vioの通過帯域を向上させることがで
きる。
更に又、従来例の抵抗３が無いので、帰線消去
期間において接続点Ａの電位が降下するのと同時
に、PNPトランジスタQ3もカツトオフ状態とな
り、このため大振幅の映像信号が帰線消去期間中
に入力しても、出力端子２には予め決められた電
圧（VREF−Vbe2）の映像信号Vputが発生し、不要
な信号成分は消去される。
期間において接続点Ａの電位が降下するのと同時
に、PNPトランジスタQ3もカツトオフ状態とな
り、このため大振幅の映像信号が帰線消去期間中
に入力しても、出力端子２には予め決められた電
圧（VREF−Vbe2）の映像信号Vputが発生し、不要
な信号成分は消去される。
更に、上記抵抗の電圧降下でもつてNPNトラ
ンジスタQ1をカツトオフさせるのではないため、
定電流源回路４の設定電流を小さくし、又、制御
電流Ibも小さくすることができ、更にこれらの電
流を小さくすることから、素子を小形にすること
ができるため、低消費電力型で小形の帰線消去回
路を提供することができる。
ンジスタQ1をカツトオフさせるのではないため、
定電流源回路４の設定電流を小さくし、又、制御
電流Ibも小さくすることができ、更にこれらの電
流を小さくすることから、素子を小形にすること
ができるため、低消費電力型で小形の帰線消去回
路を提供することができる。
尚、上記の定電圧源VBと基準電圧源VREFは等
しい電圧でも良く、例えば、定電圧源VBを基準
電圧源VREFと共用すれば、回路の簡素化が可能と
なる。
しい電圧でも良く、例えば、定電圧源VBを基準
電圧源VREFと共用すれば、回路の簡素化が可能と
なる。
［発明の効果］
以上説明したように本発明の帰線消去回路によ
れば、差動対を形成する一対のトランジスタと、
該差動対の一方のトランジスタを所定電圧にバイ
アスする基準電圧源と、該差動対の他方のトラン
ジスタにバイアス電流を供給する定電源回路と、
該他方のトランジスタに入力信号を供給する入力
用トランジスタと、帰線消去期間において、該定
電流源回路よりのバイアス電流を吸収して上記他
方のトランジスタをカツトオフさせ、上記一方の
トランジスタの出力端に一定電圧を発生させる電
流スイツチ回路と、該帰線消去期間において、電
流スイツチ回路を飽和電圧以上の所定電圧に保持
する電圧保持回路を具備したので、帰線消去期間
において、大振幅の入力信号が供給されても、確
実に不要な信号生成を消去することができ、又、
周波数特性の向上及び消費電力の低減化を図るこ
とができる。
れば、差動対を形成する一対のトランジスタと、
該差動対の一方のトランジスタを所定電圧にバイ
アスする基準電圧源と、該差動対の他方のトラン
ジスタにバイアス電流を供給する定電源回路と、
該他方のトランジスタに入力信号を供給する入力
用トランジスタと、帰線消去期間において、該定
電流源回路よりのバイアス電流を吸収して上記他
方のトランジスタをカツトオフさせ、上記一方の
トランジスタの出力端に一定電圧を発生させる電
流スイツチ回路と、該帰線消去期間において、電
流スイツチ回路を飽和電圧以上の所定電圧に保持
する電圧保持回路を具備したので、帰線消去期間
において、大振幅の入力信号が供給されても、確
実に不要な信号生成を消去することができ、又、
周波数特性の向上及び消費電力の低減化を図るこ
とができる。
第１図は本発明による帰線消去回路の一実施例
を示す回路図、第２図は従来の帰線消去回路の一
例を示す回路図、第３図は第２図の回路の動作を
説明するタイミングチヤート、第４図は従来の帰
線消去回路の問題点を説明するためのタイミング
チヤートである。 Q1，Q2，Q3，Q4，Q5，Q6：トランジスタ、
１，４：定電流源回路、２：出力端子、５：入力
端子、VREF：基準電圧源、VB：定電圧源。
を示す回路図、第２図は従来の帰線消去回路の一
例を示す回路図、第３図は第２図の回路の動作を
説明するタイミングチヤート、第４図は従来の帰
線消去回路の問題点を説明するためのタイミング
チヤートである。 Q1，Q2，Q3，Q4，Q5，Q6：トランジスタ、
１，４：定電流源回路、２：出力端子、５：入力
端子、VREF：基準電圧源、VB：定電圧源。
Claims (1)
- １ 差動対を形成する一対のトランジスタと、該
差動対の一方のトランジスタを所定電圧にバイア
スする基準電圧源と、該差動対の他方のトランジ
スタにバイアス電流を供給する定電源回路と、該
他方のトランジスタに入力信号を供給する入力用
トランジスタと、帰線消去期間において、該定電
流源回路よりのバイアス電流を吸収して上記他方
のトランジスタをカツトオフさせ、上記一方のト
ランジスタの出力端に一定電圧を発生させる電流
スイツチ回路と、該帰線消去期間において、電流
スイツチ回路を飽和電圧以上の所定電圧に保持す
る電圧保持回路を具備したことを特徴とする帰線
消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11589687A JPS63281572A (ja) | 1987-05-14 | 1987-05-14 | 帰線消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11589687A JPS63281572A (ja) | 1987-05-14 | 1987-05-14 | 帰線消去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281572A JPS63281572A (ja) | 1988-11-18 |
| JPH0563067B2 true JPH0563067B2 (ja) | 1993-09-09 |
Family
ID=14673880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11589687A Granted JPS63281572A (ja) | 1987-05-14 | 1987-05-14 | 帰線消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63281572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9011028B2 (en) | 2009-03-31 | 2015-04-21 | Brother Kogyo Kabushiki Kaisha | Tape cassette |
| US9132682B2 (en) | 2009-03-31 | 2015-09-15 | Brother Kogyo Kabushiki Kaisha | Tape unit and tape cassette |
| US9409425B2 (en) | 2009-03-31 | 2016-08-09 | Brother Kogyo Kabushiki Kaisha | Tape cassette |
-
1987
- 1987-05-14 JP JP11589687A patent/JPS63281572A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9011028B2 (en) | 2009-03-31 | 2015-04-21 | Brother Kogyo Kabushiki Kaisha | Tape cassette |
| US9132682B2 (en) | 2009-03-31 | 2015-09-15 | Brother Kogyo Kabushiki Kaisha | Tape unit and tape cassette |
| US9409425B2 (en) | 2009-03-31 | 2016-08-09 | Brother Kogyo Kabushiki Kaisha | Tape cassette |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281572A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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