JPH0524107B2 - - Google Patents

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JPH0524107B2
JPH0524107B2 JP60109112A JP10911285A JPH0524107B2 JP H0524107 B2 JPH0524107 B2 JP H0524107B2 JP 60109112 A JP60109112 A JP 60109112A JP 10911285 A JP10911285 A JP 10911285A JP H0524107 B2 JPH0524107 B2 JP H0524107B2
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mullite
ceramic
sio
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ceramic substrate
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Nobuyuki Ushifusa
Satoru Ogiwara
Kosei Nagayama
Koichi Shinohara
Akizo Toda
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Hitachi Ltd
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Hitachi Ltd
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Description

【発明の詳細な説明】
〔発明の利用分野〕 本発明は、新規な配線回路用セラミツク基板に
係り、特に高密度の配線を有し、電気信号の入出
力のためのピンを取り付けたり、半導体部品を搭
載して機能モジユールを構成するために好適な配
線回路用セラミツク基板に関する。 〔発明の背景〕 近年、LSI等の集積回路は、高速化、高密度化
にともなつて、放熱や素子の高速化を計るために
セラミツク基板上に直接チツプを実装する方式が
用いられるようになつてきている。しかしなが
ら、この実装方式においては、LSI等の集積回路
のサイズが大きくなるにつれて、LSI等の集積回
路材料とセラミツク多層配線回路基板材料との間
で実装時の温度変化によつて生ずる応力が大きく
なるという問題点があつた。すなわち、従来より
一般にセラミツク多層配線回路基板の絶縁材料と
して使用されているアルミナの熱膨張係数は75×
10-7／℃（室温〜500℃）であり、この値はLSI
等の集積回路材料であるシリコンの熱膨張係数35
×10-7／℃（室温〜500℃）に比べて２倍以上大
きいため、実装時の温度変化により生ずる応力が
大きくなり、接続部の信頼性低下という問題があ
つた。また、アルミナ系材料の焼成温度は1500〜
1650℃であり、配線回路をセラミツクの構成と同
時に形成するために適用できる導体材料はタング
ステンまたはモリブデンなどである。しかしなが
ら、タングステンまたはモリブデンの熱膨張係数
がそれぞれ45×10-7，54×10-7／℃（室温〜500
℃）であり、アルミナ系材料と同時焼成すると、
これらの熱膨張係数の差により、配線基板の内部
にクラツクが発生する問題があつた。また、アル
ミナを主成分とする焼結体を絶縁材料に使つた基
板の問題は、電気信号の伝播速度が遅いというこ
とであり、この原因としては、アルミナ自身の比
誘電率が9.5％（1MHz）と大きいためである。 従つて、セラミツク材料の熱膨張係数がシリコ
ンのそれに近く、また比誘電率が小さい基板の一
例として特開昭55−139709号「ムライト基板の製
造方法」である。この公報によれば、コージエラ
イトがムライト主結晶間に生成されることによ
り、コージエライトの熱膨張係数が10〜20×
10-7／℃（室温〜500℃）である事を利用してム
ライト基板の熱膨張係数をムライト単体より下げ
る事によりシリコンに近い熱膨張係数38〜39×
10-7／℃を得ている。 しかし、このような利点があるにもかかわらず
セラミツク材料と導体材料とを同時焼成してなる
セラミツク回路基板ができないのは、コージエラ
イト相が存在する1500℃付近の温度で焼成しなけ
ればならないため、焼結しにくい導体材料である
タングステンまたはモリブデンと同時焼成できな
いからである。また、タングステンまたはモリブ
デンの熱膨張係数は各々45×10-7／℃，54×
10-7／℃であるので、その熱膨張差が大きく、同
時焼成時にアルミナと同時にクラツクが発生する
からである。 〔発明の目的〕 本発明の目的は、タングステンまたはモリブデ
ンの熱膨張係数に近く、低比誘電率で且つ高強度
の配線回路用セラミツク基板及びその製造方法を
提供することにある。 〔発明の概要〕 本発明は、ムライトを主成分とし、二酸化珪
素、酸化アルミニウムと二酸化珪素とがモル比で
１対0.7〜１の複合酸化物、及びアルカリ土類金
属酸化物を含有するセラミツク基板と、該基板に
形成された導体層とを有する配線回路用セラミツ
ク基板にある。 前記ムライトは酸化アルミニウム（Al2O3）と
二酸化珪素（SiO2）とがモル比で３〜４未満対
２の組成であり、含有量は70重量％以上が好まし
い。特に、ムライトはAl2O3とSiO2の比が３〜3.5
対２が好ましい。 前記二酸化珪素（SiO2）は30重量％以下であ
り、非晶質（ガラス）であり、ムライト結晶の粒
界に形成されているのが好ましい。特に、15〜30
重量％が好ましい。 前記複合酸化物はアンダルサイト、カイアナイ
ト及びシリマナイトの少なくとも１つであるのが
好ましい。ムライトは化学量論的に酸化アルミニ
ウム（Al2O3）リツチな3Al2O3・2SiO2が好まし
く、複合酸化物はAl2O3・SiO2が好ましい。Al2
O3・SiO2は１〜15重量％が好ましい。 本発明は、ムライトを主成分とし、二酸化珪
素、酸化アルミニウムと二酸化珪素とがモル比で
１対0.7〜１の複合酸化物、酸化アルミニウム、
及びアルカリ金属酸化物とアルカリ土類金属酸化
物の群から選ばれた少なくとも１種を含有するセ
ラミツク基板と、該基板に形成された導体層とを
有する配線回路用セラミツク基板にある。 重量で、ムライト（3Al2O3・2SiO2）70％以
上、二酸化珪素（SiO2）30％以下、複合酸化物
（Al2O3・SiO2）30％以下、酸化アルミニウム15
％以下、アルカリ金属酸化物及びアルカリ土類金
属酸化物から選ばれた少なくとも１種を１％以下
であるのが好ましい。 特に、ムライト70％以上、SiO215％以下、Al2
O3・SiO210％以下からなり、Al2O3５％以下及び
アルカリ土類又はアルカリ金属酸化物１％以下が
ムライト中に実質的に固溶しており、別の結晶相
として存在しないものが好ましい。 前記アルカリ金属酸化物及びアルカリ土類金属
酸化物は前記ムライト中に実質的に全部固溶して
いるのが好ましい。アルカリ金属酸化物には、リ
チウム、ナトリウム、カリウム、ルビジウム、セ
シウム酸化物があり、アルカリ土類金属酸化物に
ベリリウム、マグネシウム、カルシウム、ストロ
ンチウム、バリウム酸化物がある。 本発明は、重量で、平均粒径5μm以下のムライ
ト粉末70％以上、平均粒径2μm以下の二酸化珪素
粉末30％以下、平均粒径1μm以下の酸化アルミニ
ウム粉末15％以下、及びアルカリ土類金属酸化物
粉末１％以下を含んだ混合粉末を加圧成形した
後、焼成し、次いで得られたセラミツク基板に導
体層を形成させる配線回路用セラミツク基板の製
造方法にある。 前記焼成温度は1550〜1680℃が好ましく、特に
1580〜1620℃が好ましい。 前記酸化アルミニウムはムライトの焼結助剤と
して用いられ、ムライト、シリマナイトを生成す
る。 SiO2の添加は比誘電率を低め、かつムライト
の焼結に際し粒成長を押え、強度を向上させる。
SiO2は10〜30％が好ましい。40％では強度上好
ましくない。特に、セラミツク多層配線回路基板
を作製する場合には、導体配線材料を印刷したグ
リーンシートを多数枚積層する方法により、高密
度に配線されたセラミツク多層配線回路基板が作
製される。しかし、内部配線導体を高密度に配線
しようとすると、セラミツク絶縁材料と配線導体
材料との熱膨張係数差によりクラツクが発生す
る。セラミツク絶縁材料としてアルミナを用い、
配線導体材料としてタングステンを用いて高密度
に配線した場合には、アルミナの熱膨張係数75×
10-7／℃（室温〜500℃）とタングステンの熱膨
張係数45×10-7／℃（室温〜500℃）の差による
熱応力のために、基板内部にクラツクが発生する
という問題が生じた。そこで、内部配線導体材料
に用いるタングステンまたはモリブデンの熱膨張
係数45×10-7及び54×10-7／℃に近いセラミツク
絶縁材料を開発する必要がある。また、セラミツ
ク多層配線回路基板に直接はんだ等で搭載する半
導体部品の熱膨張係数にも近いセラミツク絶縁材
料が要求される。アルミナを主成分としたセラミ
ツク絶縁材料の熱膨張係数は75×10-7／℃（室温
〜500℃）であるため、半導体部品であるシリコ
ン半導体素子の熱膨張係数35×10-7／℃（室温〜
500℃）の２倍以上熱膨張係数が異なる。そのた
め、実装時の温度変化により生ずる応力が大きく
なり、接続部の信頼性が低下し、断線等が生じる
問題があつた。また、近年半導体部品にガリウム
−ヒ素半導体素子が用いられつつある。このガリ
ウム−ヒ素半導体素子の熱膨張係数は65×10-7／
℃である。そのため、シリコン半導体素子とガリ
ウム−ヒ素半導体素子を同一基板上に搭載する場
合には、これらの半導体素子の熱膨張係数に近い
セラミツク絶縁材料である必要がある。シリコン
半導体素子の熱膨張係数35×10-7／℃とガリウム
−ヒ素半導体素子の熱膨張係数65×10-7／℃のど
ちらにも近いセラミツク絶縁材料すなわち、熱膨
張係数が35〜65×10-7／℃であること、好ましく
は、40〜60×10-7／℃であることが必要である。
この値は、内部配線導体材料を用いるタングステ
ンまたはモリブデンの熱膨張係数45×10-7／℃と
54×10-7／℃に近い。このような熱膨張係数をも
つセラミツク絶縁材料としては、42〜45×10-7／
℃の熱膨張係数をもつ3Al2O3・2SiO2や35〜75×
10-7／℃の熱膨張係数をもつAl2O3・SiO2等があ
る。これらの結晶相を主成分とした焼結体は、熱
膨張係数40〜60×10-7／℃のセラミツク絶縁材料
となる。また、Al2O3・SiO2としては、アンダル
サイト、カイアナイト及びシリマナイトなる結晶
相があるが、いずれも熱膨張係数がほぼ同じであ
り、いずれの結晶相であつても熱膨張係数はほと
んど変わらない。一方、アルミナを主成分とする
焼結体をセラミツク絶縁材料に用いたセラミツク
多層配線回路基板は、アルミナの比誘電率が9.5
（1MHz）と大きいために、電気信号の伝播速度が
遅いという問題がある。比誘電率を低くするため
には、セラミツク絶縁材料を構成する結晶相の比
誘電率を低くする必要がある。配線導体材料とし
て用いられるタングステンまたはモリブデン導体
材料と同時に構成できる可能性があり比誘電率が
小さいアルミノシリケート材料として3Al2O3・
2SiO2，Al2O3・SiO2等がある。これらのセラミ
ツク絶縁材料は、それ自身の比誘電率は６〜７
（1MHz）である。これらの結晶相からなるセラミ
ツク絶縁材料は、比誘電率が小さく、電気信号の
伝播速度が速いセラミツク多層配線回路基板が得
られる。 以上のように、多層配線を行う場合でも、本願
発明のセラミツク基板は好適である。 また、3Al2O3・2SiO2をAl2O3，SiO2、アルカ
リ土類金属酸化物またはアルカリ金属酸化物で焼
結する系として添加するSiO2量を多くして、焼
成後に3Al2O3・2SiO2とAl2O3・SiO2の結晶相を
形成することにした。しかし、アルカリ金属酸化
物やアルカリ土類金属酸化物の量が多いと、焼結
性は良くなるが、これらの酸化物とAl2O3または
SiO2との結晶相もしくは非晶質複合酸化物が生
成されセラミツク絶縁材料の強度が低下した。ま
た、比誘電率も高いことから、アルカリ金属酸化
物とアルカリ土類金属酸化物の合計量は1wt％以
下で、3Al2O3・2SiO2とAl2O3・SiO2の固溶限を
越えないことが要求される。すなわち、アルカリ
金属酸化物やアルカリ土類金属酸化物からなる結
晶相を含まないセラミツク絶縁材料としなければ
ならない。また、アルカリ金属酸化物とアルカリ
土類金属酸化物を1wt％より多く含んだセラミツ
ク絶縁材料では、焼成が十分に行える温度範囲
で、焼成収縮率がばらつき、安定した焼結体を得
ることができなかつた。これは、焼結体中の結晶
相が安定しないためであることがＸ線回折により
確認された。 また、アルカリ金属酸化物とアルカリ土類金属
酸化物は大気中では非常に不安定な物質であり、
放置していると水分等を吸収する。そのため、こ
れらの酸化物を添加する時には、炭酸化物または
水酸化物として添加する方法がとられる。炭酸化
物または水酸化物は、昇温過程で分解し、炭酸ガ
スまたは水分を放出する。この際、酸化物は活性
な状態となり、焼結性をよくする効果もある。 二酸化珪素（SiO2）は酸化物中最も比誘電率
が小さく、添加する量を多くすることによりセラ
ミツク絶縁材料の比誘電率を小さくできる。すな
わち、3Al2O3・2SiO2にSiO2を添加することによ
り、3Al2O3・2SiO2の比誘電率より低くすること
になる。また、SiO2を添加することにより同時
に添加したAl2O3もしくは3Al2O3・2SiO2と拡散
反応し、Al2O3・SiO2結晶相を生成する。そのた
め、セラミツク絶縁材料中に3Al2O3・2SiO2と
3Al2O3・SiO2なる結晶相ができる。これらの結
晶相は非常に安定であり、1600℃付近の温度では
変化しない。このことにより焼成収縮率がある温
度以上での焼成によつて安定し、セラミツク多層
配線回路基板材料としては有望である。また、
SiO2を多く添加すると、焼成時に3Al2O3・2SiO2
の粒成長を抑制する効果があることがわかつた。
このことにより比誘電率の低下とともに強度の向
上が得られた。SiO2の添加量としては、3Al2
O3・2SiO2以外の原料成分中75wt％より多く添加
することにより最も効果が大きいことがわかつ
た。 セラミツク多層配線回路基板の作製方法には、
まずグリーンボデイ（生の成形体）を作製し、こ
れに配線導体を形成し多数枚一括積層し同時焼成
を行う必要がある。それには、グリーンシート法
の他にスリツプキヤステイング法、プレス法によ
る金型成形法、インジエクシヨンモールド法等が
ある。 グリーンシート法は、原料粉に溶剤及び熱可塑
性の樹脂を添加し、撹拌したスラリを脱気した後
ドクタープレードを有したグリーンシート作製装
置によりグリーンシートを作製する方法である。 スリツプキヤステイング法は、原料粉に水、分
散剤及び熱可塑性等の樹脂を添加し撹拌したスラ
リを例えば石こう型内へ流し込んで作製する方法
である。 プレスによる金型成形法は、原料粉に溶剤及び
熱可塑性等の樹脂を添加し、らいかい機等で混合
撹拌した原料粉をふるい、造粒した後、金属内に
入れて荷重を加えて作製する方法である。 インジエクシヨンモールド法は、原料粉に熱可
塑性樹脂またはワツクス等を加えて射出成形する
方法である。 もちろん、多層化しない場合の配線回路用セラ
ミツク基板であれば、グリーンボデイに配線導体
を形成し、焼成することによつて作製できる。 〔発明の実施例〕 （実施例 １） 本発明の配線回路用セラミツク基板の一実施例
を第１図に断面図として示す。図において、１は
セラミツク絶縁材料であり、図中の太線で示され
ているのが配線導体材料８である。また、これら
の導体層の相互間は図中の上下方向の太線で示し
た所定のスルーホール導体で接続されている。４
は、金−インジウムろう５で接続されたコバール
ビン、６は、はんだ７で接続された半導体部品を
示している。 次に、本発明の配線回路用セラミツク基板の製
造方法の実施例を説明する。なお、以下の記載
中、部とあるのは重量部を、％とあるのは重量％
を意味する。 平均粒径2μmの若干アルミナリツチのムライト
粉末（3Al2O3・2SiO2）72部、平均粒径1μmの石
英粉末（SiO2）25.3部、平均粒径0.4μmのアルミ
ナ粉末（Al2O3）1.9部及び平均粒径0.3μmの炭酸
マグネシウム（Mg3（CO3）4（OH）3・5H2Ｏ）を
MgOに換算して0.8部に、樹脂として平均重合度
1000のポリビニルブチラール5.9部をボールミル
に入れ、３時間乾式混合する。さらに、可塑剤と
してブチルフタリルグリコール酸ブチル1.9ml、
溶媒としてトリクロルエチレン46部、テトラクロ
ルエチレン17部、ｎ−ブチルアルコール18部を加
え20時間湿式混合しスラリを作製する。次に真空
脱気処理によりスラリから気泡を除去し、粘度調
整を行う。次いで、スラリをドクターブレードを
用いてシリコン処理したポリエステルフイルム支
持体上に0.23mmの厚さに塗布し、炉を通して乾燥
し、セラミツクグリーンシートを作製する。この
セラミツクグリーンシートをシリコン処理したポ
リエステルフイルム支持体より取りはずし、220
mm間隔に切断する。このようにして作製したセラ
ミツクグリーンシートをグリーンシートパンチ部
を用いて、200mm角に切断し、ガイド用の穴を施
す。その後、このガイド用の穴を利用してセラミ
ツクグリーンシートを固定し、パンチ法により直
径0.15mmの穴を所定位置にスルーホールをあけ
た。さらにタングステン粉末：ニトロセルロー
ス：エチルセルローズ：ポリビニルプチラール：
トリクロルエチレン＝100：３：１：２：23（重量
比）の導体ペーストをセラミツクグリーンシート
にあけたスルーホールに充填し、次に、スクリー
ン印刷法により所定回路パターンにしたがつて上
述した導体ペーストを印刷する。これらのセラミ
ツクグリーンシートをガイド用の穴の位置を合わ
せて第１図のように30枚積層し、温度120℃，20
〜30Kg／cm2で加圧し積層した。次に、積層された
セラミツクグリーンシートを焼成炉内に入れ、水
素３〜７容量％を含み且つ微量の水蒸気を含む窒
素雰囲気中で、1200℃まで50℃／ｈの昇温速度で
昇温し、セラミツクグリーンシートを作製する際
に使用した樹脂分を除去した。その後100℃／ｈ
の昇温速度で昇温し最高温度1620℃で１時間保持
し、無加圧焼成して第１図のようなセラミツク多
層配線回路基板を完成した。このムライト多層板
は重量で、ムライト約67％、Al2O3・SiO2９％及
びSiO2ガラス成分が約24％であつた。 このようにして作製した配線回路用セラミツク
基板に、無電解ニツケルメツキ及び金メツキを施
した後、カーボン治具を用いた通常の方法でコバ
ールピン４を金−インジウムろう５にて接続し
た。また、半導体部品６をフエースダウンにて直
接はんだ７で接続して搭載した。このようにして
第１図に示す機能モジユールを作製した。 配線回路用セラミツク基板に用いたセラミツク
絶縁材料の熱膨張係数は50×10-7／℃（室温〜
500℃）であり、内部配線導体材料に用いたタン
グステンの熱膨張係数45×10-7／℃（室温〜500
℃）と一致しており、セラミツク絶縁材料と配線
導体材料の熱膨張係数の差による熱応力が発生せ
ず、全くクラツクが生じなかつた。また、スルー
ホールピツチが0.3mmの高密度配線も可能であつ
た。また、焼成法のセラミツク絶縁材料の中に、
結晶相としては、ムライト（3Al2O3・2SiO2）と
Al2O3・SiO2である。これらの安定した結晶相
は、互いに熱膨張係数が同様の値であるため、内
部応力がほとんどかからない。また、添加した
Mg3（CO3）4（OH）2・5H3Ｏは、昇温中にMgOと
なるが、焼成法には、MgOと他の成分との複合
酸化物は存在しないことが、Ｘ線回折法及びＸ線
マイクロアナライザにより確認された。 コバールビンの引張り強度は４Kg／ピン以上あ
り、十分実使用に耐えうる強度であつた。また、
半導体部品６のはんだ接続部７は−65℃〜150℃
での2000サイクル以上の温度サイクル後にも断線
が生じなかつた。このように過酷な使用条件下に
おいても十分な接続寿命を保証できる強度であつ
た。この原因は、3Al2O3・2SiO2とAl2O3・SiO2
からなる焼結体の熱膨張係数が50×10-7／℃であ
つて半導体部品として使用するシリコン半導体体
の熱膨張係数35×10-7／℃（室温〜500℃）に近
く、また、ガリウム−ヒ素半導体の熱膨張係数65
×10-7／℃（室温〜500℃）に近くシリコン半導
体とガリウム−ヒ素半導体を混成した配線回路用
セラミツク基板において、加熱された場合の基板
と半導体部品の伸び量の差が少なく、はんだ接続
部に熱応力があまり加わらないためである。従来
のアルミナを主成分とする基板の場合は、アルミ
ナの熱膨張係数が75×10-7／℃であつて、現在半
導体部品として主成分のシリコン半導体素子の熱
膨張係数と大きく異なり、このため加熱された場
合にはんだ接続部に熱応力が加わつて早期に断線
が起こつていた。 一方、内部配線導体２による信号の伝播遅延時
間は8.1ns／ｍであつた。この値は、セラミツク
絶縁材料の比誘電率が6.2であつたことに対応し
ている、アルミナを主成分となる絶縁体でできて
いる従来の配線回路基板では、セラミツク絶縁材
料の比誘電率が約9.5であり、信号の伝播遅延時
間が10.2ns／ｍであるため、本実施例によれば信
号の伝播遅延時間が約20％低下されたことにな
る。 （実施例 ２） セラミツク原料粉末の配合量を第１表（重量
％）に示すようにした以外は、実施例１と同様の
方法で配線回路用セラミツク基板を作製した。第
１表中のアルカリ金属酸化物及びアルカリ土類金
属酸化物は、炭酸化物または水酸化物を酸化物に
換算して示した。実施例１と同様の方法を用い
て、第１図に示す機能モジユールを作製した。ム
ライト以外の添加原料をフラツクスとする。
【表】
【表】
【表】 第２表は得られた基板のAl2O3・SiO2相の含有
量（重量％）及び第３表は同じく得られた基板の
ガラス成分の含有量（重量％）である。得られた
基板の組織は主成分としてムライトであり、
MgOはムライト中、或いはAl2O3・SiO2中に固
溶するが、その固溶量は原料のMgOに換算して
１％以下である。それを越えると別の結晶相が形
成され、基質と異なる熱膨張係数となるので好ま
しくない。ムライト量70wt％（No.１〜７）及び
80wt％（No.22〜28）について、フラツクス中の
SiO2量と曲げ強さの関係を第２図に示す。曲げ
試験は、JISに基づき４点曲げ法とした。図より、
ガラス成分を増加するに従い、曲げ強さが急激に
増加する方向にある。すなわち、ムライト量
70wt％の場合には、曲げ強さ180MPa以上となる
のは、フラツクス中のSiO2量が80wt％より多い
組成であり、また、ムライト量80wt％の場合は、
フラツクス中のSiO2量が75wt％より多い組成で
ある。 第３図は、添加したSiO2量と曲げ強度との関
係を示す線図である。図に示す如く、SiO2の添
加によつてムライトの焼結性が向上し、急激に強
度が向上するが、30％以上になると逆に急激に強
度が低下するので、過剰に添加するのは好ましく
ない。特に、40％以上になると焼結性が低下し強
度が低下する。SiO2の添加によつてムライトの
焼結性を向上させ強度を高めるのはガラス成分の
形成によるものと考えられる。
【表】
【表】
【表】
【表】 第４図は曲げ強さとAl2O3添加量との関係を示
す線図である。図に示す如く、Al2O3の添加によ
つて強度が急激に低下する。従つて、Al2O3の添
加量を５％以下が好ましい。 次に、ムライト量70wt％及び80wt％について、
フラツクス中のSiO2量と比誘電率の関係を第５
図に示す。比誘電率の測定は1MHz一定とした。
フラツクス中のSiO2量を増加するに従い、比誘
電率も減少する傾向を示す。すなわち、ムライト
量80wt％の場合には、比誘電率6.7以下となるの
は、フラツクス中のSiO2量85wt％より多い組成
であり、また、ムライト量70wt％の場合は、フ
ラツクス中のSiO2量約50wt％でも比誘電率は6.7
より小さくなつている。 第６図は比誘電率とSiO2添加量との関係を示
す線図である。SiO2の添加によつて比誘電率が
顕著に低下する。特に、15％以上で急激に比誘電
率が低下するので、それ以上の添加が好ましい。 第７図は各試料の焼成温度と焼成収縮率との関
係を示す線図である。図に示す如く、実施例１の
試料は1580℃以上の焼成温度で一定の収縮率とな
るが、MgO量がNo.１の4.1％及びCaO量とNa2Ｏ
量の合計量が2.7％であるものは焼成温度が1400
〜1700℃の間で変化して一定にならない。このこ
とは電気炉中に大量に焼成する場合に、炉中の温
度が場所によつて異なることから同じ組成のもの
でも異なる焼成収縮率のものが得られ、製品にバ
ラツキを生じるのでまずい。 第８図はAl2O3添加量と基板に生成するAl2
O3・SiO2量との関係を示す線図である。図に示
す如く、Al2O3の添加量によつてAl2O3・SiO2が
増加する。このAl2O3・SiO2はムライトと同等の
性質を有する。 これらの結果より、曲げ強さが大きく比誘電率
が小さい組成は、ムライト量70wt％の場合には、
フラツクス中のSiO2量が80wt％より多い組成で
あり、また、ムライト量80wt％の場合は、フラ
ツクス中のSiO2量が85wt％より多い組成である。
すなわち、アルカリ土類金属酸化物（MgO）と
して、1wt％以下の組成である。 次に、これらの組成のセラミツク絶縁材料につ
いて、焼結体中の結晶相の同定を行うためにＸ線
回折を行つた。アルカリ土類金属酸化物（MgO）
量が1wt％より多い場合には、焼成過程で、Al2
O3・MgOと2Al2O3・2MgO・5SiO2ができるが、
焼成が十分行うことができる1600℃付近では、
3Al2O3・2SiO2とAl2O3・SiO2の他にAl2O3，
MgO及びSiO2からなる結晶相が数多くできるた
め同定することができない。そのため、各温度に
おける焼成収縮率が一定とならず、ばらつきが大
きい問題点がある。 一方、アルカリ土類金属酸化物（MgO）量が
1wt％以下の場合には、焼成過程で、多量に添加
したSiO2とAl2O3・MgO，2Al2O3・2MgO・
5SiO2ができるが、焼成が十分行うことができる
1600℃付近では、3Al2O3・2SiO2及びAl2O3・
SiO2のみとなり安定な結晶相となる。そのため、
1550℃よりも高い焼成温度、すなわち十分焼成で
きる温度では結晶相の変化がなく焼成収縮量も安
定している。また、第１表のNo.29〜56に示した組
成についても同様の結果であつた。すなわち、ア
ルカリ金属酸化物とアルカリ土類金属酸化物の合
計量が1wt％より多い場合には、曲げ強さが
180MPaより低いか、比誘電率が6.7より大きくな
る。また、焼成後の結晶相も安定せず、3Al2
O3・2SiO2とAl2O3・SiO2以外にも不安定な結晶
相ができた。 一方、アルカリ金属酸化物とアルカリ土類金属
酸化物の合計量が1wt％以下であれば、曲げ強さ
が180MPa以上で、且つ比誘電率が6.7以下であつ
た。また、焼成後の結晶相も安定しており、1550
℃以上の焼成温度では、3Al2O3・2SiO2とAl2
O3・SiO2の２種類の結晶相のみであつた。すな
わち、添加したアルカリ金属酸化物とアルカリ土
類金属酸化物は、3Al2O3・2SiO2またはAl2O3・
SiO2結晶相中に拡散固溶している。 第１表に示した組成のセラミツク絶縁材料の熱
膨張係数は40〜60×10-7／℃（室温〜500℃）の
範囲であり、内部配線導体材料に用いたタングス
テンの熱膨張係数45×10-7／℃（室温〜500℃）
とほぼ一致しており、セラミツクス絶縁材料と配
線導体材料の熱膨張係数の差による熱応力が小さ
く、全くクラツクが認められなかつた。 アルカリ金属酸化物とアルカリ土類金属酸化物
の合計量が1wt％以下の組成（第１表）において
は、コバールビンの引張り強度は４Kg／ピン以上
あり、十分実使用に耐えうる強度であつた。ま
た、半導体部品のはんだ接続部は−65℃〜150℃
での2000サイクル以上の温度サイクル後にも断線
が生じなかつた。このような苛酷な使用条件下に
おいても十分な接続寿命を保証できる強度であつ
た。これは、半導体部品として使用するシリコン
半導体の熱膨張係数35×10-7／℃（室温〜500℃）
に近く、また、ガリウム−ヒ素半導体の熱膨張係
数65×10-7／℃（室温〜500℃）にも近く、これ
らを混成した配線回路用セラミツク基板において
も、加熱された場合の基板と半導体部品の伸び量
の量が少なく、はんだ接続部に応力があまり加わ
らないためである。 一方、回路基板を多層化した場合の内部配線導
体による信号の伝播遅延時間は8.4ns／ｍ以下で
あつた。この値は、セラミツク絶縁材料の比誘電
率が6.7以下であることに対応している。アルミ
ナ系のセラミツク絶縁材料が約9.5％であり、信
号の伝播遅延時間が10.2ns／ｍであるため、本実
施例によれば、信号の伝播遅延時間が約17％以上
低減されたことになる。 第９図は本発明の実施例１で製作した基板を用
いた半導体装置実装の構成図である。１１：LSI
チツプ、１２：本発明基板、１３：CCB（はんだ
350〜400℃）、１４：炭化ケイ素封止体、１５：
プリント回路板、１６：バツクボード（プリント
回路板）、１７：はんだ（250〜300℃）、１８：冷
却水、１９：低温はんだ（150〜200℃）。 （発明の効果） 本発明によれば、ムライトを主成分とし、二酸
化珪素、酸化アルミニウムと二酸化珪素とがモル
比で１対0.7〜１の複合酸化物、及びアルカリ土
類金属酸化物を含有するセラミツク基板を用いる
ことにより、セラミツク絶縁材料と配線導体材料
の熱膨張係数の差によるクラツクの発生がなく、
また、熱による応力で発生する基板のクラツク及
び基板と半導体部品の接続部の断線等を防止し、
高品質で且つ高信頼性の配線回路用セラミツク基
板が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す配線回路用セ
ラミツク基板及びそれを用いた絶縁モジユールの
断面図、第２図はフラツクス中のSiO2量と曲げ
強さの関係を示す線図、第３図は各々曲げ強さと
SiO2及びAl2O3量との関係を示す線図、第４図は
各々曲げ強さとSiO2及びAl2O3量との関係を示す
線図、第５図はフラツクス中のSiO2量と比誘電
率の関係を示す線図、第６図は比誘電率とSiO2
量との関係を示す線図、第７図は焼成温度と焼成
収縮率との関係を示す線図、第８図はAl2O3・
SiO2量とAl2O3量との関係を示す線図、第９図は
本発明の基板を用いた半導体装置の実装構造の１
例を示す構成図である。 １……本発明のセラミツク絶縁材料、２……配
線導体材料、３……本発明の配線回路用セラミツ
ク基板、４……コバールビン、５……金−インジ
ウムろう、６……半導体部品、７……はんだ。

Claims (1)

  1. 【特許請求の範囲】 １ ムライト70重量％以上、非晶質二酸化珪素15
    〜30重量％、酸化アルミニウムと二酸化珪素との
    モル比が１対0.7〜１である複合酸化物、アルカ
    リ金属又はアルカリ土類金属をそれぞれ１重量％
    以下及びアルミナ５重量％以下を含むセラミツク
    組成物の焼結体からなる基体と、その基体に形成
    された導電材料層とを有することを特徴とする配
    線回路用セラミツク基板。 ２ 前記ムライトの酸化アルミニウムと二酸化珪
    素のモル比は３〜４未満対２であることを特徴と
    する特許請求の範囲第１項記載の配線回路用セラ
    ミツク基板。 ３ 前記複合酸化物はアンダルサイト、カイアナ
    イト及びシリマナイトの少なくとも１つであるこ
    とを特徴とする特許請求の範囲第１項記載の配線
    回路用セラミツク基板。 ４ ムライトを除くフラツクス成分のうち50重量
    ％以上が二酸化珪素であるセラミツク組成物の焼
    結体であることを特徴とする特許請求の範囲第１
    項記載の配線回路用セラミツク基板。 ５ 前記導体層はタングステンまたはモリブデン
    であることを特徴とする特許請求の範囲第１項記
    載の配線回路用セラミツク基板。 ６ ムライト70重量％以上、非晶質二酸化珪素15
    〜30重量％、酸化アルミニウムと二酸化珪素との
    モル比が１対0.7〜１である複合酸化物、アルカ
    リ金属又はアルカリ土類金属をそれぞれ１重量％
    以下及びアルミナ５重量％以下を含むセラミツク
    組成物の焼結体からなる基体と導電材料層とが交
    互に積層一体化されたことを特徴とする配線回路
    用セラミツク基板。 ７ 前記ムライトの酸化アルミニウムと二酸化珪
    素のモル比は３〜４未満対２であることを特徴と
    する特許請求の範囲第６項記載の配線回路用セラ
    ミツク基板。 ８ 前記複合酸化物はアンダルサイト、カイアナ
    イト及びシリマナイトの少なくとも１つであるこ
    とを特徴とする特許請求の範囲第６項記載の配線
    回路用セラミツク基板。 ９ ムライトを除くフラツクス成分のうち50重量
    ％以上が二酸化珪素であるセラミツク組成物の焼
    結体であることを特徴とする特許請求の範囲第６
    項記載の配線回路用セラミツク基板。 １０ 前記導体層はタングステンまたはモリブデ
    ンであることを特徴とする特許請求の範囲第１項
    記載の配線回路用セラミツク基板。
JP60109112A 1985-05-21 1985-05-21 配線回路用セラミック基板 Granted JPS61266350A (ja)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0610927B2 (ja) * 1985-04-05 1994-02-09 株式会社日立製作所 セラミック基板の製造方法
US5015609A (en) * 1986-09-16 1991-05-14 Lanxide Technology Company, Lp Ceramic composite structures having intrinsically fitted encasement members thereon and methods of making the same
US4775596A (en) * 1987-02-18 1988-10-04 Corning Glass Works Composite substrate for integrated circuits
JP2760541B2 (ja) * 1988-03-02 1998-06-04 新光電気工業株式会社 セラミック組成物
DE3814863A1 (de) * 1988-05-02 1989-11-16 Siemens Ag Verfahren zum herstellen von vielschichtenkeramik auf silikatbasis
US4914813A (en) * 1988-11-25 1990-04-10 Innovative Packing Technology Refurbishing of prior used laminated ceramic packages
USRE34291E (en) * 1989-09-27 1993-06-22 Gec-Marconi Electronic Systems Corp. Hybrid module electronics package
US4996630A (en) * 1989-09-27 1991-02-26 Plessey Electronic Systems Corp. Hybrid module electronics package
CA2036771A1 (en) * 1990-02-22 1991-09-30 Jun Inasaka Multilayer ceramic wiring substrate and pin connecting structure
JPH0829993B2 (ja) * 1991-09-23 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション セラミツク複合構造及びその製造方法
JPH06169174A (ja) * 1992-08-17 1994-06-14 Praxair Technol Inc 多層セラミック構造物からのバインダー除去
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6762367B2 (en) * 2002-09-17 2004-07-13 International Business Machines Corporation Electronic package having high density signal wires with low resistance
CN2652088Y (zh) * 2002-09-20 2004-10-27 日本特殊陶业株式会社 由树脂制成的带有插脚的电路板
JP4566866B2 (ja) * 2005-09-07 2010-10-20 新光電気工業株式会社 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
CN108530021A (zh) * 2018-04-16 2018-09-14 广东金意陶陶瓷集团有限公司 一种高导热的电热瓷砖及制作方法
CN113646883A (zh) * 2019-03-29 2021-11-12 京瓷株式会社 布线基板、电子装置用封装件以及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115895A (en) * 1981-01-12 1982-07-19 Hitachi Ltd Mullite sintered material and method of producing same
JPS6136168A (ja) * 1984-07-27 1986-02-20 株式会社日立製作所 多層回路板とその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB678636A (ja) *
GB736148A (en) * 1952-02-01 1955-09-07 Morgan Crucible Co Ceramic materials
US3773532A (en) * 1972-07-13 1973-11-20 Taylors Sons Co Chas Mullite-chrome refractory
US4272500A (en) * 1978-05-08 1981-06-09 International Business Machines Corporation Process for forming mullite
JPS55139709A (en) * 1979-04-18 1980-10-31 Fujitsu Ltd Method of fabricating mullite substrate
US4396720A (en) * 1982-07-06 1983-08-02 Corning Glass Works Transparent glass-ceramics containing mullite
JPS6014494A (ja) * 1983-07-04 1985-01-25 株式会社日立製作所 セラミツク多層配線基板およびその製造方法
JPS60136294A (ja) * 1983-12-23 1985-07-19 株式会社日立製作所 セラミック多層配線回路板
US4528275A (en) * 1984-06-04 1985-07-09 General Electric Company Mullite-cordierite composite ceramic and method for preparation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115895A (en) * 1981-01-12 1982-07-19 Hitachi Ltd Mullite sintered material and method of producing same
JPS6136168A (ja) * 1984-07-27 1986-02-20 株式会社日立製作所 多層回路板とその製造方法

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Publication number Publication date
DE3682824D1 (de) 1992-01-23
KR920000968B1 (ko) 1992-01-31
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EP0202858A2 (en) 1986-11-26
KR860009605A (ko) 1986-12-23
US4736276A (en) 1988-04-05
JPS61266350A (ja) 1986-11-26

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