JPH0513909A - 回路基板 - Google Patents
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Abstract
(57)【要約】
【目的】 回路基板からの電磁放射ノイズを最小化可能
なパワー配分システムを備えた回路基板を提供する。 【構成】 複数のパワー入力リード線１０６−１ないし
１０６−４を有する超ＬＳＩデバイス１０４の電磁フィ
ルタリングのために、回路基板１０１の主パワー配分シ
ステム１０２から物理的に離れたサブ・パワー・プレー
ン１０５を用いる。サブ・パワー・プレーン１０５は、
対応する超ＬＳＩデバイス１０４の下に直接配置され
る。デカップリング・コンデンサ１０７−１ないし１０
７−４がサブ・パワー・プレーン１０５に接続され、さ
らに、超ＬＳＩデバイス１０４の各パワー入力リード線
１０６−１ないし１０６−４に接続される。主パワー配
分システム１０２からのパワーは、フェライト・ビード
１０９使用のフィルタを経由してサブ・パワー・プレー
ン１０５に供給される。
なパワー配分システムを備えた回路基板を提供する。 【構成】 複数のパワー入力リード線１０６−１ないし
１０６−４を有する超ＬＳＩデバイス１０４の電磁フィ
ルタリングのために、回路基板１０１の主パワー配分シ
ステム１０２から物理的に離れたサブ・パワー・プレー
ン１０５を用いる。サブ・パワー・プレーン１０５は、
対応する超ＬＳＩデバイス１０４の下に直接配置され
る。デカップリング・コンデンサ１０７−１ないし１０
７−４がサブ・パワー・プレーン１０５に接続され、さ
らに、超ＬＳＩデバイス１０４の各パワー入力リード線
１０６−１ないし１０６−４に接続される。主パワー配
分システム１０２からのパワーは、フェライト・ビード
１０９使用のフィルタを経由してサブ・パワー・プレー
ン１０５に供給される。
Description
【０００１】
【産業上の利用分野】本発明は、電磁適合性（ＥＭＣ）
に係り、特に回路基板の超ＬＳＩデバイスのパワー・フ
ィルタリングに関する。
に係り、特に回路基板の超ＬＳＩデバイスのパワー・フ
ィルタリングに関する。
【０００２】
【従来の技術】複数のパワー入力リード線を有する新し
い超ＬＳＩデバイスには、パワー入力リード線のすべて
に低インピーダンスでありかつ低ノイズのパワー・ソー
スを提供することが要求されている。従来、このような
超ＬＳＩデバイスは、直接主パワー・プレーンまたはな
にか他のパワー配分ネットワーク、例えばグリッドに結
合されていた。このパワー・プレーンまたはグリッド
は、一般的に対応する全回路基板をおおうものであっ
た。
い超ＬＳＩデバイスには、パワー入力リード線のすべて
に低インピーダンスでありかつ低ノイズのパワー・ソー
スを提供することが要求されている。従来、このような
超ＬＳＩデバイスは、直接主パワー・プレーンまたはな
にか他のパワー配分ネットワーク、例えばグリッドに結
合されていた。このパワー・プレーンまたはグリッド
は、一般的に対応する全回路基板をおおうものであっ
た。
【０００３】このような装置は、“高”インピーダンス
もしくは高ノイズを与え、その結果超ＬＳＩデバイスか
らの出力にいわゆる“グリッチ”を生じる。次に、この
超ＬＳＩは、パワー・プレーンまたはパワー分配ネット
ワークにノイズを誘発し、回路基板の他のデバイスに問
題を与える。さらに、“コモン・モード・ノイズ”がこ
の回路基板から放出される場合があるが、これは非常に
不都合なことである。
もしくは高ノイズを与え、その結果超ＬＳＩデバイスか
らの出力にいわゆる“グリッチ”を生じる。次に、この
超ＬＳＩは、パワー・プレーンまたはパワー分配ネット
ワークにノイズを誘発し、回路基板の他のデバイスに問
題を与える。さらに、“コモン・モード・ノイズ”がこ
の回路基板から放出される場合があるが、これは非常に
不都合なことである。
【０００４】回路基板における従来のパワー配分装置の
問題を解決する１つの試みとして、超ＬＳＩデバイスに
入力するパワーをフィルタし、そして超ＬＳＩデバイス
のパワー入力リード線のすべてに接続された単一パワー
・リード線を用いたパワー配分装置が検討されている。
問題を解決する１つの試みとして、超ＬＳＩデバイスに
入力するパワーをフィルタし、そして超ＬＳＩデバイス
のパワー入力リード線のすべてに接続された単一パワー
・リード線を用いたパワー配分装置が検討されている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記の
パワー配分装置には、重大な問題が存在する。すなわ
ち、単一パワー・リード線は、本質的に、多量のノイズ
を超ＬＳＩデバイスに導入したり、また基板から放出し
たりする“高”周波のインダクタとなる。そして、これ
は非常に不都合な状態である。従って、本発明の目的
は、回路基盤からの電磁放射ノイズを最小化することが
可能なパワー配分システムを備えた回路基板を提供する
ことである。
パワー配分装置には、重大な問題が存在する。すなわ
ち、単一パワー・リード線は、本質的に、多量のノイズ
を超ＬＳＩデバイスに導入したり、また基板から放出し
たりする“高”周波のインダクタとなる。そして、これ
は非常に不都合な状態である。従って、本発明の目的
は、回路基盤からの電磁放射ノイズを最小化することが
可能なパワー配分システムを備えた回路基板を提供する
ことである。
【０００６】
【課題を解決するための手段】複数のパワー入力を有す
る超ＬＳＩデバイスの従来技術におけるパワー配分シス
テムにとっての問題は、次のいわゆる“サブ・パワー・
プレーン”を用いる本発明により解決される。すなわ
ち、本発明においては、回路基板で主パワー配分システ
ムと所定の空間的関係に配置され、かつ、この主パワー
配分システムから物理的に分離されたサブ・パワー・プ
レーンを使用する。
る超ＬＳＩデバイスの従来技術におけるパワー配分シス
テムにとっての問題は、次のいわゆる“サブ・パワー・
プレーン”を用いる本発明により解決される。すなわ
ち、本発明においては、回路基板で主パワー配分システ
ムと所定の空間的関係に配置され、かつ、この主パワー
配分システムから物理的に分離されたサブ・パワー・プ
レーンを使用する。
【０００７】このサブ・パワー・プレーンは、好都合に
は、回路基板上において、少なくとも１つの対応する超
ＬＳＩデバイスの下に直接配置される。少なくとも１つ
の超ＬＳＩデバイスにおいて、各パワー入力リード線に
は、サブ・パワー・プレーンからパワーが供給される。
さらに、サブ・パワー・プレーンの各パワー入力リード
線接続とグラウンド・ポテンシャル、例えばグラウンド
・グリッドの間に、デカップリング・コンデンサが接続
される。
は、回路基板上において、少なくとも１つの対応する超
ＬＳＩデバイスの下に直接配置される。少なくとも１つ
の超ＬＳＩデバイスにおいて、各パワー入力リード線に
は、サブ・パワー・プレーンからパワーが供給される。
さらに、サブ・パワー・プレーンの各パワー入力リード
線接続とグラウンド・ポテンシャル、例えばグラウンド
・グリッドの間に、デカップリング・コンデンサが接続
される。
【０００８】デカップリング・コンデンサは、好都合に
は、過渡スイッチング電流を少なくとも１つの超ＬＳＩ
デバイスに提供する。主パワー配分システムからのパワ
ーは、フィルタを経由してサブ・パワー・プレーンに送
られる。本発明の特定の実施例においては、フィルタ
は、フェライト・ビード、すなわちインダクタと適当な
デカップリング・コンデンサを有する。
は、過渡スイッチング電流を少なくとも１つの超ＬＳＩ
デバイスに提供する。主パワー配分システムからのパワ
ーは、フィルタを経由してサブ・パワー・プレーンに送
られる。本発明の特定の実施例においては、フィルタ
は、フェライト・ビード、すなわちインダクタと適当な
デカップリング・コンデンサを有する。
【０００９】
【実施例】図１は、本発明の一実施例である回路基板の
１部を示す。ここで示される回路基板１０１は、主パワ
ー配分システム１０２、グラウンド・システム１０３、
超ＬＳＩデバイス１０４およびサブ・パワー・プレーン
１０５を有する。本実施例においては、ソリッド・主パ
ワー・プレーンが、パワー配分システム１０２として用
いられている。他のパワー配分システム、例えばパワー
・グリッド等、を同様に使用できることは当業者には明
白である。
１部を示す。ここで示される回路基板１０１は、主パワ
ー配分システム１０２、グラウンド・システム１０３、
超ＬＳＩデバイス１０４およびサブ・パワー・プレーン
１０５を有する。本実施例においては、ソリッド・主パ
ワー・プレーンが、パワー配分システム１０２として用
いられている。他のパワー配分システム、例えばパワー
・グリッド等、を同様に使用できることは当業者には明
白である。
【００１０】同様に、グラウンド・システムとしては、
グリッド、プレーン等が使用できる。本実施例において
は、グラウンド・グリッドが用いられている。超ＬＳＩ
デバイス１０４としては、本実施例では複数のパワー入
力リード線１０６−１ないし１０６−４を有するものが
用いられているが、これは、サブ・パワー・プレーン１
０５の上に直接配置されるようにパターン化されてい
る。パワー入力リード線１０６−１ないし１０６−４
は、コネクタ１０８−１ないし１０８−４をそれぞれ経
由してサブ・パワー・プレーン１０５と回路接続される
ようにパターン化されている。
グリッド、プレーン等が使用できる。本実施例において
は、グラウンド・グリッドが用いられている。超ＬＳＩ
デバイス１０４としては、本実施例では複数のパワー入
力リード線１０６−１ないし１０６−４を有するものが
用いられているが、これは、サブ・パワー・プレーン１
０５の上に直接配置されるようにパターン化されてい
る。パワー入力リード線１０６−１ないし１０６−４
は、コネクタ１０８−１ないし１０８−４をそれぞれ経
由してサブ・パワー・プレーン１０５と回路接続される
ようにパターン化されている。
【００１１】さらに、デカップリング・コンデンサ１０
７−１、１０７−２、１０７−３および１０７−４が、
コネクタ１０８−１ないし１０８−４を経由してサブ・
パワー・プレーン１０５に接続され、したがって、パワ
ー入力リード線１０６−１ないし１０６−４にそれぞれ
接続される。デカップリング・コンデンサ１０７−１な
いし１０７−４は、過渡スイッチング電流をサブ・パワ
ー・プレーン１０５から超ＬＳＩデバイス１０４に送
る。
７−１、１０７−２、１０７−３および１０７−４が、
コネクタ１０８−１ないし１０８−４を経由してサブ・
パワー・プレーン１０５に接続され、したがって、パワ
ー入力リード線１０６−１ないし１０６−４にそれぞれ
接続される。デカップリング・コンデンサ１０７−１な
いし１０７−４は、過渡スイッチング電流をサブ・パワ
ー・プレーン１０５から超ＬＳＩデバイス１０４に送
る。
【００１２】図１に示すコンデンサは、軸リード・タイ
プ、すなわち、貫通して取り付けられているが、より望
ましい実施例においては、表面実装型コンデンサが用い
られる。本発明のサブ・バワー・プレーンが使用される
超ＬＳＩデバイス１０４は、“高”周波用、例えば２５
ＭＨZ 以上の周波用として適用されるため、デカップリ
ング・コンデンサは、このような高周波用として適用さ
れるタイプのものでなければならない。この場合、コン
デンサのタイプは、セラミック・タイプであることが望
ましい。
プ、すなわち、貫通して取り付けられているが、より望
ましい実施例においては、表面実装型コンデンサが用い
られる。本発明のサブ・バワー・プレーンが使用される
超ＬＳＩデバイス１０４は、“高”周波用、例えば２５
ＭＨZ 以上の周波用として適用されるため、デカップリ
ング・コンデンサは、このような高周波用として適用さ
れるタイプのものでなければならない。この場合、コン
デンサのタイプは、セラミック・タイプであることが望
ましい。
【００１３】主パワー・プレーン１０２からのパワー
は、一定のフィルタを経由してサブ・パワー・プレーン
１０５に送られる。すなわち、この場合に使用されるフ
ィルタは、コンデンサ１０８、インダクタ１０９および
デカップリング・コンデンサ１０７−１からなるところ
の、公知のπタイプ・フィルタである。インダクタ１０
９としては、従来公知のタイプである、いわゆる“フェ
ライト・ビード”インダクタが望ましい。なお、ここで
は、サブ・パワー・プレーン１０５は、主パワー・プレ
ーン１０２により完全に囲まれているように図示されて
いるが、主パワー・プレーンについては、いずれの場
所、たとえば回路基板１０１の端または隅の場所に配置
することも可能である。
は、一定のフィルタを経由してサブ・パワー・プレーン
１０５に送られる。すなわち、この場合に使用されるフ
ィルタは、コンデンサ１０８、インダクタ１０９および
デカップリング・コンデンサ１０７−１からなるところ
の、公知のπタイプ・フィルタである。インダクタ１０
９としては、従来公知のタイプである、いわゆる“フェ
ライト・ビード”インダクタが望ましい。なお、ここで
は、サブ・パワー・プレーン１０５は、主パワー・プレ
ーン１０２により完全に囲まれているように図示されて
いるが、主パワー・プレーンについては、いずれの場
所、たとえば回路基板１０１の端または隅の場所に配置
することも可能である。
【００１４】図１に示すように、サブ・パワー・プレー
ン１０５は、主パワー・プレーンから物理的に離され、
すなわちデカップルされ、そして、超ＬＳＩデバイス１
０４の直接下に、つまり実質的に接触するように配置さ
れる。ここで、サブ・パワー・プレーン１０５は、低イ
ンピーダンスであり、それによって、超ＬＳＩデバイス
１０４のすべてのパワー入力リード線１０６に対する低
インダクタンスのパワー・ソースとなっている。
ン１０５は、主パワー・プレーンから物理的に離され、
すなわちデカップルされ、そして、超ＬＳＩデバイス１
０４の直接下に、つまり実質的に接触するように配置さ
れる。ここで、サブ・パワー・プレーン１０５は、低イ
ンピーダンスであり、それによって、超ＬＳＩデバイス
１０４のすべてのパワー入力リード線１０６に対する低
インダクタンスのパワー・ソースとなっている。
【００１５】本実施例におけるサブ・パワー・プレーン
１０５およびコンデンサ１０７−１ないし１０７−４の
独特の配置は、実質的に“高”周波超ＬＳＩデバイスの
分散フィルタ装置を形成する。また、サブ・パワー・プ
レーン１０５およびコンデンサ１０７−１ないし１０７
−４のこの独特の配置は、回路基板１０１に実装される
ようにパターン化された高速超ＬＳＩデバイス１０４に
より要求される非常に高速度、例えば１ナノ秒のスイッ
チング電流を与える。
１０５およびコンデンサ１０７−１ないし１０７−４の
独特の配置は、実質的に“高”周波超ＬＳＩデバイスの
分散フィルタ装置を形成する。また、サブ・パワー・プ
レーン１０５およびコンデンサ１０７−１ないし１０７
−４のこの独特の配置は、回路基板１０１に実装される
ようにパターン化された高速超ＬＳＩデバイス１０４に
より要求される非常に高速度、例えば１ナノ秒のスイッ
チング電流を与える。
【００１６】さらに、サブ・パワー・プレーン１０５
は、コンデンサ１０７と共に、高周波で動作する場合、
超ＬＳＩデバイス１０４から放射される無線周波フィー
ルドに対して、局在化された無線周波カウンタポイズ、
すなわちグラウンド・プレーンを与える。また、これら
のタイプの超ＬＳＩデバイスは、２５ＭＨZ 以上の範囲
で動作するようにパターン化されている。
は、コンデンサ１０７と共に、高周波で動作する場合、
超ＬＳＩデバイス１０４から放射される無線周波フィー
ルドに対して、局在化された無線周波カウンタポイズ、
すなわちグラウンド・プレーンを与える。また、これら
のタイプの超ＬＳＩデバイスは、２５ＭＨZ 以上の範囲
で動作するようにパターン化されている。
【００１７】このように、コンデンサ１０７−１および
１０８ならびにフェライト・ビード１０９を有するπフ
ィルタを用い、超ＬＳＩデバイス１０４におけるパワー
入力リード線１０６−１ないし１０６−４の各々に連結
されたデカップリング・コンデンサ１０７−１ないし１
０７−４およびサブ・パワー・プレーン１０５に主パワ
ー・プレーン１０２からのパワーを結合すると、独特の
パワー配分と放射抑制のシステムが形成される。この独
特のパワー配分システムの技術的な利点は、回路基板か
らの電磁放射ノイズを最小にすることである。
１０８ならびにフェライト・ビード１０９を有するπフ
ィルタを用い、超ＬＳＩデバイス１０４におけるパワー
入力リード線１０６−１ないし１０６−４の各々に連結
されたデカップリング・コンデンサ１０７−１ないし１
０７−４およびサブ・パワー・プレーン１０５に主パワ
ー・プレーン１０２からのパワーを結合すると、独特の
パワー配分と放射抑制のシステムが形成される。この独
特のパワー配分システムの技術的な利点は、回路基板か
らの電磁放射ノイズを最小にすることである。
【００１８】図２は、図１に示したパワー配分システム
を模式的に示す図である。ここでは、主パワー・プレー
ン１０２からのパワーは、デカップリング・コンデンサ
１０８およびフェライト・ビード１０９を経由して、デ
カップリング・コンデンサ１０７−１およびサブ・パワ
ー・プレーン１０５に送られる。
を模式的に示す図である。ここでは、主パワー・プレー
ン１０２からのパワーは、デカップリング・コンデンサ
１０８およびフェライト・ビード１０９を経由して、デ
カップリング・コンデンサ１０７−１およびサブ・パワ
ー・プレーン１０５に送られる。
【００１９】そして、サブ・パワー・プレーン１０５に
は、追加デカップリング・コンデンサ１０７−２ないし
１０７−４、および超ＬＳＩデバイス１０４のパワー入
力リード線１０６−１ないし１０６−４が接続される。
また、上述のように、コンデンサ１０８、フェライト・
ビード１０９、およびコンデンサ１０７−１は、公知の
πフィルタ装置を形成する。主パワー・プレーン１０２
を経由して送られるパワーは、任意の電圧とすることが
できる。
は、追加デカップリング・コンデンサ１０７−２ないし
１０７−４、および超ＬＳＩデバイス１０４のパワー入
力リード線１０６−１ないし１０６−４が接続される。
また、上述のように、コンデンサ１０８、フェライト・
ビード１０９、およびコンデンサ１０７−１は、公知の
πフィルタ装置を形成する。主パワー・プレーン１０２
を経由して送られるパワーは、任意の電圧とすることが
できる。
【００２０】図３は、主パワー・プレーン３０１および
複数の超ＬＳＩデバイスを有する回路基板１０１を示
す。各超ＬＳＩデバイスは、本発明による対応するサブ
・パワー・プレーンの上に直接取り付けられている。各
超ＬＳＩデバイスのエレメントおよび対応するサブ・パ
ワー・プレーンは同様に配置されているが、図１に示し
た本発明の実施例に対応して、唯１つの超ＬＳＩデバイ
スとサブ・パワー・プレーンのみに符号を付している。
複数の超ＬＳＩデバイスを有する回路基板１０１を示
す。各超ＬＳＩデバイスは、本発明による対応するサブ
・パワー・プレーンの上に直接取り付けられている。各
超ＬＳＩデバイスのエレメントおよび対応するサブ・パ
ワー・プレーンは同様に配置されているが、図１に示し
た本発明の実施例に対応して、唯１つの超ＬＳＩデバイ
スとサブ・パワー・プレーンのみに符号を付している。
【００２１】図４は本発明の１つの望ましい実施例を示
す。ここでは、回路基板４０１、主パワー・プレーン４
０２、複数のサブ・パワー・プレーン４０３−１、４０
３−２、および４０３−３が示されている。上記のよう
に、サブ・パワー・プレーン４０３−１ないし４０３−
３は、主パワー・プレーン４０２と所定の空間的関係に
あり、さらに、主パワー・プレーン４０２から物理的に
デカップルされている。また、グラウンド・グリッド４
０４が示されているが、これは、既知のように、主パワ
ー・プレーン４０２およびサブ・パワー・プレーン４０
３−１ないし４０３−３の物理的に下にあり、かつそれ
らから絶縁されている。
す。ここでは、回路基板４０１、主パワー・プレーン４
０２、複数のサブ・パワー・プレーン４０３−１、４０
３−２、および４０３−３が示されている。上記のよう
に、サブ・パワー・プレーン４０３−１ないし４０３−
３は、主パワー・プレーン４０２と所定の空間的関係に
あり、さらに、主パワー・プレーン４０２から物理的に
デカップルされている。また、グラウンド・グリッド４
０４が示されているが、これは、既知のように、主パワ
ー・プレーン４０２およびサブ・パワー・プレーン４０
３−１ないし４０３−３の物理的に下にあり、かつそれ
らから絶縁されている。
【００２２】図５は、本発明による別の実施例の回路基
板５０１の１部を示す。ここでは、超ＬＳＩデバイス５
０１および５０２が示されており、これらは、点線で表
されたサブ・パワー・プレーン５０３によって回路基板
５００に接続される。本発明のこの実施例では、動作が
相互に関連する複数の超ＬＳＩデバイスは、同じサブ・
パワー・プレーン５０３を共有することができる。この
ような相互に関連する複数の超ＬＳＩデバイスは、例え
ば、マイクロプロセッサ、すなわち、超ＬＳＩデバイス
５０１、およびその付随するクロックもしくはライン・
ドライバ回路、すなわち超ＬＳＩデバイス５０２によっ
て構成することができる。
板５０１の１部を示す。ここでは、超ＬＳＩデバイス５
０１および５０２が示されており、これらは、点線で表
されたサブ・パワー・プレーン５０３によって回路基板
５００に接続される。本発明のこの実施例では、動作が
相互に関連する複数の超ＬＳＩデバイスは、同じサブ・
パワー・プレーン５０３を共有することができる。この
ような相互に関連する複数の超ＬＳＩデバイスは、例え
ば、マイクロプロセッサ、すなわち、超ＬＳＩデバイス
５０１、およびその付随するクロックもしくはライン・
ドライバ回路、すなわち超ＬＳＩデバイス５０２によっ
て構成することができる。
【００２３】主パワー・プレーン５０４からのパワーの
デカップリングとその供給方法は、先に図１に関連して
説明したとおりである。複数の超ＬＳＩデバイスを単一
のサブ・パワー・プレーン上に設置することのできる理
由は、次の通りである。すなわち、類似のノイズ・ポテ
ンシャルを有するデバイスについては、これらのデバイ
スに入力するパワーを、同じフィルタとサブ・パワー・
プレーンを用いてフィルタすることができるからであ
る。このような超ＬＳＩデバイスは、一般には、超ＬＳ
Ｉデバイス間における単一のエンティティ・パシング・
データとして互いに同時に動作する。
デカップリングとその供給方法は、先に図１に関連して
説明したとおりである。複数の超ＬＳＩデバイスを単一
のサブ・パワー・プレーン上に設置することのできる理
由は、次の通りである。すなわち、類似のノイズ・ポテ
ンシャルを有するデバイスについては、これらのデバイ
スに入力するパワーを、同じフィルタとサブ・パワー・
プレーンを用いてフィルタすることができるからであ
る。このような超ＬＳＩデバイスは、一般には、超ＬＳ
Ｉデバイス間における単一のエンティティ・パシング・
データとして互いに同時に動作する。
【００２４】以上の説明は、１つの全パワー・プレーン
を有する回路基板に本発明を適用してなる一実施例に関
するものである。この技術分野の当業者であれば、本発
明の種々の変形例を考え得るものであり、本発明は、例
えば、２つ以上のパワー・プレーンを有する基板にも同
様に適用できるが、それらはいずれも本発明の技術的範
囲に包含される。
を有する回路基板に本発明を適用してなる一実施例に関
するものである。この技術分野の当業者であれば、本発
明の種々の変形例を考え得るものであり、本発明は、例
えば、２つ以上のパワー・プレーンを有する基板にも同
様に適用できるが、それらはいずれも本発明の技術的範
囲に包含される。
【００２５】
【発明の効果】以上述べたごとく、本発明により、回路
基板からの電磁放射ノイズを最小化可能なパワー配分シ
ステムを備えた回路基板を提供することができる。
基板からの電磁放射ノイズを最小化可能なパワー配分シ
ステムを備えた回路基板を提供することができる。
【図１】本発明による一実施例の回路基板の１部を示す
斜視図である。
斜視図である。
【図２】図１の回路基板におけるパワー配分システムを
示す模式図である。
示す模式図である。
【図３】複数の超ＬＳＩデバイスを含む回路基板に本発
明を適用してなる一実施例の回路基板を示す図である。
明を適用してなる一実施例の回路基板を示す図である。
【図４】本発明による望ましい一実施例の回路基板にお
ける、主パワー・プレーンおよびグラウンド・グリッド
と複数のサブ・パワー・プレーンとの関係を示す斜視図
である。
ける、主パワー・プレーンおよびグラウンド・グリッド
と複数のサブ・パワー・プレーンとの関係を示す斜視図
である。
【図５】本発明による別の実施例の回路基板の１部を示
す図である。
す図である。
１０１ 回路基板
１０２ 主パワー配分システム（主パワー・プレーン）
１０３ グラウンド・システム
１０４ 超ＬＳＩデバイス
１０５ サブ・パワー・プレーン
１０６−１ パワー入力リード線
１０６−２ パワー入力リード線
１０６−３ パワー入力リード線
１０６−４ パワー入力リード線
１０７−１ デカップリング・コンデンサ
１０７−２ デカップリング・コンデンサ
１０７−３ デカップリング・コンデンサ
１０７−４ デカップリング・コンデンサ
１０８ デカップリング・コンデンサ
１０８−１ コネクタ
１０８−２ コネクタ
１０８−３ コネクタ
１０８−４ コネクタ
１０９ （インダクタ）フェライト・ビード（ＦＢ）
３０１ 主パワー・プレーン
４０１ 回路基板
４０２ 主パワー・プレーン
４０３−１ サブ・パワー・プレーン
４０３−２ サブ・パワー・プレーン
４０３−３ サブ・パワー・プレーン
４０４ グラウンド・グリッド
５００ 回路基板
５０１ 超ＬＳＩデバイス
５０２ 超ＬＳＩデバイス
５０３ サブ・パワー・プレーン
５０４ 主パワー・プレーン
Claims (8)
- 【請求項１】 グラウンド・システムおよび主パワー配
分システムを有する回路基板において、 前記主パワー配分システムと所定の空間関係に配置さ
れ、かつ、この主パワー配分システムから物理的に分離
された少なくとも１つのサブ・パワー・プレーンを有
し、このサブパワープレーンは、複数のパワー入力リー
ド線を有する少なくとも１つの超ＬＳＩデバイスに接続
されるように構成されることを特徴とする回路基板。 - 【請求項２】 前記少なくとも１つのサブ・パワー・プ
レーンは、少なくとも１つの対応する超ＬＳＩデバイス
の下に直接接続されるように構成されることを特徴とす
る請求項１に記載の回路基板。 - 【請求項３】 複数のコンデンサを有することを特徴と
し、かつ、前記少なくとも１つのサブ・パワー・プレー
ンは、第１のコンデンサを前記超ＬＳＩデバイスの第１
のパワー入力リード線に接続し、少なくとも第２のコン
デンサを前記超ＬＳＩデバイスの第２のパワー入力リー
ド線に接続するように構成されることを特徴とする請求
項２に記載の回路基板。 - 【請求項４】 前記サブ・パワー・プレーンは、前記複
数のコンデンサを、前記超ＬＳＩデバイスの前記複数の
パワー入力リード線に対して、１対１原則で接続するよ
うに構成されることを特徴とする請求項２に記載の回
路。 - 【請求項５】 前記サブ・パワー・プレーンにパワーを
供給するために、このサブ・パワー・プレーンを前記主
パワー配分システムに接続するフィルタを有することを
特徴とする請求項３に記載の回路基板。 - 【請求項６】 前記フィルタは、コンデンサ、フェライ
ト・ビード、および前記複数のコンデンサの１つからな
り、そしてπ配置で構成されることを特徴とする請求項
５に記載の回路基板。 - 【請求項７】 前記グラウンド・システムは、グラウン
ド・グリッドであり、かつ、前記コンデンサの各々は、
前記グラウンド・グリッドに接続されるように構成され
たターミナルを有することを特徴とする請求項６に記載
の回路基板。 - 【請求項８】 前記主パワー配分システムは、主パワー
・プレーンであり、この主パワー・プレーンは、この主
パワー・プレーンの中に配置され、かつ、この主パワー
・プレーンから物理的に分離された前記少なくとも１つ
のサブ・パワー・プレーンを有することを特徴とする請
求項３に記載の回路基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US564998 | 1990-08-09 | ||
| US07/564,998 US5068631A (en) | 1990-08-09 | 1990-08-09 | Sub power plane to provide EMC filtering for VLSI devices |
Publications (2)
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|---|---|
| JPH0513909A true JPH0513909A (ja) | 1993-01-22 |
| JPH0746748B2 JPH0746748B2 (ja) | 1995-05-17 |
Family
ID=24256778
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205576A Expired - Fee Related JPH0746748B2 (ja) | 1990-08-09 | 1991-07-23 | 回路基板 |
Country Status (6)
| Country | Link |
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| US (1) | US5068631A (ja) |
| EP (1) | EP0472317B1 (ja) |
| JP (1) | JPH0746748B2 (ja) |
| KR (1) | KR100254866B1 (ja) |
| CA (1) | CA2036758C (ja) |
| DE (1) | DE69115597T2 (ja) |
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