KR100254866B1 - Vlsi 디바이스에 대한 필터링을 제공하는 서브-파워 플레인 - Google Patents

Vlsi 디바이스에 대한 필터링을 제공하는 서브-파워 플레인 Download PDF

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Abstract

다중 파워 입력 리드를 갖는 VLSI 디바이스의 전자기 필터링은 회로 기판상의 주 파워 분산계도부터 물리적으로 분리된 서브-파워 플레인을 사용함으로써 실현된다. 서브-파워 플레인은 대응 VLSI 디바이스 연직 하방에 위치한다. 디커플링 캐패시터가 서브 파워 플레인에 연결됨과 아울러 VLSI 디바이스상의 파워 입력리드 각각에 연결된다. 파워는 페라이트 비드형 필터를 통해 주 파워 분산계로부터 서브-파워 플레인으로 공급된다.

Description

VLSI 디바이스에 대한 필터링을 제공하는 서브-파워 플레인
제1도는 본 발명의 실시예를 예시하는 회로 기판의 일부 사시도.
제2도는 본 발명의 개략도.
제3도는 다수의 VLSI 디바이스를 포함하는 회로 기판을 도시한 도면.
제4도는 다수의 서브-파워 플레인과 주 파워 플레인과의 관계 및 회로 기판의 접지 그리드를 도시한 사시도.
제5도는 본 발명의 또 다른 실시예를 포함하고 있는 회로 기판 부분을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
101, 301, 401 : 회로 기판 102 : 주 파워 분산계
103 : 접지계 104,502 : VLSI 디바이스
105 : 서브-파워 플레인 402 : 주 파워 플레인
403 : 서브 파워 플레인
본 발명은 전자적 적합성(EMC)에 관한 것으로서, 특히 회로기판 상의 VLSI디바이스용 파워 필터링에 관한 것이다.
다수의 파워 입력 리드를 갖는 새로운 VLSI 디바이스 경우의 문제점은 모든 파워 입력 리드에 저 임피던스/ 저 노이즈 파워 소스를 제공하는 것이다. 과거에, 이와 같은 VLSI 디바이스들은 주 파워 플레인(plane) 혹은 일부 다른 파워 분산 네트워크(power distribution network), 예컨대, 그리드에 직접 결합되었다. 이 파워 플레인, 즉 그리드는 전형적으로 모든 해당 회로 기판을 커버하고 있다. 이와 같은 장치는 “고” 임피던스 노이즈를 가질 수 있으며, 결과적으로 VLSI 디바이스로부터 나오는 출력상에서의 이른바 “글리치(glitch)”를 야기할 수 있다. 또한 이 VLSI 디바이스는 회로 기판상의 다른 디바이스들과의 문제점을 야기하는 파워 플레인 혹은 파워 분산 네트워크 상에서 노이즈를 야기할 수 있다. 또한, 이른바, “공통 모드(common mode) 노이즈”가 회로 기판으로부터 방출 될 수 있는바, 이는 매우 바람직하지 못하다. 종래의 회로 기판상에서의 분산 장치와의 문제점들을 제거하기 위한 하나의 시도로써, VLSI 디바이스에 인가되는 파워를 필터링하고 그리고 나서 VLSI 디바이스상의 모든 파워 입력 리드에 연결된 단일 파워 리드를 사용하였다. 이 장치에 있어서 심각한 문제는 단일 파워 리드가 본질적으로 상당량의 노이즈를 VLSI 디바이스내로 유입시켜 회로 기판으로부터 방출되도록 하는 “고주파수”에서의 인덕터가 된다는 점이다. 이 또한 매우 바람직하지 못한 조건이 된다.
다수의 파워 입력을 갖는 종래의 VLSI 디바이스용 분산계에 있어서의 문제점들은 본 발명에 따라 회로 기판상에서의 공간 관계 및 주 파워 분산계로부터 물리적으로 분리된 소위 “서브-파워” 플레인을 이용함으로서 극복될 수 있다. 파워는 서브-파워 플레인으로부터 적어도 하나의 VLSI 디바이스상의 각각의 파워 입력 리드에 공급된다. 또한, 디커플링(decoupling) 캐패시터가 서브-파워 플레인의 각각의 파워 입력 리드 연결부와 접지전위, 예컨대 접지 그리드 사이에 연결된다. 디커플링 캐패시터는 일시적인 스위칭 전류를 적어도 하나의 VLSI 디바이스에 공급한다. 주 파워 분산계로부터 나오는 파워는 필터를 통해 서브-파워 플레인에 공급된다. 본 발명의 특정 실시예에서, 필터는 페라이트 비드(ferrite bead), 즉 인덕터 및 적당한 디커플링 캐패시터를 구비하고 있다.
이제 첨부 도면을 참조로 하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명의 실시예를 포함하고 있는 회로 기판의 일부를 나타낸 것으로서, 회로기판(101)에는 주 파워 분산계(102), 접지계(103), VLSI 디바이스(104) 및 서브-파워 플레인(105)이 포함되어 있다. 이 예에서는. 파워 분산계(102)용으로서 솔리드(solid) 주 파워 플레인이 사용되고 있다. 당업자라면 잘 알 수 있는 바와 같이 다른 파워 분산계, 예컨대 파워 그리드 등이 동등하게 사용될 수 있다. 마찬가지로, 접지계는 그리드 또는 플레인 등으로 될 수 있다. 이 예에서는 접지 그리드가 사용된다. 본 예에서 다수의 파워 입력 리드(106-1 내지 106-4)를 구비하는 VLSI 디바이스(104)는 서브-파워 플레인(105) 바로 위에 놓여지도록 되어 있다. 파워 리드(106-1 내지 106-4)는 각각 커넥터(108-1 내지 108-4)를 통해 서브-파워 플레인(105)이 구비된 회로에 연결되도록 되어 있다. 또한, 디커플링 캐패시터(107-1,107-2,107-3,107-4)는 커넥터(108-1 내지 108-4)를 통해 서브-파워 플레인(105)에 연결되어 각각 파워 입력 리드(106-1 내지 106-4)에 연결된다. 캐패시터(107)는 서브-파워 플레인(105)으로부터 VLSI 디바이스(104)로 일시적인 스위칭 전류를 공급한다. 비록 제1도에서는 양호한 실시예에서 캐패시터를 관통 장착(through-mounted)될 축 리드 타입으로 도시되어 있지만, 표면 장착(surface-mounted) 캐패시터가 사용될 수도 있다. 본 발명의 서브-파워 플레인을 사용하고 있는 VLSI 디바이스(104)는 예컨대 25MHz 또는 이 보다 큰 고주파수의 용용에서 이용되기 때문에, 디커플링 캐패시터는 상기와 같은 고주파수 응용에서 이용될 수 있는 형이어야만 한다. 양호한 캐패시터형은 세라믹형이다. 주 파워 플레인으로부터 나오는 파워는 캐패시터(108), 인덕터(109) 및 디커플링 캐패시터(107-1)로 이루어진 필터(π형 필터)를 통해 서브-파워 플레인(105)에 공급된다. 인덕터(109)는 본 기술분야에 공지된 “페라이트 비드”형 인덕터이다. 서브-파워플레인(105)이 주 파워 플레인(102)으로 완전히 둘러싸인 형태로 도시되어 있지만, 이는 주 파워 플레인과 관계하여 위치에 구애됨이 없이, 예컨대 회로 기판의 가장자리나 혹은 구석에 놓여질 수 있다. 또한, 제1도에 도시된 바와 같이 서브-파워 플레인(105)은 회로기판(101)의 표면에 대한 주 파워 플레인(102)과 동일한 공간적인 평면 관계에 있다. 즉, 서브-파워 플레인(105)은 주 파워 플레인(102)과 동일한 평면에 있다.
제1도에 예시한 바와 같이, 서브-파워 플레인(105)은 주 파워 플레인으로부터 물리적으로 분리되어 있으며, VLSI 디바이스(104) 바로 하부에 놓여 이와 접촉한다. 서브-파워 플레인(105)은 저임피던스로서, VLSI 디바이스(104)의 모드 파워리드(106)에 대한 파워의 저인덕턴스원이 된다. 본 예에서, 서브-파워 플레인(105) 및 캐패시터(107-1 내지 107-4)의 독특한 구성은 본질적으로 “고” 주파수 VLSI 디바이스를 위한 분산 필터 장치를 형성한다. 이와 같은 서브 파워 플레인(105)과 캐패시터(107)의 독특한 구성은 또한 회로기판(101)상에 장착되는 고속 VLSI 디바이스(104)가 필요로 하는 예컨대 1 nanosecond의 고속 스위칭 전류를 제공한다. 또한, 캐패시터(107)와 접촉을 이루는 서브-파워 플레인(105)은 고주파수로 동작할 때 VLSI 디바이스(104)로부터 방사되는 라디오 주파수 필드에 대한 국부라디오 주파수 카운터포이즈(counterpoise), 즉, 접지 플레인을 제공한다. 이와 같은 종류의 VLSI 디바이스들은 25MHz 및 그 이상의 범위에서 동작하도록 되어 있다. 따라서, 캐패시터(107-1 및 108)와 페라이드 비프(109)를 이용하여 VLSI 디바이스(104)상의 파워 리드(106) 각각과 관련된 디커플링 캐패시터(107)와 서브-파워 플레인(105)에 파워를 제공함으로서, 독특한 파워 분산 및 방사 억제계가 형성된다. 이와 같은 독특한 파워 분산계의 기술적 장점은 회로 기판으로부터의 전자기 방사를 최소화한다는 것이다.
제2도는 제1도에 도시한 파워 분산계의 개략도이다. 주 파워 플레인(102)으로부터 나오는 파워는 디커플링 캐패시터(108) 및 페라이트 비드(109)를 통해 디커플링 캐패시터(107-1) 및 서브-파워 플레인(105)에 공급된다. 추가의 디커플링 캐패시터(107-2 내지 107-4) 및 VLSI 디바이스(104)의 파워 입력 리드(106-1내지 106-4)가 파워 플레인(105)에 연결된다. 또한, 캐패시터(108), 페라이트 비드(109) 및 캐패시터(107-1)는 상기한 바와 같이 공지된 π 필터계를 형성한다. 주파워 플레인 (102)을 통해 공급되는 파워는 임의의 소망 전압일 수 있다.
제3도는 주 파워 플레인(102)과 그리고 각각 본 발명의 해당 서브-파워 플레인상에 직접 장착되는 다수의 VLSI 디바이스를 포함하고 있는 회로기판(301)을 도시한 것이다. 비록 VLSI 디바이스들 각각의 소자 및 이에 대응하는 서브- 파워플레인들이 유사한 방식으로 배열되어 있지만, 단지 하나의 VLSI 디바이스 및 서브-파워 플레인만 제1도에 도시된 본 발명의 실시예에 대응하도록 번호가 붙여져 있다.
제4도는 본 발명의 양호한 실시예를 보인 것으로서, 회로 기판(401), 주파워 플레인(402), 다수의 서브-파워 플레인(403-1,403-2,403-3)이 도시되어 있다. 전술한 바와 같이, 서브-파워 플레인(403)은 주 파워 플레인(402)에 대하여 규정된 공간적인 관계를 이루며 주 파워 플레인으로부터 분리되어 있다. 제4도는 또한 서브-파워 플레인(403)의 상기 규정된 공간적인 관계가, 회로 기판(401)의 표면에 대한 주 파워 플레인(402)과 동일한 공간적인 평면 관계를 이루고 있음을 나타낸다. 즉, 서브-파워 플레인(403)은 주 파워 플레인(402)과 동일한 평면에 있다. 또한, 파워 플레인(402)과 서브-파워 플레인(403)의 하부에 이들로부터 절연된 공지된 방식의 접지 그리드(404)가 있다.
제5도는 본 발명의 또 다른 실시예를 포함하고 있는 회로 기판(501) 부분을 도시한 것으로서, 점선으로 표시한 서브-파워 플레인(503) 상의 회로기판(500)에 연결된 VLSI 디바이스(501 및 502)가 도시되어 있다. 본 실시예에서, 동작시 상호 관련되는 다수의 VLSI 디바이스들은 동일한 서브-파워 플레인(503)을 공유할 수 있다. 이와 같은 VLSI 디바이스는 예컨대 마이크로 프로세서, 즉 디바이스(501) 및 이것과 관련된 클럭 또는 라인 구동기 회로, 즉 VLSI 디바이스(502)를 포함할 수도 있다. 주 파워 플레인(504)으로부터의 파워의 디커플링 및 공급은 제1도와 관계하여 설명한 바와 같다. 다수의 VLSI 디바이스가 단일의 서브-파워 플레인에 놓여질 수 있는 이유는 유사한 노이즈 전위를 갖는 디바이스들이 동일한 필터 및 서브-파워 플레인 장치를 이용하여 필터링될 수 있기 때문이다. 이와 같은 VLSI 디바이스는 일반적으로 VLSI 디바이스들 사이에서 단일의 실체-통과 (entity-passing) 데이타로서 서로 연관적으로 동작한다.
본 발명의 실시예를 통하여 하나의 파워 플레인을 포함하는 회로 기판에 관해서 상술하였지만, 당업자라면 본 발명이 하나 이상의 주 파워 플레인을 갖는 회로 기판에도 동등하게 적용될 수 있음을 알 수 있을 것이다.

Claims (11)

  1. 규정된 표면을 갖는 회로 기판으로서, 접지계와, 상기 회로 기판의 상기 규정된 표면에 대하여 규정된 평면 관계로 배치되어있는 주 파워 분산계와, 상기 주 파워 분산계와 규정된 공간적인 관계로 배치되어 있으며 상기 주 파워 분산계로부터 물리적으로 분리되어 있는 적어도 하나의 서브-파워 플레인을 포함하고, 상기 서브-파워 플레인은 상기 회로 기판의 상기 규정된 표면에 대하여 상기 주 파워 분산계와 동일한 평면 관계를 가지며 다수의 파워 입력 리드를 갖든 적어도 하나의 VLSI 디바이스에 접속되는 회로 기판.
  2. 제1항에 있어서, 상기 적어도 하나의 서브-파워 플레인은 적어도 하나의 대응하는 VLSI 디바이스의 연직 하부에 접속되는 회로 기판.
  3. 제2항에 있어서, 다수의 캐패시터를 더 포함하고, 상기 적어도 하나의 서브-파워 플레인은 제1캐패시터를 상기 VLSI 디바이스의 제1파워 입력 리드에 접속하고 제2캐패시터를 상기 VLSI 디바이스의 제2파워 입력 리드에 접속하는 회로기판.
  4. 제3항에 있어서, 상기 서브-파워 플레인은 상기 다수의 캐패시터를 상기 VLSI 디바이스의 상기 다수의 파워 입력 리드에 1대1 식으로 접속하는 회로기판.
  5. 제3항에 있어서, 상기 서브-파워 플레인을 상기 주 파워 분산계에 접속하여 상기 서브-파워 플레인에 파워를 공급하는 필터를 더 포함하는 회로 기판.
  6. 제5항에 있어서, 상기 필터는 캐패시터, 페라이트 비드 및 상기 다수의 캐패시터 중 하나를 구비하며, π형으로 배열된 것을 특징으로 하는 회로 기판.
  7. 제6항에 있어서, 상기 접지계는 접지 그리드이고, 각각의 상기 캐패시터는 상기 접지 그리드에 접속되는 단자를 갖는 회로 기판.
  8. 제3항에 있어서, 상기 주 파워 분산계는 적어도 하나의 서브-파워 플레인을 갖는 주 파워 플레인이며, 상기 서브-파워 플레인은 상기 주 파워 플레인 내부에서 상기 주 파워 플레인으로부터 물리적으로 분리되도록 배치되어 있으며, 상기 서브-파워 플레인은 상기 회로 기판의 상기 규정된 표면에 대하여 상기 주 파워플레인과 동일 평면에 공간적으로 배치되는 회로 기판.
  9. 회로 기판으로서, 접지계와, 주 파워 분산계와, 상기 주 파워 분산계와 규정된 공간적인 관계로 배치되어 있으며 상기 주 파워 분산계로부터 물리적으로 분리되어 있고, 다수의 파워 입력 리드를 갖는 적어도 하나의 VLSI 디바이스의 연직 하방에 위치하여 상기 VLSI 디바이스에 접속되는 적어도 하나의 서브-파워 플레인과, 다수의 캐패시터와, 상기 서브-파워 플레인을 상기 주 파워 분산계에 접속하여 상기 서브-파워 플레인에 파워를 공급하는 필터를 포함하고, 상기 적어도 하나의 서브-파워 플레인은 상기 다수의 캐패시터 중 제1캐패시터를 상기 VLSI 디바이스의 제1파워 입력 리드에 접속하고 상기 다수의 캐패시터 중 제2캐패시터를 상기 VLSI 디바이스의 제2파워 입력 리드에 접속하는 회로기판.
  10. 제9항에 있어서, 상기 필터는 캐패시터, 페라이트 비드 및 상기 다수의 캐패시터 중 하나를 포함하며, π형으로 배열되는 회로 보드.
  11. 제10항에 있어서, 상기 접지계는 접지 그리드이고 각각의 상기 캐패시터는 상기 접지 그리드에 접속되는 단자를 갖는 회로 기판.
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