JPH04154221A - 逐次比較型ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、逐次比較型Ａ／Ｄ変換装置に°関する。

〔従来の技術〕

ハードディスクやフロッピーディスクのデーづをリード
／ライトするヘッドに対しては、デイ】り上のトラック
に追従させるため、通常ヘッド６置のサーボ制御を行な
う必要がある。このサーオ制御は、あらかじめトラック
上のデータ領域とデータ領域との間に記録されたサーボ
バタンを、データ領域の終了に同期してサンプリングす
ることにより現在のヘッド位置を検出し、目標トラック
との差を判定し、サーボ制御を行なう。

第７図は、このサーボ制御の一例を説明する梢弐図であ
る。データが記録されているデータトラック８１〜８４
．９１〜９４は、あらかし約ディスク上に同心円状に書
込まれている。サーボパタン８５〜８８はデータ領域か
ら所定の７隔をおいて記録されている。ヘッド位置は、
ヘッドが図のタイミングＴｌ、Ｔ２．Ｔ３．Ｔ４で、ヘ
ッドからの読出し信号８５〜８８をＡ／Ｄ変換すること
により得ることができる。たとえば、ここでヘッドが第
７図の位置９ｏにあり、破線上を移動した場合、タイミ
ングＴ、、Ｔ２゜Ｔ４ではサーボバタンか記録されてい
ないため、Ａ／Ｄ変換結果はＯＶで、Ｔ３タイミングで
はサーボバタンか記録されているため、変換結果は５Ｖ
となっている。これにより、ヘッドはトラック８３およ
びトラック９３上に位置していることがわかる。また、
トラックとトラックの中間位置にヘッドが位置しても、
Ａ／Ｄ変換結果をチエツクすることにより、その位ｌを
判別をすることができる。

〔発明が解決しようとする課題〕

このサーボ領域は数１００μｓの範囲にあり、サーボパ
タン読出信号８５〜８８の幅は１００μｓ程度であるが
、記録密度向上のためサーボ領域が短くなる傾向になっ
ている。したがって、実際の変換結果のフィードバック
制御が時間的に遅延があって問題が無くても、短期間に
アナログ電圧の変化がおこるので、非常に高速のＡ／Ｄ
コンバータ（たとえば、フラッシュ型Ａ／Ｄコンバータ
）を必要とし、安価な逐次比較型のＡ／Ｄコンバータな
どの使用が不可能であった。

このフラッシュ型Ａ／Ｄコンバータは、通常１タイミン
グで変換が可能であるが、たとえば８ビット分解能の場
合、２８個のコンパレータを必要とし、一般に非常に高
価でチップサイズも大きくなり、シングルチップ・マイ
クロコンピュータなどに内蔵するのは困難である。した
がって、゛専用の高速Ａ／Ｄコンバータをマイクロコン
ピュータの外部に配置し、その出力を入力ボートなどで
受わたし、制御する構成となる。このため基板面積、基
板上のワイヤリングコストの増大、信頼性の低下、無駄
なボートの消費を招き、応用システムのコストパフォー
マンスを低下させていた。また、同一タイミングで複数
のアナログ入力を変換するような場合には、複数のＡ／
Ｄコンバータを並列に配置し、並列に変換動作を行なう
必要があり、さらに多大のコストアップを招いていた。

本発明の目的は、このような問題を解決し、短時間に変
換するアナログ電圧の変換に安価にかつ、高速に行なう
ことができるようにしたＡ／Ｄ変換装置を提供すること
にある。

〔課題を解決するための手段〕

本発明の構成は、入力アナログ電圧をサンプル・ホール
ドする複数ｎ個以上のサンプル・ホールド回路を内蔵し
た逐次比較型Ａ／Ｄ変換装置において、前記各サンプル
・ホールド回路のサンプリングタイミングを指定する各
サンプリングタイミング信号を発生するタイミング発生
手段と、前記サンプリングタイミング信号により同期化
され制御用各タイミングを出力する動作タイミング制御
手段と、このタイミング制御手段の同期出力に従って同
時に複数ｎ個の分離能の違う逐次比較基準電圧を発生す
るｎ個の基準電圧発生手段と、前記逐次比較基準電圧の
ｎ番目と前記サンプル・ホールド回路のｎ番目にホール
ドされたアナログ電圧とをそれぞれ比較する複数ｎ個の
比較手段と、これら比較手段の各比較結果を入力とし前
記逐次比較基準電圧を制御する手段を有するビット幅の
興なる複数ｎ個の逐次比較レジスタと、前記各逐次比較
レジスタ間でデータを転送する転送手段とを備え、前記
ｎより小さい第ｍの逐次比較レジス夕の全ビットに変換
結果が格納されたとき、これを第（ｍ−＋−１）の逐次
比較レジスタへ転送するとともに、前記第ｍの逐次比較
レジスタを用いて前記第（ｍ＋１）のサンプル・ホール
ド出力を変換する手段を有することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明による４ビット精度の分解能をもつ逐次
比較型Ａ／Ｄ変換装置の一実施例を示すブロック図であ
る。このＡ／Ｄ変換装置は、アナログ入力端子１０〜１
３と、これらアナログ入力端子１０〜１３からのアナロ
グ入力をサンプリングし保持するためのサンプル・ホー
ルド回路とコンパレータを内蔵した変換器２０〜２３と
、これら変換器２０〜２３内のコンパレータへ基準電圧
５０〜５３を順次供給する基準電圧発生部１５と、変換
器２０〜２３の４本の出力信号のうち１本を選択するセ
レクタ３１．３２と、このセレクタ３１の出力を入力と
する２ビツトのレジスタでレジスタに格納されているデ
ータにより前記基準電圧を制御するレジスタ（以下ＳＡ
Ｒという）１７と、この５ＡＲ１７の出力を上位側２ビ
ツトに入力しセレクタ３２の出力を下位側２ビツトに入
力するレジスタでレジスタに格納されているデータによ
り基準電圧を制御する４ビツトのレジスタ（以下ＳＡＲ
という）１８と、Ａ／Ｄ変換装置全体のタイミング制御
を行なうタイミング制御部１６と、５ＡＲ１８の４ビツ
トの出力を蓄積する変換結果レジスタ（以下ＡＤＣＲと
いう）２５ａ〜２５ｄと、これらＡＤＣＲ２５ａ　〜２
５ｄの出力を伝達するバス２６とを備えている。

第２図は第１図における変換器２０の詳細図であり、ア
ナログ入力１０をサンプリング信号４０でサンプリング
するためのスイッチＳ１、サンプリングした電圧を保持
するコンデンサＣ１、基準電圧発生部１５が発生する基
準電圧５０とホールドしたアナログ電圧とを比較し比較
結果を論理出力で出力するコバレータＡ１とから構成さ
れている。この他の変換器２１〜２３も同一の構成とな
っているのでここでは説明を省略する。

タイミング制御部１６は、内部動作クロックを基にサン
プリング信号５０〜５３、基準電圧発生部１５において
発生した電圧をどの変換器に印加するかを選択する選択
信号５４、変換器２０〜２３の出力のうちいずれの出力
をＳＡＲに入力するかを選択する選択信号５７，５８．
５ＡＲ１７゜１８の入力データをどのビットに格納する
かを指定する制御信号５９．６０、変換終了信号６１、
割込み要求６３を出力する。

第３図はこの基準電圧発生部１５の内部を示すブロック
図である。７０は出力セレクタ、５ＡＲ１７，１８の各
々２ビツトと４ビツトのレジスタ出力５５．５６、レジ
スタ出力５５の第１ビツト、第０ビツトのデータ７１，
７２、レジスタ出力５６の第３ビツト、第２ビツト、第
１ビツトおよび第Ｑビットのデータ７３〜７６．７７．
７８は基準電圧である。セレクタ７０では選択信号７１
〜７６のレベルにより選択出力された基準電圧７７．７
８を選択信号５４によって基準電圧５０〜５３のいずれ
かに接続して出力する。つまり、基準電圧発生部１５で
は、リファレンス入力に加えられたリファレンス入力電
圧１４に対し、抵抗Ｒとトランスファゲートにより構成
されたＲストリングにより１６分割し、ｎ／１６（ｎ＝
０〜１５）のレベルを出力することが可能である。

基準電圧５０〜５３に対し、５ＡＲ１７，１８のレジス
タデータ５５．５６により１つのＲストリングから２種
類の基準電圧を同時に出力することが可能で、基準電圧
７７はリファレンス入力電圧１４の１／４．１／２．３
／４、基準電圧７８はリファレンス入力電圧１４の０／
１６〜１５／１６の電圧を出力することが可能である。

例えば、選択信号７１〜７６が“１０１０１１”の場合
、基準電圧７７はリファレンス電圧１４の１／４．基準
電圧７８はリファレンス電圧１４の１／８の電圧を発生
する。セレクタ７０は、第４図のようなスイッチ回路と
なっており、選択信号５４により、基準電圧５０〜５３
に対し基準電圧７７または基準電圧７８のレベルを選択
出力する。ここで基準電圧５０〜５３は変換器２０〜２
３に対する基準電圧となっている。

以下、本実施例の動作について説明する。ここでは、全
ての変換器２０〜２３の内にアナログ１圧がサンプル・
ホールドされていない状態で、フナログ入力端子１０〜
１３に印加されているアラログ電圧を変換する場合とす
る。アナログ電■は、サンプリング信号４０〜４３が、
論理値１り時にスイッチＳ１を閉じてコンデンサＣＩに
電Ｂをホールドする。コンパレータＡ１の一方の端ゴに
は基準電圧発生部１５より入力される基準電Ｂ５０〜５
３が印加され、他方の入力にはサンフル・ホールドされ
たアナログ電圧が印加されており、その基準電圧よりア
ナログ電圧のほうが高し場合にコンパレータＡ１は論理
値１を出力する。

コンパレータＡ、の出力はセレクタ３１へ入すされ、変
換結果を格納する５ＡＲ１７又は５ＡＲ１８に１ビット
単位で記憶する。セレクタ３１゜３２では、変換器２０
〜２３のどの変換器の出すを５ＡＲ１７と５ＡＲ１８の
入力とするかをセレクト信号５７．５８で選択出力する
。

アナログ入力を連続的に変換する場合の動作を第５図の
タイミングチャートを参照して説明する。

サンプリング信号４０〜４３はアナログ入力をサンプリ
ングするタイミングを発生させるもので、ここではタイ
ミグ制御部１６が出力する。サンプリング信号４０〜４
３が論理値１となると、変換器２０〜２３にアナログ入
力１０〜１３のアナログ値をサンプリングする。

最初に、アナログ入力端子１０に印加されたアナログ電
圧に対する動作について述べる。図中Ｔ５０タイミング
で変換器２０に蓄積されたデータの変換動作が５ＡＲ１
７を用いて開始され、初期値としてリファレンス入力端
子より入力されたリファレンス人力１４の１／２の電圧
を基準電圧５０として印加する。図中、タイミングＴ５
０でコンパレータＡ、では基準電圧５０とサンプリング
信号４０によってサンプリングしたアナログ電圧との比
較動作を行ない、その比較結果はセレクタ３１を経由し
て５ＡＲ１７のビット１に転送される。次に、タイミン
グＴ５１で変換器２ｏでは、５ＡＲ１７のビット１のデ
ータに応じてビット１が論理値０なら基準電圧発生部１
５が発生したリファレンス人力１４の１／４．論理値１
なら３／４の電圧で比較動作を行ない、結果を５ＡＲ１
７のビット０に転送する。

５ＡＲ１７のビット１．０にデータが転送されると、タ
イミングＴ５２で５ＡＲ１７は２ビツトの変換が終了し
たことを示すタイミング制御信号６０に同期してビット
１．０のデータをそれぞれ５ＡＲ１８のビット３，２に
転送すると同時に５ＡＲ１７にはアナログ入力端子１１
に印加されたアナログ電圧に対する変換動作に対する初
期値をセットする。

次に、５ＡＲ１８のビット３，２のデータに応じて基準
電圧発生部１５はリファレンス人力１４の１／８または
３／８または５／８または７／８の電圧を基準電圧５０
として、又リファレンス入力の１／２の電圧を基準電圧
５１として発生させ、変換器２０．２１で比較動作を行
ないその結果をそれぞれ５ＡＲ１８のビットｌと５ＡＲ
１７のビットｌに転送する。つまり、タイミングＴ５１
〜Ｔ５２ではアナログ人力１０とアナログ人力１１に対
して並列に変換動作を行なう。この動作をビット０にも
繰返すことにより４ビツトの分解能の変換結果を５ＡＲ
１８に２ビツトの分解能のデータを５ＡＲ１７に格納す
ることができる。

５ＡＲ１８に４ビツトのデータが格納されると、タイミ
ング制御部１６は変換動作が終了したことを示す変換終
了信号６１を出力し、５ＡＲ１８の４ビツトのデータを
ＡＤＣＲ２５ａに転送すると同時に５ＡＲ１７のデータ
を５ＡＲ１８に転送し上記動作を繰返す。

以上の動作は、アナログ入力端子１２．１３のアナログ
値に対しても同様の動作で順次変換動作を行ないデータ
をそれぞれＡＤＣＲ２５ａ〜２５ｄに蓄積する。従って
、タイミングＴ５１〜Ｔ５２、タイミング７５２〜Ｔ５
３．タイミングＴ５３〜Ｔ５４では、それぞれアナログ
人力１０とアナログ人力１１．アナログ人力１１とアナ
ログ入力１２．アナログ人力１２とアナログ入力１３の
アナログ値に対する変換を並列に実行する。

以上の動作によりアナログ値１０〜１３に対して順次変
換動作を行ない、データをそれぞれＡＤＣＲ２５ａ〜２
５ｄに蓄積するとタイミング制御部１６は割込み要求６
３を出力し、Ａ／Ｄ変換動作を停止する。

本実施例では、５ＡＲ１７と５ＡＲ１８の２個のＳＡＲ
を有していることと、２レベルの基準電圧を同時に発生
する回路を有していることにより、２個のアナログ値に
対して同時に変換動作を実施することが可能となり、通
常の逐次比較方式に比べ変換時間を約１／２とすること
ができる。

また、本発明のＡ／Ｄ変換装置は、上述したタイミング
制御部より出力される制御信号により、サンプリング信
号の入力周期が変換時間より長い場合には変換停止して
待機状態となり、入力周期が短い場合にはサンプリング
・ホールドされたアナログ電圧を継続して変換し、全て
の入力に対し変換終了すると変換動作を停止する。

第６図は本発明の第２の実施例のブロック図である。本
実施例は、第１の実施例の入力端子１０〜１３の代りに
同一入力端子８０からのアナログ電圧を時系列的にサン
プリングするもので、詳細な動作は第１の実施例と同一
なので省略する。この場合には、入力端子の本数を減ら
すことかできるので、小型パッケージなどを採用する場
合に有効である。

本実施例では、サンプル・ホールド回路は４個に、又Ｓ
ＡＲを２個に設定したが、この数をさらに増やし、アナ
ログ入力端子や並列変換実行数を増やし、変換をより高
速にすることができる。また割込み要求は全入力の変換
が終了した時に発生したが、これが１変換毎であっても
良い。また、本実施例でサンプリングタイミング信号を
タイミング制御部で作成したが、外部より入力すること
も可能で、任意のタイミングでサンプリング・変換しな
り、サンプリング信号を繰返し出力することでＡ／Ｄ変
換動作を終了しないで継続することも容易にできる。

〔発明の効果〕

以上説明したように本発明は、通常の逐次比較方式に比
べ変換時間を大幅に短縮することが可能で、短時間に変
換するアナログ入力や、同一タイミングでの複数のアナ
ログ入力を安価に高速でＡ／Ｄ変換することができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の変換器１０の回路図、第３図は第１図の基準電
圧発生部１５の詳細回路図、第４図は第３図のセレクタ
部７０の詳細回路図、第５図は第１図の実施例の動作を
説明するタイミングチャート、第６図は本発明の第２の
実施例のブロック図、第７図は従来例を説明するための
模式図である。 １０〜１３．８０・・・アナログ入力端子、１４・・・
リファレンス入力、１５・・・基準電圧発生部、１６・
・・タイミング制御部、１７．１８・・・制御レジスタ
、２０〜２３・・・変換器、２５・・・変換結果レジス
タ、２６・・・バス、３１，３２．７０・・・セレクタ
、４０〜４３・・・サンプリング信号、５０〜５３７７
．７８・・・基準電圧、５４．５７．５８　７１〜７６
・・・選択信号、５５．５６・・・レジスタ出力、５９
．６０・・・制御信号、６１・・・変換終了信号、６３
・・・割込要求信号、８１〜８４９１〜９４・・・デー
タトラック、８５〜８８・・・サーボパタン読出信号、
９０・・・ヘッド位置、Ａ１・・・コンパレータ、Ｃ１
・・・コンデンサ、Ｓｌ・・・スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、入力アナログ電圧をサンプル・ホールドする複数ｎ
   個以上のサンプル・ホールド回路を内蔵した逐次比較型
   Ａ／Ｄ変換装置において、前記各サンプル・ホールド回
   路のサンプリングタイミングを指定する各サンプリング
   タイミング信号を発生するタイミング発生手段と、前記
   サンプリングタイミング信号により同期化され制御用各
   タイミングを出力する動作タイミング制御手段と、この
   タイミング制御手段の同期出力に従って同時に複数ｎ個
   の分離能の違う逐次比較基準電圧を発生するｎ個の基準
   電圧発生手段と、前記逐次比較基準電圧のｎ番目と前記
   サンプル・ホールド回路のｎ番目にホールドされたアナ
   ログ電圧とをそれぞれ比較する複数ｎ個の比較手段と、
   これら比較手段の各比較結果を入力とし前記逐次比較基
   準電圧を制御する手段を有するビット幅の異なる複数ｎ
   個の逐次比較レジスタと、前記各逐次比較レジスタ間で
   データを転送する転送手段とを備え、前記ｎより小さい
   第ｍの逐次比較レジスタの全ビットに変換結果が格納さ
   れたとき、これを第（ｍ＋１）の逐次比較レジスタへ転
   送するとともに、前記第ｍの逐次比較レジスタを用いて
   前記第（ｍ＋１）のサンプル・ホールド出力を変換する
   手段を有することを特徴とする逐次比較型Ａ／Ｄ変換装
   置。 ２、入力アナログ電圧が、ｎ個入力される請求項１記載
   の逐次比較型Ａ／Ｄ変換装置。 ３、入力アナログ電圧が１個共通に入力される請求項１
   記載の逐次比較型Ａ／Ｄ変換装置。