JPS60157336A - アナログデイジタル変換装置 - Google Patents
アナログデイジタル変換装置Info
- Publication number
- JPS60157336A JPS60157336A JP1299484A JP1299484A JPS60157336A JP S60157336 A JPS60157336 A JP S60157336A JP 1299484 A JP1299484 A JP 1299484A JP 1299484 A JP1299484 A JP 1299484A JP S60157336 A JPS60157336 A JP S60157336A
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- JP
- Japan
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- sample
- output
- analog
- hold
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアナログディジタル変換装置（以下庶と略記
する）に関し、特に高速の肛に関するものである。
する）に関し、特に高速の肛に関するものである。
高速のＡＤＣとして最も簡単なものに並列型最があり、
広く用いられているものに逐次比較型窩がある。これら
のＡＤＣＦｉ従来よく知られているので、その一般的な
説明は省略し、以下この発明の背景として関係のある部
分だけについて説明する。
広く用いられているものに逐次比較型窩がある。これら
のＡＤＣＦｉ従来よく知られているので、その一般的な
説明は省略し、以下この発明の背景として関係のある部
分だけについて説明する。
第１図は従来の並列型肛の構成を示すブロック図で、（
１）は増幅器、（２）は並列型ＡＤＣ１［１０１はアナ
ログ信号Ａｔの入力、（初）はディジタル信号り。〜Ｄ
ｎ（ＤｏをＬＳＢ 、 ＤｎをＭＳＢとする１＋ｌビツ
トとする）の出力を表す。
１）は増幅器、（２）は並列型ＡＤＣ１［１０１はアナ
ログ信号Ａｔの入力、（初）はディジタル信号り。〜Ｄ
ｎ（ＤｏをＬＳＢ 、 ＤｎをＭＳＢとする１＋ｌビツ
トとする）の出力を表す。
並列型ＡＤＣ１２＋内には、２（ｎ＋１）種類の基準電
圧（最／Ｊ−ＶボルトからＶボルトステップで最大２（
ｎ＋１〕ｖボルトまで）と、各基準電圧に対応する各比
較器とを備え、入力アナログ信号Ａｔ（１０）を所定の
増幅度で増幅した電圧を２ （””）ｓ＋の比較器に並
列に入力し、互に隣接する２つの基準電圧の間で比較器
の出力論理が反転する点を検出することによって入力ア
ナログ信号Ａｉ（１０）に対応する出力ディジタル信号
（２０）を決定する。したがって動作は高速であるが、
変換精度を向上して出力ディジタル信号（２ｏ）のビッ
ト数を多くしようとすると、必要とする基準電圧の種類
数と比較器の数が多くなり、装置が高価になるという欠
点があった。
圧（最／Ｊ−ＶボルトからＶボルトステップで最大２（
ｎ＋１〕ｖボルトまで）と、各基準電圧に対応する各比
較器とを備え、入力アナログ信号Ａｔ（１０）を所定の
増幅度で増幅した電圧を２ （””）ｓ＋の比較器に並
列に入力し、互に隣接する２つの基準電圧の間で比較器
の出力論理が反転する点を検出することによって入力ア
ナログ信号Ａｉ（１０）に対応する出力ディジタル信号
（２０）を決定する。したがって動作は高速であるが、
変換精度を向上して出力ディジタル信号（２ｏ）のビッ
ト数を多くしようとすると、必要とする基準電圧の種類
数と比較器の数が多くなり、装置が高価になるという欠
点があった。
第２図は従来の逐次比較型ばの構成を示すブロック図で
、第１図と同一符号は同−又は相当部分を示し、（３）
はサンプルホールド回路、（４）は逐次比較型ＡＤＣ、
（３０）はサンプルホールド指令信号、（４０）は、ｌ
変換のスタート指令信号である。第３図は逐次比較型Ａ
ＤＣ（４１の内部構成を示すブロック図で、第２図と同
一符号は同一部分を示し、（４１）は比較器、（４２）
はディジタルアナログ変換器（以下ＤＡＣと略記する）
％（４３）は基準電圧入力端子、（４４）はシーケンス
レジスタ、（４５）は制御回路、（４６）はクロックで
ある。
、第１図と同一符号は同−又は相当部分を示し、（３）
はサンプルホールド回路、（４）は逐次比較型ＡＤＣ、
（３０）はサンプルホールド指令信号、（４０）は、ｌ
変換のスタート指令信号である。第３図は逐次比較型Ａ
ＤＣ（４１の内部構成を示すブロック図で、第２図と同
一符号は同一部分を示し、（４１）は比較器、（４２）
はディジタルアナログ変換器（以下ＤＡＣと略記する）
％（４３）は基準電圧入力端子、（４４）はシーケンス
レジスタ、（４５）は制御回路、（４６）はクロックで
ある。
また、第４図は第２図の各部の信号を示す動作タイムチ
ャートであって、第４図ｆａ）は増幅器は１の出力、同
図（ｂｌはサンプルホールド指令信号（３ｏ）、同図（
ｃｌはサンプルホールド回路（３１の出力（３１） 、
同図ｆｄ）はスタート指令信号（４０）、同図（ｅ）は
シーケンスレジスタ（４４）に順次セットされる各ビッ
トＤ。。
ャートであって、第４図ｆａ）は増幅器は１の出力、同
図（ｂｌはサンプルホールド指令信号（３ｏ）、同図（
ｃｌはサンプルホールド回路（３１の出力（３１） 、
同図ｆｄ）はスタート指令信号（４０）、同図（ｅ）は
シーケンスレジスタ（４４）に順次セットされる各ビッ
トＤ。。
Ｄｎ−□ｌ ＤＨ−２１・・・Ｄｏ を承り。なおＴ８
はサンプリング周期で、そのうちＴＡ はアクィージ
ションタイム（すなわちサンプルホールド指令信号（３
０）がサンプ）ｖＳを指示している時間）であって、こ
の時間の間にサンプルホールド回路（３１の電圧が入力
電圧に等しくなり、その電圧がサンプルホールド指令信
号（３０）がホールドＨを指示している時間ホールドさ
れる。したがって、サンプルホールド回路（３１の出力
（３υは第４図（ｃ）に示すように変化する。
はサンプリング周期で、そのうちＴＡ はアクィージ
ションタイム（すなわちサンプルホールド指令信号（３
０）がサンプ）ｖＳを指示している時間）であって、こ
の時間の間にサンプルホールド回路（３１の電圧が入力
電圧に等しくなり、その電圧がサンプルホールド指令信
号（３０）がホールドＨを指示している時間ホールドさ
れる。したがって、サンプルホールド回路（３１の出力
（３υは第４図（ｃ）に示すように変化する。
サンプルホールド指令信号（３ｏ）がサンプルＳがらホ
ールドＨへ変化する点でスタート指令信号（４ｏ）が発
せられる。（第４図（ｄ）参照〕。シーケンスレジスタ
（４４）は最初リセットされ、次にＤｎビットだけが論
理「１」となシ、これに相当するアナログ電圧がＤＡＣ
（４２）から出力され、比較器においてサンプルホール
ド回路の出力（３υと比較され、出力（３υの方が大き
ければＤｎは「１」に決定され、出力（３１）の方が小
さければＤｎは「０」に決定される。
ールドＨへ変化する点でスタート指令信号（４ｏ）が発
せられる。（第４図（ｄ）参照〕。シーケンスレジスタ
（４４）は最初リセットされ、次にＤｎビットだけが論
理「１」となシ、これに相当するアナログ電圧がＤＡＣ
（４２）から出力され、比較器においてサンプルホール
ド回路の出力（３υと比較され、出力（３υの方が大き
ければＤｎは「１」に決定され、出力（３１）の方が小
さければＤｎは「０」に決定される。
このようにして第４図（ｅ）に示すＤｎが決定されると
次はＤｎ−０の決定にうつ凱 シーケンスレジスタ（４
４）のり、 、のビットに「１」をセットした上、比較
器（４１）で比較し、出力（３１）の方が大きければＤ
は「１」に決定され、出力（３１）の方が小さけ−１ ればＤｎ−０は「０」に決定される。このようにしてＤ
ｎ−Ｄｏの各ビットの論理が逐次決定されるのであるが
、そのためには第４図ＴＤに示す、ｌ変換時間を必要と
する。
次はＤｎ−０の決定にうつ凱 シーケンスレジスタ（４
４）のり、 、のビットに「１」をセットした上、比較
器（４１）で比較し、出力（３１）の方が大きければＤ
は「１」に決定され、出力（３１）の方が小さけ−１ ればＤｎ−０は「０」に決定される。このようにしてＤ
ｎ−Ｄｏの各ビットの論理が逐次決定されるのであるが
、そのためには第４図ＴＤに示す、ｌ変換時間を必要と
する。
Ｄｎ−ｎｏの各ビットの論理が決定された後のシーケン
スレジスタ（４４）の出力が出力ディジタル信号（２０
）となる。
スレジスタ（４４）の出力が出力ディジタル信号（２０
）となる。
従来の逐次比較型肛は上述のように動作するので、比較
器とその基準電圧とはそれぞれ単一でよいが、サンプリ
ング周期Ｔ８をアクイジションタイム１人とＡＤ変換時
間ＴＤとの和以上にしておかねばならず、高速化の要求
に対応できない場合があるという欠点があった。
器とその基準電圧とはそれぞれ単一でよいが、サンプリ
ング周期Ｔ８をアクイジションタイム１人とＡＤ変換時
間ＴＤとの和以上にしておかねばならず、高速化の要求
に対応できない場合があるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では１つのアナログ信号
に対してサンプルホールド回路を複数組設け、同一アナ
ログ信号の各サンプリング点の電圧を時分割多重方式に
より、順次かつ循環的に各サンプルホールド回路にホー
ルドさせ、各サンプルホールド回路に対応して設けた各
逐次比較型ＡＤＣによって当該サンプルホールド回路の
出力をディジタル信号化し、各逐次比較型ＡＤＣの出力
をセレクタにより切換えて順次出力するよう構成して、
アナログ信号−に対するサンプリング周期を短縮したも
のである。
めになされたもので、この発明では１つのアナログ信号
に対してサンプルホールド回路を複数組設け、同一アナ
ログ信号の各サンプリング点の電圧を時分割多重方式に
より、順次かつ循環的に各サンプルホールド回路にホー
ルドさせ、各サンプルホールド回路に対応して設けた各
逐次比較型ＡＤＣによって当該サンプルホールド回路の
出力をディジタル信号化し、各逐次比較型ＡＤＣの出力
をセレクタにより切換えて順次出力するよう構成して、
アナログ信号−に対するサンプリング周期を短縮したも
のである。
以下この発明の実施例を図面について説明する。
第５図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し、（５）、（６
）はそれぞれサンプルホールド回路、１７１ 、１８１
はそれぞれ逐次比較型ＡＤＣ、＋９１はセレクタである
。また（ｔｓｌ）、（ｔｓ２）はそれぞれサンプルホー
ルド指令信号、（ｔｅｌ）、（ｔｃ２）はそれぞれスタ
ート指令信号である。
図と同一符号は同−又は相当部分を示し、（５）、（６
）はそれぞれサンプルホールド回路、１７１ 、１８１
はそれぞれ逐次比較型ＡＤＣ、＋９１はセレクタである
。また（ｔｓｌ）、（ｔｓ２）はそれぞれサンプルホー
ルド指令信号、（ｔｅｌ）、（ｔｃ２）はそれぞれスタ
ート指令信号である。
第６図は第５図の各部の信号を示すタイムチャートであ
って、第６図（ａ）は各サンプルホールド回路の入ノへ
同図（ｂ）はザンブルホールド指令信号（ｔｓｌ）、同
図（ｃ）はサンプルホールド指令信号（ｔｓ２）、同図
（ｄｌはサンプルホールド回路÷１（５）の出力、同図
ｆｅ）はサンプルホールド回路＋２（６）の出力、同図
ｆｆｌはスタート指令信号（ｔα１）、同図（ｇｌはス
タート指令信号（ｔｃ２）を表す。またＴａ２はアナロ
グ信号をサンプルするサンプリング周期である。
って、第６図（ａ）は各サンプルホールド回路の入ノへ
同図（ｂ）はザンブルホールド指令信号（ｔｓｌ）、同
図（ｃ）はサンプルホールド指令信号（ｔｓ２）、同図
（ｄｌはサンプルホールド回路÷１（５）の出力、同図
ｆｅ）はサンプルホールド回路＋２（６）の出力、同図
ｆｆｌはスタート指令信号（ｔα１）、同図（ｇｌはス
タート指令信号（ｔｃ２）を表す。またＴａ２はアナロ
グ信号をサンプルするサンプリング周期である。
第６図と第４図とを比較し２ Ｔａ２ ＝ Ｔｓとすれ
ば、第６図ｆａｔ 、 （ｂｌ 、 （ｄｉ 、 （ｆ
）の相互の関係は第４図（ａ）。
ば、第６図ｆａｔ 、 （ｂｌ 、 （ｄｉ 、 （ｆ
）の相互の関係は第４図（ａ）。
（ｂ） 、 （ｃ） 、 （ｄ）の相互の関係と同じく
、すなわちサンプルホールド回路＋ １１５１と逐次比
較型ＡＤＯ＋ １１７１とによって第２図の回路と同様
に動作し、２Ｔ８２周期ごとにディジタル信号を出力す
る。
、すなわちサンプルホールド回路＋ １１５１と逐次比
較型ＡＤＯ＋ １１７１とによって第２図の回路と同様
に動作し、２Ｔ８２周期ごとにディジタル信号を出力す
る。
また、サンプルホールド回路≠２（６）と逐次比較型Ａ
ＤＣす２（８）は＋５１ 、 ＋７１の組からサンプリ
ング周期Ｔｓ２だけ遅れて同様に動作し、２ Ｔｓ２ｓ
期ごとにディジタル信号を出力する。したがってセレク
タ（９）によりて周期Ｔ８２ごとにＡＤＣす１（７）と
ＡＤＣす２１８１の出力を切換えて出力ディジタル信号
Ｄｏ ＝ Ｄｎ（２０）を得ることができる。すなわち
、この場合は、第４図に示すアクイジションタイムＴＡ
と、山変換時間ＴＤと同一のＴＡ 、 ＴＤを有するサ
ンプルホールド回路と逐次比較型紙を２組用いることに
よってアナログ信号に対するサンプリング周期を歿にす
ることができる。
ＤＣす２（８）は＋５１ 、 ＋７１の組からサンプリ
ング周期Ｔｓ２だけ遅れて同様に動作し、２ Ｔｓ２ｓ
期ごとにディジタル信号を出力する。したがってセレク
タ（９）によりて周期Ｔ８２ごとにＡＤＣす１（７）と
ＡＤＣす２１８１の出力を切換えて出力ディジタル信号
Ｄｏ ＝ Ｄｎ（２０）を得ることができる。すなわち
、この場合は、第４図に示すアクイジションタイムＴＡ
と、山変換時間ＴＤと同一のＴＡ 、 ＴＤを有するサ
ンプルホールド回路と逐次比較型紙を２組用いることに
よってアナログ信号に対するサンプリング周期を歿にす
ることができる。
なお、上記実施例ではサンプルホールド回路及び逐次比
較型取を２組使用したが、これを３組以上にすることも
可能であり、ｍ組使用した場合のサンプリング周期は１
／ｎ１にすることができる。
較型取を２組使用したが、これを３組以上にすることも
可能であり、ｍ組使用した場合のサンプリング周期は１
／ｎ１にすることができる。
オフ図はこの発明の他の実施例を示すブロック図であっ
てサンプルホールド回路と逐次比較型ＡＤＣとの組漱せ
をｍ組設けた実施例である。サンプルホールド指令信号
（ｔｓｌ）、（ｔｓ２）、・・・（ｔａｍ）はＴｓ／ｉ
ｎ の周期で（ｔｅｌ） −＋ （ｔａ２）→・・・→
（ｔａｍ）の順に順次加えられＴｓ時時間区は（ｔｓｍ
）→（ｔｓｌ）に帰って循環的に繰返して加えられる。
てサンプルホールド回路と逐次比較型ＡＤＣとの組漱せ
をｍ組設けた実施例である。サンプルホールド指令信号
（ｔｓｌ）、（ｔｓ２）、・・・（ｔａｍ）はＴｓ／ｉ
ｎ の周期で（ｔｅｌ） −＋ （ｔａ２）→・・・→
（ｔａｍ）の順に順次加えられＴｓ時時間区は（ｔｓｍ
）→（ｔｓｌ）に帰って循環的に繰返して加えられる。
スタート指令信号（ｔｅｌ）、（ｔｃ２）、 ・・・（
ｔｅｍ）はそれぞれ（ｔｅｌ）。
ｔｅｍ）はそれぞれ（ｔｅｌ）。
（ｔｓ２）、・・・（ｔｓｍ）から所定時間遅れて加え
られる。
られる。
セレクタは（ｔｅｌ）、（ｔｃ２）、 ・＝ （ｔａｒ
ｎ）からそれぞれ所定時間遅れた時点の各逐次比較型紙
の出力を出力ディジタル信号（２０）として出力する。
ｎ）からそれぞれ所定時間遅れた時点の各逐次比較型紙
の出力を出力ディジタル信号（２０）として出力する。
以上のようにこの発明によれは、逐次比較型取を複数個
使用することによって高速サンプリングが得られるよう
に構成したので、高速かつ高分解能のＡＤＣを比較的安
価に構成することができるという効果がある。
使用することによって高速サンプリングが得られるよう
に構成したので、高速かつ高分解能のＡＤＣを比較的安
価に構成することができるという効果がある。
第１図は従来の並列型ＡＤＣの構成を示すブロック図、
第２図は従来の逐次比較型ＡＤＣの構成を示すブロック
図、第３図は第２図の逐次比較ＷＡＤＣの内部構成を示
すブロック図、第４図は第２図の各部の信号を示す動作
タイムチャート、第５図はこの発明の一実施例を示すブ
ロック図、第６図は第５図の各部の信号を示す動作タイ
ムチャート、オフ図はこの発明の他の実施例を示すブロ
ック図である。 （１）・・・増幅器、１５１ 、１６１・・・それぞれ
サンプルホールド回路、＋７１ ； ＋８１・・・それ
ぞれ逐次比較型紙、ｔ９＋ −・・セレクタ、１ト・・
入力アナログ信号％ （２０）・・・出力ディジタル信
号、（ｔ ｓ １ ） 、（ｔ ８２ ）・・・それぞ
れサンプルホールド指令信号、（ｔｅｌ）、（ｔｃ２）
・・・それぞれスタート指令信号。 尚、各図ツ同−符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第４図 第５図
第２図は従来の逐次比較型ＡＤＣの構成を示すブロック
図、第３図は第２図の逐次比較ＷＡＤＣの内部構成を示
すブロック図、第４図は第２図の各部の信号を示す動作
タイムチャート、第５図はこの発明の一実施例を示すブ
ロック図、第６図は第５図の各部の信号を示す動作タイ
ムチャート、オフ図はこの発明の他の実施例を示すブロ
ック図である。 （１）・・・増幅器、１５１ 、１６１・・・それぞれ
サンプルホールド回路、＋７１ ； ＋８１・・・それ
ぞれ逐次比較型紙、ｔ９＋ −・・セレクタ、１ト・・
入力アナログ信号％ （２０）・・・出力ディジタル信
号、（ｔ ｓ １ ） 、（ｔ ８２ ）・・・それぞ
れサンプルホールド指令信号、（ｔｅｌ）、（ｔｃ２）
・・・それぞれスタート指令信号。 尚、各図ツ同−符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第４図 第５図
Claims (1)
- 同一のアナログ信号が互に並列に入力される複数のサン
プルホールド回路、この複数のサンプルホールド回路の
各サンプルホールド回路の出力がそれぞれ入力される各
逐次比較型アナログディジタル変換器、上記複数のサン
プルホールド回路の各サンプルホールド回路に所定の周
期で順次かつ循環的に繰返してサンプルホールド指令信
号を入力する手段、上記各逐次比較型アナログディジタ
ル変換器に当該変換器に接続されたサンプルホールド回
路に入力されるサンプルホールド指令信号から所定時間
遅延した時点でアナログディジタル変換のスタート指令
信号を入力する手段、上記各逐次比較型アナログディジ
タル変換器に入力されるスタート指令信号から所定時間
遅延した時点で当該変換器の出力を出力ディジタル信号
として出力するセレクタを備えたアナログディジタル変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299484A JPS60157336A (ja) | 1984-01-27 | 1984-01-27 | アナログデイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299484A JPS60157336A (ja) | 1984-01-27 | 1984-01-27 | アナログデイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157336A true JPS60157336A (ja) | 1985-08-17 |
Family
ID=11820755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299484A Pending JPS60157336A (ja) | 1984-01-27 | 1984-01-27 | アナログデイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154221A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 逐次比較型ａ／ｄ変換装置 |
| JP2014236373A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社デンソー | Ａ／ｄ変換装置 |
| US9180802B2 (en) | 2009-10-05 | 2015-11-10 | Johnson Controls Technology Company | Retractable striker and seat with a retractable striker |
-
1984
- 1984-01-27 JP JP1299484A patent/JPS60157336A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154221A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 逐次比較型ａ／ｄ変換装置 |
| US9180802B2 (en) | 2009-10-05 | 2015-11-10 | Johnson Controls Technology Company | Retractable striker and seat with a retractable striker |
| JP2014236373A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社デンソー | Ａ／ｄ変換装置 |
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