JPH03263332A - 接合ゲート型電界効果トランジスタの製造方法 - Google Patents
接合ゲート型電界効果トランジスタの製造方法Info
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- JPH03263332A JPH03263332A JP2063034A JP6303490A JPH03263332A JP H03263332 A JPH03263332 A JP H03263332A JP 2063034 A JP2063034 A JP 2063034A JP 6303490 A JP6303490 A JP 6303490A JP H03263332 A JPH03263332 A JP H03263332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、絶縁性基板上に形成された接合ゲート型電
界効果トランジスタの製造方法に関し、特に、集束イオ
ンビームの技術を用いた微細加工により、簡単なプロセ
スで高性能の接合ゲート型電界効果トランジスタを形成
することを可能にする製造方法に関するものである。
界効果トランジスタの製造方法に関し、特に、集束イオ
ンビームの技術を用いた微細加工により、簡単なプロセ
スで高性能の接合ゲート型電界効果トランジスタを形成
することを可能にする製造方法に関するものである。
［従来の技術］
まず、本発明の背景技術として、従来の一般的な接合ゲ
ート型電界効果トランジスタ（ＪｕｎｃｔｉｏｎＦｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｔ：以下ｒＪ
ＦＥＴＪと記す）の動作について、第４Ａ図〜第４Ｃ図
に基づいて簡単に説明する。
ート型電界効果トランジスタ（ＪｕｎｃｔｉｏｎＦｉｅ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｔ：以下ｒＪ
ＦＥＴＪと記す）の動作について、第４Ａ図〜第４Ｃ図
に基づいて簡単に説明する。
第４Ａ図〜第４Ｃ図に示すＪＦＥＴはいわゆるバルクシ
リコン基板上に形成されたものであり、その動作は次の
ように説明される（たとえば、ＡＳ、Ｇｒｏｒｅ著、
ｒ）’ｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
ｏｆ ＳｅｍｃｏｎｄｕｃＨｕ Ｄｅｖｉｃｅｓ Ｊ
、 ｐ２４４） ｏ第４Ａ図に示された従来のＪＦＥ
Ｔは基板ｌとゲート電極２の下部の領域２ａが高濃度ｐ
型頭域となり、チャネル領域３が低濃度ｎ型領域となっ
ている。第４Ａ図に示すように、ゲート電極２．基板電
極４およびソース電極５を接地した状態で、ドレイン電
極６の電圧ＶＤが０に近い低い値の場合は、所定の小さ
な幅の空乏層７ａ、７ｂがそれぞれ領域２ａとチャネル
領域３との間、あるいは基板１のｐ要領域とチャネル３
との間に広がっている。この状態で、ゲート電極２の下
方に位置するチャネル３の中央に、ソース電極５とドレ
イン電流６の間を流れるドレイン電流■。の通路ができ
る。この状態から、ドレイン電圧■。を増加させていく
と、ドレイン電極６近傍において空乏層７ａ、７ｂが広
がり、この部分のチャネル領域３の幅が次第に狭くなり
、ソース電極５とドレイン電極６の間の抵抗が高くなる
。ドレイン電極ＶＤがある所定の値Ｖ ＤＳＡＴになる
と、空乏層７ａ、７ｂがつながってチャネル領域が遮断
されてしまう（第４Ｂ図）。
リコン基板上に形成されたものであり、その動作は次の
ように説明される（たとえば、ＡＳ、Ｇｒｏｒｅ著、
ｒ）’ｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
ｏｆ ＳｅｍｃｏｎｄｕｃＨｕ Ｄｅｖｉｃｅｓ Ｊ
、 ｐ２４４） ｏ第４Ａ図に示された従来のＪＦＥ
Ｔは基板ｌとゲート電極２の下部の領域２ａが高濃度ｐ
型頭域となり、チャネル領域３が低濃度ｎ型領域となっ
ている。第４Ａ図に示すように、ゲート電極２．基板電
極４およびソース電極５を接地した状態で、ドレイン電
極６の電圧ＶＤが０に近い低い値の場合は、所定の小さ
な幅の空乏層７ａ、７ｂがそれぞれ領域２ａとチャネル
領域３との間、あるいは基板１のｐ要領域とチャネル３
との間に広がっている。この状態で、ゲート電極２の下
方に位置するチャネル３の中央に、ソース電極５とドレ
イン電流６の間を流れるドレイン電流■。の通路ができ
る。この状態から、ドレイン電圧■。を増加させていく
と、ドレイン電極６近傍において空乏層７ａ、７ｂが広
がり、この部分のチャネル領域３の幅が次第に狭くなり
、ソース電極５とドレイン電極６の間の抵抗が高くなる
。ドレイン電極ＶＤがある所定の値Ｖ ＤＳＡＴになる
と、空乏層７ａ、７ｂがつながってチャネル領域が遮断
されてしまう（第４Ｂ図）。
ドレイン電圧Ｖ。がＶＤＳＡＴを越えると、空乏層７ａ
、７ｂの重なり部分はさらに大きくなるが（第４Ｃ図）
、ドレイン電流ＩＤはそれ以上増加しなくなり、飽和す
る傾向を示す。
、７ｂの重なり部分はさらに大きくなるが（第４Ｃ図）
、ドレイン電流ＩＤはそれ以上増加しなくなり、飽和す
る傾向を示す。
また、ゲート電極２と基板電極４に負の電圧を印加する
と、同じＶＤに対する空乏層７ａ、７ｂの広がりがより
大きくなる。このことを利用して、ゲート電極２および
基板電極４の電位を変えることにより、ドレイン電流Ｉ
Ｄを制御することが可能である。ドレイン電圧■。とド
レイン電流ＩＤの関係は、第４Ｄ図のグラフに示すよう
になる。
と、同じＶＤに対する空乏層７ａ、７ｂの広がりがより
大きくなる。このことを利用して、ゲート電極２および
基板電極４の電位を変えることにより、ドレイン電流Ｉ
Ｄを制御することが可能である。ドレイン電圧■。とド
レイン電流ＩＤの関係は、第４Ｄ図のグラフに示すよう
になる。
次に、絶縁基板上に単結晶シリコン層を成長させたＳｏ
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
基板上に形成した従来のＪＦＥＴについて、その構造お
よび製造方法を説明する。第５Ａ図および第５Ｂ図に示
す従来のＳＯＩ型ＪＦＥＴは、そのチャネル領域１１が
絶縁性基板１２により電気的に浮遊状態となっている。
Ｉ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
基板上に形成した従来のＪＦＥＴについて、その構造お
よび製造方法を説明する。第５Ａ図および第５Ｂ図に示
す従来のＳＯＩ型ＪＦＥＴは、そのチャネル領域１１が
絶縁性基板１２により電気的に浮遊状態となっている。
チャネル領域１１の中央には、絶縁性基板１２上に形成
された単結晶シリコン層１３の膜厚が厚くても、ゲート
電極１４でチャネル領域１１の電流を制御できるように
、第５Ｂ図に示すように、ドープされたポリシリコンか
らなるゲート電極↓４が埋め込まれた構造になっている
。
された単結晶シリコン層１３の膜厚が厚くても、ゲート
電極１４でチャネル領域１１の電流を制御できるように
、第５Ｂ図に示すように、ドープされたポリシリコンか
らなるゲート電極↓４が埋め込まれた構造になっている
。
ゲート電極１４に所定の電圧を印加すると、第５Ａ図お
よび第５Ｂ図に示すように空乏層１５が広かり、チャネ
ル領域１１の電流の通路１１ａが狭くなり、この領域の
抵抗が大きくなる。このようにして、ソース領域上６と
ドレイン領域１７の間を流れるドレイン電流を制御する
ことができる。
よび第５Ｂ図に示すように空乏層１５が広かり、チャネ
ル領域１１の電流の通路１１ａが狭くなり、この領域の
抵抗が大きくなる。このようにして、ソース領域上６と
ドレイン領域１７の間を流れるドレイン電流を制御する
ことができる。
単結晶シリコン層１３上はシリコン酸化膜１８で覆われ
、ゲート電極１４の表面はさらにシリコン酸化膜上９で
覆われている。シリコン酸化膜１９上には、それぞれコ
ンタクトホール２０．２１を介してソース領域１６．ド
レイン領域１７と接続されたＡＡ’などの配線層２２．
２３が形成されている。 絶縁性基板１２上に単結晶シ
リコン層１３を形成するＳＯＩ技術としては、Ｓｉと格
子定数のほぼ等しい結晶性絶縁物上にＳｉをエピタキシ
ャル成長させる気相成長法、Ｓｔ基板上をＳｉＯ２で覆
い、一部を開口した上面に、非晶質Ｓｉ膜を堆積して、
６００℃程度の長時間アニールを行なって固相エピタキ
シャル成長させる固相成長法、絶縁層上に堆積した多結
晶Ｓｉ層の一部分をレーザ光などで加熱、溶融し、その
溶融領域をウェハ上で移動させながら再結晶成長を行な
わせる溶融結晶化法、単結晶Ｓｉ中に酸素または窒素イ
オンを１０１８個／Ｃｍ２程度注入し、表面に単結晶Ｓ
ｉを残して、内部にＳｉＯ２層あるいは５ｔ３Ｎ４層を
形成する絶縁膜埋込法などがあげられる（たとえば「応
用物理、第５４巻、第１２号。
、ゲート電極１４の表面はさらにシリコン酸化膜上９で
覆われている。シリコン酸化膜１９上には、それぞれコ
ンタクトホール２０．２１を介してソース領域１６．ド
レイン領域１７と接続されたＡＡ’などの配線層２２．
２３が形成されている。 絶縁性基板１２上に単結晶シ
リコン層１３を形成するＳＯＩ技術としては、Ｓｉと格
子定数のほぼ等しい結晶性絶縁物上にＳｉをエピタキシ
ャル成長させる気相成長法、Ｓｔ基板上をＳｉＯ２で覆
い、一部を開口した上面に、非晶質Ｓｉ膜を堆積して、
６００℃程度の長時間アニールを行なって固相エピタキ
シャル成長させる固相成長法、絶縁層上に堆積した多結
晶Ｓｉ層の一部分をレーザ光などで加熱、溶融し、その
溶融領域をウェハ上で移動させながら再結晶成長を行な
わせる溶融結晶化法、単結晶Ｓｉ中に酸素または窒素イ
オンを１０１８個／Ｃｍ２程度注入し、表面に単結晶Ｓ
ｉを残して、内部にＳｉＯ２層あるいは５ｔ３Ｎ４層を
形成する絶縁膜埋込法などがあげられる（たとえば「応
用物理、第５４巻、第１２号。
１９８５Ｊ Ｐ１２７４〜Ｐ１２８３参照）。気相成長
法によるＳＯ■基板として代表的なものに、サファイア
基板上に単結晶Ｓｉ膜を成長させたＳＯＳ （Ｓｉｌｉ
ｃｏｎ−ｏｎ−３ａｐｐｈｉｒｅ ）が挙げられる。ま
た、絶縁膜埋込法によるＳＯＩ技術のうち、酸素イオン
を注入する場合はＳ Ｉ ＭＯＸ （Ｓｅｐａｒａｔｉ
ｏｎｂｙ Ｉｍｐｌａｔｅｄ Ｏｘｙｇｅｎ ）と呼ば
れている。その他、絶縁膜を介して基板と単結晶Ｓｉ層
とを貼合わせた貼合わせ基板も用いられる。
法によるＳＯ■基板として代表的なものに、サファイア
基板上に単結晶Ｓｉ膜を成長させたＳＯＳ （Ｓｉｌｉ
ｃｏｎ−ｏｎ−３ａｐｐｈｉｒｅ ）が挙げられる。ま
た、絶縁膜埋込法によるＳＯＩ技術のうち、酸素イオン
を注入する場合はＳ Ｉ ＭＯＸ （Ｓｅｐａｒａｔｉ
ｏｎｂｙ Ｉｍｐｌａｔｅｄ Ｏｘｙｇｅｎ ）と呼ば
れている。その他、絶縁膜を介して基板と単結晶Ｓｉ層
とを貼合わせた貼合わせ基板も用いられる。
次に、上記従来のＳＯＩ型ＪＦＥＴの製造方法を、第６
Ａ図〜第６Ｊ図に基づいて説明する。
Ａ図〜第６Ｊ図に基づいて説明する。
第６Ａ図は、ＳＯＩ型ＪＦＥＴの製造を開始するときの
、ＳＯ■基板の断面構造を示している。
、ＳＯ■基板の断面構造を示している。
このＳＯＩ基板は、上述したいずれかの方法によって絶
縁性基板１２の表面上に単結晶シリコン層１３を成長さ
せたものである。まず、このＳｏｌ基板の単結晶シリコ
ン層１３表面のうち、ＪＦＥＴを形成する領域のみにレ
ジスト膜２４を形成し、エツチングによって単結晶シリ
コン層上３のパタニングを行なって、第６Ｂ図の状態と
する。なお、このパターニングの前か後のいずれかにお
いて、ＪＦＥＴのチャネル領域となる領域の抵抗値を設
定するための不純物イオン注入が行なわれる。
縁性基板１２の表面上に単結晶シリコン層１３を成長さ
せたものである。まず、このＳｏｌ基板の単結晶シリコ
ン層１３表面のうち、ＪＦＥＴを形成する領域のみにレ
ジスト膜２４を形成し、エツチングによって単結晶シリ
コン層上３のパタニングを行なって、第６Ｂ図の状態と
する。なお、このパターニングの前か後のいずれかにお
いて、ＪＦＥＴのチャネル領域となる領域の抵抗値を設
定するための不純物イオン注入が行なわれる。
ここでは、チャネルの導電型をｐ型とし、活性領域全体
に硼素イオンをＩ Ｘ １０１２個／Ｃｍ２程度注入し
た場合について説明する。
に硼素イオンをＩ Ｘ １０１２個／Ｃｍ２程度注入し
た場合について説明する。
上述した単結晶シリコン層１３のパターニングによって
活性領域を分離し、レジスト膜２４を除去した後、ウェ
ハ全面にＣＶＤ法によりシリコン酸化膜１８を約２００
０人堆積させる（第６Ｃ図）次に、シリコン酸化膜１８
上にレジスト膜２５を形成し、リソグラフィ技術とエツ
チングを用いて、ゲート電極を埋込む部分２６の単結晶
シリコン層１３およびシリコン酸化膜１８を除去する（
第６Ｄ図）。その後、ウェハ全面に、ゲート電極となる
不純物イオンをドーピングしたポリシリコン２７を堆積
する（第６Ｅ図）。この場合、ドーピングしないポリシ
リコンを堆積し、その表面にＰ Ｓ Ｇ （Ｐｏｌｉ−
３ｉｌｉｃａｔｅ ＧｌａＳｓ ）を形成して、ＰＳＧ
に含まれるリン（Ｐ）をポリシリコンに拡散させてもよ
い。
活性領域を分離し、レジスト膜２４を除去した後、ウェ
ハ全面にＣＶＤ法によりシリコン酸化膜１８を約２００
０人堆積させる（第６Ｃ図）次に、シリコン酸化膜１８
上にレジスト膜２５を形成し、リソグラフィ技術とエツ
チングを用いて、ゲート電極を埋込む部分２６の単結晶
シリコン層１３およびシリコン酸化膜１８を除去する（
第６Ｄ図）。その後、ウェハ全面に、ゲート電極となる
不純物イオンをドーピングしたポリシリコン２７を堆積
する（第６Ｅ図）。この場合、ドーピングしないポリシ
リコンを堆積し、その表面にＰ Ｓ Ｇ （Ｐｏｌｉ−
３ｉｌｉｃａｔｅ ＧｌａＳｓ ）を形成して、ＰＳＧ
に含まれるリン（Ｐ）をポリシリコンに拡散させてもよ
い。
次に、レジスト膜２８を形成し、リソグラフィによりゲ
ート電極１４のパターニングを行なう。
ート電極１４のパターニングを行なう。
その後レジスト膜２８を残した状態で、ウェハ全面に１
×１０１５個／Ｃｍ２程度のＰまたはＡｓの注入を行な
って、自己整合的にソース領域１６およびドレイン領域
１７を形成する（第６Ｆ図）。
×１０１５個／Ｃｍ２程度のＰまたはＡｓの注入を行な
って、自己整合的にソース領域１６およびドレイン領域
１７を形成する（第６Ｆ図）。
次に、レジスト膜２８を除去した後、層間絶縁膜として
シリコン酸化膜１９を約２０００人の厚さに堆積しく第
６Ｇ図）、それに続いて、レジスト膜２９を形威し、リ
ソグラフィとエツチングにより、コンタクト孔２０．２
１を形成する（第６Ｈ図）。
シリコン酸化膜１９を約２０００人の厚さに堆積しく第
６Ｇ図）、それに続いて、レジスト膜２９を形威し、リ
ソグラフィとエツチングにより、コンタクト孔２０．２
１を形成する（第６Ｈ図）。
レジスト膜２９を除去した後、ウェハ全面に金属層３０
を堆積させ、リソグラフィにより金属層３０をパターニ
ングするためのレジスト膜３１のパターンを形成する（
第６■図）。その後エツチングによってパターニングを
行ない、配線層２２゜２３を形成し、トランジスタの配
線を完了する（第６Ｊ図）。
を堆積させ、リソグラフィにより金属層３０をパターニ
ングするためのレジスト膜３１のパターンを形成する（
第６■図）。その後エツチングによってパターニングを
行ない、配線層２２゜２３を形成し、トランジスタの配
線を完了する（第６Ｊ図）。
［発明が解決しようとする課題］
しかしながら、ＳＯＩ基板上にＪＦＥＴを製造する上記
従来の方法には、次のような問題点があった。
従来の方法には、次のような問題点があった。
上記従来の製造工程においては、レジスト膜を塗布して
パターニングする工程において、光を用いた縮小投影に
よるリソグラフィ技術を用いる。
パターニングする工程において、光を用いた縮小投影に
よるリソグラフィ技術を用いる。
この光りソグラフィ技術は、第７図に示すように、マス
ク３１を透過した所定パターンの光が縮小光学系３２に
よって、たとえばシリコン酸化膜３３およびポリシリコ
ン層３４の上に塗布されたレジスト膜３５上に投影露光
される。第７図においてＳ、 Ｌで示されるパターン寸
法の最小値は、光の波長と同程度の０，４〜０．５μｍ
が限界である。
ク３１を透過した所定パターンの光が縮小光学系３２に
よって、たとえばシリコン酸化膜３３およびポリシリコ
ン層３４の上に塗布されたレジスト膜３５上に投影露光
される。第７図においてＳ、 Ｌで示されるパターン寸
法の最小値は、光の波長と同程度の０，４〜０．５μｍ
が限界である。
一方、ゲートとチャネルの間にできる空乏層の幅は、チ
ャネルの不純物濃度で決まり、空乏層の幅ＷＤと、ゲー
ト電極とドレイン電極の間に印加された逆バイアス電圧
■、との関係は、不純物濃度Ｃｌ１ｌを種々に変えた場
合、第８図に示すグラフのようになる。たとえば、チャ
ネルの不純物濃度ＣＢが１×１０１５ｃｍ−３であれば
、空乏層の幅Ｗ０ は、王μｍ程度以上となり、従来の最小加工寸法でゲー
ト電極を形成してもチャネル部分を完全に空乏化するこ
とができる。ところが、この場合チャネル部分の電気抵
抗が大きくなり、大きなドレイン電流を流すことはでき
ない。チャネル部分の電気抵抗を減少させるためには、
チャネル濃度を大きくする必要がある。たとえば、チャ
ネル濃度を１×１０１７ｃｍ−３とすると、電気抵抗を
２桁近く減少させることができる。しかしながら、この
場合：逆バイアス電圧ＶＲを印加することによって、チ
ャネル領域に広がる空乏層の幅Ｗは約０゜１μｍとなる
。したがって、従来のりソグラフィ技術を用いた加工技
術では、このチャネル濃度においてチャネル領域を完全
に空乏化できる大きさのチャネルの形成が困難となる。
ャネルの不純物濃度で決まり、空乏層の幅ＷＤと、ゲー
ト電極とドレイン電極の間に印加された逆バイアス電圧
■、との関係は、不純物濃度Ｃｌ１ｌを種々に変えた場
合、第８図に示すグラフのようになる。たとえば、チャ
ネルの不純物濃度ＣＢが１×１０１５ｃｍ−３であれば
、空乏層の幅Ｗ０ は、王μｍ程度以上となり、従来の最小加工寸法でゲー
ト電極を形成してもチャネル部分を完全に空乏化するこ
とができる。ところが、この場合チャネル部分の電気抵
抗が大きくなり、大きなドレイン電流を流すことはでき
ない。チャネル部分の電気抵抗を減少させるためには、
チャネル濃度を大きくする必要がある。たとえば、チャ
ネル濃度を１×１０１７ｃｍ−３とすると、電気抵抗を
２桁近く減少させることができる。しかしながら、この
場合：逆バイアス電圧ＶＲを印加することによって、チ
ャネル領域に広がる空乏層の幅Ｗは約０゜１μｍとなる
。したがって、従来のりソグラフィ技術を用いた加工技
術では、このチャネル濃度においてチャネル領域を完全
に空乏化できる大きさのチャネルの形成が困難となる。
以上のことを、ＳＯＩ型ＪＦＥＴについて一般化して整
理すると、次のようになる。
理すると、次のようになる。
第９図に示すような、チャネル内にｎ個の埋込みゲート
電極５１を有するＳ Ｏ、Ｉ型ＪＦＥＴ５２の場合、ｐ
ｎ接合でドレイン電流が制御できるよ１ うにゲート電極が有効に作用するためには、下記の条件
式を満たす必要がある。
電極５１を有するＳ Ｏ、Ｉ型ＪＦＥＴ５２の場合、ｐ
ｎ接合でドレイン電流が制御できるよ１ うにゲート電極が有効に作用するためには、下記の条件
式を満たす必要がある。
ｎ・Ｄ。＋２・ｎ−ＷＤ＞Ｗｃ
但し、ここでＤ６は埋込みゲート電極の直径、Ｗｏは空
乏層５３の拡がりの幅、Ｗｃはチャネル幅を表わす。
乏層５３の拡がりの幅、Ｗｃはチャネル幅を表わす。
本発明は上記問題点に鑑み、低抵抗のチャネルを有しか
つ上式を満たす、微細構造のＳＯＩ型のＪＦＥＴの製造
が可能な技術を提供することを目的とする。
つ上式を満たす、微細構造のＳＯＩ型のＪＦＥＴの製造
が可能な技術を提供することを目的とする。
［課題を解決するための手段］
本発明の接合ゲート型電界効果トランジスタの製造方法
は、絶縁性基板上に形成された単結晶シリコン層中に活
性領域を有する接合ゲート型電界効果トランジスタを製
造する方法である。
は、絶縁性基板上に形成された単結晶シリコン層中に活
性領域を有する接合ゲート型電界効果トランジスタを製
造する方法である。
本発明の方法は、絶縁性基板上の単結晶シリコン層とそ
の上を覆うシリコン酸化膜にゲート電極を埋込形成する
ために、単結晶シリコン中のゲート電極となる部分には
、集束イオンビーム法によって不純物イオンを照射注入
し、シリコン酸化膜２ 中のゲート電極となる部分には、集束イオンビーム法に
よって金属イオンを照射注入するものである。
の上を覆うシリコン酸化膜にゲート電極を埋込形成する
ために、単結晶シリコン中のゲート電極となる部分には
、集束イオンビーム法によって不純物イオンを照射注入
し、シリコン酸化膜２ 中のゲート電極となる部分には、集束イオンビーム法に
よって金属イオンを照射注入するものである。
［作用］
本発明によれば、単結晶シリコン層およびシリコン酸化
膜へのゲート電極の埋込形成を、集束イオンビーム法に
よって行なうため、埋込部分のゲート電極の径やチャネ
ル領域の幅を、約０．１μｍになるように形成すること
ができる。したがって、チャネル領域の電気抵抗を小さ
くするためにチャネル不純物濃度を１×１０１７ｃｍ−
３程度に高くしても、逆バイアス電圧の印加によって制
御し得る空乏層の幅により、チャネル領域全体を空乏化
することが可能となり、ドレイン電流の制御をすること
ができる。
膜へのゲート電極の埋込形成を、集束イオンビーム法に
よって行なうため、埋込部分のゲート電極の径やチャネ
ル領域の幅を、約０．１μｍになるように形成すること
ができる。したがって、チャネル領域の電気抵抗を小さ
くするためにチャネル不純物濃度を１×１０１７ｃｍ−
３程度に高くしても、逆バイアス電圧の印加によって制
御し得る空乏層の幅により、チャネル領域全体を空乏化
することが可能となり、ドレイン電流の制御をすること
ができる。
また、単結晶シリコン層あるいはシリコン酸化膜に孔加
工を施すことなくゲート電極の埋込形成をすることがで
きるため、孔加工のためのりソグラフィやエツチングの
工程を省くことができるとともに、デバイスの平坦性も
向上する。
工を施すことなくゲート電極の埋込形成をすることがで
きるため、孔加工のためのりソグラフィやエツチングの
工程を省くことができるとともに、デバイスの平坦性も
向上する。
３
［実施例コ
以下本発明の一実施例を、図面に基づいて説明する。第
１Ａ図は、本発明に係る製造方法によって形成されたＳ
ＯＩ型ＪＦＥＴの平面図で、第１Ｂ図はそのＢ−Ｂ断面
図を示している。本実施例によって製造されるＳＯＩ型
ＪＦＥＴの構造自体は、第５Ａ図および第５Ｂ図に示す
従来のものと本質的には異なるものではない。すなわち
、本実施例の特徴は、ゲート電極の形成方法およびその
ゲート電極への配線のコンタクトのとり方にある。
１Ａ図は、本発明に係る製造方法によって形成されたＳ
ＯＩ型ＪＦＥＴの平面図で、第１Ｂ図はそのＢ−Ｂ断面
図を示している。本実施例によって製造されるＳＯＩ型
ＪＦＥＴの構造自体は、第５Ａ図および第５Ｂ図に示す
従来のものと本質的には異なるものではない。すなわち
、本実施例の特徴は、ゲート電極の形成方法およびその
ゲート電極への配線のコンタクトのとり方にある。
本実施例の製造工程は以下に示すとおりである。
まず、絶縁性基板１２の表面上に、上述した気相成長法
や固相成長法などによって、単結晶シリコン層１３を形
成したＳＯＩ基板（第２Ａ図参照）上のＪＦＥＴを形成
する領域、すなわち活性領域のみにレジスト膜２４を形
成する。その後エツチングによって単結晶シリコン層１
３のパターニングを行なって第２Ｂ図の状態にすること
により、活性領域が分離される。なお、このパターニン
グの前か後のいずれかにおいて、ＪＦＥＴのチャネ４ ル領域となる領域の抵抗値を設定するための不純物イオ
ン注入が行なわれる。このチャネル領域に注入される不
純物イオンの導電型は、ｐ型、ｎ型のいずれの場合もあ
り得るが、ここではｐ型である硼素イオンを１×１０１
２個／Ｃｍ２程度に注入して、チャネルがｐ型のＪ Ｆ
、Ｅ Ｔを製造する実施例について説明する。
や固相成長法などによって、単結晶シリコン層１３を形
成したＳＯＩ基板（第２Ａ図参照）上のＪＦＥＴを形成
する領域、すなわち活性領域のみにレジスト膜２４を形
成する。その後エツチングによって単結晶シリコン層１
３のパターニングを行なって第２Ｂ図の状態にすること
により、活性領域が分離される。なお、このパターニン
グの前か後のいずれかにおいて、ＪＦＥＴのチャネ４ ル領域となる領域の抵抗値を設定するための不純物イオ
ン注入が行なわれる。このチャネル領域に注入される不
純物イオンの導電型は、ｐ型、ｎ型のいずれの場合もあ
り得るが、ここではｐ型である硼素イオンを１×１０１
２個／Ｃｍ２程度に注入して、チャネルがｐ型のＪ Ｆ
、Ｅ Ｔを製造する実施例について説明する。
ＪＦＥＴ形威領形成素子分離を行なった後、ウェハ全面
にＣＶＤ法によりシリコン酸化膜１８を約２００ＯＡ堆
積させる（第２Ｃ図）。
にＣＶＤ法によりシリコン酸化膜１８を約２００ＯＡ堆
積させる（第２Ｃ図）。
この工程までは、上述した従来のＳＯＩ型ＪＦＥＴの製
造方法と同様である。従来技術では、第２Ｃ図の状態か
らゲート電極上４を形成するために、リソグラフィ技術
を用いているが、本実施例では、単結晶シリコン層１３
のうちのゲート電極となる部分に、チャネルと反対の導
電型すなわちｎ型のたとえばリンイオンを、集束イオン
ビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ、以下ｒＦ
Ｉ ＢＪと記す）法によって矢印のように照射して注
入する（第２Ｄ図）。ＦＩＢ技術は、イオンが荷電粒子
であるた５ めに電界または磁界を用いて高速かつ高精度にコントロ
ールでき、電気的に加速して固体内で直進性のよい大き
なエネルギの平行ビームや集束ビームを得ることができ
る。イオンビームを照射したときの軌跡をモンテカルロ
シミュレーションを用いて、０．１μｍ程度の超微細加
工に有効に使用可能であることを示した論文が既に発表
されている（森本博明著、「集束イオンビーム技術」、
第３０回半導体専門講習会予稿集、１９８８年８月。
造方法と同様である。従来技術では、第２Ｃ図の状態か
らゲート電極上４を形成するために、リソグラフィ技術
を用いているが、本実施例では、単結晶シリコン層１３
のうちのゲート電極となる部分に、チャネルと反対の導
電型すなわちｎ型のたとえばリンイオンを、集束イオン
ビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ、以下ｒＦ
Ｉ ＢＪと記す）法によって矢印のように照射して注
入する（第２Ｄ図）。ＦＩＢ技術は、イオンが荷電粒子
であるた５ めに電界または磁界を用いて高速かつ高精度にコントロ
ールでき、電気的に加速して固体内で直進性のよい大き
なエネルギの平行ビームや集束ビームを得ることができ
る。イオンビームを照射したときの軌跡をモンテカルロ
シミュレーションを用いて、０．１μｍ程度の超微細加
工に有効に使用可能であることを示した論文が既に発表
されている（森本博明著、「集束イオンビーム技術」、
第３０回半導体専門講習会予稿集、１９８８年８月。
ｐ２３３〜ｐ ２５３）。このＦＩＢに用いる装置のイ
オン源の原理は、概略第３Ａ図に示すようになっている
（同上文献ｐ２３４参照）。このイオン源は、第３Ａ図
を参照して、イオン化物質３８を蓄えるリザーバ３９、
イオン化物質を加熱して溶融させるためのヒータ（図示
せず）、曲率半径１μｍ程度に加工された先端からイオ
ンビームを放出するニードル４１からなっている。溶融
されたイオン化物質はニードル４１の表面を流動して、
ニードル４１先端と引出し電極４２との間に高い電界が
発生し、電界電離によりイオンビームが放６ 出される。
オン源の原理は、概略第３Ａ図に示すようになっている
（同上文献ｐ２３４参照）。このイオン源は、第３Ａ図
を参照して、イオン化物質３８を蓄えるリザーバ３９、
イオン化物質を加熱して溶融させるためのヒータ（図示
せず）、曲率半径１μｍ程度に加工された先端からイオ
ンビームを放出するニードル４１からなっている。溶融
されたイオン化物質はニードル４１の表面を流動して、
ニードル４１先端と引出し電極４２との間に高い電界が
発生し、電界電離によりイオンビームが放６ 出される。
このようにして放出されるイオンビームのイオン源とし
て、リンや硼素などの不純物を用い、第３Ｂ図に示すよ
うに、絶縁性基板４４上に形成された単結晶シリコン層
４５にイオンビーム４６を照射することにより、高濃度
不純物領域４７を形成することができる。この場合、図
に示す寸法Ｓおよびｄは、０．１μｍ程度までの微細な
大きさにすることが可能である。
て、リンや硼素などの不純物を用い、第３Ｂ図に示すよ
うに、絶縁性基板４４上に形成された単結晶シリコン層
４５にイオンビーム４６を照射することにより、高濃度
不純物領域４７を形成することができる。この場合、図
に示す寸法Ｓおよびｄは、０．１μｍ程度までの微細な
大きさにすることが可能である。
本実施例の工程において、単結晶シリコン層１３内のゲ
ート電極となる部分、すなわちリンイオン注入領域３６
におけるリンイオンが所定の濃度に達した後、ＦＩＢ装
置のイオン源を金属に代える。これによって金属イオン
ビームが照射され、シリコン酸化膜上８のうちゲート電
極となる部分に高濃度の金属イオンを含む導電性の金属
イオン注入領域３７が形成される（第２Ｅ図）。この金
属イオンのイオン源としては、ガリウム（Ｇａ）やイン
ジウム（Ｉｎ）、錫（Ｓｎ）、金（Ａｕ）あるいはそれ
らの合金などが用いられる（同上文エフ 献ｐ２３５参照）。
ート電極となる部分、すなわちリンイオン注入領域３６
におけるリンイオンが所定の濃度に達した後、ＦＩＢ装
置のイオン源を金属に代える。これによって金属イオン
ビームが照射され、シリコン酸化膜上８のうちゲート電
極となる部分に高濃度の金属イオンを含む導電性の金属
イオン注入領域３７が形成される（第２Ｅ図）。この金
属イオンのイオン源としては、ガリウム（Ｇａ）やイン
ジウム（Ｉｎ）、錫（Ｓｎ）、金（Ａｕ）あるいはそれ
らの合金などが用いられる（同上文エフ 献ｐ２３５参照）。
次に、ウェハ全面に、不純物をドープしたポリシリコン
２７を堆積しく第２Ｆ図）、ゲート電極となる部分３７
とコンタクトを取れるように、レジスト膜２８を形成し
て、リソグラフィによりパターニングを行なう。このパ
ターニング終了後、レジスト膜２８を残した状態で、チ
ャネルとは反対の導電型、すなわちｎ型の不純物である
リンまたは砒素イオンを注入し、ソース領域上６とドレ
イン領域１７を形成する（第２Ｇ図）。次に、レジスト
膜２８を除去した後、ウェハ全面にシリコン酸化膜１９
を約２００ＯＡの厚さに堆積する（第２Ｈ図）。それに
続いて、レジスト膜２９を形成し、リソグラフィとエツ
チングにより、コンタクト孔２０．２１を形成する（第
２Ｉ図）。次に、レジスト膜２９を除去した後、ウェハ
全面に金属層３０を堆積させる。さらにこの金属層３０
をパターニングするため、リソグラフィによってレジス
ト膜３０のパターンを形成する（第２Ｊ図）。その後エ
ツチングによって金属層３０のパター８ ニングを行ない、配線層２２．２３を形成して、トラン
ジスタの配線を完了する（第２に図）。
２７を堆積しく第２Ｆ図）、ゲート電極となる部分３７
とコンタクトを取れるように、レジスト膜２８を形成し
て、リソグラフィによりパターニングを行なう。このパ
ターニング終了後、レジスト膜２８を残した状態で、チ
ャネルとは反対の導電型、すなわちｎ型の不純物である
リンまたは砒素イオンを注入し、ソース領域上６とドレ
イン領域１７を形成する（第２Ｇ図）。次に、レジスト
膜２８を除去した後、ウェハ全面にシリコン酸化膜１９
を約２００ＯＡの厚さに堆積する（第２Ｈ図）。それに
続いて、レジスト膜２９を形成し、リソグラフィとエツ
チングにより、コンタクト孔２０．２１を形成する（第
２Ｉ図）。次に、レジスト膜２９を除去した後、ウェハ
全面に金属層３０を堆積させる。さらにこの金属層３０
をパターニングするため、リソグラフィによってレジス
ト膜３０のパターンを形成する（第２Ｊ図）。その後エ
ツチングによって金属層３０のパター８ ニングを行ない、配線層２２．２３を形成して、トラン
ジスタの配線を完了する（第２に図）。
上述したような本実施例の製造方法によれば、単結晶シ
リコン層１３中のゲート電極となる不純物イオン注入層
３６の直径およびチャネル領域１１の幅を０．１μｍ程
度の値にする微細加工が可能である。したがって、チャ
ネル部分の電気抵抗を下げるために、チャネル濃度を１
×１０１７０ｍ３とし、空乏層の幅の広がりが０．１μ
ｍ程度しか得られない場合であっても、ゲート電極とド
レイン電極の間に逆バイアス電圧を印加することによっ
て、チャネル領域１１を完全に空乏化するまで空乏層を
広げることができ、逆バイアス電圧によってドレイン電
流を制御することが可能となる。
リコン層１３中のゲート電極となる不純物イオン注入層
３６の直径およびチャネル領域１１の幅を０．１μｍ程
度の値にする微細加工が可能である。したがって、チャ
ネル部分の電気抵抗を下げるために、チャネル濃度を１
×１０１７０ｍ３とし、空乏層の幅の広がりが０．１μ
ｍ程度しか得られない場合であっても、ゲート電極とド
レイン電極の間に逆バイアス電圧を印加することによっ
て、チャネル領域１１を完全に空乏化するまで空乏層を
広げることができ、逆バイアス電圧によってドレイン電
流を制御することが可能となる。
［発明の効果］
以上述べたように本発明によれば、ＳＯＩ型基板の単結
晶シリコン層およびシリコン酸化膜へのゲート電極の埋
込形成を、集束イオンビーム法によって不純物イオンあ
るいは金属イオンを照射注入して行なう。そのためチャ
ネル領域の微細加工９ が可能となり、不純物濃度が高く電気抵抗の低いチャネ
ルを完全に空乏化し、ドレイン電流の制御をすることの
できるＳＯＩ型Ｊ ＦＥＴが形成される。
晶シリコン層およびシリコン酸化膜へのゲート電極の埋
込形成を、集束イオンビーム法によって不純物イオンあ
るいは金属イオンを照射注入して行なう。そのためチャ
ネル領域の微細加工９ が可能となり、不純物濃度が高く電気抵抗の低いチャネ
ルを完全に空乏化し、ドレイン電流の制御をすることの
できるＳＯＩ型Ｊ ＦＥＴが形成される。
また本発明の方法においては、孔加工のためのりソグラ
フィやエツチング工程が省略できるため、製造工程が簡
略化される上に、デバイスの凹凸の発生が防止され、平
坦化が向上する。
フィやエツチング工程が省略できるため、製造工程が簡
略化される上に、デバイスの凹凸の発生が防止され、平
坦化が向上する。
したがって、本発明によれば、比較的簡単な工程で、微
細な構造でしかも大電流の制御を行なうことのできる接
合ゲート型電界効果トランジスタの製造方法を提供する
ことができる。
細な構造でしかも大電流の制御を行なうことのできる接
合ゲート型電界効果トランジスタの製造方法を提供する
ことができる。
第１Ａ図は本発明の一実施例において製造される接合ゲ
ート型電界効果トランジスタの平面図、第１Ｂ図はその
Ｂ−Ｂ断面図である。 第２Ａ図ないし第２に図は、本発明の一実施例における
接合ゲート型電界効果トランジスタの各製造工程を示す
断面図である。 第３Ａ図は、同実施例において用いる集束イ第０ ンビーム装置のイオン源の原理を示す断面図、第３Ｂ図
は集束イオンビーム装置から照射された不純物イオンに
よって、絶縁性基板上の単結晶シリコン層不純物注入領
域が形成される様子を示す断面図である。 第４Ａ図ないし第４Ｃ図は、本発明の背景技術としての
接合ゲート型電界効果トランジスタの動作原理を説明す
るための断面図、第４Ｄ図は、接合ゲート型電界効果ト
ランジスタのドレイン電圧ＶＤとドレイン電流■。の関
係のグラフを示す図である。 第５Ａ図は従来の製造方法によって製造されたＳｏｌ型
ＪＦＥＴの平面図、第５Ｂ図はそのＡＡ断面図である。 第６Ａ図ないし第６Ｊ図は、従来のＳＯＩ型ＪＦＥＴの
製造方法における各工程を示す断面図である。 第７図は、光りソグラフィにおける縮小光学系による露
光の様子を示す説明図である。 第８図は、接合ゲート型電界効果トランジスタ１ における空乏層の幅Ｗと逆バイアス電圧■、との関係を
示すグラフを５段階のチャネル不純物濃度ＣＢについて
示す図である。 第９図は、Ｓｏｌ型ＪＦＥＴのチャネルとゲート電極、
および空乏層幅の関係を説明するための斜視図である。 図において、１１はチャネル領域、１２は絶縁性基板、
１３は単結晶シリコン層、１４はゲート電極、１６はソ
ース領域、１７はドレイン領域、１８．１９はシリコン
酸化膜、２０．２１はコンタクトホール、２２．２３は
配線層である。 なお、図中、同一の番号で付した部分は、同一または相
当の要素を示す。
ート型電界効果トランジスタの平面図、第１Ｂ図はその
Ｂ−Ｂ断面図である。 第２Ａ図ないし第２に図は、本発明の一実施例における
接合ゲート型電界効果トランジスタの各製造工程を示す
断面図である。 第３Ａ図は、同実施例において用いる集束イ第０ ンビーム装置のイオン源の原理を示す断面図、第３Ｂ図
は集束イオンビーム装置から照射された不純物イオンに
よって、絶縁性基板上の単結晶シリコン層不純物注入領
域が形成される様子を示す断面図である。 第４Ａ図ないし第４Ｃ図は、本発明の背景技術としての
接合ゲート型電界効果トランジスタの動作原理を説明す
るための断面図、第４Ｄ図は、接合ゲート型電界効果ト
ランジスタのドレイン電圧ＶＤとドレイン電流■。の関
係のグラフを示す図である。 第５Ａ図は従来の製造方法によって製造されたＳｏｌ型
ＪＦＥＴの平面図、第５Ｂ図はそのＡＡ断面図である。 第６Ａ図ないし第６Ｊ図は、従来のＳＯＩ型ＪＦＥＴの
製造方法における各工程を示す断面図である。 第７図は、光りソグラフィにおける縮小光学系による露
光の様子を示す説明図である。 第８図は、接合ゲート型電界効果トランジスタ１ における空乏層の幅Ｗと逆バイアス電圧■、との関係を
示すグラフを５段階のチャネル不純物濃度ＣＢについて
示す図である。 第９図は、Ｓｏｌ型ＪＦＥＴのチャネルとゲート電極、
および空乏層幅の関係を説明するための斜視図である。 図において、１１はチャネル領域、１２は絶縁性基板、
１３は単結晶シリコン層、１４はゲート電極、１６はソ
ース領域、１７はドレイン領域、１８．１９はシリコン
酸化膜、２０．２１はコンタクトホール、２２．２３は
配線層である。 なお、図中、同一の番号で付した部分は、同一または相
当の要素を示す。
Claims (1)
- 絶縁基板上に形成された、第１導電型の所定の不純物
濃度を有する単結晶シリコン層中に活性領域を有する接
合ゲート型電界効果トランジスタの製造方法であって、
活性領域以外の前記単結晶シリコン層を除去する素子分
離工程と、前記単結晶シリコン層表面および前記絶縁基
板表面をシリコン酸化膜で覆う工程と、集束イオンビー
ム法により、前記単結晶シリコン層のゲート電極となる
部分に、第２導電型の不純物を所定濃度注入する工程と
、前記単結晶シリコン層を覆う前記シリコン酸化膜のゲ
ート電極となる部分に、集束イオンビーム法により金属
イオンを所定濃度注入する工程と、前記シリコン酸化膜
のゲート電極となる部分の表面を覆うように、このゲー
ト電極となる部分よりも大きな面積の、不純物をドープ
した多結晶シリコンゲート電極を形成する工程と、この
多結晶シリコンゲート電極をマスクとして、前記単結晶
シリコン層内に所定濃度の不純物を注入し、ソース領域
およびドレイン領域を形成する工程と、形成されたトラ
ンジスタに導電配線を施す工程とからなる接合ゲート型
電界効果トランジスタの製造方法。
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|---|---|---|---|
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