JPH03250615A - 接合ウエーハの製造方法 - Google Patents

接合ウエーハの製造方法

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JPH03250615A
JPH03250615A JP4577690A JP4577690A JPH03250615A JP H03250615 A JPH03250615 A JP H03250615A JP 4577690 A JP4577690 A JP 4577690A JP 4577690 A JP4577690 A JP 4577690A JP H03250615 A JPH03250615 A JP H03250615A
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bond
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伊藤 辰夫
Masami Nakano
正己 中野
Yasuaki Nakazato
中里 泰章
Tokio Takei
武井 時男
Atsuo Uchiyama
敦雄 内山
Katsuo Yoshizawa
吉沢 克夫
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Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
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Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、2枚のウェーハを接合一体化して成る接合ウ
ェーハの製造方法、特に反りの無い平担度の高い接合ウ
ェーハを得ることかできる製造方法に関する。
(従来の技術) 従来、誘電体基板上に単結晶半導体薄膜を形成する方法
としては、単結晶サファイア基板上に単結晶シリコン(
St)膜等をエピタキシャル成長させる技術が良く知ら
れているが、この技術においては、基板誘電体と気相成
長されるシリコン単結晶との間に格子定数の不一致かあ
るため、シリコン気相成長層に多数の結晶欠陥か発生し
、このために該技術は実用性に乏しい。
又、シリコン基板表面上に熱酸化膜を形成し、この熱酸
化膜上に多結晶状若しくはアモルファス状のシリコン膜
を被着し、これに電子線或いはレザー光線等のエネルギ
ービームを線状に、且つ一方向に照射して該シリコン膜
を線状に融解、冷却及び固化することによって、全体を
単結1の薄膜とする技術も良く知られている。
ところで、熱酸化膜上のシリコン多結晶膜をレーザー光
線等て単結晶膜化する技術は、例えば特公昭62−34
716号公報に開示されている。この技術においては、
単結晶シリコン基板の端部にこれと一体に連続する単結
晶突部を設け、これを核として多結晶膜の単結晶化を試
みているか、溶融シリコンの酸化膜との相互作用によっ
て部分的には単結晶化は可能であるか、実用に耐え得る
シリコン単結晶薄膜は得難いのが実情である。
そこで、近年、 So I (Si On In5ul
ation)構造の接合ウェーハか特に注目されるに至
った。
第3図(a)〜(d)に斯かるSi接合ウェーハの製造
方法の一例をその工程順に示すか、第3図(a)に示す
ように素子成形面となるべきSi単結晶の半導体ウェー
ハ(以下、ボンドウェーハと称す)101とベース材と
なるべき同しくSi単結晶の半導体ウェーハ(以下、ベ
ースウェーハと称す)102とを用意し、一方のボンド
ウェーハ101を熱酸化処理してその全表面にSiO□
の薄い酸化膜103を形成する。
次に、第3図(b)に示すように2枚のウェーハlo1
,102を重ね合わせ、これらウェーハ101.102
を所定温度(例えば、500℃)に加熱してこれらを接
着する。その後、第3図(C)に示すようにボンドウェ
ーハ101の表面を研磨(図示のハッチンク部分は研磨
によりて切除される部分を示す)してこれを例えば数μ
mの厚さに薄膜化することによって第3図(d)に示す
接合ウェーハ105を得る。
(発明か解決しようとする課M) ところで、Si単結晶の熱膨張率(熱収縮率)はSin
、のそれよりも大きいため、第3図(b)に示すように
両ウェーハ101,102を重ねてこれらを加熱して接
着した後に冷却すると、第3図(C)の両ウェーハ10
1,102内には、これらウェーハ101,102と酸
化膜103との熱収縮率の違いに基づく残留応力(弓張
応力)か蓄積される。従って、第3図(d)に示すよう
にボンドウェーハ101の表面を研磨してこれを薄膜化
すると、ボンドウェーハ101の残留応力は無視し得る
程小さくなるため、ベースウェーハ102は酸化[10
3に近い部位に蓄積された残留応力によって変形する(
即ち、酸化膜103の無い下面側かより大きく収縮する
)ため、接合ウェーハ105は全体として表面側か凸面
となるように反ってしまい、その反りは100〜200
棒mに達する。
そして、上記のように接合ウェーハ105か反ると、更
にボンドウェーハ101を薄層化する必要かある場合、
当該接合ウェーハ105を研磨具の足盤に吸着又はワッ
クス貼着するに際し、該接合ウェーハ105の適正な保
持か困難となったり、薄層化を完了した後のホトソリ工
程において、当該接合ウェーハ105か各種ウエーノ入
ステージへの吸着やレジスト膜上への回路パターン露光
の不具合の原因となる。
そこて、少なくとも一方のウェーハに接合ウェーハの反
り方向とは反対方向の反りを予め与えておく方法か提案
されているか、この方法によっても接合ウェーハの反り
を完全に無くすことは不可能である。
本発明は上記問題に鑑みてなされたものて、その目的と
する処は、ボンドウェーハか薄膜化された状態て反りの
無い平坦度の高い接合ウェーハを得ることかてきる接合
ウェーハの製造方法を提供することにある。
(課題を解決するための手段) 上記目的を達成すべく本発明は、2枚のウェーハの何れ
か一方の少なくとも一方の表面に酸化膜を形成し、該ウ
ェーハを前記酸化膜か中間層になるようにして他方のウ
ェーハに重ね合わせ、両ウェーハを所定温度に加熱して
両者を接着した後、これらウェーハを熱酸化処理してそ
の全表面に酸化膜を形成し、一方のウェーハ、好ましく
は、接金筋に酸化膜を形成したウェーハの表面を研磨し
てこれを薄膜化することによって接合ウェーハを得るよ
うにしたことをその特徴とする。
而して1水接合ウェーハを半導体素子1例えば半導体集
積回路素子の基板とする場合には、薄膜化されるウェー
ハは当該半導体素子の特性に応じた物理的又は電気的諸
特性を満足するよう選ばれる。尚、接合後の熱酸化膜の
厚さとしては、接合部の酸化膜のそれに近い値か好まし
い。
(作用) 本発明によれば、上層のウェーハ(ボンドウェーハ)を
研磨してこれを薄膜化した時点で他方のウェーハ(ベー
スウェーハ)の上下面は酸化膜によって被われるため、
該ウェーハの上下面における熱収縮量は略凹−となって
(即ち、残留応力分布は上下面において略等しくなって
)、当該ウェーハの撓み変形が防がれ、この結果1反り
の無い平坦度の高い接合ウェーハが得られる。
(実施例) 以下に本発明の一実施例を添付図面に基づいて説明する
第1図(a)〜(e)は本発明に係る製造方法をその工
程順に示す説明図、第2図は本発明によって得られた接
合ウェーハの反りの実測結果を従来法によって得られた
接合ウェーハのそれとの対比において示したグラフであ
る。
先ず1本発明に係る接合ウェーハの製造方法を第1図(
a)〜(e)に基づいて説明するに。
第1図(a)に示すように素子形成面となるべき単結晶
の片面鏡面Siウェーハ(以下、ボンドウェーハと称す
)lを酸化処理してその鏡面の全表面に厚さ約1gmの
5ift酸化M3を形成し、このボンドウェーハlの他
に、ベース材となるべき同じく単結晶の片面鏡面Siウ
ェーハ(以下、ベースウェーハと称す)を用意する。
次に、第1図(b)に示すように、ベースウェーハ2の
上にボンドウェーハlを重ね合わせ、これらウェーハ1
,2をN2雰囲気中で約500℃に加熱して両者を#着
する。そして、接合一体化されたウェーハ1,2を酸化
性雰囲気中て約1100°Cの温度て約120分間たけ
熱酸化処理することによって、第1図(C)に示すよう
に両ウェーハ1.2の全表面に厚さ約500nmのSi
n、酸化膜4を形成する。
次に、上記接合一体化されたウェーハ1,2は冷却され
て第1図(d)に示すようにその上層のボンドウェーハ
lの表面か所定の研磨代(例えば、3トm)を残して所
定の厚さ1+  (例えば、6pm)になるまでプレ研
磨(1次研磨)されるか、前述のようにSi単結晶から
成るウェーハ1.2の熱収縮率(熱膨張率)の方がSi
n、酸化膜3.4のそれよりも大きいため、ウェーハ1
.2を冷却した時点でこれらウェーハ1,2内には残留
応力か蓄積される。
然るに、本実施例では、上記プレ研磨が終了した時点で
ベースウェーハ2の上下面は略凹−厚さ(約IBm)の
酸化膜3,4によって被われるため、該ベースウェー1
12の上下面における残留応力分布か略等しくなり、上
下面の熱収縮量か略凹−となって当該ベースウェーハ2
の撓み変形か防かれる。
ところて、前述のようにプレ研磨された厚さtlのボン
ドウェーハl(第1図(d)参照)は、2次研磨によっ
て厚さtz  (例えば、3p−m)まて研磨されて薄
膜化され、これによって第1図(e)に示すような接合
ウェーハ5か得られる。
而して5以上の工程を経て得られる接合ウェーハ5にあ
っては、その厚さの大部分を占めるベースウェーハ2の
撓み変形か前述のように防がれるため、該接合ウェーハ
5は反りの無い平坦度の高いものとなり1次工程以降に
おける当該接合ウェーハ5の真空吸着か確実に行なわれ
る等の効果か得られる。
ここて、本発明方法によって得られた50枚の接合ウェ
ーハに対して行なった反りの実測結果を第2図に実線の
折れ線にて示す、尚、第2図中、横軸は接合ウェーハN
o、 (No、 l〜No、 50)、縦軸はプレ研磨
前後の反りの変化量をそれぞれ示している。又、従来法
によって得られた50枚の接合つニームに対して行なっ
た反りの実測結果(同しくプレ研磨前後の反りの変化量
の実測結果)を破線の折れ線にて示す。
第2図に示す結果によれば、従来法によって得られた接
合ウェーハの反りの変化量の平均値R゛かfL” =8
7gmであるのに対し、本発明方法によって得られた接
合ウェーハの反りの変化量のモ均値RはR=−3uLm
となって殆んど無視し得る程小さく、このことによって
本発明方法の効果か実証されている。
尚、以上の実施例ては、全面に亘って酸化膜か形成され
たホントウェーハをベースウェーハに重ね合わせるよう
にしたが、一方の面に酸化膜を形成して成るボンドウェ
ーハを酸化膜か中間層になるようにしてベースウェーハ
に重ね合わせ、或いは酸化膜を全面又は片面に形成して
成るベースウェーハに、酸化膜を形成していないボンド
ウェーハを重ねるようにしても、前記と同様の効果か得
られることは勿論である。
ところて、ベースウェーハの両面を熱酸化処理し、鏡面
側か対峙するようにしてこれにボンドウェーハを接合し
、更に熱処理等てこの接合を強化した後、ホントウェー
ハを薄膜化すれば、薄膜化の途中において接合ウェーハ
に反りの発生は殆んと見られない。尚、これに関しての
実験の詳細は省略するか、実測される反りは第2図に示
ず結果と路間−てあって、略零に近い値となる。
(発明の効果) 以上の説明て明らかな如く、本発明によれば、上層のウ
ェーハ(ホントウェーハ)を研磨してこれを薄膜化した
時点て他方のウェーハ(ベースウェーハ)の上下面は酸
化膜によって被われるため、該ウェーハの上下面におけ
る熱収縮量は路間−となって(即ち、残留応力分布は上
下面において略等しくなって)、当該ウェーハの撓み変
形か防かれ、この結果、ボンドウェーハか薄膜化された
状態て反りの無い平坦度の高い接合ウェーハか得られる
という効果か得られる。
【図面の簡単な説明】
第1図(a)〜(e)は本発明に係る製造方法をその工
程順に示す説明図、第2図は本発明によって得られた接
合ウェーハの反りの実測結果を従来法によって得られた
接合ウェーハのそれとの対比において示したグラフ、第
3図<a)〜(d)は従来の製造方法をその工程順に示
す説明図である。 ■・・・ボンドウェーハ(上層のウェーハ)、2・・・
ベースウェーハ、3.4−・・酸化膜、5・・・接合ウ
ェーハ

Claims (2)

    【特許請求の範囲】
  1. (1)2枚の鏡面ウェーハの何れか一方の少なくとも鏡
    面である一方の表面に酸化膜を形成し、該ウェーハを前
    記酸化膜が中間層になるようにして他方のウェーハの鏡
    面表面に重ね合わせ、両ウェーハを所定温度に加熱して
    両者を接着した後、これらウェーハを熱酸化処理してそ
    の全表面に酸化膜を形成し、一方のウェーハの表面を研
    磨してこれを薄膜化することによって接合ウェーハを得
    るようにしたことを特徴とする接合ウェーハの製造方法
  2. (2)2枚の鏡面ウェーハの何れか一方の両面に酸化膜
    を形成し、これら両鏡面ウェーハを互いに鏡面表面が対
    峙するよう重ね合わせ、両鏡面ウェーハを所定温度に加
    熱して両者を接着した後、酸化膜を形成しなかった方の
    鏡面ウェーハを接合部の背面から薄膜化することによっ
    て接合ウェーハを得るようにしたことを特徴とする接合
    ウェーハの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104153A (ja) * 1992-03-16 1994-04-15 American Teleph & Telegr Co <Att> 半導体集積回路の製造方法
JPH1126336A (ja) * 1997-07-08 1999-01-29 Sumitomo Metal Ind Ltd 貼り合わせ半導体基板及びその製造方法
JP2004320051A (ja) * 2004-07-09 2004-11-11 Toppan Printing Co Ltd ステンシルマスク
US7781313B2 (en) 2006-11-30 2010-08-24 Sumco Corporation Method for manufacturing silicon wafer
JP2010188489A (ja) * 2009-02-20 2010-09-02 Covalent Materials Corp 接合ウェーハの製造方法
WO2013046525A1 (ja) 2011-09-29 2013-04-04 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
WO2014080563A1 (ja) * 2012-11-21 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5183969B2 (ja) 2007-05-29 2013-04-17 信越半導体株式会社 Soiウェーハのシリコン酸化膜形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229855A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 半導体装置の製造方法
JPH01302740A (ja) * 1988-05-30 1989-12-06 Toshiba Corp 誘電体分離半導体基板およびその製造方法
JPH02181469A (ja) * 1989-01-05 1990-07-16 Fujitsu Ltd 半導体基板の製造方法
JPH0344912A (ja) * 1989-07-12 1991-02-26 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229855A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 半導体装置の製造方法
JPH01302740A (ja) * 1988-05-30 1989-12-06 Toshiba Corp 誘電体分離半導体基板およびその製造方法
JPH02181469A (ja) * 1989-01-05 1990-07-16 Fujitsu Ltd 半導体基板の製造方法
JPH0344912A (ja) * 1989-07-12 1991-02-26 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104153A (ja) * 1992-03-16 1994-04-15 American Teleph & Telegr Co <Att> 半導体集積回路の製造方法
JPH1126336A (ja) * 1997-07-08 1999-01-29 Sumitomo Metal Ind Ltd 貼り合わせ半導体基板及びその製造方法
JP2004320051A (ja) * 2004-07-09 2004-11-11 Toppan Printing Co Ltd ステンシルマスク
JP4582299B2 (ja) * 2004-07-09 2010-11-17 凸版印刷株式会社 ステンシルマスクの製造方法
US7781313B2 (en) 2006-11-30 2010-08-24 Sumco Corporation Method for manufacturing silicon wafer
US7902039B2 (en) 2006-11-30 2011-03-08 Sumco Corporation Method for manufacturing silicon wafer
JP2010188489A (ja) * 2009-02-20 2010-09-02 Covalent Materials Corp 接合ウェーハの製造方法
WO2013046525A1 (ja) 2011-09-29 2013-04-04 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
US8962352B2 (en) 2011-09-29 2015-02-24 Shin-Etsu Handotai Co., Ltd. Method for calculating warpage of bonded SOI wafer and method for manufacturing bonded SOI wafer
WO2014080563A1 (ja) * 2012-11-21 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法
US9378999B2 (en) 2012-11-21 2016-06-28 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer

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