JPH02278447A - メモリカートリッジ及びデータ処理システム - Google Patents
メモリカートリッジ及びデータ処理システムInfo
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- JPH02278447A JPH02278447A JP1101026A JP10102689A JPH02278447A JP H02278447 A JPH02278447 A JP H02278447A JP 1101026 A JP1101026 A JP 1101026A JP 10102689 A JP10102689 A JP 10102689A JP H02278447 A JPH02278447 A JP H02278447A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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-
- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明はメモリカートリッジに関し、特にたとえばマ
イクロプロセサを含むデータ処理装置に着脱自在に装着
されかつバックアップ電源によってバックアップされる
外部ＲＡＭを含む、メモリカートリッジに関する。
イクロプロセサを含むデータ処理装置に着脱自在に装着
されかつバックアップ電源によってバックアップされる
外部ＲＡＭを含む、メモリカートリッジに関する。
たとえば、昭和６３年（１９８８）１０月１２日付で出
願公告された特開昭６３−２４５５３５号には、家庭用
ビデオゲーム機のようなデータ処理装置に対して着脱自
在なメモリカートリッジが開示されている。この従来技
術においては、メモリカートリッジにＲＡＭを設け、そ
のＲＡＭを電池によってバンクアップするようにしてい
る。
願公告された特開昭６３−２４５５３５号には、家庭用
ビデオゲーム機のようなデータ処理装置に対して着脱自
在なメモリカートリッジが開示されている。この従来技
術においては、メモリカートリッジにＲＡＭを設け、そ
のＲＡＭを電池によってバンクアップするようにしてい
る。
このような外部ＲＡＭを有する外部メモリカートリッジ
において、第７図に示す電圧不安定期間Ｔ１またはＴ２
においてＲＡＭにデータが書き込まれると、そのデータ
が破壊されてしまうことがある。通常、この期間Ｔｌま
たはＴ２では、データ処理装置においてパワーオン（ま
たはパワーオフ）リセットが働いているため、外部ＲＡ
Ｍへのアクセスはできないが、パワーオン（またはパワ
ーオフ）リセットが働く期間と第７図に示す電圧不安定
期間ＴＩ（またはＴ２）とがずれた場合、電圧不安定期
間Ｔ１またはＴ２で外部ＲＡＭがアクセスされることが
ある。何故なら、データ処理装置の電源が成る程度以上
になればリセット状態は解除されて外部ＲＡＭへのアク
セスも可能になるが、そのリセット状態の解除は必ずし
も電源電圧が正常動作に必要な電圧になっているとは限
らないからである。このときの動作がたまたま外部ＲＡ
Ｍへの書込動作であったとき、データが破壊されてしま
うのである。
において、第７図に示す電圧不安定期間Ｔ１またはＴ２
においてＲＡＭにデータが書き込まれると、そのデータ
が破壊されてしまうことがある。通常、この期間Ｔｌま
たはＴ２では、データ処理装置においてパワーオン（ま
たはパワーオフ）リセットが働いているため、外部ＲＡ
Ｍへのアクセスはできないが、パワーオン（またはパワ
ーオフ）リセットが働く期間と第７図に示す電圧不安定
期間ＴＩ（またはＴ２）とがずれた場合、電圧不安定期
間Ｔ１またはＴ２で外部ＲＡＭがアクセスされることが
ある。何故なら、データ処理装置の電源が成る程度以上
になればリセット状態は解除されて外部ＲＡＭへのアク
セスも可能になるが、そのリセット状態の解除は必ずし
も電源電圧が正常動作に必要な電圧になっているとは限
らないからである。このときの動作がたまたま外部ＲＡ
Ｍへの書込動作であったとき、データが破壊されてしま
うのである。
〔発明が解決しようとする課題〕
このような問題を解決する方法として、データ処理装置
の電源電圧を厳密に監視して、その電源電圧が正常動作
可能な大きさに安定しているときにのみにパワーオン（
パワーオフ）リセットを解除する方法もある。
の電源電圧を厳密に監視して、その電源電圧が正常動作
可能な大きさに安定しているときにのみにパワーオン（
パワーオフ）リセットを解除する方法もある。
しかしながら、このような電源電圧監視回路を設けるた
めには、余分な部品が必要であり、したがってシステム
として高価になってしまう。
めには、余分な部品が必要であり、したがってシステム
として高価になってしまう。
それゆえに、この発明の主たる目的は、簡単な方法で外
部ＲＡＭのデータの不所望な書込または消去を防止でき
る、メモリカートリッジを提供することである。
部ＲＡＭのデータの不所望な書込または消去を防止でき
る、メモリカートリッジを提供することである。
この発明は、データ処理装置に着脱自在に装着され得る
メモリカートリッジであって、外部ＲＡＭ、外部ＲＡＭ
へアクセス可能なことを示す第１の鍵データを発生する
ように予めプログラムされているプログラムＲＯＭ、プ
ログラムＲＯＭから読み出された第１の鍵データを保持
するための保持手段、および保持手段によって第１の鍵
データが保持されているときデータ処理装置からの選択
信号に応答して外部ＲＡＭを能動化する制御手段を備え
る、メモリカートリッジである。
メモリカートリッジであって、外部ＲＡＭ、外部ＲＡＭ
へアクセス可能なことを示す第１の鍵データを発生する
ように予めプログラムされているプログラムＲＯＭ、プ
ログラムＲＯＭから読み出された第１の鍵データを保持
するための保持手段、および保持手段によって第１の鍵
データが保持されているときデータ処理装置からの選択
信号に応答して外部ＲＡＭを能動化する制御手段を備え
る、メモリカートリッジである。
プログラムＲＯＭから読み出されたデータが保持手段に
保持される。そのデータが第１の鍵データ以外のデータ
であるとき、制御手段はデータ処理装置からの外部ＲＡ
Ｍのアクセスないし選択を許容しない。そして、保持手
段に保持されたデータが第１の鍵データであるとき、デ
ータ処理装置からの選択信号に応答して、制御手段によ
って選択信号が外部ＲＡＭに与えられ、それによって外
部ＲＡＭがアクセス可能になる。
保持される。そのデータが第１の鍵データ以外のデータ
であるとき、制御手段はデータ処理装置からの外部ＲＡ
Ｍのアクセスないし選択を許容しない。そして、保持手
段に保持されたデータが第１の鍵データであるとき、デ
ータ処理装置からの選択信号に応答して、制御手段によ
って選択信号が外部ＲＡＭに与えられ、それによって外
部ＲＡＭがアクセス可能になる。
（発明の効果）
この発明によれば、プログラムＲＯＭから鍵データが読
み出されたときにのみデータ処理装置が外部ＲＡＭにア
クセス可能にされるので、外部ＲＡＭのデータの不所望
な書込みや消去が防止できる。すなわち、電源電圧が不
安定な状態でプログラムＲＯＭの鍵データを読み出すス
テップを通過する確率は非常に小さく、結果的に、電源
電圧が安定した期間にのみ外部ＲＡＭが選択されアクセ
ス可能にされる。
み出されたときにのみデータ処理装置が外部ＲＡＭにア
クセス可能にされるので、外部ＲＡＭのデータの不所望
な書込みや消去が防止できる。すなわち、電源電圧が不
安定な状態でプログラムＲＯＭの鍵データを読み出すス
テップを通過する確率は非常に小さく、結果的に、電源
電圧が安定した期間にのみ外部ＲＡＭが選択されアクセ
ス可能にされる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
第２図はこの発明が適用され得る携帯用液晶ゲーム装置
の一例を示す斜視図である。ただし、この発明はこのよ
うな携帯用液晶ゲーム装置にだけでなく、本体に着脱自
在に装着されるメモリカートリッジであってバックアッ
プ電池によってバックアップされるＲＡＭを内蔵する全
てのメモリカートリッジに適用可能であることを予め指
摘しておく。
の一例を示す斜視図である。ただし、この発明はこのよ
うな携帯用液晶ゲーム装置にだけでなく、本体に着脱自
在に装着されるメモリカートリッジであってバックアッ
プ電池によってバックアップされるＲＡＭを内蔵する全
てのメモリカートリッジに適用可能であることを予め指
摘しておく。
この携帯用液晶ゲーム装置（以下、単に「ゲーム装置Ｊ
という）１０は本体１２を含み、その本体１２の上面に
は、ドツトマトリクス方式に従って表示セグメントがド
ツト配列されたＬＣＤパネル１４が設けられる。
という）１０は本体１２を含み、その本体１２の上面に
は、ドツトマトリクス方式に従って表示セグメントがド
ツト配列されたＬＣＤパネル１４が設けられる。
この本体１２の裏面上部には、図示しない挿入口が設け
られ、その挿入口には、第２図において２点鎖線で示す
ようにメモリカートリッジ１６が着脱自在に装着される
。そして、このメモリカートリッジ１６にはプログラム
ＲＯＭが内蔵され、このプログラムＲＯＭにはゲームプ
ログラムデータが予め記憶される。したがって、メモリ
カートリッジ１６がゲーム装置１０の本体１２に装着さ
れると、ゲームプログラムが実行され、ＬＣＤパネル１
４上にゲームのための画像が表示される。
られ、その挿入口には、第２図において２点鎖線で示す
ようにメモリカートリッジ１６が着脱自在に装着される
。そして、このメモリカートリッジ１６にはプログラム
ＲＯＭが内蔵され、このプログラムＲＯＭにはゲームプ
ログラムデータが予め記憶される。したがって、メモリ
カートリッジ１６がゲーム装置１０の本体１２に装着さ
れると、ゲームプログラムが実行され、ＬＣＤパネル１
４上にゲームのための画像が表示される。
そして、本体１２の上面にはそのようにしてＬＣＤパネ
ル１４に表示されたゲームキャラクタを移動させたりす
るとき操作する十字キースイッチ１日が設けられる。こ
の十字キーは４つの方向指示部を有し、そのいずれかを
押して、ゲームキャラクタを上または下もしくは左また
は右に動かすことができる。
ル１４に表示されたゲームキャラクタを移動させたりす
るとき操作する十字キースイッチ１日が設けられる。こ
の十字キーは４つの方向指示部を有し、そのいずれかを
押して、ゲームキャラクタを上または下もしくは左また
は右に動かすことができる。
第３図を参照して、上述のメモリカートリッジ１６は、
３２ビンコネクタ２０によって、本体１２内に内蔵され
たＣＰＵ２２に接続される。ＣＰＵ２２は、ＣＰＵコア
２４を含み、このＣＰＵコア２４がコントロールバス２
６ａ、アドレスバス２６ｂおよびデータバス２６ｃによ
って３２ビンコネクタ２０に接続される。そのため、メ
モリカートリッジ１６が装着されたとき、ＣＰＵコア２
４とメモリカートリッジ１６とが接続される。
３２ビンコネクタ２０によって、本体１２内に内蔵され
たＣＰＵ２２に接続される。ＣＰＵ２２は、ＣＰＵコア
２４を含み、このＣＰＵコア２４がコントロールバス２
６ａ、アドレスバス２６ｂおよびデータバス２６ｃによ
って３２ビンコネクタ２０に接続される。そのため、メ
モリカートリッジ１６が装着されたとき、ＣＰＵコア２
４とメモリカートリッジ１６とが接続される。
ＣＰＵコア２４には、さらに、ボート２７を介して第２
図に示す十字キースイッチ１８などのキーマトリクスが
接続される。そして、ＣＰＵコア２４に関連して、内部
ＲＡＭ （ワーキングＲＡＭ）２８および内部ＲＯＭ３
０が設けられる。内部ＲＯＭ３０はメモリ切換回路３２
によって選択されているときのみ、ＣＰＵコア２４によ
ってアクセスされる。
図に示す十字キースイッチ１８などのキーマトリクスが
接続される。そして、ＣＰＵコア２４に関連して、内部
ＲＡＭ （ワーキングＲＡＭ）２８および内部ＲＯＭ３
０が設けられる。内部ＲＯＭ３０はメモリ切換回路３２
によって選択されているときのみ、ＣＰＵコア２４によ
ってアクセスされる。
ＣＰＵコア２４は、ＤＭＡコントローラ３４の制御の下
で、ラインバッファ３６を介して、ＬＣＤコントローラ
３８に表示データを出力する。そして、ＬＣＤコントロ
ーラ３８は、ＬＣＤ表示ＲＡＭインタフェース４０を介
して、表示ＲＡＭ４２に接続される。表示ＲＡＭ４２は
、図示しないが、キャラクタＲＡＭおよびＶＲＡＭを含
む。したがって、ＬＣＤコントローラ３８は、ＣＰＵコ
ア２４から出力された表示データを表示ＲＡＭ４２から
のＬＣＤドライブ信号に変換する。すなわち、ＣＰＵコ
ア２４からの表示データがキャラクタＲＡＭおよびＶＲ
ＡＭのアドレスを指定し、キャラクタＲＡＭおよびＶＲ
ＡＭからは、キャラクタ（またはオブジェクト）信号お
よびバックグラウンド（背景）信号が出力され、それぞ
れの信号がＬＣＤコントローラ３８によって合成されて
ＬＣＤドライブ信号となる。
で、ラインバッファ３６を介して、ＬＣＤコントローラ
３８に表示データを出力する。そして、ＬＣＤコントロ
ーラ３８は、ＬＣＤ表示ＲＡＭインタフェース４０を介
して、表示ＲＡＭ４２に接続される。表示ＲＡＭ４２は
、図示しないが、キャラクタＲＡＭおよびＶＲＡＭを含
む。したがって、ＬＣＤコントローラ３８は、ＣＰＵコ
ア２４から出力された表示データを表示ＲＡＭ４２から
のＬＣＤドライブ信号に変換する。すなわち、ＣＰＵコ
ア２４からの表示データがキャラクタＲＡＭおよびＶＲ
ＡＭのアドレスを指定し、キャラクタＲＡＭおよびＶＲ
ＡＭからは、キャラクタ（またはオブジェクト）信号お
よびバックグラウンド（背景）信号が出力され、それぞ
れの信号がＬＣＤコントローラ３８によって合成されて
ＬＣＤドライブ信号となる。
そして、このＬＣＤドライブ信号は、ＬＣＤドライブ信
号バッファ４４を介して、ＬＣＤコモンドライバ４６お
よびＬＣＤセグメントドライバ４８に与えられる。した
がって、ＬＣＤコモンドライバ４６およびＬＣＤセグメ
ントドライバ４８によって、ＣＰＵコア２４からの表示
データに従った画像がＬＣＤパネル１４上に表示される
。
号バッファ４４を介して、ＬＣＤコモンドライバ４６お
よびＬＣＤセグメントドライバ４８に与えられる。した
がって、ＬＣＤコモンドライバ４６およびＬＣＤセグメ
ントドライバ４８によって、ＣＰＵコア２４からの表示
データに従った画像がＬＣＤパネル１４上に表示される
。
なお、輝度ボリューム５０が設けられ、この輝度ボリュ
ーム５０はＬＣＤバッファアンプ５２に接続され、した
がって輝度ボリューム５０を操作することによって、Ｌ
ＣＤパネル１４上の輝度を８周整することができる。
ーム５０はＬＣＤバッファアンプ５２に接続され、した
がって輝度ボリューム５０を操作することによって、Ｌ
ＣＤパネル１４上の輝度を８周整することができる。
先に説明したように、この発明に従ったメモリカートリ
ッジ１６は、データ処理装置すなわちＣＰＵ２２に対し
て着脱自在に装着される。メモリカートリッジ１６は、
ＣＰＵ２２のＣＰＵコア２４を作動させるためのプログ
ラムデータを記憶するプログラムＲＯＭ５４を含む。こ
のプログラムＲＯＭ５４は、たとえば、２Ｍビットのメ
モリ領域を有する。メモリカートリッジ１６はさらにプ
ログラムＲＯＭ５４のバンクを切り換えるためのバンク
切換回路５６を有し、そのバンク切換回路５６には外部
ＲＡＭ５８が含まれる。ただし、この外部ＲＡＭ５８は
バンク切換回路５６と別に設けられてもよい。
ッジ１６は、データ処理装置すなわちＣＰＵ２２に対し
て着脱自在に装着される。メモリカートリッジ１６は、
ＣＰＵ２２のＣＰＵコア２４を作動させるためのプログ
ラムデータを記憶するプログラムＲＯＭ５４を含む。こ
のプログラムＲＯＭ５４は、たとえば、２Ｍビットのメ
モリ領域を有する。メモリカートリッジ１６はさらにプ
ログラムＲＯＭ５４のバンクを切り換えるためのバンク
切換回路５６を有し、そのバンク切換回路５６には外部
ＲＡＭ５８が含まれる。ただし、この外部ＲＡＭ５８は
バンク切換回路５６と別に設けられてもよい。
そして、バンク切換回路５６すなわち外部ＲＡＭ５Ｂに
は、たとえばリチウム電池のような電池６０からのバッ
クアップ電源が印加される。すなわち、電池６０からの
電圧は順方向のダイオード６２ａを通して外部ＲＡＭ５
Ｂに印加される。しかしながら、外部ＲＡＭ５Ｂへは、
さらに、本体側からの電圧Ｖｃｃが順方向のダイオード
６２ｂを通して印加される。したがって、電池６０から
の電圧は、本体側の電源電圧Ｖｃｃがダイオード６２ａ
の逆バイアス電圧以下のときにのみ外部ＲＡＭ５８に印
加される。
は、たとえばリチウム電池のような電池６０からのバッ
クアップ電源が印加される。すなわち、電池６０からの
電圧は順方向のダイオード６２ａを通して外部ＲＡＭ５
Ｂに印加される。しかしながら、外部ＲＡＭ５Ｂへは、
さらに、本体側からの電圧Ｖｃｃが順方向のダイオード
６２ｂを通して印加される。したがって、電池６０から
の電圧は、本体側の電源電圧Ｖｃｃがダイオード６２ａ
の逆バイアス電圧以下のときにのみ外部ＲＡＭ５８に印
加される。
ＣＰＵコア２４に接続されたコントロールハス２６ａ、
アドレスバス２６ｂおよびデータバス２６Ｃがコネクタ
２０を通して、メモリカートリッジ１６のプログラムＲ
ＯＭ５４およびバンク切換回路５６に接続される。
アドレスバス２６ｂおよびデータバス２６Ｃがコネクタ
２０を通して、メモリカートリッジ１６のプログラムＲ
ＯＭ５４およびバンク切換回路５６に接続される。
なお、ＣＰＵ２２に関連して、第２図に示すように本体
１２には電源スィッチ６４が設けられ、この電源スィッ
チ６４を介して電１１ｔＶｃｃが印加される。電［Ｖｃ
ｃにはリセット回路６６が接続され、このリセット回路
６６を経た電源Ｖｃｃが所定レベル以下のとき、ＣＰＵ
コア２４はリセット信号を出力してすべての回路を不能
動化する。
１２には電源スィッチ６４が設けられ、この電源スィッ
チ６４を介して電１１ｔＶｃｃが印加される。電［Ｖｃ
ｃにはリセット回路６６が接続され、このリセット回路
６６を経た電源Ｖｃｃが所定レベル以下のとき、ＣＰＵ
コア２４はリセット信号を出力してすべての回路を不能
動化する。
そして、このリセット回路６６からの電圧すなわち電源
電圧Ｖｃｃが所定レベルになったとき、ＣＰＵコア２４
はそのリセット状態を解除して全体を能動化する。
電圧Ｖｃｃが所定レベルになったとき、ＣＰＵコア２４
はそのリセット状態を解除して全体を能動化する。
ＣＰＵコア２４のアドレス空間は第４図に示すように、
アドレス“０ＯＯＯＨ”からアドレス“′ＤＦＦＦＨ″
゛までである。ただし“ＨＩ＋は１６進数であることを
示す。アドレス“”０ＯＯＨ〜７ＦＦＦＨ“がメモリカ
ートリッジ１６のプログラムＲＯＭ５４に割り付けられ
ている。そして、アドレス“８０００Ｈ〜９ＦＦＦＨ”
が表示ＲＡＭ４２に割り付けられ、アドレス“”ＡＯＯ
ＯＨ〜ＢＦＦ Ｆ Ｈ”が外部ＲＡＭ５Ｂに割り付けら
れ、アドレス“Ｃ００ＯＨ−ＤＦＦＦＨ”が内部ＲＡＭ
３０に割り付けられる。この実施例では、外部ＲＡＭ５
８は２０４８ビツト（＝５１２Ｘ４ビット）であるため
、実際には、ＣＰＵコア２４のアドレス空間“’ＡＯＯ
ＯＨ−ＡＩＦＦＨ”が外部ＲＡＭ５８のために使用され
る。
アドレス“０ＯＯＯＨ”からアドレス“′ＤＦＦＦＨ″
゛までである。ただし“ＨＩ＋は１６進数であることを
示す。アドレス“”０ＯＯＨ〜７ＦＦＦＨ“がメモリカ
ートリッジ１６のプログラムＲＯＭ５４に割り付けられ
ている。そして、アドレス“８０００Ｈ〜９ＦＦＦＨ”
が表示ＲＡＭ４２に割り付けられ、アドレス“”ＡＯＯ
ＯＨ〜ＢＦＦ Ｆ Ｈ”が外部ＲＡＭ５Ｂに割り付けら
れ、アドレス“Ｃ００ＯＨ−ＤＦＦＦＨ”が内部ＲＡＭ
３０に割り付けられる。この実施例では、外部ＲＡＭ５
８は２０４８ビツト（＝５１２Ｘ４ビット）であるため
、実際には、ＣＰＵコア２４のアドレス空間“’ＡＯＯ
ＯＨ−ＡＩＦＦＨ”が外部ＲＡＭ５８のために使用され
る。
なお、プログラムＲＯＭ５４は前述のように２Ｍピント
（＝ １６ ｋバイトス１６）であるため、バンク切換
回路５６によって、バンク１からバンク１５までの合計
１５バンクが適宜選択して使用される。
（＝ １６ ｋバイトス１６）であるため、バンク切換
回路５６によって、バンク１からバンク１５までの合計
１５バンクが適宜選択して使用される。
なお、プログラムＲＯＭ５４のためのアドレス”ＯＯ０
０Ｈ〜３ Ｆ Ｆ ＦＨ” ハ、常駐エリアトシて使用
されるいわゆるホームバンクである。
０Ｈ〜３ Ｆ Ｆ ＦＨ” ハ、常駐エリアトシて使用
されるいわゆるホームバンクである。
第１図を参照して、バンク切換回路５６は、前述のよう
に外部ＲＡＭ５８を含む。この外部ＲＡＭ５８のアドレ
ス入力Ａ Ｏ−Ａ ８には、ＣＰＵコア２４のアドレス
バス２６ｂのアドレスピントＡＯ〜Ａ８がコネクタ２０
を介して接続される。ただし、リセット信号／ＲＥＳ（
’“／゛は反転記号である。以下同様）が“１″゛のと
きにのみアンドゲートを介してアドレスデータが外部Ｒ
ＡＭ５Ｂに与えられる。このリセット信号／ＲＥＳは、
前述のように、リセット回路６６からの電圧すなわち電
源電圧Ｖｃｃが所定レベルに達するまで“０′°であり
、電圧安定期間（第６図のＴ３）のとき“′１″゛とな
る。
に外部ＲＡＭ５８を含む。この外部ＲＡＭ５８のアドレ
ス入力Ａ Ｏ−Ａ ８には、ＣＰＵコア２４のアドレス
バス２６ｂのアドレスピントＡＯ〜Ａ８がコネクタ２０
を介して接続される。ただし、リセット信号／ＲＥＳ（
’“／゛は反転記号である。以下同様）が“１″゛のと
きにのみアンドゲートを介してアドレスデータが外部Ｒ
ＡＭ５Ｂに与えられる。このリセット信号／ＲＥＳは、
前述のように、リセット回路６６からの電圧すなわち電
源電圧Ｖｃｃが所定レベルに達するまで“０′°であり
、電圧安定期間（第６図のＴ３）のとき“′１″゛とな
る。
リセット信号／ＲＥＳはさらに、第２レジスタ（Ｒｅｇ
Ｏ）６８のクリア入力、第２レジスタ（Ｒｅｇｌ）７０
のクリア入力およびアントゲ−［７２〜８２のそれぞれ
の一方入力として与えられる。
Ｏ）６８のクリア入力、第２レジスタ（Ｒｅｇｌ）７０
のクリア入力およびアントゲ−［７２〜８２のそれぞれ
の一方入力として与えられる。
ＣＰＵコア２４のデータバス２６ｃの下位４ビツトＤＯ
〜Ｄ３は、コネクタ２０を介して、第ルジスタ６８．第
２レジスタ７０および外部ＲＡＭ ５８のそれぞれのデ
ータ人力Ｄｏ−Ｄ３に与えられる。
〜Ｄ３は、コネクタ２０を介して、第ルジスタ６８．第
２レジスタ７０および外部ＲＡＭ ５８のそれぞれのデ
ータ人力Ｄｏ−Ｄ３に与えられる。
第ルジスタ６８はプログラムＲＯＭ５４からの°“鍵デ
ータパをストアするためのレジスタであり、第２レジス
タ７０はプログラムＲＯＭ５４のバンク選択データをス
トアするためのレジスタである。
ータパをストアするためのレジスタであり、第２レジス
タ７０はプログラムＲＯＭ５４のバンク選択データをス
トアするためのレジスタである。
第ルジスタ６８の出力ＱＯ−Ｑ３は４人力アンドゲート
８４のそれぞれの入力として与えられる。このとき、出
力ＱＯおよびＱ２のみが反転されてアンドゲート８４に
与えられる。そして、アンドゲート８４の出力は、アン
ドゲート７４および７６の出力のそれぞれの反転ととも
に、３人力アンドゲート８６の一人力として与えられる
。アンドゲート８６の出力が前述のアンドゲート７２の
他方入力に与えられる。
８４のそれぞれの入力として与えられる。このとき、出
力ＱＯおよびＱ２のみが反転されてアンドゲート８４に
与えられる。そして、アンドゲート８４の出力は、アン
ドゲート７４および７６の出力のそれぞれの反転ととも
に、３人力アンドゲート８６の一人力として与えられる
。アンドゲート８６の出力が前述のアンドゲート７２の
他方入力に与えられる。
なお、アンドゲート７４の他方入力には、ＣＰＵコア２
４からのチップセレクト信号／Ｃ３がコネクタ２０を介
して与えられる。このチップセレクト信号／Ｃ３は、Ｃ
ＰＵコア２４が外部ＲＡＭ５８をアクセスするときにＣ
ＰＵコア２４から出力されるものである。
４からのチップセレクト信号／Ｃ３がコネクタ２０を介
して与えられる。このチップセレクト信号／Ｃ３は、Ｃ
ＰＵコア２４が外部ＲＡＭ５８をアクセスするときにＣ
ＰＵコア２４から出力されるものである。
また、前述のアンドゲート７６および７８のそれぞれの
他方入力には、ＣＰＵコア２４のアドレスバス２６ｂの
上位２ピツ）Ａｌ１およびＡ１５が、コネクタ２０を介
してそれぞれ与えられる。
他方入力には、ＣＰＵコア２４のアドレスバス２６ｂの
上位２ピツ）Ａｌ１およびＡ１５が、コネクタ２０を介
してそれぞれ与えられる。
これらアンドゲート７６および７８のそれぞれの出力は
、反転されて、それぞれが４人力のナントゲート８８お
よび９０のそれぞれの入力として与えられる。アンドゲ
ート７６の出力はさらに、アンドゲート９２〜１００の
それぞれの一方入力に与えられる。そして、アンドゲー
ト７８の出力はさらに、反転されてナントゲート１０２
の一方入力に与えられる。
、反転されて、それぞれが４人力のナントゲート８８お
よび９０のそれぞれの入力として与えられる。アンドゲ
ート７６の出力はさらに、アンドゲート９２〜１００の
それぞれの一方入力に与えられる。そして、アンドゲー
ト７８の出力はさらに、反転されてナントゲート１０２
の一方入力に与えられる。
アンドゲート８０の他方入力には、ＣＰＵコア２４から
の書込信号／ＷＲがコネクタ２０を介して与えられ、ア
ンドゲート８２にはＣＰＵコア２４からの読出信号／Ｒ
Ｄがコネクタ２０を介して与えられる。そして、アント
ゲ−１−８０の出力は反転されて、ナントゲート８８お
よび９０のそれぞれの一人力として与えられるとともに
、外部ＲＡＭ５８の書込信号／ＷＲとして与えられる。
の書込信号／ＷＲがコネクタ２０を介して与えられ、ア
ンドゲート８２にはＣＰＵコア２４からの読出信号／Ｒ
Ｄがコネクタ２０を介して与えられる。そして、アント
ゲ−１−８０の出力は反転されて、ナントゲート８８お
よび９０のそれぞれの一人力として与えられるとともに
、外部ＲＡＭ５８の書込信号／ＷＲとして与えられる。
さらに、アンドゲート８２の出力は、反転されて前述の
ナントゲート１０２の他方入力に与えられ、このナント
ゲート１０２の出力はプログラムＲＯＭ５４を選択する
ための選択信号ＲＯＭ／Ｃ３となる。
ナントゲート１０２の他方入力に与えられ、このナント
ゲート１０２の出力はプログラムＲＯＭ５４を選択する
ための選択信号ＲＯＭ／Ｃ３となる。
そして、前述のナントゲート８８の出力は第ルジスタ６
８のクロック入力として与えられ、ナントゲート９０の
出力は第２レジスタマＯのクロック入力として与えられ
る。
８のクロック入力として与えられ、ナントゲート９０の
出力は第２レジスタマＯのクロック入力として与えられ
る。
第２レジスタ７０の反転出力／ＱＯ〜／Ｑ３が４人カア
ンドゲート１０４のそれぞれの入力に与えられる。そし
て、アンドゲート１０４の出力は前述のアンドゲート９
４の他方入力に与えられ、アンドゲート９２の他方入力
には第２レジスタ７０からの出力ＱＯが与えられる。こ
れらアンドゲート９２および９４の出力はオアゲート１
０６を経て、プログラムＲＯＭ５４のためのアドレスビ
ットＲＯＭＡｌ４となる。そして、アンドゲート９４．
９８および１００のそれぞれの他方入力には第２レジス
タ７０の出力Ｑｌ、Ｑ２およびＱ３が与えられ、それぞ
れの出力はプログラムＲＯＭ５４のアドレスビットＲＯ
ＭＡ１５．ＲＯＭＡｌ６およびＲＯＭＡ１７となる。し
たがって、これらアンドゲート９６〜１００は、プログ
ラムＲＯＭ５４の常駐エリアのアドレス“４０００８パ
以上のアドレスデータすなわちバンク１〜バンク１５の
指定データを発生する。
ンドゲート１０４のそれぞれの入力に与えられる。そし
て、アンドゲート１０４の出力は前述のアンドゲート９
４の他方入力に与えられ、アンドゲート９２の他方入力
には第２レジスタ７０からの出力ＱＯが与えられる。こ
れらアンドゲート９２および９４の出力はオアゲート１
０６を経て、プログラムＲＯＭ５４のためのアドレスビ
ットＲＯＭＡｌ４となる。そして、アンドゲート９４．
９８および１００のそれぞれの他方入力には第２レジス
タ７０の出力Ｑｌ、Ｑ２およびＱ３が与えられ、それぞ
れの出力はプログラムＲＯＭ５４のアドレスビットＲＯ
ＭＡ１５．ＲＯＭＡｌ６およびＲＯＭＡ１７となる。し
たがって、これらアンドゲート９６〜１００は、プログ
ラムＲＯＭ５４の常駐エリアのアドレス“４０００８パ
以上のアドレスデータすなわちバンク１〜バンク１５の
指定データを発生する。
第５図に示すように、プログラムＲＯＭ５４には、任意
のプログラムアドレスに、外部ＲＡＭ５８のｉ建を開く
ためのプログラムをストアするフ゛ログラムステップＰ
Ｓ１およびその鍵を閉めるためのプログラムをストアす
るプログラムステップＰＳ２を含む。プログラムステッ
プＰＳ１は、たとえばＬＤＡＯＩＯＩ（アキュムレータ
にデータ″′０１０１′′をロードせよ）とＬＤＲｅｇ
ＯＡ （アキュムレータのデータをＲｅｇＯすなわち第
ルジスタ６８にロードせよ）というプログラムを含む。
のプログラムアドレスに、外部ＲＡＭ５８のｉ建を開く
ためのプログラムをストアするフ゛ログラムステップＰ
Ｓ１およびその鍵を閉めるためのプログラムをストアす
るプログラムステップＰＳ２を含む。プログラムステッ
プＰＳ１は、たとえばＬＤＡＯＩＯＩ（アキュムレータ
にデータ″′０１０１′′をロードせよ）とＬＤＲｅｇ
ＯＡ （アキュムレータのデータをＲｅｇＯすなわち第
ルジスタ６８にロードせよ）というプログラムを含む。
プログラムステップＰＳ２は、たとえば、ＬＤＡＯＯＯ
Ｏ（アキュムレータにデータ“００００パをロードせよ
）およびＬＤＲｅｇＯＡ＜アキュムレータのデータをＲ
ｅｇＱすなわち第ルジスタ６８にロードせよ）を含む。
Ｏ（アキュムレータにデータ“００００パをロードせよ
）およびＬＤＲｅｇＯＡ＜アキュムレータのデータをＲ
ｅｇＱすなわち第ルジスタ６８にロードせよ）を含む。
したがって、プログラムＲＯＭ５４のプログラムステッ
プＰＳ１が実行されたとき、データ入力ＤＯ〜Ｄ３には
“０１０１ ”がロードされる。したがって、第ルジス
タ６８がナントゲート８８からのラッチ信号を受けたと
き、第２レジスタ７０には、そのデータ“”０１０１“
′がロードされ、アンドゲート８４の出力が“１パとな
る。一方、ＣＰ［Ｊコア２４は、このとき、外部ＲＡＭ
５８のチップセレクト信号／ＣＳを出力しているため、
アドレスビットＡ１４がパ０゛になったときすなわち内
部ＲＡＭ２Ｂから外部ＲＡＭ５８に切り換えられたとき
、後続のアンドゲート８６から“１°“が出力され、そ
の出力がアンドゲート７２に与えられる。このアンドゲ
ート７２の他方入力には前述のように電源電圧Ｖｃｃが
不安定な期間に０”°となりかつ電源電圧Ｖｃｃが安定
したとき１°゛となるリセット信号／ＲＥＳが与えられ
る。
プＰＳ１が実行されたとき、データ入力ＤＯ〜Ｄ３には
“０１０１ ”がロードされる。したがって、第ルジス
タ６８がナントゲート８８からのラッチ信号を受けたと
き、第２レジスタ７０には、そのデータ“”０１０１“
′がロードされ、アンドゲート８４の出力が“１パとな
る。一方、ＣＰ［Ｊコア２４は、このとき、外部ＲＡＭ
５８のチップセレクト信号／ＣＳを出力しているため、
アドレスビットＡ１４がパ０゛になったときすなわち内
部ＲＡＭ２Ｂから外部ＲＡＭ５８に切り換えられたとき
、後続のアンドゲート８６から“１°“が出力され、そ
の出力がアンドゲート７２に与えられる。このアンドゲ
ート７２の他方入力には前述のように電源電圧Ｖｃｃが
不安定な期間に０”°となりかつ電源電圧Ｖｃｃが安定
したとき１°゛となるリセット信号／ＲＥＳが与えられ
る。
したがって、アンドゲート７２からは、電ｌ！Ａ電圧が
安定したときとき外部ＲＡＭ５Ｂのチップセレクト信号
ＲＡＭＣ５を外部ＲＡＭ２０に与える。
安定したときとき外部ＲＡＭ５Ｂのチップセレクト信号
ＲＡＭＣ５を外部ＲＡＭ２０に与える。
このようにして、プログラムＲＯＭ５４から第ルジスタ
６８に鍵を開けるためのデータたとえば′“０１０１“
がロードされかつ電源電圧が安定したときにのみ外部Ｒ
ＡＭ５８が選択される。なお、°°第１の鍵データ”と
しては、０１０１”以外に任意のデータが利用可能であ
る。
６８に鍵を開けるためのデータたとえば′“０１０１“
がロードされかつ電源電圧が安定したときにのみ外部Ｒ
ＡＭ５８が選択される。なお、°°第１の鍵データ”と
しては、０１０１”以外に任意のデータが利用可能であ
る。
また、プログラムＲＯＭ５４のプログラムステップＰＳ
２が実行されたとき、第ルジスタ６８にはデータ″００
００“がストアされる。したがって、アンドゲート８４
の出力は“０°゛であり、そのためにアンドゲート８６
の出力も“０゛となり、アンドゲート７２の出力すなわ
ち外部ＲＡＭ選択信号ＲＡＭＣ５は″“０゛°に保持さ
れる。したがって、プログラムＲＯＭ５４のプログラム
ステップＰＳ２を実行した後には、外部ＲＡＭ５Ｂはも
はやアクセスできない。このようにして、プログラムス
テップＰＳ２は外部ＲＡＭ５８の鍵を閉める。なお、“
００００”以外の任意のデータが鍵を閉めるための第２
の鍵データとして利用されてもよい。
２が実行されたとき、第ルジスタ６８にはデータ″００
００“がストアされる。したがって、アンドゲート８４
の出力は“０°゛であり、そのためにアンドゲート８６
の出力も“０゛となり、アンドゲート７２の出力すなわ
ち外部ＲＡＭ選択信号ＲＡＭＣ５は″“０゛°に保持さ
れる。したがって、プログラムＲＯＭ５４のプログラム
ステップＰＳ２を実行した後には、外部ＲＡＭ５Ｂはも
はやアクセスできない。このようにして、プログラムス
テップＰＳ２は外部ＲＡＭ５８の鍵を閉める。なお、“
００００”以外の任意のデータが鍵を閉めるための第２
の鍵データとして利用されてもよい。
第６図を参照して、電源スィッチ６４（第２図および第
３図）が投入されると、ＣＰＵコア２４は、リセット回
路６６からの出力電圧が所定レベルに達するまで、ステ
ップＳ１においてパワーオンリセット状態とする。そし
て、続くステップＳ２において、プログラムＲＯＭ５４
のプログラムを実行して、そのプログラムに基づいて適
宜データ処理を行う。
３図）が投入されると、ＣＰＵコア２４は、リセット回
路６６からの出力電圧が所定レベルに達するまで、ステ
ップＳ１においてパワーオンリセット状態とする。そし
て、続くステップＳ２において、プログラムＲＯＭ５４
のプログラムを実行して、そのプログラムに基づいて適
宜データ処理を行う。
そして、ステップＳ３では、先に説明したプログラムス
テップＰＳ１を実行して、外部ＲＡＭ５８の鍵を開ける
。そして、ＣＰＵコア２４は、次のステップＳ４におい
て、外部ＲＡＭ５８へのデータの書込みを行い、ステッ
プＳ５においてその書込終了が検出されると、続くステ
ップＳ６において、ＣＰＵコア２４は先に説明したプロ
グラムステップＰＳ２を実行する。それによって、外部
ＲＡＭ５８の鍵が閉められる。その後、ステップＳ７に
おいて適宜他のプログラム処理を実行し、電源スィッチ
６４のオフによって終了する。
テップＰＳ１を実行して、外部ＲＡＭ５８の鍵を開ける
。そして、ＣＰＵコア２４は、次のステップＳ４におい
て、外部ＲＡＭ５８へのデータの書込みを行い、ステッ
プＳ５においてその書込終了が検出されると、続くステ
ップＳ６において、ＣＰＵコア２４は先に説明したプロ
グラムステップＰＳ２を実行する。それによって、外部
ＲＡＭ５８の鍵が閉められる。その後、ステップＳ７に
おいて適宜他のプログラム処理を実行し、電源スィッチ
６４のオフによって終了する。
このようにして、ＣＰＵコア２４はプログラムＲＯＭ５
４のプログラムステップＰＳ１すなわちステップＳ３、
およびプログラムステップＰＳ２すなわちステップＳ６
を実行し、外部ＲＡＭ５Ｂの鍵を開閉し、その期間だけ
、外部ＲＡＭ５８をアクセスしてデータの書込または続
出を行うことができる。
４のプログラムステップＰＳ１すなわちステップＳ３、
およびプログラムステップＰＳ２すなわちステップＳ６
を実行し、外部ＲＡＭ５Ｂの鍵を開閉し、その期間だけ
、外部ＲＡＭ５８をアクセスしてデータの書込または続
出を行うことができる。
なお、この発明は、上述の実施例のようなゲーム装置と
してだけではなく、バックアップされた外部ＲＡＭを有
する外部メモリを装着する形式の任意のデータ処理装置
に適用可能である。
してだけではなく、バックアップされた外部ＲＡＭを有
する外部メモリを装着する形式の任意のデータ処理装置
に適用可能である。
第１図はこの発明の一実施例のバンク切換回路を示す回
路図である。 第２図はこの発明が適用され得るゲーム装置の一例を示
す斜視図である。 第３図は第２図実施例の全体構成を示すブロック図であ
る。 第４図はＣＰＵコアのアドレス空間を示すメモリマツプ
である。 第５図はプログラムＲＯＭの一部を示す図解図である。 第６図はこの実施例の動作を示すフロー図である。 第７図はデータ処理装置本体の電源電圧の状態を示す図
解図である。 図において、１０はゲーム装置、１６はメモリカートリ
ッジ、２４はＣＰＵコア、５４はプログラムＲＯＭ、５
６はバンク切換回路、５８は外部ＲＡＭ、６０はバック
アップ電池、６４は電源スィッチ、６６はリセット回路
、６８は第２レジスタ、７０は第２レジスタ、７２〜８
２．９２〜１００．１０４はアンドゲート、８８，９０
，１０２はナントゲート、１０６はオアゲートを示す。 特許出願人 任天堂株式会社 代理人 弁理士 山 １）義 人 第 図 第 図 第 図 第 図 ＣＰＵアドレス 第 図 手続補正書 （方式） ％式％ 発明の名称 メモリカートリッジ ３゜ 補正をする者 事件との関係
路図である。 第２図はこの発明が適用され得るゲーム装置の一例を示
す斜視図である。 第３図は第２図実施例の全体構成を示すブロック図であ
る。 第４図はＣＰＵコアのアドレス空間を示すメモリマツプ
である。 第５図はプログラムＲＯＭの一部を示す図解図である。 第６図はこの実施例の動作を示すフロー図である。 第７図はデータ処理装置本体の電源電圧の状態を示す図
解図である。 図において、１０はゲーム装置、１６はメモリカートリ
ッジ、２４はＣＰＵコア、５４はプログラムＲＯＭ、５
６はバンク切換回路、５８は外部ＲＡＭ、６０はバック
アップ電池、６４は電源スィッチ、６６はリセット回路
、６８は第２レジスタ、７０は第２レジスタ、７２〜８
２．９２〜１００．１０４はアンドゲート、８８，９０
，１０２はナントゲート、１０６はオアゲートを示す。 特許出願人 任天堂株式会社 代理人 弁理士 山 １）義 人 第 図 第 図 第 図 第 図 ＣＰＵアドレス 第 図 手続補正書 （方式） ％式％ 発明の名称 メモリカートリッジ ３゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １ データ処理装置に着脱自在に装着されるメモリカー
トリッジであって、 外部ＲＡＭ、 前記外部ＲＡＭへアクセス可能なことを示す第１の鍵デ
ータを発生するように予めプログラムされているプログ
ラムＲＯＭ、 前記プログラムＲＯＭから読み出された前記第１の鍵デ
ータを保持するための保持手段、および前記保持手段に
よって前記第１の鍵データが保持されているとき前記デ
ータ処理装置からの選択信号に応答して前記外部ＲＡＭ
を能動化する制御手段を備える、メモリカートリッジ。 ２ 前記プログラムＲＯＭはさらに前記外部ＲＡＭへの
アクセスを禁止する第２の鍵データを発生するように予
めプログラムされていて、 前記第２の鍵データが前記保持手段に保持されたとき前
記外部ＲＡＭを不能動化するための第２の制御手段をさ
らに備える、請求項１記載のメカニカルカートリッジ。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900702653A KR0149503B1 (ko) | 1989-04-20 | 1989-04-19 | 메모리 카트리지 |
| JP1101026A JP3007638B2 (ja) | 1989-04-20 | 1989-04-20 | メモリカートリッジ及びデータ処理システム |
| EP90906338A EP0420994B1 (en) | 1989-04-20 | 1990-04-19 | Memory cartridge |
| PCT/JP1990/000511 WO1990013085A1 (en) | 1989-04-20 | 1990-04-19 | Memory cartridge |
| AT90906338T ATE158883T1 (de) | 1989-04-20 | 1990-04-19 | Speicherpatrone |
| CA002031506A CA2031506C (en) | 1989-04-20 | 1990-04-19 | Protection system for a memory cartridge |
| DE69031528T DE69031528T2 (de) | 1989-04-20 | 1990-04-19 | Speicherpatrone |
| BR909006726A BR9006726A (pt) | 1989-04-20 | 1990-04-19 | Cartucho de memoria |
| ES90906338T ES2109923T3 (es) | 1989-04-20 | 1990-04-19 | Cartucho de memoria. |
| AU54379/90A AU636881B2 (en) | 1989-04-20 | 1990-04-19 | Memory unit |
| US08/063,774 US5426763A (en) | 1989-04-20 | 1993-05-20 | Memory cartridge including a key detector for inhibiting memory access and preventing undesirable write operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101026A JP3007638B2 (ja) | 1989-04-20 | 1989-04-20 | メモリカートリッジ及びデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278447A true JPH02278447A (ja) | 1990-11-14 |
| JP3007638B2 JP3007638B2 (ja) | 2000-02-07 |
Family
ID=14289682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101026A Expired - Lifetime JP3007638B2 (ja) | 1989-04-20 | 1989-04-20 | メモリカートリッジ及びデータ処理システム |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5426763A (ja) |
| EP (1) | EP0420994B1 (ja) |
| JP (1) | JP3007638B2 (ja) |
| KR (1) | KR0149503B1 (ja) |
| AT (1) | ATE158883T1 (ja) |
| AU (1) | AU636881B2 (ja) |
| BR (1) | BR9006726A (ja) |
| CA (1) | CA2031506C (ja) |
| DE (1) | DE69031528T2 (ja) |
| ES (1) | ES2109923T3 (ja) |
| WO (1) | WO1990013085A1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3233951B2 (ja) * | 1991-05-09 | 2001-12-04 | 任天堂株式会社 | カラービデオ信号変換装置 |
| US5388841A (en) * | 1992-01-30 | 1995-02-14 | A/N Inc. | External memory system having programmable graphics processor for use in a video game system or the like |
| WO1994029120A1 (en) * | 1993-06-07 | 1994-12-22 | Cher (Intl.) Pty. Ltd. | Time zone conversion chart for a ticket folder |
| GB2294351B (en) * | 1993-07-20 | 1997-07-30 | Cher | Card case comprising a time zone conversion chart |
| EP0678316B1 (en) * | 1994-04-25 | 1997-07-30 | Rohm Co., Ltd. | CPU controlled apparatus capable of storing a program address |
| EP1177821A3 (en) | 1995-05-10 | 2005-01-05 | Nintendo Co., Limited | Operating device with analog joystick |
| US6241611B1 (en) | 1995-05-10 | 2001-06-05 | Nintendo Co., Ltd. | Function expansion device and operating device using the function expansion device |
| CA2205063C (en) | 1995-10-09 | 2003-11-18 | Satoshi Nishiumi | Three-dimensional image processing system |
| JPH09167050A (ja) | 1995-10-09 | 1997-06-24 | Nintendo Co Ltd | 操作装置およびそれを用いる画像処理システム |
| JP3524247B2 (ja) | 1995-10-09 | 2004-05-10 | 任天堂株式会社 | ゲーム機およびそれを用いたゲーム機システム |
| JP3544268B2 (ja) | 1995-10-09 | 2004-07-21 | 任天堂株式会社 | 三次元画像処理装置およびそれを用いた画像処理方法 |
| US6007428A (en) | 1995-10-09 | 1999-12-28 | Nintendo Co., Ltd. | Operation controlling device and video processing system used therewith |
| US6002351A (en) | 1995-11-10 | 1999-12-14 | Nintendo Co., Ltd. | Joystick device |
| US6139433A (en) * | 1995-11-22 | 2000-10-31 | Nintendo Co., Ltd. | Video game system and method with enhanced three-dimensional character and background control due to environmental conditions |
| US6155926A (en) | 1995-11-22 | 2000-12-05 | Nintendo Co., Ltd. | Video game system and method with enhanced three-dimensional character and background control |
| US6022274A (en) | 1995-11-22 | 2000-02-08 | Nintendo Co., Ltd. | Video game system using memory module |
| US6267673B1 (en) | 1996-09-20 | 2001-07-31 | Nintendo Co., Ltd. | Video game system with state of next world dependent upon manner of entry from previous world via a portal |
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