JP3007638B2 - メモリカートリッジ及びデータ処理システム - Google Patents

メモリカートリッジ及びデータ処理システム

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JP3007638B2
JP3007638B2 JP1101026A JP10102689A JP3007638B2 JP 3007638 B2 JP3007638 B2 JP 3007638B2 JP 1101026 A JP1101026 A JP 1101026A JP 10102689 A JP10102689 A JP 10102689A JP 3007638 B2 JP3007638 B2 JP 3007638B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリカートリッジに関し、特にたとえば
マイクロプロセサを含むデータ処理装置に着脱自在に装
着されかつバックアップ電源によってバックアップされ
る外部RAMを含む、メモリカートリッジに関する。
〔従来技術の説明〕
たとえば、昭和63年（1988）10月12日付で出願公告さ
れた特開昭63−245535号には、家庭用ビデオゲーム機の
ようなデータ処理装置に対して着脱自在なメモリカート
リッジが開示されている。この従来技術においては、メ
モリカートリッジにRAMを設け、そのRAMを電池によって
バックアップするようにしている。
このような外部RAMを有する外部メモリカートリッジ
において、第７図に示す電圧不安定期間T1またはT2にお
いてRAMにデータが書き込まれると、そのデータが破壊
されてしまうことがある。通常、この期間T1またはT2で
は、データ処理装置においてパワーオン（またはパワー
オフ）リセットが働いているため、外部RAMへのアクセ
スはできないが、パワーオン（またはパワーオフ）リセ
ットが働く期間と第７図に示す電圧不安定期間T1（また
はT2）とがずれた場合、電圧不安定期間ＴまたはT2で外
部RAMがアクセスされることがある。何故なら、データ
処理装置の電源が或る程度以上になればリセット状態は
解除されて外部RAMへのアクセスも可能になるが、その
リセット状態の解除は必ずしも電源電圧が正常動作に必
要な電圧になっているとは限らないからである。このと
きの動作がたまたま外部RAMへの書込動作であったと
き、データが破壊されてしまうのである。また、このよ
うなデータ破壊は、メモリカートリッジが本体から不所
望に抜かれたときやデータ処理装置が暴走したときにも
起こる。
〔発明が解決しようとする課題〕
このような問題を解決する方法として、データ処理装
置の電源電圧を厳密に監視して、その電源電圧が正常動
作可能な大きさに安定しているときにのみパワーオン
（パワーオフ）リセットを解除する方法もある。
しかしながら、このような電源電圧監視回路を設ける
ためには、余分な部品が必要であり、したがってシステ
ムとして高価になってしまう。
それゆえに、この発明の主たる目的は、簡単な方法で
外部RAMのデータの不所望な書込または消去を防止でき
る、メモリカートリッジを提供することである。
［課題を解決するための手段］ 第１の発明は、データ処理装置に着脱自在に装着され
るメモリカートリッジであって、データ処理装置により
発生されたデータを一時記憶するために用いられる一時
記憶手段、一時記憶手段に書き込むべき書き込みデータ
を発生する書き込みデータ発生手段、所望のプログラム
処理を実行させるためにデータ処理装置に与えられるプ
ログラムデータ、データ処理装置から一時記憶手段への
書き込みを能動化するためのかつ複数ビットで構成され
る第１の鍵データ、および書き込みを禁止するためのか
つ複数ビットで構成される第２の鍵データを記憶した不
揮発性記憶手段、プログラムデータに従ってデータ処理
装置によって読み出された不揮発性記憶手段に記憶され
ている鍵データを保持するための複数ビットで構成され
るレジスタ、レジスタに保持されている鍵データが、第
１の鍵データであることを検出して第１の鍵検出信号を
発生し、第２の鍵データであることを検出して第２の鍵
検出信号を発生する鍵データ検出手段、および鍵データ
検出手段が第１の鍵検出信号を発生し、かつデータ処理
装置が不揮発性記憶手段に記憶されているデータを読み
出していないときに一時記憶手段への書き込みを能動化
し、鍵データ検出手段が第２の鍵検出号を発生したとき
に一時記憶手段への書き込みを禁止する制御手段を備
え、第１の鍵データをレジスタに設定した後に一時記憶
手段への書き込みが許可され、書き込みデータ発生手段
から発生された任意の数の書き込みデータの書き込みが
終了した後、第２の鍵データをレジスタに設定すること
によって、以後の一時記憶手段への書き込みを禁止する
ことを特徴とする、メモリカートリッジである。
第２の発明は、データ処理装置がプログラムデータに
従って所望のプログラムを実行するデータ処理システム
であって、データ処理装置により発生されたデータを一
時記憶するために用いられる一時記憶手段、一時記憶手
段に書き込むべき書き込みデータを発生する書き込みデ
ータ発生手段、所望のプログラム処理を実行させるため
にデータ処理装置に与えられるプログラムデータ、デー
タ処理装置から一時記憶手段への書き込みを能動化する
ためのかつ複数ビットで構成される第１の鍵データ、お
よび書き込みを禁止するためのかつ複数ビットで構成さ
れる第２の鍵データを記憶した不揮発性記憶手段、プロ
グラムデータに従って前記データ処理装置によって読み
出された不揮発性記憶手段に記憶されている鍵データを
保持するための複数ビットで構成されるレジスタ、レジ
スタに保持されている鍵データが、第１の鍵データであ
ることを検出して第１の鍵検出信号を発生し、第２の鍵
データであることを検出して第２の鍵検出信号を発生す
る鍵データ検出手段、および鍵データ検出手段が第１の
鍵検出信号を発生し、かつデータ処理装置が不揮発性記
憶手段に記憶されているデータを読み出していないとき
に一時記憶手段への書き込みを能動化し、鍵データ検出
手段が第２の鍵検出信号を発生したときに一時記憶手段
への書き込みを禁止する制御手段を備え、第１の鍵デー
タを前記レジスタに設定した後に一時記憶手段への書き
込みが許可され、書き込みデータ発生手段から発生され
た任意の数の書き込みデータの書き込みが終了した後、
第２の鍵データをレジスタに設定することによって、以
後の一時記憶手段への書き込みを禁止することを特徴と
する、データ処理システムである。
［作用］ 不揮発性記憶手段から読み出された鍵データがレジス
タに保持される。鍵データ検出手段がレジスタに保持さ
れたデータが第１の鍵データ以外のデータであると検出
したとき、制御手段はデータ処理装置から一時記憶手段
への書き込みを許容しない。そして、鍵データ検出手段
がレジスタに保持されたデータが第１の鍵データである
ことを検出したとき、制御手段はデータ処理装置から一
時記憶手段への書き込みを許容する。一時記憶手段への
書き込みの前に第１の鍵データをレジスタに設定し、書
き込みの後に第２の鍵データを設定することによって、
一時記憶手段への任意の数のデータの書き込みを行うこ
とができる。
［発明の効果］ この発明によれば、不揮発性記憶手段から第１の鍵デ
ータが読み出されたときにのみデータ処理装置が一時記
憶手段へデータを書き込むことができ、不揮発性記憶手
段から第２の鍵データが読み出されたときに一時記憶手
段へのデータの書き込みが禁止されるので、データ処理
装置が一時記憶手段へ書き込みできる回数をプログラム
によって任意に設定することができる。
この発明の上述の目的，その他の目的，特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。
〔実施例〕
第２図はこの発明が適用され得る携帯用液晶ゲーム装
置の一例を示す斜視図である。ただし、この発明はこの
ような携帯用液晶ゲーム装置にだけでなく、本体に着脱
自在に装着されるメモリカートリッジであってバックア
ップ電池によってバックアップされるRAMを内蔵する全
てのメモリカートリッジに適用可能であることを予め指
摘しておく。
この携帯用液晶ゲーム装置（以下、単に「ゲーム装
置」という）10は本体12を含み、その本体12の上面に
は、ドットマトリクス方式に従って表示セグメントがド
ット配列されたLCDパネル14が設けられる。
この本体12の裏面上部には、図示しない挿入口が設け
られ、その挿入口には、第２図において２点鎖線で示す
ようにメモリカートリッジ16が着脱自在に装着される。
そして、このメモリカートリッジ16にはプログラムROM
が内蔵され、このプログラムROMにはゲームプログラム
データが予め記憶される。したがって、メモリカートリ
ッジ16がゲーム装置10の本体12に装着されると、ゲーム
プログラムが実行され、LCDパネル14上にゲームのため
の画像が表示される。
そして、本体12の上面にはそのようにしてLCDパネル1
4に表示されたゲームキャラクタを移動させたりすると
き操作する十字キースイッチ18が設けられる。この十字
キーは４つの方向指示部を有し、そのいずれかを押し
て、ゲームキャラクタを上または下もしくは左または右
に動かすことができる。
第３図を参照して、上述のメモリカートリッジ16は、
32ピンコネクタ20によって、本体12内に内蔵されたCPU2
2に接続される。CPU22は、CPUコア24を含み、このCPUコ
ア24がコントロールバス26a,アドレスバス26bおよびデ
ータバス26cによって32ピンコネクタ20に接続される。
そのため、メモリカートリッジ16が装着されたとき、CP
Uコア24とメモリカートリッジ16とが接続される。
CPUコア24には、さらに、ポート27を介して第２図に
示す十字キースイッチ18などのキーマトリクスが接続さ
れる。そして、CPUコア24に関連して、内部RAM（ワーキ
ングRAM）28および内部ROM30が設けられる。内部ROM30
はメモリ切換回路32によって選択されているときのみ、
CPUコア24によってアクセスされる。
CPUコア24は、DMAコントローラ34の制御の下で、ライ
ンバッファ36を介して、LCDコントローラ38に表示デー
タを出力する。そして、LCDコントローラ38は、LCD表示
RAMインタフェース40を介して、表示RAM42に接続され
る。表示RAM42は、図示しないが、キャラクタRAMおよび
VRAMを含む。したがって、LCDコントローラ38は、CPUコ
ア24から出力された表示データを表示RAM42からのLCDド
ライブ信号に変換する。すなわち、CPUコア24からの表
示データがキャラクタRAMおよびVRAMのアドレスを指定
し、キャラクタRAMおよびVRAMまたは、キャラクタ（ま
たはオブジェクト）信号およびバックグラウンド（背
景）信号が出力され、それぞれの信号がLCDコントロー
ラ38によって合成されてLCDドライブ信号となる。
そして、このLCDドライブ信号は、LCDドライブ信号バ
ッファ44を介して、LCDコモンドライバ46およびLCDセグ
メントドライバ48に与えられる。したがって、LCDコモ
ンドライバ46およびLCDセグメントドライバ48によっ
て、CPUコア24からの表示データに従った画像がLCDパネ
ル14上に表示される。
なお、輝度ボリューム50が設けられ、この輝度ボリュ
ーム50はLCDバッファアンプ52に接続され、したがって
輝度ボリューム50を操作することによって、LCDパネル1
4上の輝度を調整することができる。
先に説明したように、この発明に従ったメモリカート
リッジ16は、データ処理装置すなわちCPU22に対して着
脱自在に装着される。メモリカートリッジ16は、CPU22
のCPUコア24を作動させるためのプログラムデータを記
憶するプログラムROM54を含む。このプログラムROM54
は、たとえば、2Mビットのメモリ領域を有する。メモリ
カートリッジ16はさらにプログラムROM54のバンクを切
り換えるためのバンク切換回路56を有し、そのバンク切
換回路56には外部RAM58が含まれる。ただし、この外部R
AM58はバンク切換回路56と別に設けられてもよい。
そして、バンク切換回路56すなわち外部RAM58には、
たとえばリチウム電池のような電池60からのバックアッ
プ電源が印加される。すなわち、電池60からの電圧は順
方向のダイオード62aを通して外部RAM58に印加される。
しかしながら、外部RAM58へは、さらに、本体側からの
電圧Vccが順方向のダイオード62bを通して印加される。
したがって、電池60からの電圧は、本体側の電源電圧Vc
cがダイオード62aの逆バイアス電圧以下のときにのみ外
部RAM58に印加される。
CPUコア24に接続されたコントロールバス26a,アドレ
スバス26bおよびデータバス26cがコネクタ20を通して、
メモリカートリッジ16のプログラムROM54およびバンク
切換回路56に接続される。
なお、CPU22に関連して、第２図に示すように本体12
には電源スイッチ64が設けられ、この電源スイッチ64を
介して電源Vccが印加される。電源Vccにはリセット回路
66が接続され、このリセット回路66を経た電源Vccが所
定レベル以下のとき、CPUコア24はリセット信号を出力
してすべての回路を不能動化する。そして、このリセッ
ト回路66からの電圧すなわち電源電圧Vccが所定レベル
になったとき、CPUコア24はそのリセット状態を解除し
て全体を能動化する。
CPUコア24のアドレス空間は第４図に示すように、ア
ドレス“0000H"からアドレス“DFFFH"までである。ただ
し“H"は16進数であることを示す。アドレス“000H〜7F
FFH"がメモリカートリッジ16のプログラムROM54に割り
付けられている。そして、アドレス“8000H〜9FFFH"が
表示RAM42に割り付けられ、アドレス“A000H〜BFFFH"が
外部RAM58に割り付けられ、アドレス“C000H〜DFFFH"が
内部RAM30に割り付けられる。この実施例では、外部RAM
58は2048ビット（＝512×４ビット）であるため、実際
には、CPUコア24のアドレス空間“A000H〜A1FFH"が外部
RAM58のために使用される。
なお、プログラムROM54は前述のように2Mビット（＝1
6kバイト×16）であるため、バンク切換回路56によっ
て、バンク１からバンク15までの合計15バンクが適宜選
択して使用される。
なお、プログラムROM54のためのアドレス“0000H〜3F
FFH"は、常駐エリアとして使用されるいわゆるホームバ
ンクである。
第１図を参照して、バンク切換回路56は、前述のよう
に外部RAM58を含む。この外部RAM58のアドレス入力A0〜
A8には、CPUコア24のアドレスバス26bのアドレスビット
A0〜A8がコネクタ20を介して接続される。ただし、リセ
ット信号/RES（“/"は反転記号である。以下同様）が
“1"のときにのみアンドゲートを介してアドレスデータ
が外部RAM58に与えられる。このリセット信号/RESは、
前述のように、リセット回路66からの電圧すなわち電源
電圧Vccが所定レベルに達するまで“0"であり、電圧安
定期間（第６図のT3）のとき“1"となる。
リセット信号/RESはさらに、第１レジスタ（Reg0）68
のクリア入力，第２レジスタ（Reg1）70のクリア入力お
よびアンドゲート72〜82のそれぞれの一方入力として与
えられる。
CPUコア24のデータバス26cの下位４ビットD0〜D3は、
コネクタ20を介して、第１レジスタ68,第２レジスタ70
および外部RAM58のそれぞれのデータ入力D0〜D3に与え
られる。
第１レジスタ68はプログラムROM54からの“鍵デー
タ”をストアするためのレジスタであり、第２レジスタ
70はプログラムROM54のバンク選択データをストアする
ためのレジスタである。
第１レジスタ68の出力Q0〜Q3は４入力アンドゲート84
のそれぞれの入力として与えられる。このとき、出力Q0
およびQ2のみが反転されてアンドゲート84に与えられ
る。そして、アンドゲート84の出力は、アンドゲート74
および76の出力のそれぞれの反転とともに、３入力アン
ドゲート86の一入力として与えられる。アンドゲート86
の出力が前述のアンドゲート72の他方入力に与えられ
る。
なお、アンドゲート74の他方入力には、CPUコア24か
らのチップセレクト信号/CSがコネクタ20を介して与え
られる。このチップセレクト信号/CSは、CPUコア24が外
部RAM58をアクセスするときにCPUコア24から出力される
ものである。
また、前述のアンドゲート76および78のそれぞれの他
方入力には、CPUコア24のアドレスバス26bの上位２ビッ
トA14およびA15が、コネクタ20を介してそれぞれ与えら
れる。これらアンドゲート76および78のそれぞれの出力
は、反転されて、それぞれが４入力のナンドゲート88お
よび90のそれぞれの入力として与えられる。アンドゲー
ト76の出力はさらに、アンドゲート92〜100のそれぞれ
の一方入力に与えられる。そして、アンドゲート78の出
力はさらに、反転されてナンドゲート102の一方入力に
与えられる。
アンドゲート80の他方入力には、CPUコア24からの書
込信号/WRがコネクタ20を介して与えられ、アンドゲー
ト82にはCPUコア24からの読出信号/RDがコネクタ20を介
して与えられる。そして、アンドゲート80の出力は反転
されて、ナンドゲート88および90のそれぞれの一入力と
して与えられるとともに、外部RAM58の書込信号/WRとし
て与えられる。さらに、アンドゲート82の出力は、反転
されて前述のナンドゲート102の他方入力に与えられ、
このナンドゲート102の出力はプログラムROM54を選択す
るための選択信号ROM/CSとなる。
そして、前述のナンドゲート88の出力は第１レジスタ
68のクロック入力として与えられ、ナンドゲート90の出
力は第２レジスタ70のクロック入力として与えられる。
第２レジスタ70の反転出力/Q0〜/Q3が４入力アンドゲ
ート104のそれぞれの入力に与えられる。そして、アン
ドゲート104の出力は前述のアンドゲート94の他方入力
に与えられ、アンドゲート92の他方入力には第２レジス
タ70からの出力Q0が与えられる。これらアンドゲート92
および94の出力はオアゲート106を経て、プログラムROM
54のためのアドレスビットROMA14となる。そして、アン
ドゲート94,98および100のそれぞれの他方入力には第２
レジスタ70の出力Q1,Q2およびQ3が与えられ、それぞれ
の出力はプログラムROM54のアドレスビットROMA15,ROMA
16およびROMA17となる。したがって、これらアンドゲー
ト96〜100は、プログラムROM54の常駐エリアのアドレス
“4000H"以上のアドレスデータすなわちバンク１〜バン
ク15の指定データを発生する。
第５図に示すように、プログラムROM54には、任意の
プログラムアドレスに、外部RAM58の鍵を開くためのプ
ログラムをストアするプログラムステップPS1およびそ
の鍵を閉めるためのプログラムをストアするプログラム
ステップPS2を含む。プログラムステップPS1は、たとえ
ばLDA0101（アキュムレータにデータ“0101"をロードせ
よ）とLDReg0A（アキュムレータのデータをReg0すなわ
ち第１レジスタ68にロードせよ）というプログラムを含
む。プログラムステップPS2は、たとえば、LDA0000（ア
キュムレータにデータ“0000"をロードせよ）およびLDR
eg0A（アキュムレータのデータをReg0すなわち第１レジ
スタ68にロードせよ）を含む。
したがって、プログラムROM54のプログラムステップP
S1が実行されたとき、データ入力D0〜D3には“0101"が
ロードされる。したがって、第１レジスタ68がナンドゲ
ート88からのラッチ信号を受けたとき、第１レジスタ68
には、そのデータ“0101"がロードされ、アンドゲート8
4の出力が“1"となる。一方、CPUコア24は、このとき、
外部RAM58のチップセレクト信号/CSを出力しているた
め、アドレスビットA14が“0"になったときすなわち内
部RAM28から外部RAM58に切り換えられたとき、後続のア
ンドゲート86から“1"が出力され、その出力がアンドゲ
ート72に与えられる。このアンドゲート72の他方入力に
は前述のように電源電圧Vccが不安定な期間に“0"とな
りかつ電源電圧Vccが安定したとき“1"となるリセット
信号/RESが与えられる。したがって、アンドゲート72か
らは、電源電圧が安定したときとき外部RAM58のチップ
セレクト信号RAMCSを外部RAM20に与える。このようにし
て、プログラムROM54から第１レジスタ68に鍵を開ける
ためのデータたとえば“0101"がロードされかつ電源電
圧が安定したときにのみ外部RAM58が選択される。な
お、“第１の鍵データ”としては、“0101"以外に任意
のデータが利用可能である。
また、プログラムROM54のプログラムステップPS2が実
行されたとき、第１レジスタ68にはデータ“0000"がス
トアされる。したがって、アンドゲート84の出力は“0"
であり、そのためにアンドゲート86の出力も“0"とな
り、アンドゲート72の出力すなわち外部RAM選択信号RAM
CSは“0"に保持される。したがって、プログラムROM54
のプログラムステップPS2を実行した後には、外部RAM58
はもはやアクセスできない。このようにして、プログラ
ムステップPS2は外部RAM58の鍵を閉める。なお、“000
0"以外の任意のデータが鍵を閉めるための第２の鍵デー
タとして利用されてもよい。
第６図を参照して、電源スイッチ64（第２図および第
３図）が投入されると、CPUコア24は、リセット回路66
からの出力電圧が所定レベルに達するまで、ステップS1
においてパワーオンリセット状態とする。そして、続く
ステップS2において、プログラムROM54のプログラムを
実行して、そのプログラムに基づいて適宜データ処理を
行う。
そして、ステップS3では、先に説明したプログラムス
テップPS1を実行して、外部RAM58の鍵を開ける。そし
て、CPUコア24は、次のステップS4において、外部RAM58
へのデータの書込みを行い、ステップS5においてその書
込終了が検出されると、続くステップS6において、CPU
コア24は先に説明したプログラムステップPS2を実行す
る。それによって、外部RAM58の鍵が閉められる。その
後、ステップS7において適宜他のプログラム処理を実行
し、電源スイッチ64のオフによって終了する。
このようにして、CPUコア24はプログラムROM54のプロ
グラムステップPS1すなわちステップS3、およびプログ
ラムステップPS2すなわちステップS6実行し、外部RAM58
の鍵を開閉し、その期間だけ、外部RAM58をアクセスし
てデータの書込または読出を行うことができる。
なお、この発明は、上述の実施例のようなゲーム装置
としてだけではなく、バックアップされた外部RAMを有
する外部メモリを装着する形式の任意のデータ処理装置
に適用可能である。
【図面の簡単な説明】 第１図はこの発明の一実施例のバンク切換回路を示す回
路図である。 第２図はこの発明が適用され得るゲーム装置の一例を示
す斜視図である。 第３図は第２図実施例の全体構成を示すブロック図であ
る。 第４図はCPUコアのアドレス空間を示すメモリマップで
ある。 第５図はプログラムROMの一部を示す図解図である。 第６図はこの実施例の動作を示すフロー図である。 第７図はデータ処理装置本体の電源電圧の状態を示す図
解図である。 図において、10はゲーム装置、16はメモリカートリッ
ジ、24はCPUコア、54はプログラムROM、56はバンク切換
回路、58は外部RAM、60はバックアップ電池、64は電源
スイッチ、66はリセット回路、68は第１レジスタ、70は
第２レジスタ、72〜82,92〜100,104はアンドゲート、8
8,90,102はナンドゲート、106はオアゲートを示す。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】データ処理装置に着脱自在に装着されるメ
    モリカートリッジであって、 前記データ処理装置により発生されたデータを一時記憶
    するために用いられる一時記憶手段、 前記一時記憶手段に書き込むべき書き込みデータを発生
    する書き込みデータ発生手段と、 所望のプログラム処理を実行させるために前記データ処
    理装置に与えられるプログラムデータ、前記データ処理
    装置から前記一時記憶手段への書き込みを能動化するた
    めのかつ複数ビットで構成される第１の鍵データ、およ
    び書き込みを禁止するためのかつ複数ビットで構成され
    る第２の鍵データを記憶した不揮発性記憶手段、 前記プログラムデータに従って前記データ処理装置によ
    って読み出された前記不揮発性記憶手段に記憶されてい
    る鍵データを保持するための複数ビットで構成されるレ
    ジスタ、 前記レジスタに保持されている鍵データが、前記第１の
    鍵データであることを検出して第１の鍵検出信号を発生
    し、前記第２の鍵データであることを検出して第２の鍵
    検出信号を発生する鍵データ検出手段、および 前記鍵データ検出手段が第１の鍵検出信号を発生し、か
    つ前記データ処理装置が前記不揮発性記憶手段に記憶さ
    れているデータを読み出していないときに前記一時記憶
    手段への書き込みを能動化し、前記鍵データ検出手段が
    第２の鍵検出号を発生したときに前記一時記憶手段への
    書き込みを禁止する制御手段を備え、 前記第１の鍵データを前記レジスタに設定した後に前記
    一時記憶手段への書き込みが許可され、前記書き込みデ
    ータ発生手段から発生された任意の数の書き込みデータ
    の書き込みが終了した後、前記第２の鍵データを前記レ
    ジスタに設定することによって、以後の前記一時記憶手
    段への書き込みを禁止することを特徴とする、メモリカ
    ートリッジ。
  2. 【請求項２】データ処理装置がプログラムデータに従っ
    て所望のプログラムを実行するデータ処理システムであ
    って、 前記データ処理装置により発生されたデータを一時記憶
    するために用いられる一時記憶手段、 前記一時記憶手段に書き込むべき書き込みデータを発生
    する書き込みデータ発生手段、 所望のプログラム処理を実行させるために前記データ処
    理装置に与えられるプログラムデータ、前記データ処理
    装置から前記一時記憶手段への書き込みを能動化するた
    めのかつ複数ビットで構成される第１の鍵データ、およ
    び書き込みを禁止するためのかつ複数ビットで構成され
    る第２の鍵データを記憶した不揮発性記憶手段、 前記プログラムデータに従って前記データ処理装置によ
    って読み出された前記不揮発性記憶手段に記憶されてい
    る鍵データを保持するための複数ビットで構成されるレ
    ジスタ、 前記レジスタに保持されている鍵データが、前記第１の
    鍵データであることを検出して第１の鍵検出信号を発生
    し、前記第２の鍵データであることを検出して第２の鍵
    検出信号を発生する鍵データ検出手段、および 前記鍵データ検出手段が第１の鍵検出信号を発生し、か
    つ前記データ処理装置が前記不揮発性記憶手段に記憶さ
    れているデータを読み出していないときに前記一時記憶
    手段への書き込みを能動化し、前記鍵データ検出手段が
    第２の鍵検出信号を発生したときに前記一時記憶手段へ
    の書き込みを禁止する制御手段を備え、 前記第１の鍵データを前記レジスタに設定した後に前記
    一時記憶手段への書き込みが許可され、前記書き込みデ
    ータ発生手段から発生された任意の数の書き込みデータ
    の書き込みが終了した後、前記第２の鍵データを前記レ
    ジスタに設定することによって、以後の前記一時記憶手
    段への書き込みを禁止することを特徴とする、データ処
    理システム。
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