JPH02228735A - パイプライン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速データ処理を必要とする情報処理分野や
画像通信分野等に利用するパイプライン回路に関する。

従来の技術 第２図は、従来の２段構成のパイプライ／回路を示して
いる。

第２図において、７は、入力データを一定の時間間隔Ｔ
でランチするＤフリップフロップ（ＤＦＦ）、８は、Ｄ
フリップフロップ７によりラッチされたデータを時間Ｔ
以内で処理する処理部、９は、処理部８により処理され
たデータを時間間隔ＴでラッチするＤフリップフロップ
、１０は、Ｄフリップフロップ９によりラッチされたデ
ータを時間Ｔ以内で処理する処理部である。

上記構成において、時間Ｔ毎に順次、Ｄフリップフロッ
プ７が入力データをラッチし、処理部８がＤフリソゲフ
ロップ７によりランチされたデータを時間Ｔ以内で処理
し、Ｄフリソゲフロップ９が処理部８により処理された
データをラッチし、処理部１０がＤフリップ７０ツブ９
によりラッチされたデータを時間Ｔ以内で処理するので
、処理部８．１０によりデータを並列に処理することが
できる。

発明が解決しようとする課題 しかしながら、上記従来のパイプライン回路では、処理
部８．１０が処理するデータの単位が１データに限られ
たり、データの入力順の順番でしか処理することができ
ない等のように、データを柔軟に処理することができな
いという問題点がある。

本発明は上記従来の問題点に鑑み、データを柔軟に処理
することができるパイプライン回路を提供することを目
的とする。

課題を解決するための手段 本発明は上記目的を達成するために、Ｄフリップフロッ
プの代わりに、前段の処理部により処理されたデータを
順次格納するとともに、前段の処理部により前回処理さ
れたデータを後段の処理部に出力するメモリを設けたも
のである。

作用 本発明は上記構成により、処理部が処理するデータの単
位がメモリの容量に応じて任意となり、また、メモリか
らデータを読み出す順番がランダムであるので、データ
を柔軟に処理することができる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るパイプライン回路の一実施例の構成及
び動作を説明するだめのブロック図である。

第１図において、１．２は、入力データを格納するだめ
のメモリ、３は、メモリ１．２に格納されたデータを処
理する処理部、４．５は、処理部３により処理されたデ
ータを格納するだめのメモリ、６は、メモリ４．５に格
納されたデータを処理する処理部である。

次に、上記実施例の動作を説明する。

第１図（ａ）に示すように、先ず、メモリ２と処理部３
が接続され、処理部３とメ、モリ５が接続され、メモリ
４と処理部６が接続されている場合には、処理部３のデ
ータの処理単位となるＮ個のデータが時間Ｔの間に順次
メモリ１に格納され、前の時間Ｔの間にメモリ２に格納
されたデータが必要な順番で順次時間Ｔの間に出力され
て処理部３により処理され、処理の結果得られるＭ個の
データが順次メモリ５に格納され、前の時間Ｔの間にメ
モリ４に格納されたデータが必要な順番で順次時間Ｔの
間に出力されて処理部６により処理されて出力される。

上記時間Ｔの経過後には第１図（ｂｌに示すように、メ
モリ１と処理部３が接続され、処理部３とメモリ４が接
続され、メモリ５と処理部６が接続される。

この場合にも同様に、処理部３のデータの処理単位とな
るＮ個のデータが時間Ｔの間に順次メモリ２に格納され
、前の時間Ｔの間にメモリ１に格納されたデータが必要
な順番で順次時間Ｔの間に出力されて処理部３により処
理され、処理の結果得られるＭ個のデータが顆次メモリ
４に格納され前の時間Ｔの間にメモリ５に格納されたデ
ータが必要な順番で順次時間Ｔの間に出力されて処理部
６により処理されて出力される。

したがって、上記動作を時間Ｔ毎に繰り返すことにより
、メモリ１．２に格納されたデータが交互に、また任意
の順番で読み出さて処理部３により処理され、メモリ４
．５に格納されたデータが交互に、また任意の順番で読
み出されて処理部６により処理されるので、処理部３．
６が処理するデータの単位が１データに限られたり、デ
ータの入力順の順番でしか処理することができない等の
ような不具合なことがなくなる。

尚、上記実施例では、処理部３．６０前後に２つのメモ
リを設けて切り替えるように構成したが、代わりに１つ
の２ボートメモリを設けてボートを切り替えるように構
成してもよい。

発明の詳細 な説明したように、本発明は、前段の処理部により処理
されたデータを順次格納するとともに、前段の処理部に
より前回処理されたデータな後段の処理部に出力するメ
モリを設けたので、処理部が処理するデータの単位がメ
モリの容量に応じて任意となり、また、メモリからデー
タを読み出す順番がランダムであるので、データを柔軟
に処理することができる。

【図面の簡単な説明】

第１図は、本発明に係るパイプライン回路の一実施例の
構成及び動作を説明するだめのブロック図、第２図は、
従来のパイプライン回路を示すブロック図である。 １、　２．　４．、　５・・・メモリ、３，６・・・処
理部。

Claims (3)

【特許請求の範囲】
1. （１）前段の処理部により処理されたデータを処理する
   処理部と、前段の処理部により処理されたデータを順次
   格納するとともに、前段の処理部により前回処理された
   データを後段の処理部に出力するメモリを有するパイプ
   ライン回路。
2. （２）メモリは、前段の処理部により処理されたデータ
   を順次格納するメモリと、前段の処理部により前回処理
   されたデータを後段の処理部に出力するメモリの２つの
   メモリより成ることを特徴とする請求項（１）に記載の
   パイプライン回路。
3. （３）メモリは２ポートメモリであることを特徴とする
   請求項（１）に記載のパイプライン回路。