JPH02119183A - メモリ用薄膜トランジスタ - Google Patents
メモリ用薄膜トランジスタInfo
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- JPH02119183A JPH02119183A JP63270893A JP27089388A JPH02119183A JP H02119183 A JPH02119183 A JP H02119183A JP 63270893 A JP63270893 A JP 63270893A JP 27089388 A JP27089388 A JP 27089388A JP H02119183 A JPH02119183 A JP H02119183A
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- GPTXWRGISTZRIO-UHFFFAOYSA-N chlorquinaldol Chemical compound ClC1=CC(Cl)=C(O)C2=NC(C)=CC=C21 GPTXWRGISTZRIO-UHFFFAOYSA-N 0.000 claims description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ用薄膜トランジスタに関するものである
。
。
薄膜トランジスタは、ゲート電極とゲート絶縁膜と半導
体層とソースおよびドレイン電極とを積層したもので、
この薄膜トランジスタ毘ては、スタガー型、逆スタガー
型、コブラナー型、逆スタガ−型のものがある。
体層とソースおよびドレイン電極とを積層したもので、
この薄膜トランジスタ毘ては、スタガー型、逆スタガー
型、コブラナー型、逆スタガ−型のものがある。
しかしながら、上記従来の薄膜トランジスタは、そのゲ
ート絶縁膜を、シリコン原子Ｓｉと窒素原子Ｎの組成比
Ｓｉ／Ｎが化学量論比（Ｓ ｉ ／ Ｎ −０，７５）
に近いＳｉＮ膜としているため、メモリ効果はないもの
であった。
ート絶縁膜を、シリコン原子Ｓｉと窒素原子Ｎの組成比
Ｓｉ／Ｎが化学量論比（Ｓ ｉ ／ Ｎ −０，７５）
に近いＳｉＮ膜としているため、メモリ効果はないもの
であった。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、薄膜トランジスタに
メモリ効果をもたせたメモリ用薄膜トランジスタを提供
することにある。
あって、その目的とするところは、薄膜トランジスタに
メモリ効果をもたせたメモリ用薄膜トランジスタを提供
することにある。
本発明は上記目的を達成するために、薄膜トランジスタ
のゲート絶縁膜を、シリコン原子Ｓ１と窒素原子Ｎの組
成比Ｓｉ／Ｎが約０．８５〜約１．１のＳｉＮ膜とした
ものである。
のゲート絶縁膜を、シリコン原子Ｓ１と窒素原子Ｎの組
成比Ｓｉ／Ｎが約０．８５〜約１．１のＳｉＮ膜とした
ものである。
このように、ゲート絶縁膜を、Ｓｌ／Ｎ組成比が約０．
８５〜約１．１のＳｉＮ膜とすれば、このゲート絶縁膜
は十分大きなヒステリシス性をもつから、薄膜トランジ
スタにメモリ効果をもたせることができ、したがって薄
膜トランジスタをメモリ素子として使用することができ
る。
８５〜約１．１のＳｉＮ膜とすれば、このゲート絶縁膜
は十分大きなヒステリシス性をもつから、薄膜トランジ
スタにメモリ効果をもたせることができ、したがって薄
膜トランジスタをメモリ素子として使用することができ
る。
以下、本発明の一実施例を図面を参照して説明する。
第１図はメモリ用薄膜トランジスタの断面を示したもの
で、ここでは逆スタガー型のものを示している。このメ
モリ用薄膜トランジスタは、その基本構造は従来の逆ス
タガー型薄膜トランジスタと同じであり、ゲート絶縁膜
の膜質だけが異なっている。このメモリ用薄膜トランジ
スタの構成を説明すると、第１図において、１はガラス
等からなる絶縁基板、２はこの絶縁基板１１上に形成さ
れたゲート電極であり、このゲート電極２の上には、基
板全面にわたってゲート絶縁膜３が形成されている。こ
のゲート絶縁膜３の上には、前記ゲート電極２に対向さ
せて１−ａ−Ｓ１半導体層４が形成されており、この半
導体層４の上には、ｎ＋−ａ−Ｓｉ コンタクト層５を
介してソース電極６およびドレイン電極７が形成されて
いる。
で、ここでは逆スタガー型のものを示している。このメ
モリ用薄膜トランジスタは、その基本構造は従来の逆ス
タガー型薄膜トランジスタと同じであり、ゲート絶縁膜
の膜質だけが異なっている。このメモリ用薄膜トランジ
スタの構成を説明すると、第１図において、１はガラス
等からなる絶縁基板、２はこの絶縁基板１１上に形成さ
れたゲート電極であり、このゲート電極２の上には、基
板全面にわたってゲート絶縁膜３が形成されている。こ
のゲート絶縁膜３の上には、前記ゲート電極２に対向さ
せて１−ａ−Ｓ１半導体層４が形成されており、この半
導体層４の上には、ｎ＋−ａ−Ｓｉ コンタクト層５を
介してソース電極６およびドレイン電極７が形成されて
いる。
そして、前記ゲート絶縁膜３は、ヒステリシス性をもつ
ＳｉＮ膜つまり、シリコン原子Ｓ１と窒素原字Ｎの組成
比Ｓｉ／Ｎを化学量論比（Ｓ１７Ｎ−０，７５）よりも
大きな値にしたＳｉＮ膜で形成されている。なお、この
実施例ではゲート絶縁膜２の膜厚を２０００人とし、そ
のＳ１／Ｎ組成比を０．８５〜１，１としている。
ＳｉＮ膜つまり、シリコン原子Ｓ１と窒素原字Ｎの組成
比Ｓｉ／Ｎを化学量論比（Ｓ１７Ｎ−０，７５）よりも
大きな値にしたＳｉＮ膜で形成されている。なお、この
実施例ではゲート絶縁膜２の膜厚を２０００人とし、そ
のＳ１／Ｎ組成比を０．８５〜１，１としている。
このメモリ用薄膜トランジスタは、まず、絶縁基板１上
に金属膜を成膜し、この金属膜をパターニングしてゲー
ト電極２を形成した後、この基板１上に、ゲート絶縁膜
３となるＳｉＮ膜と、ｉ −ａ−Ｓｉ半導体層４と、ｎ
”−ａ−８ｉコンタクト層５とをプラズマＣＶＤ法によ
って連続的に成膜し、さらにその上に金属膜を成膜して
この金属膜をパターニングすることによりソース電極６
とドレイン電極７を形成するとともに、上記コンタクト
層５のソース、ドレイン電極６．７間の部分（チャンネ
ル部）をエツチング除去する方法で製造されるもので、
ゲート絶縁膜３となるＳｉＮ膜のプラズマＣＶＤ法によ
る成膜は、その主成分ガスであるＳｉＨ４とＮＨ３の流
量比を、形成するＳｉＮ膜のＳｉ／Ｎ組成比が０．８５
〜１．１になるように選んで行なう。このようにして形
成されたゲート絶縁膜（ＳｉＮ膜）３は十分大きなヒス
テリシス性をもつ。
に金属膜を成膜し、この金属膜をパターニングしてゲー
ト電極２を形成した後、この基板１上に、ゲート絶縁膜
３となるＳｉＮ膜と、ｉ −ａ−Ｓｉ半導体層４と、ｎ
”−ａ−８ｉコンタクト層５とをプラズマＣＶＤ法によ
って連続的に成膜し、さらにその上に金属膜を成膜して
この金属膜をパターニングすることによりソース電極６
とドレイン電極７を形成するとともに、上記コンタクト
層５のソース、ドレイン電極６．７間の部分（チャンネ
ル部）をエツチング除去する方法で製造されるもので、
ゲート絶縁膜３となるＳｉＮ膜のプラズマＣＶＤ法によ
る成膜は、その主成分ガスであるＳｉＨ４とＮＨ３の流
量比を、形成するＳｉＮ膜のＳｉ／Ｎ組成比が０．８５
〜１．１になるように選んで行なう。このようにして形
成されたゲート絶縁膜（ＳｉＮ膜）３は十分大きなヒス
テリシス性をもつ。
すなわち、第２図はゲート絶縁膜（ＳｉＮ膜）３の膜厚
を２０００人とした薄膜トランジスタのＶＧ−ＩＤ特性
（ゲート、電圧ＶＧに対するドレイン電流ＩＤの変化）
を、ゲート絶縁膜２のＳｉ／Ｎ組成比を変えて測定した
結果を示したもので、図＜ａ）はＳｉ ／Ｎ−０，７５
（従来の薄膜トランジスタにおけるゲート絶縁膜のＳ
ｉ ／ Ｎ組成比）の場合の特性、図（ｂ）はＳｉ／Ｎ
−０゜８５の場合の特性、図（ｃ）はＳｉ ／Ｎ−１，
０の場合の特性、図（ｄ）はＳｉ／Ｎ−１，１の場合の
特性を示している。なお、ここでは、ドレイン電圧ＶＤ
を１０Ｖとして、ゲート電圧ｖＧに対するドレイン電流
（ソース電極−ドレイン電極間に流れる電ｆｆ１）Ｉｏ
の変化を測定した結果を示している。
を２０００人とした薄膜トランジスタのＶＧ−ＩＤ特性
（ゲート、電圧ＶＧに対するドレイン電流ＩＤの変化）
を、ゲート絶縁膜２のＳｉ／Ｎ組成比を変えて測定した
結果を示したもので、図＜ａ）はＳｉ ／Ｎ−０，７５
（従来の薄膜トランジスタにおけるゲート絶縁膜のＳ
ｉ ／ Ｎ組成比）の場合の特性、図（ｂ）はＳｉ／Ｎ
−０゜８５の場合の特性、図（ｃ）はＳｉ ／Ｎ−１，
０の場合の特性、図（ｄ）はＳｉ／Ｎ−１，１の場合の
特性を示している。なお、ここでは、ドレイン電圧ＶＤ
を１０Ｖとして、ゲート電圧ｖＧに対するドレイン電流
（ソース電極−ドレイン電極間に流れる電ｆｆ１）Ｉｏ
の変化を測定した結果を示している。
この図のように、Ｓｉ／Ｎ組成比が０．７５のＳｉＮ膜
をゲート絶縁膜とした薄膜トランジスタのＶ６−１．Ｄ
特性はほとんどヒステリシスをもたないが、これに対し
てＳｉ／Ｎ組成比が０．８５〜１，１であるＳｉＮ膜を
ゲート絶縁膜としたメモリ用薄膜トランジスタのＶ。−
１Ｄ特性は、図（ｂ）〜（ｄ）のように、ゲート電圧ｖ
Ｇをマイナス側（−４０Ｖ）から変化させたときはドレ
イン電流ＩＤの立上がりがゲート電圧ｖＧの立上がりに
対してマイナス側にずれ、ゲート電圧ｖＧをプラス側（
＋４０Ｖ）から変化させたときはドレイン電流Ｉ。の立
下がりがゲート電圧ｖＧの立下がりに対してプラス側に
ずれる大きなシステリシスをもっている。なお、図（ａ
）ではヒステリシスの大きさΔＶｔｈ（ゲート電圧ｖＧ
をマイナス側から変化させたときにおけるドレイン電流
ＩＤが１ ｎＡとなるところのゲート電圧ｖＧと、ゲ
ート電圧ｖＧをプラス側から変化させたときにおけるド
レイン電流ＩＤが１ ｎＡとなるところのゲート電圧
Ｖ６との差）が、ΔＶ ｔｈ−２Ｖであり、図Ｔｏ）
テ１；！ΔＶｔｈ −１４Ｖ、図（ｃ） ではΔＶ ｔ
ｈ−２８Ｖであり、図（ｄ） ではΔＶｔｈ−２０Ｖで
ある。
をゲート絶縁膜とした薄膜トランジスタのＶ６−１．Ｄ
特性はほとんどヒステリシスをもたないが、これに対し
てＳｉ／Ｎ組成比が０．８５〜１，１であるＳｉＮ膜を
ゲート絶縁膜としたメモリ用薄膜トランジスタのＶ。−
１Ｄ特性は、図（ｂ）〜（ｄ）のように、ゲート電圧ｖ
Ｇをマイナス側（−４０Ｖ）から変化させたときはドレ
イン電流ＩＤの立上がりがゲート電圧ｖＧの立上がりに
対してマイナス側にずれ、ゲート電圧ｖＧをプラス側（
＋４０Ｖ）から変化させたときはドレイン電流Ｉ。の立
下がりがゲート電圧ｖＧの立下がりに対してプラス側に
ずれる大きなシステリシスをもっている。なお、図（ａ
）ではヒステリシスの大きさΔＶｔｈ（ゲート電圧ｖＧ
をマイナス側から変化させたときにおけるドレイン電流
ＩＤが１ ｎＡとなるところのゲート電圧ｖＧと、ゲ
ート電圧ｖＧをプラス側から変化させたときにおけるド
レイン電流ＩＤが１ ｎＡとなるところのゲート電圧
Ｖ６との差）が、ΔＶ ｔｈ−２Ｖであり、図Ｔｏ）
テ１；！ΔＶｔｈ −１４Ｖ、図（ｃ） ではΔＶ ｔ
ｈ−２８Ｖであり、図（ｄ） ではΔＶｔｈ−２０Ｖで
ある。
このようにＶＧ−より特性が図（ｂ）〜（ｄ）のような
大きなヒステリシスをもっているということは、これら
の薄膜トランジスタがそのゲート絶縁膜３に電荷を蓄え
るメモリ効果をもっているということであり、したがっ
てゲート絶縁膜３をＳｉ／Ｎ組成比が０．８５〜１．１
のＳｉＮ膜で形成した上記メモリ用薄膜トランジスタは
、そのゲート電極Ｇに印加するバイアス電圧の正負（＋
４０Ｖ、−４０Ｖ）を制御することによって、書込みお
よび読出しの可能なメモリ素子として使用することがで
きる。また上記メモリ用薄膜トランジスタは、最終的に
ゲート電極２に加えたバイアス電圧の影響を保持するの
で、２２ＦＲＯＭ等のメモリ素子としても十分利用する
ことができる。
大きなヒステリシスをもっているということは、これら
の薄膜トランジスタがそのゲート絶縁膜３に電荷を蓄え
るメモリ効果をもっているということであり、したがっ
てゲート絶縁膜３をＳｉ／Ｎ組成比が０．８５〜１．１
のＳｉＮ膜で形成した上記メモリ用薄膜トランジスタは
、そのゲート電極Ｇに印加するバイアス電圧の正負（＋
４０Ｖ、−４０Ｖ）を制御することによって、書込みお
よび読出しの可能なメモリ素子として使用することがで
きる。また上記メモリ用薄膜トランジスタは、最終的に
ゲート電極２に加えたバイアス電圧の影響を保持するの
で、２２ＦＲＯＭ等のメモリ素子としても十分利用する
ことができる。
なお、ここではΔｖｔｈを“ヒステリシスの大きさ”と
呼んでいるが、このΔｖｔｈは、“ヒステリシスの幅”
または“メモリ幅”とも呼ばれる。
呼んでいるが、このΔｖｔｈは、“ヒステリシスの幅”
または“メモリ幅”とも呼ばれる。
なお、上記実施例では、ゲート絶縁膜３として用いるＳ
ｉＮ膜の膜厚を２０００人としたが、このＳｉＮ膜の膜
厚は２０００人〜３０００人（通常の薄膜トランジスタ
のゲート絶縁膜の膜厚）の範囲であればよい。ただし、
ＳｉＮ膜の膜厚を厚くする場合は、そのＳｉ／Ｎ組成比
の範囲を、膜厚２０００人の場合の範囲（Ｓｉ Ｎ膜０
．８５〜１．１）より狭く選ぶ必要がある。
ｉＮ膜の膜厚を２０００人としたが、このＳｉＮ膜の膜
厚は２０００人〜３０００人（通常の薄膜トランジスタ
のゲート絶縁膜の膜厚）の範囲であればよい。ただし、
ＳｉＮ膜の膜厚を厚くする場合は、そのＳｉ／Ｎ組成比
の範囲を、膜厚２０００人の場合の範囲（Ｓｉ Ｎ膜０
．８５〜１．１）より狭く選ぶ必要がある。
第３図は、ゲート絶縁膜（Ｓｉ Ｎ膜）３の膜厚を３０
００人とした薄膜トランジスタのＶＧＩ、特性を、ゲー
ト絶縁膜３のＳ ｉ ／ Ｎ組成比を変えて測定（ドレ
イン電圧ＶＤをＩＯＶとして測定）した結果を示したも
ので、図（ａ）はＳｉ／Ｎ−０，７５の場合の特性、図
（ｂ）はＳｉ／Ｎ−０，８５の場合の特性、図（Ｃ）は
Ｓｉ／Ｎ＝１．０の場合の特性、図（ｄ）はＳｉ ／Ｎ
＝１．１の場合の特性を示している。
００人とした薄膜トランジスタのＶＧＩ、特性を、ゲー
ト絶縁膜３のＳ ｉ ／ Ｎ組成比を変えて測定（ドレ
イン電圧ＶＤをＩＯＶとして測定）した結果を示したも
ので、図（ａ）はＳｉ／Ｎ−０，７５の場合の特性、図
（ｂ）はＳｉ／Ｎ−０，８５の場合の特性、図（Ｃ）は
Ｓｉ／Ｎ＝１．０の場合の特性、図（ｄ）はＳｉ ／Ｎ
＝１．１の場合の特性を示している。
この図のように、ゲート絶縁膜の膜厚を３０００人と厚
くした場合のｖＧ−ＩＤ特性は、Ｓ ｉ ／ Ｎ組成比
をどの値に選んだ場合も、第２図に示した膜厚２０００
人の場合のＶ。−■。特性に比べてヒステリシスの大き
さが小さくなるが、膜厚が３０００人でもＳｉ／Ｎ組成
比が１．０であれば図（Ｃ）のような大きなヒステリシ
スが得られる。この図（Ｃ）の場合のヒステリシスの大
きさΔＶｔｈは、ΔＶｔｈ−１６Ｖであり、ヒステリシ
スの大きさΔｖｔｈが１５Ｖ以上であれば実用上十分な
メモリ効果をもつから、この薄膜トランジスタはＥ＝
ＦＲＯＭ等のメモリ素子として使用できる。なお、図（
ａ）ではΔＶｔｈ−０．５Ｖ、図（ｂ）ではΔＶｔｈ−
２Ｖ、図（ｄ）ではΔｖｔｈ−１２Ｖであり、このうち
図（ｄ）のヒステリシスの大きさは比較的大きいが、Δ
Ｖ ｔｈ−１２Ｖ程度では十分なメモリ効果は得られな
いから、Ｅ２ＰＲＯＭ等のメモリ素子としては不適当で
ある。
くした場合のｖＧ−ＩＤ特性は、Ｓ ｉ ／ Ｎ組成比
をどの値に選んだ場合も、第２図に示した膜厚２０００
人の場合のＶ。−■。特性に比べてヒステリシスの大き
さが小さくなるが、膜厚が３０００人でもＳｉ／Ｎ組成
比が１．０であれば図（Ｃ）のような大きなヒステリシ
スが得られる。この図（Ｃ）の場合のヒステリシスの大
きさΔＶｔｈは、ΔＶｔｈ−１６Ｖであり、ヒステリシ
スの大きさΔｖｔｈが１５Ｖ以上であれば実用上十分な
メモリ効果をもつから、この薄膜トランジスタはＥ＝
ＦＲＯＭ等のメモリ素子として使用できる。なお、図（
ａ）ではΔＶｔｈ−０．５Ｖ、図（ｂ）ではΔＶｔｈ−
２Ｖ、図（ｄ）ではΔｖｔｈ−１２Ｖであり、このうち
図（ｄ）のヒステリシスの大きさは比較的大きいが、Δ
Ｖ ｔｈ−１２Ｖ程度では十分なメモリ効果は得られな
いから、Ｅ２ＰＲＯＭ等のメモリ素子としては不適当で
ある。
第４図はゲート絶縁膜（ＳｉＮ膜）３の膜厚が２０００
人である場合と３０００人である場合におけるＳｉＮ膜
のＳｉ／Ｎ組成比とヒステリシスの大きさΔｖｔｈとの
関係を示したもので、ここでは、ゲート電圧Ｖ６を±４
０Ｖ、 ドレイン電圧ＶＤをＩＯＶとして、ソース−
ドレイン間に１ｎＡの電流が流れるところのΔＶｔｈを
測定した結果を示している。この図のように、ＳｉＮ膜
３が２０００人、３０００人のいずれの膜厚の場合も、
Ｓｉ／Ｎ組成比が１．０付近であるときにヒステリシス
が最も大きいが、上述したようにヒステリシスの大きさ
Δｖｔｈが１５Ｖ以上であれば上記薄膜トランジスタは
実用上十分なメモリ効果をもつから、ＳｉＮ膜の膜厚を
２０００人とする場合は、そのＳｉ／Ｎ組成比を約０．
８５〜約１．１の範囲にすればよく、またＳｉＮ膜の膜
厚を３０００人とする場合はそのＳｉ／Ｎ組成比を約１
．０にすればよい。なお、ゲート絶縁膜（Ｓｉ Ｎ膜）
３の膜厚を２０００人よりさらに薄くすれば、薄膜トラ
ンジスタにメモリ効果をもたせることのできるＳｉＮ膜
のＳｉ／Ｎ組成比の範囲を約０．８５〜約１．１より広
くとることができるが、ゲート絶縁膜３の膜厚を２００
０人よりさらに薄くするとその機械的な耐圧性が悪くな
ってしまうから、ケート絶縁膜３の膜厚は２０００人〜
３０００人が適当である。
人である場合と３０００人である場合におけるＳｉＮ膜
のＳｉ／Ｎ組成比とヒステリシスの大きさΔｖｔｈとの
関係を示したもので、ここでは、ゲート電圧Ｖ６を±４
０Ｖ、 ドレイン電圧ＶＤをＩＯＶとして、ソース−
ドレイン間に１ｎＡの電流が流れるところのΔＶｔｈを
測定した結果を示している。この図のように、ＳｉＮ膜
３が２０００人、３０００人のいずれの膜厚の場合も、
Ｓｉ／Ｎ組成比が１．０付近であるときにヒステリシス
が最も大きいが、上述したようにヒステリシスの大きさ
Δｖｔｈが１５Ｖ以上であれば上記薄膜トランジスタは
実用上十分なメモリ効果をもつから、ＳｉＮ膜の膜厚を
２０００人とする場合は、そのＳｉ／Ｎ組成比を約０．
８５〜約１．１の範囲にすればよく、またＳｉＮ膜の膜
厚を３０００人とする場合はそのＳｉ／Ｎ組成比を約１
．０にすればよい。なお、ゲート絶縁膜（Ｓｉ Ｎ膜）
３の膜厚を２０００人よりさらに薄くすれば、薄膜トラ
ンジスタにメモリ効果をもたせることのできるＳｉＮ膜
のＳｉ／Ｎ組成比の範囲を約０．８５〜約１．１より広
くとることができるが、ゲート絶縁膜３の膜厚を２００
０人よりさらに薄くするとその機械的な耐圧性が悪くな
ってしまうから、ケート絶縁膜３の膜厚は２０００人〜
３０００人が適当である。
なお、上記実施例では、逆スタガー型のメモリ薄膜トラ
ンジスタについて説明したが、本発明は、スタガー型、
コブラナー型、逆スタガ−型のものにも適用できるもの
で、その場合も、ゲート絶縁膜３として用いるＳｉＮ膜
の８１／Ｎ比を約０．８５〜約１．１の範囲とし、また
ヒステリシスの大きさΔｖｔｈが１５以上となる値にゲ
ート絶縁膜（ＳＩ Ｎ膜）３の膜厚を選べば、上記メモ
リ用薄膜トランジスタにメモリ効果をもたせることがで
きる。
ンジスタについて説明したが、本発明は、スタガー型、
コブラナー型、逆スタガ−型のものにも適用できるもの
で、その場合も、ゲート絶縁膜３として用いるＳｉＮ膜
の８１／Ｎ比を約０．８５〜約１．１の範囲とし、また
ヒステリシスの大きさΔｖｔｈが１５以上となる値にゲ
ート絶縁膜（ＳＩ Ｎ膜）３の膜厚を選べば、上記メモ
リ用薄膜トランジスタにメモリ効果をもたせることがで
きる。
本発明のメモリ用薄膜トランジスタは、薄膜トランジス
タのゲート絶縁膜を、シリコン原子Ｓ１と窒素原子Ｎの
組成比Ｓ ｉ ／ Ｎが約０．８５〜約１．１のＳｉＮ
膜としたものであるから、薄膜トランジスタにメモリ効
果をもたせて、メモリ素子として使用することができる
。
タのゲート絶縁膜を、シリコン原子Ｓ１と窒素原子Ｎの
組成比Ｓ ｉ ／ Ｎが約０．８５〜約１．１のＳｉＮ
膜としたものであるから、薄膜トランジスタにメモリ効
果をもたせて、メモリ素子として使用することができる
。
第１図は本発明の一実施例を示すメモリ用薄膜トランジ
スタの断面図、第２図はゲート絶縁膜を２０００人とし
た薄膜トランジスタのゲート絶縁膜の８１７Ｎ組成比に
ょるＶ６−ＩＤ特性図、第３図はゲート絶縁膜を３００
０人とした薄膜トランジスタのゲート絶縁膜のＳｉ／Ｎ
組成比にょるＶＧ−ＩＤ特性図、第４図はゲート絶縁膜
を２０００人とした薄膜トランジスタとゲート絶縁膜を
３０００人とした薄膜トランジスタのゲート絶縁膜のＳ
ｉ／Ｎ比とヒステリシスの大きさとの関係を示す図であ
る。 １・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜（ＳＩ Ｎ膜）、４−ｉ−ａ−８ｔ半導体層、
５・・・ｎ＋−ａ−８１コンタクト層、６・・・ソース
電極、７・・・ドレイン電極。
スタの断面図、第２図はゲート絶縁膜を２０００人とし
た薄膜トランジスタのゲート絶縁膜の８１７Ｎ組成比に
ょるＶ６−ＩＤ特性図、第３図はゲート絶縁膜を３００
０人とした薄膜トランジスタのゲート絶縁膜のＳｉ／Ｎ
組成比にょるＶＧ−ＩＤ特性図、第４図はゲート絶縁膜
を２０００人とした薄膜トランジスタとゲート絶縁膜を
３０００人とした薄膜トランジスタのゲート絶縁膜のＳ
ｉ／Ｎ比とヒステリシスの大きさとの関係を示す図であ
る。 １・・・絶縁基板、２・・・ゲート電極、３・・・ゲー
ト絶縁膜（ＳＩ Ｎ膜）、４−ｉ−ａ−８ｔ半導体層、
５・・・ｎ＋−ａ−８１コンタクト層、６・・・ソース
電極、７・・・ドレイン電極。
Claims (1)
- ゲート電極とゲート絶縁膜と半導体層とソースおよびド
レイン電極とを積層した薄膜トランジスタにおいて、前
記ゲート絶縁膜を、シリコン原子Ｓｉと窒素原子Ｎの組
成比Ｓｉ／Ｎが約０．８５〜約１．１のＳｉＮ膜とした
ことを特徴とするメモリ用薄膜トランジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270893A JPH0831607B2 (ja) | 1988-10-28 | 1988-10-28 | メモリ用薄膜トランジスタ |
| DE89120014T DE68912071T2 (de) | 1988-10-28 | 1989-10-27 | Dünnfilm-Transistor mit einer Speicherfunktion und Verfahren zur Verwendung eines Dünnfilmtransistors als Speicherelement. |
| CA002001682A CA2001682C (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| EP89120014A EP0366146B1 (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| KR1019890015604A KR930003556B1 (ko) | 1988-10-28 | 1989-10-28 | 메모리 트랜지스터 시스템 |
| US07/668,741 US5196912A (en) | 1988-10-28 | 1991-03-13 | Thin film transistor having memory function and method for using thin film transistor as memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270893A JPH0831607B2 (ja) | 1988-10-28 | 1988-10-28 | メモリ用薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119183A true JPH02119183A (ja) | 1990-05-07 |
| JPH0831607B2 JPH0831607B2 (ja) | 1996-03-27 |
Family
ID=17492438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270893A Expired - Fee Related JPH0831607B2 (ja) | 1988-10-28 | 1988-10-28 | メモリ用薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831607B2 (ja) |
-
1988
- 1988-10-28 JP JP63270893A patent/JPH0831607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831607B2 (ja) | 1996-03-27 |
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