JPS60206174A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS60206174A JPS60206174A JP6308584A JP6308584A JPS60206174A JP S60206174 A JPS60206174 A JP S60206174A JP 6308584 A JP6308584 A JP 6308584A JP 6308584 A JP6308584 A JP 6308584A JP S60206174 A JPS60206174 A JP S60206174A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ソース、ドレインコンタクトの抵抗が小さく
、高速で動作できる薄膜トランジスタに関する。
、高速で動作できる薄膜トランジスタに関する。
近年、ガラスなどの絶縁性基板上に形成できる薄膜トラ
ンジスタの開発が各所で盛んである。絶絶性基板上に、
薄膜トランジスタさらなるスイッチ素子を了レイ状に設
けたマ） ＩＪクス状の液晶、エレクトロルミネッセン
ス、エレクトロクロミックなどのぺ示装置は、１７画像
などの、高速。高稍細度の戎示途可能にする。音間トラ
ンジスタの活性領域に用いる半導体薄膜としては、プラ
ズマＯＶＤ法、スパッタ法などによって、ガラスなどの
基板上に、’、Ａｍ積かつ安価に形成できる水素化非晶
質シリコンが有望とさｎている。
ンジスタの開発が各所で盛んである。絶絶性基板上に、
薄膜トランジスタさらなるスイッチ素子を了レイ状に設
けたマ） ＩＪクス状の液晶、エレクトロルミネッセン
ス、エレクトロクロミックなどのぺ示装置は、１７画像
などの、高速。高稍細度の戎示途可能にする。音間トラ
ンジスタの活性領域に用いる半導体薄膜としては、プラ
ズマＯＶＤ法、スパッタ法などによって、ガラスなどの
基板上に、’、Ａｍ積かつ安価に形成できる水素化非晶
質シリコンが有望とさｎている。
第１図に、従来の水素化非晶質シリコン膜を活性領域の
半導体膜として用いた薄膜トランジスタの断面構造図を
示す。第１図で１はガラス基板、２はアルミニウム、ク
ロム等の金属材料よりなるゲート電極、３は二酸化シリ
コン、チツ化シリコン等よりなるゲート絶縁膜、４は水
素化非晶質シリコン膜よジなる非晶質半導体膜、５およ
び６はアルミニウム、クロム等の金属材料よりなるソー
ス。ドレイン電極、７および８は、ｎ＋型の非晶質シリ
コンからなる、ソースおよびドレイン、９は二酸化シリ
コン、チツ化シリコン等よりなる絶縁ｊ漢である。第１
図で示した薄膜トランジスタは、ゲート電極２に電圧を
加えることにょｐｌ ソース、ドレイン７．８の間の、
非晶質シリコン膜４とゲート絶縁膜３の界面にチャンネ
ルを形成し、絶縁ゲート’に界効果型トランジスタの動
作をするしかし、第１図の従来の薄膜トランジスタは以
下に記す欠点を有する。即ち、第１図にＲで示しである
部分は、トランジスタの動作時に抵抗として働く。非晶
質シリコンの比抵抗は１０８（Ω０口〕以上あり、空間
電荷制限電が流ｎるとしても、Ｒの部分の抵抗値は１μ
Ω以上の値となる（非晶質シリコンの厚さ〜５０００Ａ
、、 ソース、ドレイ／コンタクト面積〜１０μｍＸ１
００μ常のとき］。この為、第１図の従来の薄膜トラン
ジスタで１０μ八以上のオン電Ｎ、を得るのは非晶に困
難である第２図は、第１図の従来の薄膜トランジスタの
上記の欠点を正すために考えらｔ″ＬｆＣ，、更に他の
従来の薄膜トランジスタの断面構造を示す図である。第
２図の薄ｊ漠トランジスタでは、ソース、ドレイ／７，
８とチャンネル部は、はぼ同一の平面上にあるため、第
１図のＲで示す部分の抵抗は大巾に減少できる。しかし
、第２図の薄膜トランジスタは以下に記す欠点を有する
。即ち、金属材料からなるソース、ドレイン電極５，６
が直接、半導体膜４と端部で接するため、ソース、ドレ
イン部のコンタクトは充分な整流性を保つことが困難で
、トランジスタのオフ時に、ホールによるリーク電流が
流ｎる。この為、第２図の薄膜トランジスタ、４ケタ以
上の大きなオン１オフ比を得るのが困難である。
半導体膜として用いた薄膜トランジスタの断面構造図を
示す。第１図で１はガラス基板、２はアルミニウム、ク
ロム等の金属材料よりなるゲート電極、３は二酸化シリ
コン、チツ化シリコン等よりなるゲート絶縁膜、４は水
素化非晶質シリコン膜よジなる非晶質半導体膜、５およ
び６はアルミニウム、クロム等の金属材料よりなるソー
ス。ドレイン電極、７および８は、ｎ＋型の非晶質シリ
コンからなる、ソースおよびドレイン、９は二酸化シリ
コン、チツ化シリコン等よりなる絶縁ｊ漢である。第１
図で示した薄膜トランジスタは、ゲート電極２に電圧を
加えることにょｐｌ ソース、ドレイン７．８の間の、
非晶質シリコン膜４とゲート絶縁膜３の界面にチャンネ
ルを形成し、絶縁ゲート’に界効果型トランジスタの動
作をするしかし、第１図の従来の薄膜トランジスタは以
下に記す欠点を有する。即ち、第１図にＲで示しである
部分は、トランジスタの動作時に抵抗として働く。非晶
質シリコンの比抵抗は１０８（Ω０口〕以上あり、空間
電荷制限電が流ｎるとしても、Ｒの部分の抵抗値は１μ
Ω以上の値となる（非晶質シリコンの厚さ〜５０００Ａ
、、 ソース、ドレイ／コンタクト面積〜１０μｍＸ１
００μ常のとき］。この為、第１図の従来の薄膜トラン
ジスタで１０μ八以上のオン電Ｎ、を得るのは非晶に困
難である第２図は、第１図の従来の薄膜トランジスタの
上記の欠点を正すために考えらｔ″ＬｆＣ，、更に他の
従来の薄膜トランジスタの断面構造を示す図である。第
２図の薄ｊ漠トランジスタでは、ソース、ドレイ／７，
８とチャンネル部は、はぼ同一の平面上にあるため、第
１図のＲで示す部分の抵抗は大巾に減少できる。しかし
、第２図の薄膜トランジスタは以下に記す欠点を有する
。即ち、金属材料からなるソース、ドレイン電極５，６
が直接、半導体膜４と端部で接するため、ソース、ドレ
イン部のコンタクトは充分な整流性を保つことが困難で
、トランジスタのオフ時に、ホールによるリーク電流が
流ｎる。この為、第２図の薄膜トランジスタ、４ケタ以
上の大きなオン１オフ比を得るのが困難である。
本発明の目的は、上記のごとき従来の欠点を除き、コン
タクト抵抗が小さく、オフ′ＦＵＬ流の増加することの
無い、薄膜トランジスタを提供することにある。
タクト抵抗が小さく、オフ′ＦＵＬ流の増加することの
無い、薄膜トランジスタを提供することにある。
以下、実施例に基づいて、図面により本発明を説明する
。第８図は、本発明の薄ｊ１ネトランジスタの一実施例
の断面構造を示す図である。各部分の名称は、第１図の
場合と同様である。第３図では、ソース７、ドレイン８
は、非晶質シリコン膜４のｙＡ’＋部に設けらｎた斜面
に形成さ扛ている。更にソース７とドレイ／８はゲート
絶縁、膜８を介して、平面的には重なり合っている。第
３図の薄膜トランジスタでは、チャ／ネル領域と、ソー
ス、ドレインが重なり合っているので、第１図Ｒ部の抵
抗は無視できる。更に、非晶質シリコン膜４とソース、
ドレイ／電極５，６が直接、接している部分も無いので
、ソース、ドレインの接合は、良好な整流性を有し７、
ホール電流が流ｎて、リーク電流が増大することもない
。非晶質シリコ／膜４の端部を斜めに形成するには、ウ
ェッチエッチ法、ドライエッチ法、いず肚の方法によっ
ても、等方性エツチングなどの条件を適当に選ぶことに
より充分実現可能である。各層の厚さは、通常２００八
〜１μ催が用いらｎる。また第３図の実施例では半導体
ｒＦＡｔ非晶質シリコンとして説明したが、こ扛らば、
微結晶シリコン、多結晶シリコン等、他の、比抵抗が大
きく、バルク抵抗がコンタクト抵抗に影響する薄膜トラ
ンジスタの場合にも本発明が適用できるのは明らかであ
る。
。第８図は、本発明の薄ｊ１ネトランジスタの一実施例
の断面構造を示す図である。各部分の名称は、第１図の
場合と同様である。第３図では、ソース７、ドレイン８
は、非晶質シリコン膜４のｙＡ’＋部に設けらｎた斜面
に形成さ扛ている。更にソース７とドレイ／８はゲート
絶縁、膜８を介して、平面的には重なり合っている。第
３図の薄膜トランジスタでは、チャ／ネル領域と、ソー
ス、ドレインが重なり合っているので、第１図Ｒ部の抵
抗は無視できる。更に、非晶質シリコン膜４とソース、
ドレイ／電極５，６が直接、接している部分も無いので
、ソース、ドレインの接合は、良好な整流性を有し７、
ホール電流が流ｎて、リーク電流が増大することもない
。非晶質シリコ／膜４の端部を斜めに形成するには、ウ
ェッチエッチ法、ドライエッチ法、いず肚の方法によっ
ても、等方性エツチングなどの条件を適当に選ぶことに
より充分実現可能である。各層の厚さは、通常２００八
〜１μ催が用いらｎる。また第３図の実施例では半導体
ｒＦＡｔ非晶質シリコンとして説明したが、こ扛らば、
微結晶シリコン、多結晶シリコン等、他の、比抵抗が大
きく、バルク抵抗がコンタクト抵抗に影響する薄膜トラ
ンジスタの場合にも本発明が適用できるのは明らかであ
る。
以上に記した本発明の薄膜トランジスタは１゜コンタク
ト抵抗が小さく、大きなオン電流が得らｎる。
ト抵抗が小さく、大きなオン電流が得らｎる。
２゜コンタクトの整流性が良好でオフ電流が小さい
などの優した特徴を有する。
第１図、舘２図は従来の薄痕トう／ジスタの断面図、第
３図は本発明の薄ｊ漠トランジスタの断面図である。 １９．ガラス基板、２．。ゲート電極、３．。ゲート絶
縁膜、４０．非晶質シリコン膜、５．。ノース電極、６
．。ドレイ／電極、７１．ソース、８、。ドレイン、９
．。絶縁膜。 以上出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
３図は本発明の薄ｊ漠トランジスタの断面図である。 １９．ガラス基板、２．。ゲート電極、３．。ゲート絶
縁膜、４０．非晶質シリコン膜、５．。ノース電極、６
．。ドレイ／電極、７１．ソース、８、。ドレイン、９
．。絶縁膜。 以上出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
Claims (2)
- （１）絶縁性基板上に設けた、ゲート電極、ゲート絶縁
膜、シリコンを主成分とした半導体薄膜およびソース、
ドレイン電極を有する絶縁ゲート電界効果型の′ＦＪ−
膜トランジスタにおいて、前記ソース、ドレイン電極と
半導体薄膜のコンタクトは、半導体薄膜の端部に設けら
ｔた斜面に形成さｎていることを特長とする薄膜トラン
ジスタ。 - （２） ソース、ドレイン電極とゲート電極とは、ゲー
ト絶縁膜を界して平面的に重なり合う部分のあることを
特徴とする特許請求の範囲第１項記載のＮ膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308584A JPS60206174A (ja) | 1984-03-30 | 1984-03-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308584A JPS60206174A (ja) | 1984-03-30 | 1984-03-30 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206174A true JPS60206174A (ja) | 1985-10-17 |
| JPH0556668B2 JPH0556668B2 (ja) | 1993-08-20 |
Family
ID=13219138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6308584A Granted JPS60206174A (ja) | 1984-03-30 | 1984-03-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206174A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259565A (ja) * | 1988-04-11 | 1989-10-17 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| EP0480373A2 (en) * | 1990-10-09 | 1992-04-15 | Seiko Epson Corporation | Thin-film semiconductor device |
| CN104779301A (zh) * | 2015-04-24 | 2015-07-15 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板、显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950566A (ja) * | 1982-08-23 | 1984-03-23 | ゼロツクス・コ−ポレ−シヨン | 薄膜トランジスタの作成方法 |
-
1984
- 1984-03-30 JP JP6308584A patent/JPS60206174A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950566A (ja) * | 1982-08-23 | 1984-03-23 | ゼロツクス・コ−ポレ−シヨン | 薄膜トランジスタの作成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259565A (ja) * | 1988-04-11 | 1989-10-17 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| EP0480373A2 (en) * | 1990-10-09 | 1992-04-15 | Seiko Epson Corporation | Thin-film semiconductor device |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
| CN104779301A (zh) * | 2015-04-24 | 2015-07-15 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板、显示装置 |
| US9923067B2 (en) | 2015-04-24 | 2018-03-20 | Boe Technology Group Co., Ltd. | Thin-film transistor and method for fabricating the same, array substrate and method for fabricating the same, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556668B2 (ja) | 1993-08-20 |
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| JPH07106581A (ja) | 半導体装置 |
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