JP7719397B2 - 半導体記憶装置 - Google Patents

Description

本開示は、半導体記憶装置に関する。

半導体記憶装置の高速化にともない、その動作に必要な各種の動作信号を適切なタイミングで生成することが困難になっている。

特許文献１には、半導体記憶装置において、レプリカ回路を用いて、センスアンプ回路の起動信号を生成する半導体記憶装置が開示されている。上記のレプリカ回路は、メモリアレイに含まれるメモリセルと類似した構造のレプリカメモリセルを含む。

特許文献２には、半導体記憶装置において、ライトアシスト技術としてネガティブビット線技術を使用することが示されている。このものでは、ビット線を負電位に引き下げるタイミング信号を生成する回路にダミービット線を負荷として接続している。

特開２００６－１２２４０号公報 米国特許第８３２５５１２号公報

しかしながら、従来のセンスアンプ回路用の起動信号を生成する回路は、メモリセルのデータ読出し時のみに使用され、メモリセルへのデータ書き込み時には使用されていない（例えば、特許文献１参照）。したがって、別途データ書き込み時用の回路が必要となる。

また、従来のライトアシスト技術は、メモリセルへのデータ書き込み時のみに使用され、メモリセルのデータ読出し時には使用されていない（例えば、特許文献２参照）。したがって、別途データ読出し時用の回路が必要となる。

すなわち、従来技術では、メモリセルのデータ読出し時とデータ書き込み時との両方に対応しようとした場合、それぞれに対応した回路を搭載する必要があり、回路面積が増大するという問題がある。

本開示は、上記の課題を解決するためになされたものであり、データの読出しおよび書込みのそれぞれに対応する回路を用意することによる面積オーバーヘッドをなくすことを目的とする。

本開示の一態様では、半導体記憶装置は、複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するビット線対に接続されるメモリセルアレイと、複数のレプリカメモリセルを含み、前記複数のレプリカメモリセルがレプリカワード線信号に応じて共通の レプリカビット線にレプリカビット線信号を出力するレプリカビット線回路と、前記レプリカビット線信号に基づいて生成されたセンスアンプ起動信号に応じて前記ビット線対の信号を増幅するセンスアンプ回路と、書込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書込み回路と、前記負電位ブースト信号を生成する回路であって、当該負電位ブースト信号の信号生成経路に前記レプリカビット線を含む負電位ブースト信号生成回路とを備え、前記メモリセルのデータ読出し時には、前記レプリカワード線信号に応じて前記レプリカビット線に前記レプリカビット線信号が出力され、当該レプリカビット線信号に応じて前記センスアンプ起動信号が変化することによりセンスアンプ回路が駆動され、前記メモリセルへのデータ書込み時には、前記負電位ブースト信号生成回路から出力される前記負電位ブースト信号によって書込み対象のビット線対の低電位側を負電位にする、という構成にした。

この態様によると、レプリカビット線信号に基づいて生成されたセンスアンプ起動信号を使用することにより、最適な起動タイミングをセンスアンプ回路に供給することができる。また、負電位ブースト信号の信号生成経路にレプリカメモリセルに接続されたレプリカビット線を接続しているので、新たなダミービット線を設けることなく、負電位ブースト信号生成回路から最適な起動タイミングで信号を出力することができる。すなわち、１つのレプリカ回路を用いてデータの読出しおよび書込みに対応した制御信号を生成するようにしたので、データの読出しおよび書込みのそれぞれに対応する回路を用意することによる面積オーバーヘッドをなくすことができる。

本開示によると、半導体記憶装置において、１つのレプリカ回路を用いてデータの読出しおよび書込みに対応した制御信号を生成するようにしたので、データの読出しおよび書込みのそれぞれに対応する回路を用意することによる面積オーバーヘッドをなくすことができる。

半導体記憶装置（第１実施形態）の構成の一部について例示する機能ブロック図 半導体記憶装置（第１実施形態）を構成するアンプ回路の回路構成例を示す図 図１Ａのメモリセルの回路構成例を示す図 図１Ａのレプリカセルの回路構成例を示す図 センスアンプ起動信号の生成経路について説明するための図 負電位ブースト信号の生成経路について説明するための図 半導体記憶装置（第１実施形態）の動作例を示すタイミングチャート 半導体記憶装置（第１実施形態の変形例１）についての図１Ｂ相当図 半導体記憶装置（第１実施形態の変形例２）についての図１Ａ相当図 半導体記憶装置（第１実施形態の変形例２）についての図１Ｂ相当図 半導体記憶装置（第２実施形態）についての図１Ｂ相当図 半導体記憶装置（第２実施形態）の動作例を示すタイミングチャート

以下、実施の形態について、図面を参照して説明する。なお、以下の説明において、信号線とその信号線を通る信号とについて、同じ符号を用いて説明する場合がある。

＜第１実施形態＞
半導体記憶装置１は、メモリセルアレイ３と、レプリカビット線回路４と、アンプ回路２とを備える。

図１（図１Ａ及び図１Ｂ）には、第１実施形態に係る半導体記憶装置１の構成例を示す。半導体記憶装置１は、図１Ａの構成１ａと図１Ｂの構成１ｂとを含む。図１Ａには、構成１ａとして、メモリアレイ３及びレプリカビット線回路４とその周辺回路の構成例を示す。図１Ｂには、構成１ｂとして、アンプ回路２とその周辺回路の構成例を示す。

－メモリセルアレイ－
図１Ａに示すように、メモリセルアレイ３は、ｍ行（ｍは自然数）×ｎ列（ｎは自然数）のアレイ状に配置された複数のメモリセルＭＣを備える。

メモリセルアレイ３は、メモリセルＭＣの行に対応して配置された複数（図１Ａではｍ）のワード線ＷＬと、メモリセルＭＣの列に対応して配置された複数（図１Ａではｎ）のビット線対ＢＬＴとを備える。ビット線対ＢＬＴは、対をなすビット線ＢＬ，ＢＬＸで構成される。ワード線ＷＬは、第１方向（以下、「ロウ方向」という）に延びている。ビット線ＢＬ，ＢＬＸは、第１方向と交差する第２方向（以下、「カラム方向」という）に延びている。そして、それぞれのメモリセルＭＣは、配置位置に応じた行のワード線ＷＬおよび列のビット線対ＢＬＴ（ビット線ＢＬ，ＢＬＸ）と接続される。

ワード線ＷＬは、ロウデコーダ８に接続される。ロウデコーダ８は、ＣＰＵ（図示省略）から指定されたロウアドレスに応じて動作対象のメモリセルＭＣが含まれる行のワード線ＷＬをアクティブ状態にする。

ビット線対ＢＬＴは、後述するアンプ回路２に接続される。

図２は、図１ＡのメモリセルＭＣの内部構成を示す回路図である。図２において、メモリセルＭＣは、Ｎ型トランジスタＮＡ１，ＮＡ２と、Ｐ型トランジスタＰＬ１，ＰＬ２と、Ｎ型トランジスタＮＤ１，ＮＤ２とを備える。

Ｎ型トランジスタＮＡ１は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続される。Ｎ型トランジスタＮＡ２は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬＸに接続される。Ｐ型トランジスタＰＬ１は、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ１のドレインに接続される。Ｎ型トランジスタＮＤ１は、ゲートがＰ型トランジスタＰＬ１のゲートに接続され、ドレインがＰ型トランジスタＰＬ１のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ２は、ゲートがＮ型トランジスタＮＡ１のドレインに接続され、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ２のドレインに接続される。Ｎ型トランジスタＮＤ２は、ゲートがＰ型トランジスタＰＬ２のゲートに接続され、ドレインがＰ型トランジスタＰＬ２のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ１のゲートとＮ型トランジスタＮＤ１のゲートの接続ノードがＮ型トランジスタＮＡ２のドレインに接続される。

ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成される。また、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成される。そして、第１のインバータの入力端子を第２のインバータの出力端子に接続し、第１のインバータの出力端子を第２のインバータの入力端子に接続することによりラッチ回路が構成される。

－レプリカビット線回路－
図１Ａに戻り、レプリカビット線回路４は、カラム方向に並べて配置された複数のレプリカメモリセルＲＭＣを備える。図１Ａの例では、レプリカビット線回路４は、ｍ個のレプリカメモリセルＲＭＣを備える。

図３は、図１ＡのレプリカメモリセルＲＭＣの内部構成を示す回路図である。図３において、レプリカメモリセルＲＭＣを構成するトランジスタは、図２に示すメモリセルＭＣを構成するトランジスタと同サイズである。

レプリカメモリセルＲＭＣでは、前述のラッチ回路において、Ｐ型トランジスタＰＬ１のゲートおよびＮ型トランジスタＮＤ１のゲートに電源電圧ＶＤＤが供給される点でメモリセルＭＣと異なる。

また、レプリカメモリセルＲＭＣでは、Ｎ型トランジスタＮＡ１のゲートがレプリカワード線ＴＲＫＷＬに接続されている点でメモリセルＭＣと異なる。一部のレプリカメモリセルＲＭＣのレプリカワード線ＴＲＫＷＬはロウデコーダ８に接続され、残りのレプリカメモリセルＲＭＣのレプリカワード線ＴＲＫＷＬは接地電位ＶＳＳに接続される。このロウデコーダ８に接続されるレプリカメモリセルＲＭＣの数を変えることで、後述する遅延量を調整することができる。なお、以下の説明において、レプリカワード線ＴＲＫＷＬがロウデコーダ８に接続されたレプリカメモリセルＲＭＣを第１レプリカメモリセルＲＭＣと呼び、レプリカワード線ＴＲＫＷＬが接地電位ＶＳＳに接続されたレプリカメモリセルＲＭＣを第２レプリカメモリセルＲＭＣと呼んで区別して説明する場合がある。第１レプリカメモリセルＲＭＣのレプリカワード線ＴＲＫＷＬから入力される入力信号は、プリチャージ信号ＰＣＧとリードイネーブル信号ＲＥに基づいて生成される。

データ読出し時には、第１レプリカメモリセルＲＭＣのレプリカワード線ＴＲＫＷＬが「Ｈレベル」（以下、単に’Ｈ’ともいう）となることにより、レプリカビット線ＴＲＫＢＬが「Ｌレベル」（以下、単に’Ｌ’ともいう）となる。これにより、第１レプリカメモリセルＲＭＣからレプリカビット線信号ＴＲＫＢＬが出力される。そして、そのレプリカビット線信号ＴＲＫＢＬに基づいて後述するセンスアンプ起動信号ＳＡＥが生成される。

また、データ書込み時には、レプリカワード線ＴＲＫＷＬが’Ｌ’となり、第１レプリカメモリセルＲＭＣは動作しない。これにより、第１レプリカメモリセルＲＭＣおよび第２レプリカメモリセルＲＭＣが、レプリカビット線ＴＲＫＢＬに対して負荷容量としてのみ働く。詳細なタイミングについては、後ほど説明する。

－アンプ回路－
図１Ｂに示すように、この例では、２つのカラム毎に１つのアンプ回路２を設けている。具体的には、ビット線対ＢＬＴ［０］に接続されたカラム（以下、「第１カラム」という）と、ビット線対ＢＬＴ［１］に接続されたカラム（以下、「第２カラム」という）とがアンプ回路２に接続されている。

アンプ回路２は、センスアンプ回路２１と、書込み回路と、負電位ブースト信号生成回路と、負電位生成回路２５とを備える。

（センスアンプ回路）
センスアンプ回路２１は、センスアンプ起動信号ＳＡＥに応じてビット線対ＢＬＴの信号を増幅し、リードデータ線対ＲＤＴに出力する。リードデータ線対ＲＤＴは、対をなすリードデータ線ＲＤ，ＲＤＸで構成される。

より具体的には、この例では、第１カラムおよび第２カラムとセンスアンプ回路２１の間にカラムセレクタ２３が設けられている。カラムセレクタ２３は、カラム選択信号ＲＣＡ（ＲＣＡ０Ｘ，ＲＣＡ１Ｘ）に基づいて、第１カラムと第２カラムのうちの一方を選択する。カラム選択信号ＲＣＡは、カラム制御回路２２において、カラム選択信号ＣＯＬＸ［１：０］に基づいて生成される。

センスアンプ回路２１には、選択されたカラムのビット線対ＢＬＴの信号が入力されるので、その信号を増幅し、リードデータ線対ＲＤＴに出力する。

図４Ａでは、図１Ｂと共通の回路構成において、センスアンプ起動信号ＳＡＥの生成経路を太実線で示している。センスアンプ起動信号ＳＡＥは、所定の組み合わせ回路を用いて、第１レプリカメモリセルＲＭＣから出力されたレプリカビット線信号ＴＲＫＢＬに基づいて生成される。言い換えると、第１レプリカメモリセルＲＭＣから出力されたレプリカビット線信号ＴＲＫＢＬは、レプリカビット線ＴＲＫＢＬを介して上記の組み合わせ回路に与えられる。

（書込み回路）
書込み回路は、書込み対象となるビット線対ＢＬＴのうち一方のビット線を高電位にし、他方のビット線を低電位にする機能を有するライトアンプを備える。さらに、ライトアンプは、負電位ブースト信号ＢＯＯＳＴＸに応じてビット線対ＢＬＴの低電位側のビット線（上記の「他方のビット線」）を負電位に引き下げる機能を有する。また、書込み回路は、ライト信号ＷＲＩＴＥによって駆動されるライトドライバ２６を含む。ライト信号ＷＲＩＴＥは、ライトイネーブル信号ＷＥと、プリチャージ信号ＰＣＧに基づいて生成される。また、それぞれのカラムにおいて、プリチャージ信号ＰＣＧに基づいて動作するプリチャージ回路２４が設けられている。

（負電位ブースト信号生成回路）
負電位ブースト信号生成回路は、上記の負電位ブースト信号ＢＯＯＳＴＸを生成し、ライトアンプに供給する回路である。負電位ブースト信号ＢＯＯＳＴＸの信号生成経路には、レプリカビット線ＴＲＫＢＬが含まれる。

負電位生成回路２５において、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路は、データ書き込み用のパスと同等の回路を形成する。ここでの「同等の回路」とは、例えば、信号生成経路における遅延量がなるべく同じになるように構成された回路を指す。

上記のように同等の回路を形成した上で、一部の回路の遅延量を増加させるような構成の追加や各種設計パラメータ等の変更を実行する。これにより、負電位ブースト信号ＢＯＯＳＴＸによる低電位側のビット線の負電位駆動が、その低電位側のビット線ＢＬ／ＢＬＸが接地電位ＶＳＳに確実に駆動されてから行われるようになる。

以下において、その具体例を説明する。図４Ｂでは、図１Ｂと共通の回路構成において、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路を太実線で示している。言い換えると、この例では、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路に配置されている回路が負電位ブースト信号生成回路を構成する。

図４Ｂの例では、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路には、レプリカビット線ＴＲＫＢＬに加えて、第１レプリカ回路５１、第２レプリカ回路５２および第３レプリカ回路５３が設けられている。

第１レプリカ回路５１は、ライトドライバ２６のレプリカ回路である。具体的には、ライトドライバ２６と同サイズかつ同極性のトランジスタを用いたレプリカ回路であって、入出力間の遅延量がライトドライバ２６となるべく同じになるように回路が構成されている。

第２レプリカ回路５２は、図４Ｂの枠２８内の組み合わせ回路についてのレプリカ回路である。第２レプリカ回路５２は、枠２８内の組み合わせ回路と入出力間の遅延量がなるべく同じになるように回路を構成している。

第３レプリカ回路５３は、図４Ｂの枠２９内の組み合わせ回路についてのレプリカ回路である。第３レプリカ回路５３は、枠２９内の組み合わせ回路と入出力間の遅延量がなるべく同じになるように回路を構成している。

このように、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路に、第１～第３レプリカ回路５１～５３を設けることで、ライトアンプ回路の動作と同等の遅延を発生させることができる。

以上のように構成された負電位ブースト信号ＢＯＯＳＴＸの信号生成経路において、例えば、枠２９内のトランジスタＴＮ２に相当する第３レプリカ回路５３のトランジスタＴＮ０の駆動力をトランジスタＴＮ２より小さくする。同様に、枠２９内のトランジスタＴＮ３に相当する第３レプリカ回路５３のトランジスタＴＮ１の駆動力をトランジスタＴＮ３より小さくする。このときのトランジスタＴＮ０，ＴＮ１の駆動能力を小さくする方法は、特に限定されないが、例えば、ゲート幅を小さくする、ゲート長を大きくする、および／または、閾値電圧を高くするなどの方法がある。

－半導体記憶装置の動作－
次に、図５を参照しつつ、半導体記憶装置１におけるメモリセルＭＣのデータ読出し動作およびメモリセルＭＣへのデータ書き込み動作について説明する。

（データ読出し動作）
まず、メモリセルＭＣのデータ読出し動作について説明する。この例では、カラム選択信号ＣＯＬＸ［０］＝’Ｌ’に設定されることで、第１カラムが選択され、ビット線ＢＬ［０］＝’Ｌ’を読出しする場合について説明する。

まず、プリチャージ信号ＰＣＧが立ち上がる前に、ライトイネーブル信号ＷＥが’Ｌ’になる。ライトイネーブル信号ＷＥは、プリチャージ信号ＰＣＧ’Ｈ’の期間において、同じ状態が保持される。

ライトイネーブル信号ＷＥの’Ｌ’状態が確定された後に、プリチャージ信号ＰＣＧおよびプリチャージ信号ＰＣＧのパルス幅を拡張した信号ＰＣＧＳＡが’Ｈ’に立ち上がる。信号ＰＣＧＳＡは、データ読出し動作の際にのみ’Ｈ’になる信号である。

プリチャージ信号ＰＣＧが立ち上がると、それに伴って、読出し対象のメモリセルＭＣに対応するワード線信号ＷＬおよびレプリカワード線信号ＴＲＫＷＬが’Ｈ’に立ち上がる。また、プリチャージ信号ＰＣＧの立ち上がりとほぼ同時に、カラム選択信号ＣＯＬＸ［０］および信号ＲＥＡＤＸが’Ｌ’に立ち下がる。信号ＲＥＡＤＸは、ライトイネーブル信号ＷＥおよびプリチャージ信号ＰＣＧに基づいて変化する信号である。

ワード線信号ＷＬおよびレプリカワード線信号ＴＲＫＷＬが’Ｈ’に立ち上がると、それに伴って、ビット線信号ＢＬ［０］およびレプリカビット線信号ＴＲＫＢＬが’Ｌ’に立ち下がりはじめる。

ここで、レプリカビット線信号ＴＲＫＢＬは、ビット線信号ＢＬ［０］がセンスアンプ動作に必要なところまで下がったときに、ＮＯＲ回路の閾値（例えば、１／２ＶＤＤ）まで下がるように調整されている。ＮＯＲ回路は、レプリカビット線信号ＴＲＫＢＬを入力として受ける回路である。

センスアンプ起動信号ＳＡＥは、このＮＯＲ回路の出力に基づいて変化する。具体的には、ビット線信号ＢＬ［０］がセンスアンプ動作に必要なところまで下がったときに、センスアンプ起動信号ＳＡＥが’Ｈ’に立ち上がる。これにより、センスアンプが動作し、リードデータ信号ＲＤ［０］として’Ｌ’が読み出され、リードデータ信号ＲＤＸ［０］として’Ｈ’が読み出される。

そして、センスアンプ起動信号ＳＡＥが’Ｈ’になった後、プリチャージ信号ＰＣＧ、ワード線信号ＷＬおよびレプリカワード線信号ＴＲＫＷＬが’Ｌ’になり、カラム選択信号ＣＯＬＸ［０］および信号ＲＥＡＤＸが’Ｈ’になる。その後、ビット線信号ＢＬ［０］が’Ｈ’にプリチャージされる。

読出し出力が確定すると、信号ＰＣＧＳＡが’Ｌ’になり、センスアンプ起動信号ＳＡＥも’Ｌ’になり、読出し動作が終了する。

以上のように、読出し動作については、レプリカメモリセルＲＭＣを使用することにより、最適な起動タイミングをセンスアンプ回路２１に供給することができる。

（データ書き込み動作）
次に、メモリセルＭＣへのデータ書き込み動作について説明する。この例では、カラム選択信号ＣＯＬＸ［０］＝’Ｌ’に設定されることで、第１カラムが選択され、書込みデータ信号ＷＤＸ［０］＝’Ｈ’をビット線ＢＬ［０］に書き込む場合について説明する。すなわち、ビット線ＢＬ［０］＝’Ｌ’を書き込むことになる。

まず、プリチャージ信号ＰＣＧが立ち上がる前に、ライトイネーブル信号ＷＥが’Ｈ’になる。前述のとおり、ライトイネーブル信号ＷＥは、プリチャージ信号ＰＣＧ’Ｈ’の期間において、同じ状態が保持される。

ライトイネーブル信号ＷＥの’Ｈ’状態が確定された後に、プリチャージ信号ＰＣＧが’Ｈ’に立ち上がる。データ書き込み時は、信号ＰＣＧＳＡは、’Ｌ’のままで変化しない。

ワード線信号ＷＬおよびライト信号ＷＲＩＴＥが立ち上がる前に、書込みデータ信号ＷＤＸ［０］が’Ｈ’になる。書込みデータ信号ＷＤＸ［０］は、書込みデータ信号ＷＤ［０］の反転信号なので、書込みデータ信号ＷＤ［０］は’Ｌ’になる。なお、ワード線信号ＷＬおよびライト信号ＷＲＩＴＥが’Ｈ’状態の間は、同じ状態が保持される。

プリチャージ信号ＰＣＧが立ち上がると、それに伴って、ワード線信号ＷＬおよびライト信号ＷＲＩＴＥが’Ｈ’に立ち上がる。また、プリチャージ信号ＰＣＧの立ち上がりとほぼ同時に、カラム選択信号ＣＯＬＸ［０］が’Ｌ’に立ち下がる。

このときライトイネーブル信号ＷＥ＝’Ｈ’であるため、ライトイネーブル信号ＷＥの反転信号である信号ＲＥは’Ｌ’である。そうすると、レプリカワード線信号ＴＲＫＷＬ＝’Ｌ’のままとなり、データ読出し時と異なりレプリカメモリセルＲＭＣは動作しない。

ワード線信号ＷＬが’Ｈ’に立ち上がると、それに伴って、ビット線信号ＢＬ［０］が’Ｌ’に立ち下がりはじめる。また、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路に配置されているレプリカビット線信号ＴＲＫＢＬも立ち下がり始める。

このレプリカビット線信号ＴＲＫＢＬの立ち下がりの際に、レプリカビット線ＴＲＫＢＬおよびレプリカメモリセルＲＭＣは、レプリカビット線信号ＴＲＫＢＬの負荷として働く。

ここで、負電位ブースト信号ＢＯＯＳＴＸは、ビット線信号ＢＬ［０］が接地電位ＶＳＳまで下がったときに、’Ｌ’となるように調整されている。これにより、信号ＷＧＮＤが負電位となることでビット線信号ＢＬ［０］が負電位となり、書込み対象のメモリセルＭＣに所望のデータが書き込まれる。

書込み動作が終わると、プリチャージ信号ＰＣＧ、ワード線信号ＷＬおよびライト信号ＷＲＩＴＥが’Ｌ’になり、カラム選択信号ＣＯＬＸ［０］が’Ｈ’になる。そして、プリチャージ信号ＰＣＧが’Ｌ’になると、ビット線信号ＢＬ［０］が’Ｈ’にプリチャージされる。

以上のように、書込み動作については、ネガティブビット線技術を用いたタイミング信号の生成において、レプリカメモリセルＲＭＣに接続されたレプリカビット線ＴＲＫＢＬを接続しているので、新たなダミービット線を設けることなく、最適な起動タイミングを負電位生成回路２５に供給することができる。

以上のように、本実施形態によると、半導体記憶装置１の各種の動作信号を適切なタイミングで生成する回路を面積のオーバーヘッドなく実現することができる。より具体的には、１つのレプリカ回路を用いてデータの読出しおよび書込みに対応した制御信号を生成している。これにより、最適な起動タイミングでの制御信号を生成することができるとともに、データの読出しおよび書込みのそれぞれに対応する回路を用意することによる面積オーバーヘッドをなくすことができる。

－変形例１－
ここでは、第１実施形態に係る半導体記憶装置の変形例１について説明する。

図６は、本変形例１についての図１Ｂ相当図である。図１Ａの構成は、上記の第１実施形態と同じものを用いることができる。

図６では、レプリカビット線ＴＲＫＢＬであり、かつ、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路である位置に、遅延バッファ５６を設けている点で、図１Ｂと異なる。

このように遅延バッファ５６を設けることで、前述のトランジスタＴＮ０，ＴＮ１での遅延量調整に加えて、または、代えて、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路における遅延を調整し、負電位ブースト信号ＢＯＯＳＴＸのタイミングを最適化することができる。

－変形例２－
ここでは、第１実施形態に係る半導体記憶装置１の変形例２について説明する。

図７は、本変形例２についての図１Ａ相当図である。また、図８は、本変形例２についての図１Ｂ相当図である。

本変形例２では、レプリカビット線ＴＲＫＢＬが２つに分岐されている点で、図１Ａの構成と異なっている。本変形例では、図７に示すように、レプリカビット線ＴＲＫＢＬは、第１のレプリカビット線ＴＲＫＢＬ１と、第２のレプリカビット線ＴＲＫＢＬ２とを備える。

第１のレプリカビット線ＴＲＫＢＬ１は、図１Ａのレプリカビット線ＴＲＫＢＬに相当するものであり、ビット線対ＢＬＴと並行するように延び、かつ、複数のレプリカメモリセルＲＭＣのそれぞれと接続されている。

第２のレプリカビット線ＴＲＫＢＬ２は、アンプ回路２から見て最遠端にあるレプリカメモリセルＲＭＣと第１のレプリカビット線ＴＲＫＢＬ１との接続位置で分岐されている。第２のレプリカビット線ＴＲＫＢＬ２は、分岐後に最遠端にあるレプリカメモリセルＲＭＣよりもアンプ回路２から見て遠い位置で折り返されて、第１のレプリカビット線ＴＲＫＢＬ１と並行するように延びている。

第１のレプリカビット線ＴＲＫＢＬ１は、センスアンプ起動信号ＳＡＥを生成するためのレプリカビット線信号ＴＲＫＢＬの供給に用いられる。言い換えると、第１のレプリカビット線ＴＲＫＢＬ１は、センスアンプ起動信号ＳＡＥを生成するための回路に接続される。

また、第１のレプリカビット線ＴＲＫＢＬ１は、負電位ブースト信号生成回路を構成する第３レプリカ回路５３のトランジスタＴＮ０の出力ノードに接続されている。そして、第１のレプリカビット線ＴＲＫＢＬ１及び第２のレプリカビット線ＴＲＫＢＬ２を経由してトランジスタＴＮ０の後段の回路（この例では「ＮＯＲ回路」）が接続されている。これにより、トランジスタＴＮ０と後段の回路との間に、図１Ａよりも大きな抵抗及び容量が接続されることになり、遅延量を増やすことができるようになる。その結果、負電位ブースト信号ＢＯＯＳＴＸのタイミングの最適化を行いやすくすることができる。

なお、レプリカビット線ＴＲＫＢＬの分岐位置は、アンプ回路２から見て最遠端にあるレプリカメモリセルＲＭＣと第１のレプリカビット線ＴＲＫＢＬ１との接続位置（図７の位置）に限定されない。例えば、複数のレプリカメモリセルＲＭＣのカラム方向（図面縦方向）の中間位置で第１のレプリカビット線ＴＲＫＢＬ１から第２のレプリカビット線ＴＲＫＢＬ２を分岐させてもよい。そして、その第２のレプリカビット線ＴＲＫＢＬ２を第１のレプリカビット線ＴＲＫＢＬ１と並行するように延ばしてもよい。

このように、第２のレプリカビット線ＴＲＫＢＬ２の分岐位置を変えることにより、負電位ブースト信号ＢＯＯＳＴＸの生成経路の抵抗値を変えることができる。言い換えると、負電位ブースト信号ＢＯＯＳＴＸの遅延量を調整することができる。

なお、センスアンプ起動信号ＳＡＥの生成経路として見た場合には、第１実施形態の場合と比較して、抵抗は変わらないものの、容量が２倍に増加している。この点に関し、例えば、実施形態１と同様のタイミングでセンスアンプ起動信号ＳＡＥを出力させたい場合、第１のレプリカビット線ＴＲＫＢＬ１に並列接続するレプリカメモリセルＲＭＣの数を増やす（例えば、倍にする）とよい。

＜第２実施形態＞
ここでは、第２実施形態に係る半導体記憶装置１について説明する。

図９は、第２実施形態についての図１Ｂ相当図である。図１Ａの構成は、上記の第１実施形態と同じものを用いることができる。ここでは、第１実施形態との相違点を中心に説明する。

本実施形態では、第１実施形態からカラム選択機能が省かれている。図９の例では、図１Ｂと比較して、カラム選択信号ＣＯＬＸ［１：０］がなく、それに対応する回路（例えば、カラムセレクタ２３及びカラム制御回路２２）も省かれている。その結果、負電位ブースト信号ＢＯＯＳＴＸの生成経路において、上記のカラム選択機能に関連する回路（例えば、第２レプリカ回路５２）が省かれている。

それ以外の構成や動作については、第１実施形態と概ね同じであり、ここではその詳細説明を省略する。図１０には、本実施形態に係る半導体記憶装置１の動作例を示すタイミングチャートを示しており、第１実施形態の図５に相当する図面である。図１０に示すように、図５と比較すると、カラム選択信号ＣＯＬＸ［０］及び信号ＲＥＡＤＸがなくなっているが、それ以外の動作については、図５と概ね同じである。

以上より、本実施形態においても、前述の第１実施形態と同様の効果が得られる。

－変形例１－
上記の第２実施形態において、図６の場合と同様に、レプリカビット線ＴＲＫＢＬであり、かつ、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路である位置に、遅延バッファ５６を設けてもよい。

このように遅延バッファ５６を設けることで、トランジスタＴＮ０，ＴＮ１での遅延量調整に加えて、または、代えて、負電位ブースト信号ＢＯＯＳＴＸの信号生成経路における遅延調整し、負電位ブースト信号ＢＯＯＳＴＸのタイミングを最適化することができる。

－変形例２－
上記の第２実施形態において、第１実施形態の変形例２と同じように、レプリカビット線ＴＲＫＢＬを第１のレプリカビット線ＴＲＫＢＬ１と、第２のレプリカビット線ＴＲＫＢＬ２とに分岐させるようにしてもよい。

このように、レプリカビット線ＴＲＫＢＬを分岐させることにより、トランジスタＴＮ０と後段の回路との間に、図９よりも大きな抵抗及び容量が接続されることになり、遅延量を増やすことができるようになる。その結果、負電位ブースト信号ＢＯＯＳＴＸのタイミングの最適化を行いやすくすることができる。

なお、本変形例２においても、第１実施形態の変形例２の場合と同様に、第２のレプリカビット線ＴＲＫＢＬ２の分岐位置を変えるようにしてもよい。そうすることで、負電位ブースト信号ＢＯＯＳＴＸの遅延量を調整することができる。

本開示によると、半導体記憶装置の各種の動作信号を適切なタイミングで生成する回路を面積のオーバーヘッドなく実現することができるので、極めてに有用である。

１ 半導体記憶装置
３ メモリセルアレイ
２１ センスアンプ回路
２５ 負電位ブースト信号生成回路
ＭＣ メモリセル
ＢＬＴ ビット線対
ＴＲＫＢＬ レプリカビット線
ＳＡＥ センスアンプ起動信号
ＢＯＯＳＴＸ 負電位ブースト信号

Claims (4)

1. 半導体記憶装置であって、
   複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するビット線対に接続されるメモリセルアレイと、
   複数のレプリカメモリセルを含み、前記複数のレプリカメモリセルがレプリカワード線信号に応じて共通のレプリカビット線にレプリカビット線信号を出力するレプリカビット線回路と、
   前記レプリカビット線信号に基づいて生成されたセンスアンプ起動信号に応じて前記ビット線対の信号を増幅するセンスアンプ回路と、
   書込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書込み回路と、
   前記負電位ブースト信号を生成する回路であって、当該負電位ブースト信号の信号生成経路に前記レプリカビット線を含む負電位ブースト信号生成回路とを備え、
   前記メモリセルのデータ読出し時には、前記レプリカワード線信号に応じて前記レプリカビット線に前記レプリカビット線信号が出力され、当該レプリカビット線信号に応じて前記センスアンプ起動信号が変化することによりセンスアンプ回路が駆動され、
   前記メモリセルへのデータ書込み時には、前記負電位ブースト信号生成回路から出力される前記負電位ブースト信号によって書込み対象のビット線対の低電位側を負電位にする、
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記レプリカビット線は、前記ビット線対と並行するように延び、かつ、前記複数のレプリカメモリセルに接続される第１のレプリカビット線と、第１のレプリカビット線から分岐されかつ前記第１のレプリカビット線と並行するように延びる第２のレプリカビット線とを含み、
   前記第１のレプリカビット線を介して前記センスアンプ回路に前記レプリカビット線信号が供給され、
   前記負電位ブースト信号の信号生成経路には、前記第１のレプリカビット線及び前記第２のレプリカビット線が配置される、
   ことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記第２のレプリカビット線は、前記負電位ブースト信号生成回路から見て最遠端にある前記レプリカメモリセルと前記第１のレプリカビット線との接続位置で分岐され、かつ、前記最遠端にある前記レプリカメモリセルよりも遠い位置で折り返されている、
   ことを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記メモリセルアレイは、共通の前記ビット線対に接続された複数の前記メモリセル同士をユニットとする複数のカラムで構成され、
   前記複数のカラムの中からデータの読出し対象または前記データの書き込み対象となるカラムを選択するカラムセレクタを備える、
   ことを特徴とする半導体記憶装置。