CN117882136A - 半导体存储装置 - Google Patents

Abstract

半导体存储装置(1)包括存储单元阵列(3)，在所述存储单元阵列(3)中，多个存储单元(MC)与位线对(BLT)相连接。并且，在从存储单元(MC)读出数据时，根据复制字线信号向复制位线(TRKBL)输出复制位线信号，并根据复制位线信号，读出放大器启动信号(SAE)发生变化，由此读出放大器电路(21)被驱动。此外，在向存储单元(MC)写入数据时，利用从负电位生成电路(25)输出的负电位抬升信号(BOOSTX)，使作为写入对象的位线对的低电位侧为负电位。

Description

半导体存储装置

技术领域

本公开涉及一种半导体存储装置。

背景技术

随着半导体存储装置的高速化，难以在适当的定时生成该动作所需的各种动作信号。

在专利文献1中公开了一种半导体存储装置，在半导体存储装置中使用复制电路生成读出放大器电路的启动信号。所述复制电路包括结构与存储阵列所包含的存储单元类似的复制存储单元。

在专利文献2示出了在半导体存储装置中使用负位线技术来作为写辅助技术。在该技术中，在生成将位线降低到负电位的定时信号的电路中，连接有伪位线以作为负载。

专利文献1：日本公开专利公报特开2006-12240号公报

专利文献2：美国专利第8325512号公报

发明内容

-发明要解决的技术问题-

但是，现有的生成读出放大器电路用启动信号的电路仅在从存储单元读出数据时使用，在向存储单元写入数据时不使用(例如，参照专利文献1)。因此，还另外需要写入数据时用的电路。

此外，现有的写辅助技术仅在向存储单元写入数据时使用，在从存储单元读出数据时不使用(例如，参照专利文献2)。因此，还另外需要读出数据时用的电路。

也就是说，在现有技术中，在要与从存储单元读出数据时和向存储单元写入数据时这两者对应的情况下，需要搭载分别与之相对应的电路，存在电路面积增大的问题。

本公开是为了解决上述问题而完成的，其目的在于：消除因准备与读出和写入数据分别相对应的电路所导致的面积开销(overhead)。

-用以解决技术问题的技术方案-

在本公开的一个方面中，半导体存储装置构成为，其包括存储单元阵列、复制位线电路、读出放大器电路、写入电路以及负电位抬升信号生成电路，所述存储单元阵列包括多个存储单元，所述多个存储单元分别与对应的位线对连接，所述复制位线电路包括多个复制存储单元，所述多个复制存储单元根据复制字线信号向共用的复制位线输出复制位线信号，所述读出放大器电路根据基于所述复制位线信号生成的读出放大器启动信号，对所述位线对的信号进行放大，所述写入电路具有使与作为写入对象的所述存储单元连接的位线对中的一条位线成为低电位的功能，根据负电位抬升信号使该低电位侧的位线为负电位，所述负电位抬升信号生成电路是生成所述负电位抬升信号的电路，该负电位抬升信号的信号生成路径包括所述复制位线，在从所述存储单元读出数据时，根据所述复制字线信号向所述复制位线输出所述复制位线信号，并且根据该复制位线信号，所述读出放大器启动信号发生变化，由此读出放大器电路被驱动，在向所述存储单元写入数据时，利用从所述负电位抬升信号生成电路输出的所述负电位抬升信号，使作为写入对象的位线对的低电位侧为负电位。

根据该方面，通过使用根据复制位线信号生成的读出放大器启动信号，能够将最佳的启动定时供给到读出放大器电路。此外，由于在负电位抬升信号的信号生成路径上连接有与复制存储单元连接的复制位线，因此无需设置新的伪位线，就能从负电位抬升信号生成电路以最佳的启动定时输出信号。也就是说，由于使用一个复制电路来生成与读出和写入数据相对应的控制信号，因此能够消除因准备与读出和写入数据分别相对应的电路所导致的面积开销。

-发明的效果-

根据本公开，由于在半导体存储装置中使用一个复制电路来生成与读出和写入数据相对应的控制信号，因此能够消除因准备与读出和写入数据分别相对应的电路所导致的面积开销。

附图说明

图1A是例示半导体存储装置(第一实施方式)的结构的一部分的功能框图；

图1B是示出构成半导体存储装置(第一实施方式)的放大器电路的电路结构例的图；

图2是示出图1A的存储单元的电路结构例的图；

图3是示出图1A的复制单元的电路结构例的图；

图4A是用于说明读出放大器启动信号的生成路径的图；

图4B是用于说明负电位抬升信号的生成路径的图；

图5是示出半导体存储装置(第一实施方式)的动作例的时序图；

图6是半导体存储装置(第一实施方式的第一变形例)的与图1B相当的图；

图7是半导体存储装置(第一实施方式的第二变形例)的与图1A相当的图；

图8是半导体存储装置(第一实施方式的第二变形例)的与图1B相当的图；

图9是半导体存储装置(第二实施方式)的与图1B相当的图；

图10是示出半导体存储装置(第二实施方式)的动作例的时序图。

具体实施方式

下面，参照附图对实施方式进行说明。需要说明的是，在以下说明中，有时使用相同的符号对信号线和通过该信号线的信号进行说明。

<第一实施方式>

半导体存储装置1包括存储单元阵列3、复制位线电路4以及放大器电路2。

图1(图1A和图1B)示出第一实施例所涉及的半导体存储装置1的结构例。半导体存储装置1包括图1A的结构1a和图1B的结构1b。在图1A中，作为结构1a示出了存储单元阵列3、复制位线电路4及其外围电路的结构例。在图1B中，作为结构1b，示出了放大器电路2及其外围电路的结构例。

-存储单元阵列-

如图1A所示，存储单元阵列3包括布置为m行(m是自然数)×n列(n为自然数)的阵列状的多个存储单元MC。

存储单元阵列3包括对应于存储单元MC的行而布置的多条(在图1A中为m条)字线WL和对应于存储单元MC的列而布置的多个(在图1A中为n个)位线对BLT。位线对BLT由成对的位线BL、BLX构成。字线WL在第一方向(以下称为“行方向”)上延伸。位线BL、BLX在与第一方向交叉的第二方向(以下称为“列方向”)上延伸。并且，各存储单元MC与对应于布置位置的行的字线WL和列的位线对BLT(位线BL、BLX)连接。

字线WL与行译码器8连接。行译码器8根据从CPU(省略图示)指定的行地址，使包含有作为动作对象的存储单元MC的行的字线WL为激活状态。

位线对BLT与后述的放大器电路2连接。

图2是示出图1A的存储单元MC的内部结构的电路图。在图2中，存储单元MC包括N型晶体管NA1、NA2、P型晶体管PL1、PL2以及N型晶体管ND1、ND2。

N型晶体管NA1的栅极与字线WL连接，其源极与位线BI连接。N型晶体管NA2的栅极与字线WL连接，其源极与位线BLX连接。P型晶体管PL1的源极被供给电源电压VDD，其漏极与N型晶体管NAl的漏极连接。N型晶体管ND1的栅极与P型晶体管PL1的栅极连接，其漏极与P型晶体管PL1的漏极连接，源极与接地电位VSS连接。P型晶体管PL2的栅极与N型晶体管NA1的漏极连接，其源极被供给电源电压VDD，其漏极与N型晶体管NA2的漏极连接。N型晶体管ND2的栅极与P型晶体管PL2的栅极连接，其漏极与P型晶体管PL2的漏极连接，其源极与接地电位VSS连接。P型晶体管PL1的栅极与N型晶体管ND1的栅极的连接节点与N型晶体管NA2的漏极连接。

此处，由P型晶体管PL1和N型晶体管ND1构成第一反相器。此外，由P型晶体管PL2和N型晶体管ND2构成第二反相器。并且，通过将第一反相器的输入端子与第二反相器的输出端子连接，并将第一反相器的输出端子与第二反相器的输入端子连接，由此而构成锁存电路。

-复制位线电路-

回到图1A，复制位线电路4包括在列方向上排列布置的多个复制存储单元RMC。在图1A的例子中，复制位线电路4包括m个复制存储单元RMC。

图3是示出图1A的复制存储单元RMC的内部结构的电路图。在图3中，构成复制存储单元RMC的晶体管的尺寸与构成图2所示的存储单元MC的晶体管相同。

在复制存储单元RMC中，与存储单元MC的不同之处在于，在所述锁存电路中，向P型晶体管PL1的栅极和N型晶体管ND2的栅极供给电源电压VDD。

此外，在复制存储单元RMC中，与存储单元MC的不同之处在于，N型晶体管NA1的栅极与复制字线TRKWL连接。部分复制存储单元RMC的复制字线TRKWL与行译码器8连接，其余复制存储单元RMC的复制字线TRKWL与接地电位VSS连接。通过改变与该行译码器8连接的复制存储单元RMC的数量，从而能够调节后述的延迟量。需要说明的是，在以下说明中，有时将复制字线TRKWL与行译码器8连接的复制存储单元RMC称为第一复制存储单元RMC，将复制字线TRKWL与接地电位VSS连接的复制存储单元RMC称为第二复制存储单元RMC来区分开加以说明。从第一复制存储单元RMC的复制字线TRKWL输入的输入信号是根据预充电信号PCG和读使能信号RE生成的。

在读出数据时，由于第一复制存储单元RMC的复制字线TRKWL成为“H电平”(以下简称为“H”)，因此复制位线TRKBL成为“L电平”(以下简称为“L”)。由此，从第一复制存储单元RMC输出复制位线信号TRKBL。并且，根据该复制位线信号TRKBL生成后述的读出放大器启动信号SAE。

此外，在写入数据时，复制字线TRKWL成为“L”，第一复制存储单元RMC不工作。由此，第一复制存储单元RMC和第二复制存储单元RMC仅作为复制位线TRKBL的负载电容发挥作用。稍后将对详细的定时进行说明。

-放大器电路-

如图1B所示，在该例中，每两列设置有一个放大器电路2。具体而言，与位线对BLT[0]连接的列(以下称为“第一列”)和与位线对BLT[1]连接的列(以下称为“第二列”)同放大器电路2连接。

放大器电路2包括读出放大器电路21、写入电路、负电位抬升信号生成电路以及负电位生成电路25。

(读出放大器电路)

读出放大器电路21根据读出放大器启动信号SAE放大位线对BLT的信号，向读数据线对RDT输出。读数据线对RDT由成对的读数据线RD、RDX构成。

更具体而言，在该例中，在第一列和第二列与读出放大器电路21之间设置有列选择器23。列选择器23根据列选择信号RCA(RCAOX、RCAlX)选择第一列和第二列中的一个。在列控制电路22中，根据列选择信号COLX[1：0]生成列选择信号RCA。

由于所选择的列的位线对BLT的信号被输入到读出放大器电路21，因此将该信号放大并输出到读数据线对RDT。

在图4A中，在与图1B共用的电路结构中，用粗实线表示读出放大器启动信号SAE的生成路径。读出放大器启动信号SAE是使用规定的组合电路，根据从第一复制存储单元RMC输出的复制位线信号TRKBL生成的。换言之，从第一复制存储单元RMC输出的复制位线信号TRKBL经由复制位线TRKBL供给到所述组合电路。

(写入电路)

写入电路包括具有使成为写入对象的位线对BLT中的一条位线为高电位、使另一条位线为低电位的功能的写入放大器。另外，写入放大器具有根据负电位抬升信号BOOSTX将位线对BLT中的低电位侧的位线(所述的“另一条位线”)降低到负电位的功能。此外，写入电路还包括由写信号WRITE驱动的写入驱动器26。根据写使能信号WE和预充电信号PCG生成写信号WRITE。此外，在各列中，设置有根据预充电信号PCG工作的预充电电路24。

(负电位抬升信号生成电路)

负电位抬升信号生成电路是生成所述负电位抬升信号BOOSTX并供给到写入放大器的电路。负电位抬升信号BOOSTX的信号生成路径包括复制位线TRKBL。

在负电位生成电路25中，负电位抬升信号BOOSTX的信号生成路径形成与数据写入用路径同等的电路。此处的“同等的电路”是指例如构成为信号生成路径中的延迟量尽可能相同的电路。

在如上所述的那样形成同等的电路的基础上，实施对于增加部分电路的延迟量那样的结构的追加、对于各种设计参数等的变更。由此，利用负电位抬升信号BOOSTX而实现的低电位侧位线的负电位驱动是在该低电位侧位线BL/BLX被可靠地驱动为接地电位VSS之后进行的。

以下说明其具体示例。在图4B中，在与图1B共同的电路结构中，用粗实线表示负电位抬升信号BOOSTX的信号生成路径。换言之，在该例中，在负电位抬升信号BOOSTX的信号生成路径中布置的电路构成负电位抬升信号生成电路。

在图4B的例子中，在负电位抬升信号BOOSTX的信号生成路径中，除了设置有复制位线TRKBL之外，还设置有第一复制电路51、第二复制电路52以及第三复制电路53。

第一复制电路51是写入驱动器26的复制电路。具体而言，是使用了与写入驱动器26相同尺寸且相同极性的晶体管的复制电路，电路构成为输入输出间的延迟量尽可能与写入驱动器26相同。

第二复制电路52是关于图4B的框28内的组合电路的复制电路。第二复制电路52以输入输出间的延迟量尽可能与框28内的组合电路相同的方式构成电路。

第三复制电路53是关于图4B的框29内的组合电路的复制电路。第三复制电路53以输入输出间的延迟量尽可能与框29内的组合电路相同的方式构成电路。

这样一来，通过在负电位抬升信号BOOSTX的信号生成路径中设置第一复制电路51到第三复制电路53，而能够产生与写入放大器电路的动作同等的延迟。

在如上所述构成的负电位抬升信号BOOSTX的信号生成路径中，例如使相当于框29内的晶体管TN2的第三复制电路53的晶体管TN0的驱动力小于晶体管TN2。同样，使相当于框29内的晶体管TN3的第三复制电路53的晶体管TN1的驱动力比晶体管TN3小。减小此时的晶体管TN0、TN1的驱动能力的方法没有特别限定，例如有减小栅极宽度、增大栅极长度和/或提高阈值电压等方法。

-半导体存储装置的动作-

接下来，参照图5来说明半导体存储装置1的从存储单元MC读出数据的动作和向存储单元MC写入数据的动作。

(数据读出动作)

首先，对从存储单元MC读出数据的动作进行说明。在该例中，说明通过设定为列选择信号COLX[0]＝“L”来选择第一列并读出位线BL[0]＝“L”的这一情况。

首先，在预充电信号PCG上升之前，写使能信号WE变为“L”。写使能信号WE在预充电信号PCG“H”的期间保持相同的状态。

在确定了写使能信号WE的“L”状态之后，预充电信号PCG和扩展了预充电信号PCG的脉冲宽度而得到的信号PCGSA上升到“H”。信号PCGSA是仅在进行读出数据动作时变为“H”的信号。

当预充电信号PCG上升时，与作为读出对象的存储单元MC对应的字线信号WL和复制字线信号TRKWL随之上升到“H”。此外，与预充电信号PCG的上升大致同时，列选择信号COLX[0]和信号READX下降到“L”。信号READX是根据写使能信号WE和预充电信号PCG而改变的信号。

当字线信号WL和复制字线信号TRKWL上升到“H”时，位线信号BL[0]和复制位线信号TRKBL随之开始下降到“L”。

此处，在位线信号BL[0]下降到读出放大器动作所需的电平位置时，复制位线信号TRKBL被调节成下降到NOR电路的阈值(例如1/2VDD)。NOR电路是接收复制位线信号TRKBL来作为输入的电路。

读出放大器启动信号SAE根据该NOR电路的输出而改变。具体而言，在位线信号BL[0]下降到读出放大器动作所需的电平位置时，读出放大器启动信号SAE就上升到“H”。由此，读出放大器工作，并且读出“L”作为读出数据信号RD[0]，读出“H”作为读出数据信号RDX[0]。

并且，在读出放大器启动信号SAE变为“H”之后，预充电信号PCG、字线信号WL和复制字线信号TRKWL变为“L”，列选择信号COLX[0]和信号READX变为“H”。之后，位线信号BL[0]被预充电到“H”。

当确定读出输出时，信号PCGSA变为“L”，读出放大器启动信号SAE也变为“L”，读出动作结束。

如上所述，关于读出动作，通过使用复制存储单元RMC，而能够将最佳的启动定时供给到读出放大器电路21。

(数据写入动作)

接下来，说明向存储单元MC写入数据的动作。在该例中，对通过设定为列选择信号COLX[0]＝“L”来选择第一列并将写入数据信号WDX[0]＝“H”写入位线BL[0]的情况进行说明。也就是说，写入位线BL[0]＝“L”。

首先，在预充电信号PCG上升之前，写使能信号WE变为“H”。如上所述，写使能信号WE在预充电信号PCG“H”期间保持相同的状态。

在确定了写使能信号WE的“H”状态之后，预充电信号PCG上升到“H”。在写入数据时，信号PCGSA保持“L”不变。

在字线信号WL和写信号WRITE上升之前，写入数据信号WDX[0]变为“H”。由于写入数据信号WDX[0]是写入数据信号WD[0]的反转信号，因此写入数据信号WD[0]变为“L”。需要说明的是，这些信号在字线信号WL和写信号WRITE处于“H”状态的期间保持相同的状态。

当预充电信号PCG上升时，字线信号WL和写信号WRITE随之上升到“H”。此外，与预充电信号PCG的上升大致同时，列选择信号COLX[0]下降到“L”。

此时，由于写使能信号WE＝“H”，因此作为写使能信号WE的反转信号的信号RE为“L”。于是，保持复制字线信号TRKWL＝“L”的状态不变，与读出数据时不同，复制存储单元RMC不工作。

当字线信号WL上升到“H”时，位线信号BL[0]随之开始下降到“L”。此外，在负电位抬升信号BOOSTX的信号生成路径中布置的复制位线信号TRKBL也开始下降。

在该复制位线信号TRKBL下降时，复制位线TRKBL和复制存储单元RMC作为复制位线信号TRKBL的负载发挥作用。

此处，在位线信号BL[0]下降到接地电位VSS时，将负电位抬升信号BOOSTX调节为“L”。由此，信号WGND为负电位，因而位线信号BL[0]为负电位，向作为写入对象的存储单元MC写入所希望的数据。

当写入动作结束时，预充电信号PCG、字线信号WL以及写信号WRITE变为“L”，并且列选择信号COLX[0]变为“H”。并且，当预充电信号PCG变为“L”时，位线信号BL[0]被预充电到“H”。

如上所述，关于写入动作，在使用负位线技术生成定时信号时，由于连接了与复制存储单元RMC相连的复制位线TRKBL，因此无需设置新的伪位线，就能将最佳的启动定时供给到负电位生成电路25。

如上所述，根据本实施方式，在没有面积开销的情况下，就能实现以适当的定时生成半导体存储装置1的各种动作信号的电路。更具体而言，使用一个复制电路生成了与读出和写入数据相对应的控制信号。由此而能够生成最佳的启动定时下的控制信号，并且能够消除因准备与读出和写入数据分别对应的电路所导致的面积开销。

-第一变形例-

此处，对第一实施方式所涉及的半导体存储装置的第一变形例进行说明。

图6是关于本第一变形例的与图1B相当的图。图1A的结构能够使用与上述第一实施方式相同的结构。

在图6中，与图1B的不同之处在于，在复制位线TRKBL且作为负电位抬升信号BOOSTX的信号生成路径的位置设置有延迟缓冲器56。

通过这样设置延迟缓冲器56，除了调节所述晶体管TN0、TN1中的延迟量之外，还能调节负电位抬升信号BOOSTX的信号生成路径中的延迟，或者是调节负电位抬升信号BOOSTX的信号生成路径中的延迟以取代对所述晶体管TN0、TN1中的延迟量的调节，从而能够优化负电位抬升信号BOOSTX的定时。

-第二变形例-

此处，对第一实施方式所涉及的半导体存储装置1的第二变形例进行说明。

图7是关于本第二变形例的与图1A相当的图。此外，图8是关于本第二变形例的与图1B相当的图。

在本第二变形例中，与图1A的结构的不同之处在于，复制位线TRKBL被分支为两条。在本变形例中，如图7所示，复制位线TRKBL包括第一复制位线TRKBL1和第二复制位线TRKBL2。

第一复制位线TRKBL1相当于图1A的复制位线TRKBL，其与位线对BLT并行延伸，并且与多个复制存储单元RMC中的每一个相连接。

第二复制位线TRKBL2在从放大器电路2看去位于最远端的复制存储单元RMC与第一复制位线TRKBL1的连接位置分支出来。第二复制位线TRKBL2分支后在从放大器电路2看去比位于最远端的复制存储单元RMC更远的位置处折回，并与第一复制位线TRKBL1并行延伸。

第一复制位线TRKBL1用于供给用以生成读出放大器启动信号SAE的复制位线信号TRKBL。换言之，第一复制位线TRKBL1与用于生成读出放大器启动信号SAE的电路连接。

此外，第一复制位线TRKBL1与构成负电位抬升信号生成电路的第三复制电路53的晶体管TN0的输出节点连接。并且，经由第一复制位线TRKBL1和第二复制位线TRKBL2连接有晶体管TN0的后级电路(在该例中，为“NOR电路”)。由此，在晶体管TN0与后级电路之间连接有比图1A大的电阻和电容，而能够增加延迟量。其结果是，能够容易地进行负电位抬升信号BOOSTX的定时的优化。

需要说明的是，复制位线TRKBL的分支位置并不限定于从放大器电路2看去位于最远端的复制存储单元RMC与第一复制位线TRKBL1的连接位置(图7的位置)。例如，也可以在多个复制存储单元RMC的列方向(附图纵向)的中间位置，使第二复制位线TRKBL2从第一复制位线TRKBL1分支出来。并且，还可以使该第二复制位线TRKBL2与第一复制位线TRKBL1并行延伸。

这样一来，通过改变第二复制位线TRKBL2的分支位置，从而能够改变负电位抬升信号BOOSTX的生成路径的电阻值。换言之，能够调节负电位抬升信号BOOSTX的延迟量。

需要说明的是，在视为读出放大器启动信号SAE的生成路径的情况下，与第一实施方式的情况相比，电阻不变，但是电容增加到两倍。关于这一点，例如，在希望以与第一实施方式同样的定时输出读出放大器启动信号SAE的情况下，优选增加(例如，加倍)与第一复制位线TRKBL1并联的复制存储单元RMC的数量。

<第二实施方式>

此处，对第二实施方式所涉及的半导体存储装置1进行说明。

图9是关于第二实施方式的与图1B相当的图。图1A的结构能够使用与上述第一实施方式相同的结构。此处，以与第一实施方式的不同点为中心进行说明。

在本实施方式中，从第一实施方式中省略了列选择功能。在图9的例子中，与图1B相比，没有列选择信号COLX[1：0]，并且省略与之对应的电路(例如，列选择器23和列控制电路22)。其结果是，在负电位抬升信号BOOSTX的生成路径中，省略了与所述列选择功能相关联的电路(例如，第二复制电路52)。

除此之外的结构、动作都与第一实施方式大致相同，在此省略对其进行详细的说明。图10是示出本实施方式所涉及的半导体存储装置1的动作例的时序图，其是与第一实施方式的图5相当的附图。如图10所示，与图5相比，没有列选择信号COLX[0]和信号READX，但除此之外的动作都与图5大致相同。

如上所述，在本实施方式中，也能够得到与上述第一实施方式相同的效果。

-第一变形例-

在上述第二实施方式中，与图6的情况相同，也可以在复制位线TRKBL并且是负电位抬升信号BOOSTX的信号生成路径的位置设置延迟缓冲器56。

通过这样设置延迟缓冲器56，除了调节晶体管TN0、TN1中的延迟量之外，还能调节负电位抬升信号BOOSTX的信号生成路径中的延迟，或者是调节负电位抬升信号BOOSTX的信号生成路径中的延迟以取代对晶体管TN0、TN1中的延迟量的调节，从而能够优化负电位抬升信号BOOSTX的定时。

-第二变形例-

在上述第二实施方式中，与第一实施方式的第二变形例相同，也可以使复制位线TRKBL分支为第一复制位线TRKBL1和第二复制位线TRKBL2。

这样一来，通过使复制位线TRKBL分支，由此在晶体管TN0与后级电路之间就会连接比图9大的电阻和电容，从而能够增加延迟量。其结果是，能够容易地进行负电位抬升信号BOOSTX的定时的优化。

需要说明的是，在本第二变形例中，也可以与第一实施方式的第二变形例的情况相同地改变第二复制位线TRKBL2的分支位置。由此而能够调节负电位抬升信号BOOSTX的延迟量。

-产业实用性-

根据本公开，在没有面积开销的情况下就能实现以适当的定时生成半导体存储装置的各种动作信号的电路，因此非常有用。

-符号说明-

1 半导体存储装置

3 存储单元阵列

21 读出放大器电路

25 负电位抬升信号生成电路

MC 存储单元

BLT 位线对

TRKBL 复制位线

SAE 读出放大器启动信号

BOOSTX 负电位抬升信号。

Claims (4)

1.一种半导体存储装置，其特征在于：

所述半导体存储装置包括存储单元阵列、复制位线电路、读出放大器电路、写入电路以及负电位抬升信号生成电路，

所述存储单元阵列包括多个存储单元，所述多个存储单元分别与对应的位线对连接，

所述复制位线电路包括多个复制存储单元，所述多个复制存储单元根据复制字线信号向共用的复制位线输出复制位线信号，

所述读出放大器电路根据基于所述复制位线信号生成的读出放大器启动信号，对所述位线对的信号进行放大，

所述写入电路具有使与作为写入对象的所述存储单元连接的位线对中的一条位线成为低电位的功能，根据负电位抬升信号使该低电位侧的位线为负电位，

所述负电位抬升信号生成电路是生成所述负电位抬升信号的电路，该负电位抬升信号的信号生成路径包括所述复制位线，

在从所述存储单元读出数据时，根据所述复制字线信号向所述复制位线输出所述复制位线信号，并且根据该复制位线信号，所述读出放大器启动信号发生变化，由此读出放大器电路被驱动，

在向所述存储单元写入数据时，利用从所述负电位抬升信号生成电路输出的所述负电位抬升信号，使作为写入对象的位线对的低电位侧为负电位。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述复制位线包括第一复制位线和第二复制位线，所述第一复制位线与所述位线对并行延伸，并且该第一复制位线与所述多个复制存储单元连接，所述第二复制位线从所述第一复制位线分支出来，且与所述第一复制位线并行延伸，

通过所述第一复制位线向所述读出放大器电路供给所述复制位线信号，

在所述负电位抬升信号的信号生成路径中，布置有所述第一复制位线和所述第二复制位线。

3.根据权利要求2所述的半导体存储装置，其特征在于：

所述第二复制位线在从所述负电位抬升信号生成电路看去位于最远端的所述复制存储单元与所述第一复制位线的连接位置分支出来，并且在比位于所述最远端的所述复制存储单元更远的位置折回。

4.根据权利要求1所述的半导体存储装置，其特征在于：

所述存储单元阵列由多列构成，在每列中，将与共用的所述位线对连接的多个所述存储单元作为单元组，

所述半导体存储装置包括列选择器，所述列选择器从所述多列中选择成为数据的读出对象或所述数据的写入对象的列。