JP7650293B2 - 半導体パッケージ構造及び製造方法 - Google Patents

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Description

（関連出願への相互参照）
本願は、２０２２年７月８日に中国特許局に提出された、出願番号が２０２２１０８５３４７２．６であり、発明の名称が「半導体パッケージ構造及び製造方法」である中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照として本願に援用される。
本開示は、半導体技術分野に関し、特に、半導体パッケージ構造及び製造方法に関する。
あらゆる部門、業種及び地域において、電子業界は、より軽く、より速く、より小さく、より信頼度が高く、よりコスト効率の高く、多機能の製品が追求されている。このように多様化する消費者の需要に応えるために、より多くの回路を集積して必要な機能を提供する必要がある。ほとんどの応用において、集積回路の小型化、高性能化、高機能化の需要が高まっている。
これを鑑みて、本開示の実施例は、半導体パッケージ構造及び製造方法を提供する。
本開示の実施例の第１態様によれば、半導体パッケージ構造を提供し、前記半導体パッケージ構造は、
第１パッケージ構造及び第２パッケージ構造を備え、
前記第１パッケージ構造は、介在層及び成形材料を備え、前記介在層に第１接続パッドが設けられ、前記成形材料は、前記介在層を包み、前記第１接続パッドと共面であり、
前記第２パッケージ構造は、前記介在層の上に設けられ、前記第１接続パッドに電気接続され、
ここで、前記第１パッケージ構造と前記第２パッケージ構造との間に隙間がある。
いくつかの実施例では、前記第１パッケージ構造は更に、
基板、少なくとも１つの第１チップ積層体及び少なくとも１つの第２チップ積層体を備え、
前記少なくとも１つの第１チップ積層体は、前記基板の上に設けられ、
前記少なくとも１つの第２チップ積層体は、前記基板の上に設けられ、前記第１チップ積層体から間隔をあけて設けられ、
ここで、前記介在層は、前記第１チップ積層体及び前記第２チップ積層体上に設けられる。
いくつかの実施例では、前記第１チップ積層体は１つの第１チップを備え、前記第２チップ積層体は１つの第２チップを備え、
ここで、前記第１チップは、前記介在層を介して前記第２チップに電気接続される。
いくつかの実施例では、前記第１チップ又は前記第２チップは、リード線を介して前記基板に接続される。
いくつかの実施例では、前記第１チップ積層体は、積み重ねられた第１下部チップ及び第１上部チップを備え、前記第２チップ積層体は、積み重ねられた第２下部チップ及び第２上部チップを備え、
ここで、前記介在層は、前記第１上部チップ及び前記第２上部チップの上に設けられ、前記第１上部チップ及び前記第２上部チップは、介在層を介して電気接続される。
いくつかの実施例では、前記第１上部チップ又は前記第２上部チップは、リード線を介して前記基板に接続される。
いくつかの実施例では、前記第１下部チップ及び前記第２下部チップはそれぞれ、リード線を介して前記基板に接続される。
いくつかの実施例では、前記第１下部チップは、前記第１上部チップに電気接続され、前記第２下部チップは、前記第２上部チップに電気接続される。
いくつかの実施例では、前記介在層は、
第１表面、第２表面及び信号チャネルを備え、
前記第１表面の上に、前記第１接続パッドが設けられ、
前記第２表面は、前記第１表面に対向して設けられ、前記第２表面の上に第２接続パッドが設けられ、
前記信号チャネルは、前記第１接続パッド及び前記第２接続パッドに接続される。
いくつかの実施例では、前記第１チップ積層体及び前記第２チップ積層体はリード線パッドを備え、前記リード線パッドは、再配線層を介して前記第２接続パッドに接続される。
いくつかの実施例では、前記第１チップ積層体及び前記第２チップ積層体に接続される前記第２接続パッド同士は再配線層を介して接続される。
いくつかの実施例では、前記第１チップ積層体及び前記第２チップ積層体は、接着層を介して前記基板の上に設けられる。
いくつかの実施例では、前記基板は仮想チャネルを備え、前記接着層は前記仮想チャネルの上に位置し、前記仮想チャネルの熱伝導係数は、前記接着層の熱伝導係数より大きい。
いくつかの実施例では、前記半導体パッケージ構造は更に、充填層を備え、前記充填層は前記隙間を充填する。
いくつかの実施例では、前記充填層の熱伝導係数は、前記成形材料の熱伝導係数より大きい。
いくつかの実施例では、前記充填層の充填材体積は、前記成形材料の充填材体積より小さい。
いくつかの実施例では、前記接着層は、第１接着層及び第２接着層を備え、前記第２接着層は、前記第１接着層の上に位置し、前記第２接着層の弾性率は、前記第１接着層の弾性率より大きい。
本開示の実施例の第２態様によれば、半導体パッケージ構造の製造方法を提供し、前記半導体パッケージ構造の製造方法は、
第１パッケージ構造を提供することであって、前記第１パッケージ構造は、介在層及び成形材料を備え、前記介在層に第１接続パッドが設けられ、前記成形材料は、前記介在層を包み、前記第１接続パッドと共面である、ことと、
前記第２パッケージ構造を前記介在層の上に設けるように第２パッケージ構造を提供することであって、前記第２パッケージ構造は、前記第１接続パッドに電気接続される、ことと、を含み、
ここで、前記第１パッケージ構造と前記第２パッケージ構造との間に隙間がある。
本開示の実施例では、介在層を設けることにより、介在層を介して第１パッケージ構造と第２パッケージ構造を接続し、このように、異なる容量のパッケージ構造間の相互接続を実現し、これによって、異なるパッケージ構造間の組み合わせはより柔軟になり、これにより、当該半導体パッケージ構造は異なる適用場面に適用することができる。さらに、第１パッケージ構造と第２パッケージ構造は個別にパッケージングされたものであるため、第１パッケージ構造及び第２パッケージ構造をそれぞれ検証することができ、これにより、失効分析をより迅速に行うことができ、それによって、半導体パッケージ構造が形成された後、構造全体を検証しなくてもよい。第２パッケージ構造と第１パッケージ構造との間に隙間があり、したがって、両者の間隔を増加し、これにより、第２パッケージ構造の発熱効率を向上させ、チップに対する熱の影響を低減させることができる。
本開示の実施例で提供される半導体パッケージ構造の概略構造図である。 本開示の実施例で提供される半導体パッケージ構造の他の例である。 本開示の実施例で提供される半導体パッケージ構造の他の例である。 本開示の実施例で提供される半導体パッケージ構造の他の例である。 本開示の実施例で提供される半導体パッケージ構造の他の例である。 本開示の実施例で提供される半導体パッケージ構造の製造方法の例示的なフローチャートである。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。 本開示の実施例で提供される、製造過程における半導体パッケージ構造のデバイスの概略構造図である。
本開示の実施例又は従来技術における技術的解決策をより明確に説明するために、以下は、実施例で使用される図面について簡単に紹介する。上記に説明される図面は、本開示のいくつかの実施例に過ぎず、当業者にとって、創造的な労力を払わなくても、これらの図面に従って他の図面を得ることもできることは自明である。
以下、図面を参照して本開示で開示される例示的な実施形態をより詳細に説明する。図面において、本開示の例示的な実施形態を示しているが、理解すべきこととして、本開示は様々な形態で実施でき、本明細書に記載された具体的な実施形態に限定されるべきではない。むしろ、これらの実施形態は、本開示をより徹底的に理解させるために提供され、本開示で開示される完全な範囲を当業者に伝えることができる。
下記では、本開示を徹底的に理解させるために多くの具体的な詳細を提供する。しかし、当業者にとって、これらの１つ又は複数の詳細が記載されてなくても本開示が実施できることは自明である。他の例では、本開示との混同を避けるために、当技術分野でよく知られているいくつかの技術的特徴について説明しておらず、つまり、本明細書では、実際の実施例の全ての特徴を説明しておらず、周知の機能及び構造を詳細に説明しない。
図面において、層、領域、要素のサイズ及びその相対的なサイズは、明確にするために誇張されている可能性がある。同じ符号は同じ要素を表す。
理解すべきこととして、要素又は層が「他の要素又は層の上に位置する」、「他の要素又は層に隣接する」、「他の要素又は層に接続される」又は「他の要素又は層に結合される」場合、当該要素又は層は、他の要素又は層の上に直接に位置してもよいし、他の要素又は層に直接に隣接してもよいし、他の要素又は層に直接に接続されてもよいし、他の要素又は層に直接に結合されてもよく、或いは、両者間に介在する要素又は層が存在してもよい。逆に、要素が「他の要素又は層の上に直接に位置する」、「他の要素又は層に直接に隣接する」、「他の要素又は層に直接に接続される」又は「他の要素又は層に直接に結合される」場合、介在する要素又は層が存在しない。理解すべきこととして、第１、第２、第３などの用語を使用して各要素、構成要素、領域、層及び／又は部分を説明することができるが、これらの要素、要素、領域、層及び／又は部分は、これらの用語に限定されるべきではない。これらの用語は、ある要素、構成要素、領域、層又は部分を別の要素、構成要素、領域、層又は部分と区別するためにのみ使用される。したがって、本開示の教示から逸脱することなく、後述する第１要素、構成要素、領域、層又は部分は、第２要素、構成要素、領域、層又は部分として表されてもよい。第２要素、構成要素、領域、層又は部分について論じる場合、第１要素、構成要素、領域、層又は部分は本開示において必ずしも存在することを示すものではない。
本明細書では、「…下に位置する」、「…下にある」、「下の…」、「…の下に位置する」、「…の上に位置する」、「上の」などの空間関係用語は、説明を容易にするために、図面の１つの要素又は特徴と他の要素又は特徴との関係を説明するために使用されてもよい。理解すべきこととして、図に示されている向きに加えて、空間関係用語は、使用中及び動作中のデバイスの異なる向きを更に含む。例えば、図面におけるデバイスが裏返される場合、「他の要素下に位置する」又は「他の要素の下に位置する」又は「他の要素の下にある」という要素又は特徴の向きが他の要素又は特徴の「上」に位置するという向きになると説明される。したがって、「…下に位置する」及び「…下にある」という用語は、上と下の２つの向きを含み得る。デバイスは、他の向き（９０度回転又は他の向き）を含んでもよく、本明細書で使用される空間用語はそれに応じて解釈される。
本明細書で使用される用語は、具体的な実施例を説明することを目的としたものであり、本開示を限定するものではない。本明細書において、単数形の「１」、「１つ」及び「前記／当該」は、文脈で他の方式を明記しない限り、複数形を含んでもよい。更に理解すべきこととして、「構成」及び／又は「含む」という用語が本明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素及び／又は構成要素の存在が明確化されている以外に、１つ又は複数の他の特徴、整数、ステップ、動作、要素及び／又は構成要素の存在又は追加は除外されない。本明細書において、「及び／又は」という用語は、記載されている関連の項目の任意及び全ての組み合わせを含む。
本開示を徹底的に理解させるために、以下の説明では、本開示の技術的解決策を詳説するために詳細なステップ及び詳細な構造を提供する。本開示の好ましい実施例の詳細な説明は以下のとおりであり、しかし、本開示は、これらの詳細な説明に加えて、他の実施形態を有してもよい。
本開示の実施例は半導体パッケージ構造を提供する。図１は、本開示の実施例で提供される半導体パッケージ構造の概略構造図である。
図１を参照すると、前記半導体パッケージ構造は、第１パッケージ構造及び第２パッケージ構造を備え、
前記第１パッケージ構造は、介在層３０及び成形材料４０を備え、前記介在層３０に第１接続パッド３１が設けられ、前記成形材料４０は、前記介在層３０を包み、前記第１接続パッド３１と共面であり、
前記第２パッケージ構造７０は、前記介在層３０上に設けられ、前記第１接続パッド３１に電気接続され、
ここで、前記第１パッケージ構造と前記第２パッケージ構造７０との間に隙間がある。
本開示の実施例では、介在層を設けることにより、介在層を介して第１パッケージ構造と第２パッケージ構造を接続し、このように、異なる容量のパッケージ構造間の相互接続を実現し、これによって、異なるパッケージ構造間の組み合わせはより柔軟になり、これにより、当該半導体パッケージ構造は異なる適用場面に適用することができる。さらに、第１パッケージ構造と第２パッケージ構造は個別にパッケージングされたものであるため、第１パッケージ構造及び第２パッケージ構造をそれぞれ検証することができ、これにより、失効分析をより迅速に行うことができ、それによって、半導体パッケージ構造が形成された後、構造全体を検証しなくてもよい。第２パッケージ構造と第１パッケージ構造との間に隙間があり、したがって、両者の間隔を増加し、これにより、第２パッケージ構造の発熱効率を向上させ、チップ（第１パッケージ構造）に対する熱の影響を低減させることができる。第２パッケージ構造は第１パッケージ構造上に着脱可能に設けられ、したがって、異なる容量の第２パッケージ構造を第１パッケージ構造上に設け、第１パッケージ構造の使用率を向上させる。
１つの実施例では、前記第１パッケージ構造は更に、基板１０、少なくとも１つの第１チップ積層体２１及び少なくとも１つの第２チップ積層体２２を備え、前記少なくとも１つの第１チップ積層体２１は、前記基板１０上に設けられ、前記少なくとも１つの第２チップ積層体２２は、前記基板１０上に設けられ、前記第１チップ積層体２１から間隔をあけて設けられ、ここで、前記介在層３０は、前記第１チップ積層体２１及び前記第２チップ積層体２２上に設けられる。
本開示の実施例では、介在層を介して第１チップ積層体と第２チップ積層体とを接続し、配線の数量を低減し、ワイヤーボンディング工程を省くことができる。
いくつかの実施例では、前記基板１０は再配線（ＲＥＤＩＳＴＲＩＢＵＴＩＯＮ）基板であってもよい。
前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられる基板上部絶縁誘電体層１２と基板下部絶縁誘電体層１３と、を備える。
前記基板ベース１１は、シリコン基板、ゲルマニウム基板、シリコン－ゲルマニウム基板、炭化ケイ素基板、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はゲルマニウム・オン・インシュレータ（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等であってもよく、或いは、他の元素半導体又は化合物半導体を含む基板（例えば、ガラス基板又はＩＩＩ－Ｖ族化合物基板（例えば、窒化ガリウム基板又はヒ化ガリウム基板等））であってもよく、或いは、積層構造（例えば、Ｓｉ／ＳｉＧｅ等）であってもよく、或いは、他の外延構造（例えば、ゲルマニウム・シリコン・オン・インシュレータ（ＳＧＯＩ））等であってもよい。
前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３はソルダーマスク層であってもよく、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料はソルダーレジストであってもよい。
前記基板１０は更に、前記基板上部絶縁誘電体層１２内の基板上部接続パッド１４と、前記基板下部絶縁誘電体層１３内の基板下部接続パッド１５と、前記基板ベース１１を貫通して前記基板上部接続パッド１４及び前記基板下部接続パッド１５を接続する基板接続貫通ビア１６と、を備える。
前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、金のうちの少なくとも１つを含み得る。前記基板接続貫通ビア１６はシリコン貫通ビア（ＴＳＶ）であってもよい。
基板上部接続パッド１４と基板下部接続パッド１５は基板接続貫通ビア１６を介して接続され、これにより、信号を伝送することができる。同時に、隣接する２つの基板上部接続パッド１４は、再配線層を介して接続されてもよく、これにより、基板における信号の伝送を遂行することができる。
前記基板１０は更に、基板接続バンプ１７を備え、前記基板接続バンプ１７は、半導体パッケージ構造を外部装置に電気接続し、外部装置からチップ積層体を動作させるための制御信号、電力信号及び接地信号のうちの少なくとも１つを受信するか、又は外部装置からチップ積層体に記憶されている数据信号を受信してもよく、チップ積層体内のデータを外部装置に提供してもよい。
前記基板接続バンプ１７は導電材料を含む。本開示の実施例では、前記基板接続バンプ１７はハンダボールであり、理解できることとして、本開示の実施例で提供される基板接続バンプの形状は本開示の実施例における従属的かつ実現可能な具体的な実施形態に過ぎず、本開示を限定するものではなく、前記基板接続バンプは他の形状構造であってもよい。基板接続バンプの数、間隔及び位置は、何らかの特定の配置に限定されず、様々な変更が行われてもよい。
１つの実施例では、前記第１チップ積層体２１及び前記第２チップ積層体２２は、接着層６０を介して前記基板１０に設けられる。
前記第１チップ積層体２１及び前記第２チップ積層体２２のチップは、動的ランダムアクセスメモリ（ＤＲＡＭ）チップ、静的ランダムアクセスメモリ（ＳＲＡＭ）チップ、フラッシュメモリチップ、電気消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）チップ、相変化ランダムアクセスメモリ（ＰＲＡＭ）チップ、磁気ランダムアクセスメモリ（ＭＲＡＭ）チップ又は抵抗ランダムアクセスメモリ（ＲＲＡＭ）チップであってもよい。
前記接着層６０はＤＡＦ膜であってもよい。
１つの実施例では、図５に示すように、前記接着層は、第１接着層６１、及び前記第１接着層６１の上に位置する第２接着層６２を備え、前記第２接着層６２の弾性率は前記第１接着層６１の弾性率より大きい。
本開示の実施例では、第１接着層は基板に接続されており、主として接着の役割を果たし、第２接着層は、チップに接続されており、主としてチップの反りを防止する役割を果たす。第２接着層の弾性率が比較的高いため、切断中に反りが生じず、第１接着層は比較的低い弾性率を有するため、後続の工程で基板とチップ的の接合力に影響を与えない。前記基板１０は更に、仮想チャネル１８を備え、前記接着層６０は、前記仮想チャネル１８の上に位置し、前記仮想チャネル１８の熱伝導係数は前記接着層６０の熱伝導係数より大きい。
本開示の実施例では、仮想チャネルの熱伝導係数は接着層の熱伝導係数より大きく、チップの動作によって生じる熱を仮想チャネルでより多く放散することができ、放熱能力を向上させ、デバイス性能への影響を低減することができる。
前記仮想チャネル１８は、基板上部接続パッド１４、基板下部接続パッド１５及び基板接続貫通ビア１６で構成されるが、仮想チャネル１８の下に基板接続バンプ１７が形成されず、信号伝送を実現できず、発熱処理にのみ使用される。
いくつかの実施例では、仮想チャネルの熱伝導係数は、信号伝送の役割を果たす、基板上部接続パッド１４、基板下部接続パッド１５及び基板接続貫通ビア１６で構成された構造の熱伝導係数より大きく、信号伝送に対する熱の影響を低減することができる。
図１に示すように、前記第１チップ積層体２１は１つの第１チップ２１０を備え、前記第２チップ積層体２２は１つの第２チップ２２０を備え、ここで、前記第１チップ２１０は、前記介在層３０を介して前記第２チップ２２０に電気接続される。
１つの実施例では、前記第１チップ２１０又は前記第２チップ２２０は、リード線５０を介して前記基板１０に接続される。
図１に示す実施例では、前記第１チップ２１０及び前記第２チップ２２０は、介在層３０を介して接続され、前記第１チップ２１０は、リード線５０を介して基板１０に接続され、第２チップ２２０を基板１０に間接的に接続する。他の実施例では、第２チップがリード線を介して基板に接続され、第１チップを基板に間接的に接続してもよい。
この実施例では、第１チップ及び第２チップは介在層を介して信号伝送を行うため、第１チップ及び第２チップのうちの１つのみをワイヤーボンディングすることができ、ワイヤーボンディング工程を削減することができる。
図２は、本開示の別の実施例で提供される半導体パッケージ構造の概略構造図であり、図３は、本開示の更に別の実施例で提供される半導体パッケージ構造の概略構造図である。図２及び図３に示すように、前記第１チップ積層体２１は、積み重ねられた第１下部チップ２１２及び第１上部チップ２１１を備え、前記第２チップ積層体２２は、積み重ねられた第２下部チップ２２２及び第２上部チップ２２１を備え、
ここで、前記介在層３０は、前記第１上部チップ２１１及び前記第２上部チップ２２１の上に設けられ、前記第１上部チップ２１１及び前記第２上部チップ２２１は、介在層３０を介して電気接続される。
１つの実施例では、図２に示すように、前記第１上部チップ２１１又は前記第２上部チップ２２１は、リード線５０を介して前記基板１０に接続される。
前記第１下部チップ２１２及び前記第２下部チップ２２２は、リード線５０を介して前記基板１０にそれぞれ接続される。
図２に示す実施例では、前記第１上部チップ２１１及び前記第２上部チップ２２１は、介在層３０を介して接続され、前記第１上部チップ２１１は、リード線５０を介して基板１０に接続され、第２上部チップ２２１を基板１０に間接的に接続する。他の実施例では、第２上部チップがリード線を介して基板に接続され、第１上部チップを基板に間接的に接続してもよい。
この実施例では、第１上部チップ及び第２上部チップは介在層を介して信号伝送を行うため、第１上部チップ及び第２上部チップのうちの１つのみをワイヤーボンディングすることができ、ワイヤーボンディング工程を削減することができる。同時に、第１下部チップと第２下部チップは、接着層で第１上部チップ及び第２上部チップから隔離され、信号伝送を実現していないため、第１下部チップ及び第２下部チップはワイヤーボンディングすることにより基板に接続され、これによって、信号伝送を実現する。
１つの実施例では、図３に示すように、前記第１下部チップ２１２は、前記第１上部チップ２１１に電気接続され、前記第２下部チップ２２２は、前記第２上部チップ２２１に電気接続される。
具体的に、前記第１下部チップ２１２と前記第１上部チップ２１１との間、及び前記第２下部チップ２２２と前記第２上部チップ２２１との間は、チップ接続パッド２０２及びチップ接続ハンダボール２０３、前記第１上部チップ２１１及び前記第２上部チップ２２１内のシリコン貫通ビア（未図示）を介して接続される。
この実施例では、第１下部チップ及び第１上部チップは信号伝送を直接に行うことができ、第２下部チップ及び第２上部チップは信号伝送を直接に行うことができ、第１上部チップ及び第２上部チップは、介在層を介して信号伝送を行ってもよく、したがって、４チップのワイヤーボンディングは一度で済み、ワイヤーボンディング工程を低減し、コストを削減することができる。
１つの実施例では、前記介在層３０は、第１表面、第２表面及び信号チャネル３３を備え、前記第１表面の上に前記第１接続パッド３１が設けられ、前記第２表面は、前記第１表面に対向して設けられ、前記第２表面の上に第２接続パッド３２が設けられ、前記信号チャネル３３は、前記第１接続パッド３１及び前記第２接続パッド３２に接続される。
前記第１接続パッド３１及び前記第２接続パッド３２の材料は、アルミニウム、銅、ニッケル、タングステン、白金、金のうちの少なくとも１つを含み得る。
前記介在層３０は、介在基板３０２と、前記介在基板３０２の上面及び下面にそれぞれ位置する介在上部絶縁誘電体層３０１と介在下部絶縁誘電体層３０３と、を備える。前記第１接続パッド３１は、前記介在上部絶縁誘電体層３０１内にあり、前記第２接続パッド３２は、前記介在下部絶縁誘電体層３０３内にある。
前記介在基板は、シリコン基板、ゲルマニウム基板、シリコン－ゲルマニウム基板、炭化ケイ素基板、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はゲルマニウム・オン・インシュレータ（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等であってもよく、或いは、他の元素半導体又は化合物半導体を含む基板（例えば、ガラス基板又はＩＩＩ－Ｖ族化合物基板（例えば、窒化ガリウム基板又はヒ化ガリウム基板等））であってもよく、或いは、積層構造（例えば、Ｓｉ／ＳｉＧｅ等）であってもよく、或いは、他の外延構造（例えば、ゲルマニウム・シリコン・オン・インシュレータ（ＳＧＯＩ））等であってもよい。
前記介在上部絶縁誘電体層３０１及び前記介在下部絶縁誘電体層３０３はソルダーマスク層であってもよく、例えば、前記介在上部絶縁誘電体層及び前記介在下部絶縁誘電体層の材料はソルダーレジストであってもよい。
１つの実施例では、前記第１チップ積層体２１及び前記第２チップ積層体２２はリード線パッド２０１を備え、前記リード線パッド２０１は、再配線層を介して前記第２接続パッド３２に接続される。
この実施例では、前記再配線層（未図示）は、前記第１チップ積層体及び前記第２チップ積層体の表面に位置してもよいし、前記第１チップ積層体及び前記第２チップ積層体の内部に位置してもよい。
図１に示すように、前記第２接続パッド３２と前記リード線パッド２０１との間に第１ハンダボール３４が形成され、前記第１チップ積層体２１及び前記第２チップ積層体２２におけるリード線パッド２０１は、第１ハンダボール３４を介して第２接続パッド３２に接続される。
１つの実施例では、前記第１チップ積層体２１及び前記第２チップ積層体２２を接続する前記第２接続パッド３２同士は再配線層を介して接続される。
この実施例では、前記再配線層は、前記介在層の表面に位置してもよいし、前記介在層の内部に位置してもよい。
１つの実施例では、前記成形材料４０は、前記第１接続パッド３１と共面であり、こうすると、後続に第２パッケージ構造と第１パッケージ構造とが接続された後、第１パッケージ構造と第２パッケージ構造との間に大きな隙間があり、第２パッケージ構造の発熱効率を保証することができる。
成形材料の表面が第１接続パッドの表面より高い場合、第１パッケージ構造と第２パッケージ構造との間の隙間が小さくなり、発熱に不利であると同時に、後続に充填層を形成するときに、充填層の充填に不利であり、第１接続パッドの表面が成形材料の表面より高い場合、隙間が大きくなる可能性があるが、成形材料が配線を覆うことができず、配線が露出し、配線の保護に不利である。
１つの実施例では、前記第２パッケージ構造７０は、第２ハンダボール７１を備え、前記第２ハンダボール７１は、前記介在層３０における第１接続パッド３１に電気接続される。
前記第２パッケージ構造７０は、ユニバーサル・ファイル・ストア（ＵＦＳ：Ｕｎｉｖｅｒｓａｌ Ｆｉｌｅ Ｓｔｏｒｅ）であってもよい。
前記第２パッケージ構造７０は更に、第２基板７２を備え、前記第２基板７２の構造は前記基板１０の構造と同じであり、ここでは繰り返して説明しない。
前記第２ハンダボール７１は、前記第２基板７２上に位置する。
図４は、本開示の別の実施例で提供される半導体パッケージ構造の概略構造図である。図４に示すように、前記半導体パッケージ構造は更に、充填層８０を備え、前記充填層８０は前記隙間を充填する。
前記充填層８０の熱伝導係数は、前記成形材料４０の熱伝導係数より大きい。
充填層を設けることにより、第１パッケージ構造と第２パッケージ構造との間に密封した界面を有することができ、第１パッケージ構造及び第２パッケージ構造の金属構造と外気又は他の材料との接触を減らすことができ、熱伝導の役割を果たすことができる。充填層の熱伝導係数が比較的大きいため、充填層からより多くの熱が発散され、第１パッケージ構造に対する熱の影響を低減することができる。充填層の熱伝導係数は大きいが、充填層の熱膨張係数が第１パッケージ構造及び第２パッケージ構造の熱膨張係数と一致するので、充填層の体積変化が小さく、第１パッケージ構造及び第２パッケージ構造に向外圧を及ぼさないので、構造の安定性を確保することができる。
いくつかの実施例では、例えば、充填層８０内にカーボンナノチューブ充填材が充填されているため、第２パッケージ構造からより多くの熱を吸収するのに役に立ち、第１パッケージ構造に対する熱の影響を低減することができる。
前記充填層８０の充填材体積は、前記成形材料の充填材体積より小さい。
図４に示すように、前記成形材料４０における充填材は第１充填材４０１であり、前記充填層８０における充填材は第２充填材８０１であり、第２充填材８０１の体積は第１充填材４０１の体積より小さい。
前記成形材料４０及び前記充填層８０の主材料はエポキシ樹脂であってもよく、充填材は二酸化ケイ素であってもよい。
この実施例では、成形材料に充填される隙間は比較的大きく、第１パッケージ構造と第２パッケージ構造との間の隙間は比較的小さいので、流動性の大きい充填層を選択し、充填層の充填材体積は小さく、主体材料の流動性が大きい。
本開示の実施例で提供される半導体パッケージ構造は、パッケージ・オン・パッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造のマルチチップパッケージ（ＵＭＣＰ：ＵＦＳ Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）に適用することができる。
本開示の実施例は、半導体パッケージ構造の製造方法を更に提供し、具体的に、図６を参照すると、図６に示すように、前記半導体パッケージ構造の製造方法は、以下のステップを含む。
ステップ６０１において、第１パッケージ構造を提供し、前記第１パッケージ構造は、介在層及び成形材料を備え、前記介在層に第１接続パッドが設けられ、前記成形材料は、前記介在層を包み、前記第１接続パッドと共面である。
ステップ６０２において、第２パッケージ構造を提供し、前記第２パッケージ構造を前記介在層の上に設け、前記第２パッケージ構造は、前記第１接続パッドに電気接続され、ここで、前記第１パッケージ構造と前記第２パッケージ構造との間に間隔が存在する。
以下、具体的な実施例を参照して、本開示の実施例で提供される半導体パッケージ構造の製造方法を更に詳細に説明する。
図７ａ～図７ｇは、本開示の実施例で提供される、製造過程における半導体パッケージ構造の概略構造図である。
先ず、図７ａ～図７ｅを参照すると、ステップ６０１を実行し、第１パッケージ構造を提供し、前記第１パッケージ構造は、介在層３０及び成形材料４０を備え、前記介在層３０に第１接続パッド３１が設けられ、前記成形材料４０は、前記介在層３０を包み、前記第１接続パッド３１と共面である。
具体的に、図７ａを参照すると、基板１０を提供する。
いくつかの実施例では、前記基板１０は再配線基板であってもよい。
前記基板１０は、基板ベース１１と、前記基板ベース１１の上面及び下面にそれぞれ設けられる基板上部絶縁誘電体層１２と基板下部絶縁誘電体層１３と、を備える。
前記基板ベース１１は、シリコン基板、ゲルマニウム基板、シリコン－ゲルマニウム基板、炭化ケイ素基板、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はゲルマニウム・オン・インシュレータ（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等であってもよく、或いは、他の元素半導体又は化合物半導体を含む基板（例えば、ガラス基板又はＩＩＩ－Ｖ族化合物基板（例えば、窒化ガリウム基板又はヒ化ガリウム基板等））であってもよく、或いは、積層構造（例えば、Ｓｉ／ＳｉＧｅ等）であってもよく、或いは、他の外延構造（例えば、ゲルマニウム・シリコン・オン・インシュレータ（ＳＧＯＩ））等であってもよい。
前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３はソルダーマスク層であってもよく、例えば、前記基板上部絶縁誘電体層１２及び前記基板下部絶縁誘電体層１３の材料はソルダーレジストであってもよい。
前記基板１０は更に、前記基板上部絶縁誘電体層１２内の基板上部接続パッド１４と、前記基板下部絶縁誘電体層１３内の基板下部接続パッド１５と、前記基板ベース１１を貫通して前記基板上部接続パッド１４及び前記基板下部接続パッド１５を接続する基板接続貫通ビア１６と、を備える。
前記基板上部接続パッド１４及び前記基板下部接続パッド１５の材料は、アルミニウム、銅、ニッケル、タングステン、白金、金のうちの少なくとも１つを含み得る。前記基板接続貫通ビア１６はシリコン貫通ビア（ＴＳＶ）であってもよい。
基板上部接続パッド１４と基板下部接続パッド１５は基板接続貫通ビア１６を介して接続され、これにより、信号を伝送することができる。同時に、隣接する２つの基板上部接続パッド１４は、再配線層を介して接続されてもよく、これにより、基板における信号の伝送を遂行することができる。
前記基板１０は更に、仮想チャネル１８を備え、前記仮想チャネル１８は、基板上部接続パッド１４、基板下部接続パッド１５及び基板接続貫通ビア１６で構成されるが、仮想チャネル１８の下に基板接続バンプが形成されず、信号伝送を実現できず、発熱処理にのみ使用される。
いくつかの実施例では、仮想チャネルの熱伝導係数は、信号伝送の役割を果たす、基板上部接続パッド１４、基板下部接続パッド１５及び基板接続貫通ビア１６で構成された構造の熱伝導係数より大きく、信号伝送に対する熱の影響を低減することができる。
引き続いて、図７ｂを参照すると、前記基板１０上に少なくとも１つの第１チップ積層体２１及び少なくとも１つの第２チップ積層体２２が形成され、第１チップ積層体２１は、前記第２チップ積層体２２から間隔をあけて設けられる。
具体的に、前記基板１０上に接着層６０が形成されてから、前記接着層６０上に第１チップ積層体２１及び第２チップ積層体２２が形成される。
前記接着層６０はＤＡＦ膜であってもよい。
１つの実施例では、図５に示すように、前記接着層６０は、第１接着層６１、及び前記第１接着層６１の上に位置する第２接着層６２を備え、前記第２接着層６２の弾性率は前記第１接着層６１の弾性率より大きい。
本開示の実施例では、第１接着層は基板に接続されており、主として接着の役割を果たし、第２接着層は、チップに接続されており、主としてチップの反りを防止する役割を果たす。第２接着層の弾性率が比較的高いため、切断中に反りが生じず、第１接着層は比較的低い弾性率を有するため、後続の工程で基板とチップ的の接合力に影響を与えない。
１つの実施例では、前記接着層６０は、前記仮想チャネル１８上に位置し、前記仮想チャネル１８の熱伝導係数は前記接着層６０の熱伝導係数より大きい。
本開示の実施例では、仮想チャネルの熱伝導係数は接着層の熱伝導係数より大きく、チップの動作によって生じる熱を仮想チャネルでより多く放散することができ、放熱能力を向上させ、デバイス性能への影響を低減することができる。
図７ｂを引き続き参照すると、前記第１チップ積層体２１及び前記第２チップ積層体２２にリード線パッド２０１を形成し、前記リード線パッド２０１は、再配線層を介して、後続に形成される介在層における第２接続パッドに接続できる。
引き続いて、図７ｃ及び図７ｄを参照すると、前記第１チップ積層体２１及び前記第２チップ積層体２２の上に介在層３０が形成される。
具体的に、先ず、図７ｃを参照すると、円環１にキャリアテープ２を粘着し、その後、介在層をキャリアテープ２に粘着し、この時の介在層全体は帯状であり、介在層を切断して、図７ｃに示されるそれぞれのセルを形成する。
実際の操作では、前記介在層の介在上部絶縁誘電体層が形成された一面をキャリアテープに粘着し、介在下部絶縁誘電体層が形成された一面に第１ハンダボールを形成する。
引き続いて、図７ｄを参照すると、前記介在層３０を反転して前記第１チップ積層体２１及び前記第２チップ積層体２２に装着し、これによって、第１ハンダボール３４を前記第１チップ積層体２１及び前記第２チップ積層体２２に接続させる。
本開示の実施例では、介在層を介して第１チップ積層体と第２チップ積層体とを接続し、配線の数量を低減し、ワイヤーボンディング工程を省くことができる。
前記介在層３０は、第１表面、第２表面及び信号チャネル３を備え、前記第１表面の上に前記第１接続パッド３１が設けられ、前記第２表面は、前記第１表面に対向して設けられ、前記第２表面の上に第２接続パッド３２が設けられ、前記信号チャネル３３は、前記第１接続パッド３１及び前記第２接続パッド３２に接続される。
前記第１接続パッド３１及び前記第２接続パッド３２の材料は、アルミニウム、銅、ニッケル、タングステン、白金、金のうちの少なくとも１つを含み得る。
前記介在層３０は、介在基板３０２と、前記介在基板３０２の上面及び下面にそれぞれ位置する介在上部絶縁誘電体層３０１と介在下部絶縁誘電体層３０３と、を更に備える。前記第１接続パッド３１は、前記介在上部絶縁誘電体層３０１内にあり、前記第２接続パッド３２は、前記介在下部絶縁誘電体層３０３内にある。
図７ｄに示すように、前記第１チップ積層体は１つの第１チップ２１０を備え、前記第２チップ積層体２２は１つの第２チップ２２０を備え、ここで、前記第１チップ２１０は、前記介在層３０を介して前記第２チップ２２０に電気接続される。
引き続いて、リード線５０を介して前記第１チップ２１０又は前記第２チップ２２０を前記基板１０に接続させる。
図７ｄに示す実施例では、前記第１チップ２１０及び前記第２チップ２２０は、介在層３０を介して接続され、前記第１チップ２１０は、リード線５０を介して基板１０に接続され、第２チップ２２０を基板１０に間接的に接続する。他の実施例では、第２チップがリード線を介して基板に接続され、第１チップを基板に間接的に接続してもよい。この実施例では、第１チップ及び第２チップは介在層を介して信号伝送を行うため、第１チップ及び第２チップのうちの１つのみをワイヤーボンディングすることができ、ワイヤーボンディング工程を削減することができる。
説明すべきこととして、図７ａ～図７ｇに示される実施例では、第１チップ積層体が１つの第１チップを含み、第２チップ積層体が１つの第２チップを含む半導体パッケージ構造の製造方法のみを示しているが、第１チップ積層体及び第２チップ積層体は、他の積層構造を更に含む。
例えば、図２及び図３に示すように、前記第１チップ積層体２１は、積み重ねられた第１下部チップ２１２及び第１上部チップ２１１を備え、前記第２チップ積層体２２は、積み重ねられた第２下部チップ２２２及び第２上部チップ２２１を備え、ここで、前記介在層３０は、前記第１上部チップ２１１及び前記第２上部チップ２２１上に設けられ、前記第１上部チップ２１１及び前記第２上部チップ２２１は、介在層３０を介して電気接続される。
図２に示すように、前記第１上部チップ２１１又は前記第２上部チップ２２１は、リード線５０を介して前記基板１０に接続される。
前記第１下部チップ２１２及び前記第２下部チップ２２２は、リード線５０を介して前記基板１０にそれぞれ接続される。
図２に示す実施例では、前記第１上部チップ２１１及び前記第２上部チップ２２１は、介在層３０を介して接続され、前記第１上部チップ２１１は、リード線５０を介して基板１０に接続され、第２上部チップ２２１を基板１０に間接的に接続する。他の実施例では、第２上部チップがリード線を介して基板に接続され、第１上部チップを基板に間接的に接続してもよい。
この実施例では、第１上部チップ及び第２上部チップは介在層を介して信号伝送を行うため、第１上部チップ及び第２上部チップのうちの１つのみをワイヤーボンディングすることができ、ワイヤーボンディング工程を削減することができる。同時に、第１下部チップと第２下部チップは、接着層を介して第１上部チップ及び第２上部チップから隔離され、信号伝送を実現していないため、第１下部チップ及び第２下部チップはワイヤーボンディングすることにより基板に接続され、これによって、信号伝送を実現する。
図３に示すように、前記第１下部チップ２１２は、前記第１上部チップ２１１に電気接続され、前記第２下部チップ２２２は、前記第２上部チップ２２１に電気接続される。
具体的に、前記第１下部チップ２１２と前記第１上部チップ２１１との間、及び前記第２下部チップ２２２と前記第２上部チップ２２１との間は、チップ接続パッド２０２及びチップ接続ハンダボール２０３、前記第１上部チップ２１１及び前記第２上部チップ２２１内のシリコン貫通ビア（未図示）を介して接続される。
この実施例では、第１下部チップ及び第１上部チップは信号伝送を直接に行うことができ、第２下部チップ及び第２上部チップは信号伝送を直接に行うことができ、第１上部チップ及び第２上部チップは、介在層を介して信号伝送を行ってもよく、したがって、４チップのワイヤーボンディングは一度で済み、ワイヤーボンディング工程を低減し、コストを削減することができる。
図７ｄを引き続き参照すると、１つの実施例では、前記第１チップ積層体２１及び前記第２チップ積層体２２に接続される前記第２接続パッド３２同士は再配線層を介して接続される。
この実施例では、前記再配線層は、前記介在層の表面に位置してもよいし、前記介在層の内部に位置してもよい。
引き続いて、図７ｅを参照すると、前記第１チップ積層体２１、前記第２チップ積層体２２及び前記介在層３０を包む成形材料４０を形成する。
本開示の実施例では、最終的に形成される成形材料は介在層の第１接続パッドと共面であるため、成形材料を形成する過程では、異形の金型を用いる必要がなく、通常形状の金型のみを用いればよく、通常形状の金型は形状が単純なため、製作が容易であり、コストが低い。
後続に第２パッケージ構造と第１パッケージ構造と接続された後、第１パッケージ構造と第２パッケージ構造との間に大きな隙間があり、第２パッケージ構造の発熱効率を保証することができる。
成形材料の表面が第１接続パッドの表面より高い場合、第１パッケージ構造と第２パッケージ構造との間の隙間が小さくなり、発熱に不利であると同時に、後続に充填層を形成するときに、充填層の充填に不利であり、第１接続パッドの表面が成形材料の表面より高い場合、隙間が大きくなる可能性があるが、成形材料がワイヤーボンディングを覆うことができず、ワイヤーボンディングが露出し、ワイヤーボンディングの保護に不利である。
図７ｅを引き続き参照すると、成形材料４０を形成した後、前記基板１０の基板下部接続パッド１５上に基板接続バンプ１７を形成し、前記基板接続バンプ１７は導電材料を含む。
引き続いて、図７ｆを参照すると、ステップ６０２を実行し、第２パッケージ構造７０を提供し、前記第２パッケージ構造７０を前記介在層３０上に設け、前記第２パッケージ構造７０は、前記第１接続パッド３１に電気接続され、ここで、前記第１パッケージ構造と前記第２パッケージ構造７０との間に間隔が存在する。
具体的に、前記第２パッケージ構造７０上に第２ハンダボール７１を形成し、前記第２ハンダボール７１は前記介在層３０上の第１接続パッド３１に電気接続される。
前記第２パッケージ構造は更に、第２基板７２を備え、前記第２基板７２の構造は前記基板１０の構造と同じであり、ここでは繰り返して説明しない。
前記第２ハンダボール７１は、前記第２基板７２上に位置する。
引き続いて、図７ｇを参照すると、前記第１パッケージ構造と前記第２パッケージ構造７０との間の隙間内に充填層８０を形成する。
前記充填層８０の熱伝導係数は、前記成形材料４０の熱伝導係数より大きい。
充填層を設けることにより、第１パッケージ構造と第２パッケージ構造との間に密封した界面を有することができ、第１パッケージ構造及び第２パッケージ構造の金属構造と外気又は他の材料との接触を減らすことができ、熱伝導の役割を果たすことができる。充填層の熱伝導係数が比較的大きいため、充填層からより多くの熱が発散され、第１パッケージ構造に対する熱の影響を低減することができる。同時に、充填層の熱伝導係数は大きいが、充填層の熱膨張係数が第１パッケージ構造及び第２パッケージ構造の熱膨張係数と一致するので、充填層の体積変化が小さく、第１パッケージ構造及び第２パッケージ構造に向外圧を及ぼさないので、構造の安定性を確保することができる。
前記充填層８０の充填材体積は、前記成形材料の充填材体積より小さい。
図７ｇに示すように、前記成形材料４０の充填材は第１充填材４０１であり、前記充填層８０中的充填材は第２充填材８０１であり、第２充填材８０１の体積は第１充填材４０１の体積より小さい。
前記成形材料４０及び前記充填層８０の主材料はエポキシ樹脂であってもよく、充填材は二酸化ケイ素であってもよい。
この実施例では、成形材料に充填される隙間は比較的大きく、第１パッケージ構造と第２パッケージ構造との間の隙間は比較的小さいので、流動性の大きい充填層を選択し、充填層の充填材体積は小さく、主体材料の流動性が大きい。
前述の説明は、本開示の好ましい実施例に過ぎず、本開示を限定することを意図するものではなく、本開示の趣旨及び原則の範囲内で行われるあらゆる変形、同等の置き換え、改善などは、すべて本開示の保護範囲に含まれるべきである。
本開示の実施例では、介在層を設けることにより、介在層を介して第１パッケージ構造と第２パッケージ構造を接続し、このように、異なる容量のパッケージ構造間の相互接続を実現し、これによって、異なるパッケージ構造間の組み合わせはより柔軟になり、これにより、当該半導体パッケージ構造は異なる適用場面に適用することができる。さらに、第１パッケージ構造と第２パッケージ構造は個別にパッケージングされたものであるため、第１パッケージ構造及び第２パッケージ構造をそれぞれ検証することができ、これにより、失効分析をより迅速に行うことができ、それによって、半導体パッケージ構造が形成された後、構造全体を検証しなくてもよい。第２パッケージ構造と第１パッケージ構造との間に隙間があり、したがって、両者の間隔を増加し、これにより、第２パッケージ構造の発熱効率を向上させ、チップに対する熱の影響を低減させることができる。
１ 円環
２ キャリアテープ
１０ 基板
１１ 基板ベース
１２ 基板上部絶縁誘電体層
１３ 基板下部絶縁誘電体層
１４ 基板上部接続パッド
１５ 基板下部接続パッド
１６ 基板接続貫通ビア
１７ 基板接続バンプ
１８ 仮想チャネル
２１ 第１チップ積層体
２２ 第２チップ積層体
２１０ 第１チップ
２２０ 第２チップ
２１１ 第１上部チップ
２１２ 第１下部チップ
２２１ 第２上部チップ
２２２ 第２下部チップ
２０１ リード線パッド
２０２ チップ接続パッド
２０３ チップ接続ハンダボール
３０ 介在層
３１ 第１接続パッド
３２ 第２接続パッド
３３ 信号チャネル
３４ 第１ハンダボール
３０１ 介在上部絶縁誘電体層
３０２ 介在基板
３０３ 介在下部絶縁誘電体層
４０ 成形材料
４０１ 第１充填材
５０ リード線
６０ 接着層
６１ 第１接着層
６２ 第２接着層
７０ 第２パッケージ構造
７１ 第２ハンダボール
７２ 第２基板
８０ 充填層
８０１ 第２充填材

Claims (17)

  1. 半導体パッケージ構造であって、第１パッケージ構造及び第２パッケージ構造を備え、
    前記第１パッケージ構造は、介在層及び成形材料を備え、前記介在層に第１接続パッドが設けられ、前記成形材料は、前記介在層を包み、前記第１接続パッドと共面であり、
    前記第２パッケージ構造は、前記介在層の上に設けられ、前記第１接続パッドに電気接続され、
    前記第１パッケージ構造と前記第２パッケージ構造との間に隙間があり、
    前記第１パッケージ構造は更に、
    基板、少なくとも１つの第１チップ積層体及び少なくとも１つの第２チップ積層体を備え、
    前記少なくとも１つの第１チップ積層体は、前記基板の上に設けられ、
    前記少なくとも１つの第２チップ積層体は、前記基板の上に設けられ、前記第１チップ積層体から間隔をあけて設けられ、
    前記介在層は、前記第１チップ積層体及び前記第２チップ積層体上に設けられ、前記第１チップ積層体と前記第２チップ積層体は、前記介在層を介して電気接続され、前記第１チップ積層体の最上部のチップ又は前記第２チップ積層体の最上部のチップは、リード線を介して前記基板に接続される、
    半導体パッケージ構造。
  2. 前記第１チップ積層体は１つの第１チップを備え、前記第２チップ積層体は１つの第２チップを備え、
    前記第１チップは、前記介在層を介して前記第２チップに電気接続される、
    請求項１に記載の半導体パッケージ構造。
  3. 前記第１チップ又は前記第２チップは、リード線を介して前記基板に接続される、
    請求項２に記載の半導体パッケージ構造。
  4. 前記第１チップ積層体は、積み重ねられた第１下部チップ及び第１上部チップを備え、前記第２チップ積層体は、積み重ねられた第２下部チップ及び第２上部チップを備え、
    前記介在層は、前記第１上部チップ及び前記第２上部チップの上に設けられ、前記第１上部チップ及び前記第２上部チップは、介在層を介して電気接続される、
    請求項１に記載の半導体パッケージ構造。
  5. 前記第１上部チップ又は前記第２上部チップは、リード線を介して前記基板に接続される、
    請求項４に記載の半導体パッケージ構造。
  6. 前記第１下部チップ及び前記第２下部チップはそれぞれ、リード線を介して前記基板に接続される、
    請求項５に記載の半導体パッケージ構造。
  7. 前記第１下部チップは、前記第１上部チップに電気接続され、前記第２下部チップは、前記第２上部チップに電気接続される、
    請求項５に記載の半導体パッケージ構造。
  8. 前記介在層は、
    第１表面、第２表面及び信号チャネルを備え、
    前記第１表面の上に、前記第１接続パッドが設けられ、
    前記第２表面は、前記第１表面に対向して設けられ、前記第２表面の上に第２接続パッドが設けられ、
    前記信号チャネルは、前記第１接続パッド及び前記第２接続パッドに接続される、
    請求項１～７のいずれか一項に記載の半導体パッケージ構造。
  9. 前記第１チップ積層体及び前記第２チップ積層体はリード線パッドを備え、前記リード線パッドは、再配線層を介して前記第２接続パッドに接続される、
    請求項８に記載の半導体パッケージ構造。
  10. 前記第１チップ積層体と前記第２チップ積層体とを接続する前記第２接続パッド同士は、再配線層を介して接続される、
    請求項８に記載の半導体パッケージ構造。
  11. 前記第１チップ積層体及び前記第２チップ積層体は、接着層を介して前記基板の上に設けられる、
    請求項１に記載の半導体パッケージ構造。
  12. 前記基板は仮想チャネルを備え、前記接着層は前記仮想チャネルの上に位置し、前記仮想チャネルの熱伝導係数は、前記接着層の熱伝導係数より大きい、
    請求項１１に記載の半導体パッケージ構造。
  13. 前記半導体パッケージ構造は更に、充填層を備え、前記充填層は前記隙間を充填する、
    請求項１に記載の半導体パッケージ構造。
  14. 前記充填層の熱伝導係数は、前記成形材料の熱伝導係数より大きい、
    請求項１３に記載の半導体パッケージ構造。
  15. 前記充填層の充填材体積は、前記成形材料の充填材体積より小さい、
    請求項１３に記載の半導体パッケージ構造。
  16. 前記接着層は、第１接着層及び第２接着層を備え、前記第２接着層は、前記第１接着層の上に位置し、前記第２接着層の弾性率は、前記第１接着層の弾性率より大きい、
    請求項１１に記載の半導体パッケージ構造。
  17. 半導体パッケージ構造の製造方法であって、
    第１パッケージ構造を提供することであって、前記第１パッケージ構造は、介在層及び成形材料を備え、前記介在層に第１接続パッドが設けられ、前記成形材料は、前記介在層を包み、前記第１接続パッドと共面である、ことと、
    第２パッケージ構造を前記介在層の上に設けるように前記第２パッケージ構造を提供することであって、前記第２パッケージ構造は、前記第１接続パッドに電気接続される、ことと、を含み、
    前記第１パッケージ構造と前記第２パッケージ構造との間に隙間があり、
    前記第１パッケージ構造は更に、
    基板、少なくとも１つの第１チップ積層体及び少なくとも１つの第２チップ積層体を備え、
    前記少なくとも１つの第１チップ積層体は、前記基板の上に設けられ、
    前記少なくとも１つの第２チップ積層体は、前記基板の上に設けられ、前記第１チップ積層体から間隔をあけて設けられ、
    前記介在層は、前記第１チップ積層体及び前記第２チップ積層体上に設けられ、前記第１チップ積層体と前記第２チップ積層体は、前記介在層を介して電気接続され、前記第１チップ積層体の最上部のチップ又は前記第２チップ積層体の最上部のチップは、リード線を介して前記基板に接続される、
    半導体パッケージ構造の製造方法。
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