JP7389693B2 - 基板処理方法および基板処理装置 - Google Patents

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Description

この発明は、積層構造体に含まれる薄膜を側面よりウェットエッチングする基板処理方法および基板処理装置に関するものである。
半導体装置や液晶表示装置などの電子部品の製造工程には、基板を部分的にエッチング除去して所望のパターンを形成するエッチング工程が含まれる。例えば半導体装置の製造においては、シリコン基材上に形成されたシリコン酸化膜(SiO2)をエッチングする際には、HF 等のエッチャントを含む処理液が用いられる(例えば特許文献1、2)。
特開平9-22891号公報 特開平9-115875号公報
エッチングにより形成しようとするパターン形状は種々である。特にパターンの微細化や電子部品の三次元構造化に伴い、エッチング工程にて、比較的広い開口を有する従前サイズの凹部を形成するだけでなく、開口が狭く且つ深い形状の細長サイズの凹部を形成することが要求されることがある。例えば基材の表面上に互いに異なる組成を有する2種類の薄膜を繰り返して積層して形成された基板(本発明の「積層構造体」の一例に相当)に対して処理液を供給して一方の薄膜(以下「被エッチング薄膜」という)のみをエッチングするという狭所エッチングプロセスが存在する。ここでは、エッチング初期段階では、被エッチング薄膜の露出部位、つまり側面に処理液が接液してエッチング除去する。これにより被エッチング薄膜の膜厚と同サイズの小開口を有する凹部が形成される。そして、被エッチング薄膜に沿って、つまり薄膜の積層方向と直交する方向に上記エッチングを深く進行させて所望の細長サイズの凹部を形成する必要がある。
しかしながら、被エッチング薄膜の膜厚サイズが10nm以下になると、上記狭所エッチングプロセスは後で詳述するように凹部の内部で発生する電気二重層の影響を大きく受ける。より具体的には、処理液に含まれるエッチャントが小開口を有する凹部の内部に移動しようとするのを電気二重層が阻害し、単に上記積層構造体に処理液を供給するのみでは、エッチャントによる薄膜のエッチング除去を効率的に行うことは難しい。その結果、細長サイズの凹部でのエッチングレートが従前サイズの凹部でのエッチングレートよりも大幅に低くなり、所望構造が得られないという問題があった。
この発明は、上記課題に鑑みなされたものであり、側面の少なくとも一部のみが露出された状態の薄膜を含む積層構造体に薄膜を選択的にエッチング除去するための処理液を供給して薄膜を効率良くエッチングする基板処理方法および基板処理装置を提供することを目的とする。
この発明の一態様は、基板処理方法であって、側面の少なくとも一部のみが露出された状態の薄膜を含む積層構造体に前記薄膜を選択的にエッチングするエッチャントを含む処理液を供給して薄膜の露出部位より薄膜をエッチングするエッチング工程と、エッチング工程と並行して、処理液が接液している状態の積層構造体を挟み込むように配置された一対の電極に交流電圧を印加して積層構造体に交流電場を与える電場印加工程と、を備え、積層構造体は薄膜と異なる組成の第1膜と薄膜とを交互に積層した多層膜を有し、電場印加工程は、第1膜と薄膜との積層方向において積層構造体を挟み込むように一対の電極を配置し、積層方向と平行に交流電場を与えることを特徴としている。
た、この発明の他の態様は、側面の少なくとも一部のみが露出された状態の薄膜と、薄膜と異なる組成の第1膜とを交互に積層した多層膜を含む積層構造体をエッチングする基板処理装置であって、積層構造体を水平に保持する保持機構と、水平に保持された積層構造体に、薄膜を選択的にエッチングするエッチャントを含む処理液を供給する供給ノズルと、処理液が積層構造体に供給された状態において、薄膜と第1膜との積層方向において積層構造体を挟み込むように、積層方向と平行に積層構造体に交流電圧を印加する交流電圧供給機構と、積層構造体の開回路電圧を測定する開回路電圧測定機構と、開回路電圧測定機構により測定された開回路電圧の値に応じて、積層構造体に印加する交流電圧の値を変化させる制御機構と、を備えることを特徴としている。
このように構成された発明によれば、積層構造体に交流電場が与えられることで薄膜のエッチングに対する電気二重層の影響を抑制し、薄膜にエッチャントを効率的に移動させて薄膜を効率良くエッチングすることができる。
本発明の係る基板処理方法の一実施形態を用いて積層構造体に含まれる薄膜をエッチング除去する基板処理装置の一例を示す模式図である。 図1に示す基板処理装置の断面構造を示す図である。 一対の電極への電圧印加に応じた電気二重層の変化を模式的に示すモデル図である。 OCP基準で電圧設定を行わなかった際にシリコン基材に与えられるダメージを模式的に示す図である。 本発明に係る基板処理装置の他の実施形態を模式的に示す断面構造図である。
図1は本発明の係る基板処理方法の一実施形態を用いて積層構造体に含まれる薄膜をエッチング除去する基板処理装置の一例を示す模式図であり、本発明に係る基板処理装置の一実施形態に相当する。また、図2は図1に示す基板処理装置の断面構造を示す図である。ここで、エッチング除去の対象となる薄膜12はシリコン基材11の表面に形成された厚み10nm以下のシリコン酸化膜である。また、薄膜12上にはポリシリコン層13が積層方向Zに積層されている。このポリシリコン層13には、例えば内径60nmの貫通孔131が複数個設けられている。このように、本実施形態では、互いに異なる組成を有するシリコン基材11と、薄膜12と、ポリシリコン層13とがこの順序で積層された基板1が本発明の「積層構造体」の一例に相当している。
基板1は電極21で下方から支持されている。また、電極21で支持された基板1の表面、つまりポリシリコン層13の表面中央部上に中空構造の枠体3が載置されている。このため、基板1の表面と枠体3の内壁面とでボックス状の空間5が形成され、薄膜12を選択的にエッチング除去するための処理液、本実施形態では希フッ酸(dHF:Diluted Hydrofluoric acid)4を上記空間5に貯留可能となっている。
上記空間5に対し、希フッ酸4が供給されて貯留されると、一部はポリシリコン層13に形成された貫通孔131を介して薄膜12に供給され、希フッ酸中に含まれるエッチャント(HF )により薄膜12のうち貫通孔131に面している領域がエッチングされる。その結果、薄膜12の側面のうち貫通孔131に露出する露出部位が貫通孔131を介して供給された処理液と接液する。このため、さらなる時間経過とともに開口(つまり、シリコン基材11とポリシリコン層13と間の隙間部分)を介して処理液がシリコン基材11とポリシリコン層13とに挟まれた微細領域14、つまり薄膜12の膜厚と同サイズの開口から積層方向Zと直交する方向に延びる領域に侵入する。これによって、薄膜12のエッチングが進行する。
しかしながら、薄膜12の膜厚は10nm以下であるため、処理液で満たされた微細領域14において電気二重層が形成される。つまり、後の図3に示すように、微細領域14(図3)とシリコン基材11との界面近傍、ならびに微細領域14(図3)とポリシリコン層13との界面近傍で電気二重層が形成される。特に、シリコン基材11とポリシリコン層13との間隔(つまり薄膜12の厚みに相当)が比較的広い、例えば50nm程度である場合には両電気二重層は十分に離間しており、その間をイオンは自由に移動可能となっている。しかしながら、上記間隔が10nm程度である場合、両電気二重層が相互に近接してオーバーラップしていることが報告されている(A. Okuyama, et al., Solid State Phenomena, 2015, 219, 115参照)。この電気二重層の影響によって、イオンの移動は制限され、微細領域14へのエッチャント(HF )の侵入が抑制されると本願発明者は考察する。
そこで、本実施形態では、微細領域14に交流電場Eacを印加することで電気二重層による影響を抑制して微細領域14へのエッチャント(HF )の侵入を高めている。より詳しくは、図1および図2に示すように、空間5に貯留された希フッ酸4中にプラチナ製の電極22の先端部が浸漬される。また、電極21、22が交流電源6に接続されている。そして、希フッ酸4によるエッチング工程と並行して装置全体を制御する制御部100からの指令に応じて交流電源6から交流電圧を電極21、22の間に印加する。
図3は一対の電極への電圧印加に応じた電気二重層の変化を模式的に示すモデル図であり、同図の(a)欄には直流電圧を印加した際の電気二重層の様子が示され、同図の(b)欄には直流電圧を印加した際の電気二重層の様子が示されている。同図中の丸印中にプラス文字が付された記号はカチオン(H)を示し、丸印中にマイナス文字が付された記号はアニオン(HF )を示している。ここでは、まず電極21、22の間に電圧を印加しない場合を説明する。そして、一対の電極21、22の間に直流電源を接続して開回路電圧(Open Circuit Potential;OCP)に電圧V1を重畳した直流電圧を電極21、22に印加した場合について説明する。その後で電極21、22の間にOCPを中心に電圧±V2で振幅する交流電圧を一対の電極21、22に印加した場合について説明する。
電極21、22に電圧を印加しない、つまり従来技術では、シリコン基材11とポリシリコン層13の表面近傍にカチオンが配列される。このようなカチオンの分布中心となる面は外部ヘルムホルツ面(Outer Helmholtz plane;OHP)と呼ばれており、図3では破線で示されている。同図に示すように、微細領域14に存在するシリコン基材11に近い外部ヘルムホルツ面とポリシリコン層13に近い外部ヘルムホルツ面とは、シリコン基材11とポリシリコン層13との間隔、つまり薄膜12の膜厚が小さくになるにしたがって互いに近接する。薄膜12の膜厚が10nm以下になると、両外部ヘルムホルツ面の間に侵入することができるアニオン、つまり薄膜12のエッチャント(HF )の数は少なく、微細領域14におけるエッチャント濃度は低いまま維持される。このため、従来技術により薄膜12のエッチングを効率的に行うことは困難であったと考えられる。
ここで、図3の(a)欄に示すように、電極21、22の間に直流電圧を印加することで微細領域14において積層方向Zと平行に直流電場Edcが発生する。これにより、シリコン基材11およびポリシリコン層13の表面近傍において、カチオンはシリコン基材11およびポリシリコン層13の一方側(同図ではポリシリコン層13側)にシフトし、そのシフト状態が電圧印加中も維持される。つまり、両外部ヘルムホルツ面(図3において微細領域14に付された実線)は、それらの間隔を維持したまま、単にポリシリコン層13側にシフトしている(図3の(a)欄中の白抜き矢印参照)。したがって、直流電圧を印加したとしても、電気二重層の影響はそのまま残っており、両外部ヘルムホルツ面の間に侵入することができるエッチャント(HF )の数は依然として少ない。したがって、直流電場Edcの印加によりエッチング効率の向上を図るのは難しいと考えられる。また、後の比較例2で説明するように直流電圧(V1=OCP+0.1V)の印加によってもエッチング量の向上は認められなかった。
一方、図3の(b)欄に示すように、電極21、22の間に交流電圧(OCP±V2)を印加すると、微細領域14において積層方向Zと平行に交流電場Eacが発生する。これにより、シリコン基材11およびポリシリコン層13の表面近傍において、カチオンは交流電場Eacの向きの変化に応じてシリコン基材11側およびポリシリコン層13側に向けて交互に移動する。つまり、両外部ヘルムホルツ面(図3において微細領域14に付された実線)は時間経過に伴って微細領域14内を振動する(図3の(b)欄中の白抜き矢印参照)。このように本実施形態では、エッチング工程と並行して交流電場Eacを印加する、つまり本発明の「電場印加工程」の一例を実行して微細領域14を電気的に振動させている。これによって電気二重層の影響は抑制され、微細領域14へのエッチャント(HF )の侵入を促進させることができ、エッチング効率を向上させることができると考えられる。この点については、後で説明する実施例においても確認されている。
なお、エッチング工程において、基板のOCP値は変動する。後述の実施例に示すように、エッチング工程においては、基板のOCP値の変動に合わせて交流電場Eacを調整することが望ましい。
以上のように、本実施形態によれば、本発明の「積層構造体」の一例である基板1に交流電場Eacを与えることで薄膜12のエッチングに対する電気二重層の影響を抑制することができ、その結果、微細領域14にエッチャントを効率的に移動させて薄膜12を効率良くエッチングすることができる。このように本実施形態では、ポリシリコン層13が本発明の「第1膜」の一例に相当している。
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記実施形態では、シリコン基材11、薄膜(シリコン酸化膜)12およびポリシリコン層13を積層した基板(積層構造体)1に対して本発明の処理液として希フッ酸4を供給して薄膜12をエッチングしているが、積層構造体の構成や処理液の種類などについては上記実施形態に限定されるものではない。例えば三次元NAND型不揮発性半導体装置の製造工程には、互いに異なる組成を有する2種類の薄膜を繰り返して積層して形成された多層膜を有する基板(積層構造体)に処理液を供給して一方の薄膜のみを当該薄膜の側面からエッチング除去する狭所エッチングプロセスが含まれる。この狭所エッチングプロセスに対しても本発明を適用することができる。
また、上記実施形態では、基板1の表面に枠体3を載置することで形成された空間5に希フッ酸4を貯留して基板処理を行う基板処理装置に本発明を適用しているが、その他の構成を有する基板処理装置に対しても本発明を適用可能である。例えば図5に示すように、水平姿勢の基板1の周縁部を導電性チャック23で保持しながら希フッ酸4を基板1の表面に供給してエッチングする基板処理装置に対しても本発明を適用することができる。
図5は本発明に係る基板処理装置の他の実施形態を模式的に示す断面構造図である。この基板処理装置が図1および図2に示す装置と大きく相違する点は希フッ酸4の供給態様である。すなわち、本実施形態では、図5に示すように、本発明の「電極」として機能する導電性チャック23により水平姿勢で保持された基板1の上方位置に供給ノズル24が配置されている。供給ノズル24には、処理液供給部25が接続されている。そして、装置全体を制御する制御部100からの供給指令に応じて処理液供給部25が処理液として希フッ酸4を供給ノズル24に圧送して供給ノズル24の吐出口241から希フッ酸4を基板1の表面に吐出する。これにより、基板1の表面に希フッ酸4の液膜41が形成され、基板1の表面全体にわたってエッチング工程が進行する。
また、図5に示すように、上記のように供給ノズル24の吐出口241の近傍にプラチナ製の電極22が配設されている。この電極22と導電性チャック23との間に交流電源6が接続されている。そして、制御部100からの電圧印加指令が交流電源6に与えられることで希フッ酸4によるエッチング工程と並行して交流電源6から交流電圧が電極22と導電性チャック23との間に印加される。これによって、基板1に交流電場が与えられ、電気二重層の影響を抑制して基板1の薄膜12(図2参照)を効率良くエッチングすることができる。
また、図5に示すように、エッチング工程においては基板のOCP値の変動に合わせて交流電場Eacを調整している。すなわち、ポテンショスタットPは、作用電極(Working
Electrode)WEと、対電極CE(Counter Electrode)と、参照電極(Reference Electrode)REを有しており、参照電極REが基板1の表面に形成された希フッ酸4の液膜に接液される。そして、ポテンショスタットPが参照電極REと作用電極WEとの間に生じる電圧の値、つまり希フッ酸4でエッチング処理される基板1のOCPを検出し、その検出結果を制御部100に与える。一方、制御部100は基板1のOCP値の変動に合わせて交流電源6を制御して交流電圧を変化させる。こうして交流電場を調整するため、基板1の薄膜12(図2参照)をさらに効率良く、安定的にエッチングすることができる。
このように図5に示す実施形態では、交流電源6が本発明の「交流電圧供給機構」の一例に相当している。また、導電性チャック23は本発明の「保持機構」の一例に相当している。また、ポテンショスタットPは本発明の「開回路電圧測定機構」の一例に相当している。さらに、制御部100は本発明の「制御機構」の一例に相当している。
以下、本発明の好ましい態様について、実施例を参照しつつより具体的に説明する。ただし、本発明はもとより下記の実施例によって制限を受けるものではない。したがって、前後記の趣旨に適合しうる範囲で適当に変更を加えて実施することももちろん可能であり、それらはいずれも本発明の技術的範囲に含まれる。
ここでは、図2の部分拡大図に示すようにシリコン基材11、薄膜(シリコン酸化膜)12およびポリシリコン層13を積層した基板1を準備した。薄膜12の膜厚として、5nmと10nmとの2種類を準備した。また、本発明の「処理液」としてHF(46~48%)とDIW(脱イオン水:deionized water)を1:50で混合した希フッ酸4を準備した。ここで、「HF(46~48%)」とは、濃度が46~48%のフッ化水素酸を意味している。
また、表1に示すように、エッチング工程を単独で実行し(比較例1)、エッチング工程と並行して電極21、22に直流電圧を印加し(比較例2)、エッチング工程と並行して振幅および周波数を多段階に変更しながら電極21、22に交流電圧を印加した(実施例1~実施例6)。そして、電圧追従、膜厚5nmの薄膜12のエッチング量(図2中の符号EM)、膜厚10nmの薄膜12のエッチング量(図2中の符号EM)、およびそれらの比(表1中の「5nm/10nm」)を検証し、それらの結果を表1にまとめた。ここで、OCPは次のようにして事前に求めている。
Figure 0007389693000001
OCPの測定は、エッチング工程を行う直前にポテンショスタットやガルバノスタットなどの電気化学測定装置を用いて行う。ここでは、ポテンショスタットを用いてOCPを測定する方法を説明する。
図2に示すポテンショスタットPは、作用電極WEと、対電極CEと、参照電極REを有する。作用電極WEは、基板1に電気的に連通状態となっている電極21から延伸する配線6bに接続される。対電極CEは、基板1の上方に配置された電極22から延伸する配線6aに接続される。参照電極REは、空間5に貯留された希フッ酸4中に接液される。ポテンショスタットPは、参照電極REと作用電極WEとの間に生じる電圧の値を表示する。この値が希フッ酸4でエッチング処理される基板1のOCPである。
また、表1中の「電圧追従」とは、エッチング工程においてOCPが変動した場合に、印加電圧とOCPとの差が一定となるように印加電圧の値を変動させることを意味する。ここで印加電圧とは、図2の装置においては、電極22と電極21の間の電圧値を意味する。図2の基板処理装置においては、ポテンショスタットPにより測定されたOCPの値に応じて、制御部100がOCPの値の変動を相殺するように印加電圧の値を変動させる。なお、基板1に行うエッチング処理において、OCPの時間変化を予め実験的に求めておき、OCPをエッチング処理中に測定するかわりに、予め行った測定データをOCP値として参照しても良い。この点については図5に示す実施形態においても同様である。
表1に示すように、エッチング工程と並行して直流電場Edcを印加した比較例2では、従来技術(比較例1)と大きな変化はなく、直流電場Edcを印加してもエッチング効率の向上は望めない。
これに対し、実施例2においては、エッチング工程と並行して交流電場Eac を印加することでエッチング効率が向上している。このことは、ヘルムホルツ面を振動させることにより微細領域14へのエッチャント(HF )の侵入が促進されているとの仮説に整合する。ヘルムホルツ面を、微細領域14へのエッチャント(HF )の侵入を許すような振幅および周波数をもって振動させるためには、交流電圧を印加するのみでは足りず、交流電圧の印加電圧の値をエッチング条件に合わせて適正な値に調整する必要がある。
実施例1~6では様々な条件下でのエッチング効率を調べている。
実施例1~6のうち、実施例2、3、4、6は10nm厚でのエッチング量に対する15nm厚でのエッチング量の比率が増大している。
実施例3では、5nm厚でのエッチング量と、10nm厚でのエッチング量がいずれも増大している。実施例6では、5nm厚でのエッチング量が増大している。
実施例3は、5nm厚でのエッチング量と、10nm厚でのエッチング量、10nm厚でのエッチング量に対する15nm厚でのエッチング量の比率の全てが増大している。このように、実施例6にみられるように、エッチング工程と並行して交流電圧を印加することに加え、電圧追従を行い、さらに印加電圧および交流周波数を適正な値に調整することでエッチング効率を向上させ、かつエッチングの膜厚依存性を抑制しうる。
なお、表1には示していないが、エッチング工程と並行して電場印加工程を実行する場合であっても、OCP基準で電圧印加を行わない場合には図4に示すようにシリコン基材11にダメージ11aが発生することがあった。すなわち、電場印加工程においてはOCP基準で交流電圧を設定するのが望ましい。
本発明は、積層構造体に含まれる薄膜を側面よりウェットエッチングする基板処理方法および基板処理装置全般に適用することができる。
1…基板(積層構造体)
4…希フッ酸(処理液)
6…交流電源(交流電圧供給機構)
11…シリコン基材
12…薄膜(シリコン酸化膜)
13…ポリシリコン層(第1膜)
21、22…(一対の)電極
23…導電性チャック(電極、保持機構)
24…供給ノズル
41…(希フッ酸の)液膜
100…制御部(制御機構)
Eac…交流電場
P…ポテンショスタット(開回路電圧測定機構)
Z…積層方向

Claims (4)

  1. 側面の少なくとも一部のみが露出された状態の薄膜を含む積層構造体に前記薄膜を選択的にエッチングするエッチャントを含む処理液を供給して前記薄膜の露出部位より前記薄膜をエッチングするエッチング工程と、
    前記エッチング工程と並行して、前記処理液が接液している状態の前記積層構造体を挟み込むように配置された一対の電極に交流電圧を印加して前記積層構造体に交流電場を与える電場印加工程と、
    を備え、
    前記積層構造体は前記薄膜と異なる組成の第1膜と前記薄膜とを交互に積層した多層膜を有し、
    前記電場印加工程は、前記第1膜と前記薄膜との積層方向において前記積層構造体を挟み込むように前記一対の電極を配置し、前記積層方向と平行に前記交流電場を与える基板処理方法。
  2. 請求項1に記載の基板処理方法であって、
    前記電場印加工程は、前記一対の電極の間の開回路電圧を中心に振幅する前記交流電圧を前記一対の電極に印加する基板処理方法。
  3. 請求項1または2に記載の基板処理方法であって、
    前記積層構造体の開回路電圧を測定する工程と、
    測定された前記開回路電圧の変動に追従して前記交流電圧を変化させる工程とをさらに備える、基板処理方法。
  4. 側面の少なくとも一部のみが露出された状態の薄膜と、前記薄膜と異なる組成の第1膜とを交互に積層した多層膜を含む積層構造体をエッチングする基板処理装置であって、
    前記積層構造体を水平に保持する保持機構と、
    前記水平に保持された積層構造体に、前記薄膜を選択的にエッチングするエッチャントを含む処理液を供給する供給ノズルと、
    前記処理液が積層構造体に供給された状態において、前記薄膜と前記第1膜との積層方向において前記積層構造体を挟み込むように、前記積層方向と平行に前記積層構造体に交流電圧を印加する交流電圧供給機構と、
    前記積層構造体の開回路電圧を測定する開回路電圧測定機構と、
    前記開回路電圧測定機構により測定された開回路電圧の値に応じて、前記積層構造体に印加する交流電圧の値を変化させる制御機構と、
    を備えることを特徴とする基板処理装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342841A (ja) 2003-05-15 2004-12-02 Sharp Corp 洗浄方法および洗浄装置
JP2005294289A (ja) 2004-03-31 2005-10-20 Mitsubishi Electric Corp 基板処理装置及び基板処理方法
JP2010064909A (ja) 2008-09-09 2010-03-25 National Institute Of Advanced Industrial Science & Technology ダイヤモンドの表層加工方法
JP2014072298A (ja) 2012-09-28 2014-04-21 Shibaura Mechatronics Corp 基板処理装置及び基板処理方法
JP2014153273A (ja) 2013-02-12 2014-08-25 Horiba Advanced Techno Co Ltd 比抵抗測定回路、比抵抗測定装置、液体試料管理方法及び液体試料管理システム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW340977B (en) * 1997-09-12 1998-09-21 Nat Science Council The producing method for porous silicon superlattice NDR diodes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342841A (ja) 2003-05-15 2004-12-02 Sharp Corp 洗浄方法および洗浄装置
JP2005294289A (ja) 2004-03-31 2005-10-20 Mitsubishi Electric Corp 基板処理装置及び基板処理方法
JP2010064909A (ja) 2008-09-09 2010-03-25 National Institute Of Advanced Industrial Science & Technology ダイヤモンドの表層加工方法
JP2014072298A (ja) 2012-09-28 2014-04-21 Shibaura Mechatronics Corp 基板処理装置及び基板処理方法
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