JP7008842B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7008842B2
JP7008842B2 JP2020556478A JP2020556478A JP7008842B2 JP 7008842 B2 JP7008842 B2 JP 7008842B2 JP 2020556478 A JP2020556478 A JP 2020556478A JP 2020556478 A JP2020556478 A JP 2020556478A JP 7008842 B2 JP7008842 B2 JP 7008842B2
Authority
JP
Japan
Prior art keywords
semiconductor package
exposed surface
semiconductor
metal block
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020556478A
Other languages
English (en)
Other versions
JPWO2020100191A1 (ja
Inventor
英夫 河面
武志 王丸
拓也 都留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2020100191A1 publication Critical patent/JPWO2020100191A1/ja
Application granted granted Critical
Publication of JP7008842B2 publication Critical patent/JP7008842B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L23/4012—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws for stacked arrangements of a plurality of semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4018—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by the type of device to be heated or cooled
    • H01L2023/4031—Packaged discrete devices, e.g. to-3 housings, diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/405—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink heatsink to package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/4068—Heatconductors between device and heatsink, e.g. compliant heat-spreaders, heat-conducting bands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4075—Mechanical elements
    • H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体パッケージに内包された半導体チップの冷却効果を高める構造として、半導体装置の両面を冷却する構造が知られている（例えば、特許文献１参照）。
特開２０１１－２１１０１８号公報
特許文献１のように、両面冷却型の半導体装置における放熱面が露出している場合、半導体パッケージ内の半導体チップと、半導体装置を実装する際に半導体パッケージの両放熱面に設けられる冷却器とを、各放熱面において絶縁する必要がある。
本発明は、以上のような課題を解決するためになされたものであり、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する半導体装置の提供を目的とする。
本発明に係る半導体装置は、第１半導体パッケージと、第２半導体パッケージと、を含む。第１半導体パッケージは、第１半導体チップに積層される第１金属ブロックの表面が露出する第１露出面と、第１半導体チップに積層されていない第２金属ブロックの表面が、第１露出面と同じ側から、露出する第２露出面と、第１露出面と第２露出面とに対向し、かつ、第１半導体チップと第１金属ブロックと第２金属ブロックとを含む内部構造から絶縁された第１放熱面と、を含む。第２半導体パッケージは、第２半導体チップに積層される第３金属ブロックの表面が露出する第３露出面と、第２半導体チップに積層されていない第４金属ブロックの表面が、第３露出面と同じ側から、露出する第４露出面と、第３露出面と第４露出面とに対向し、かつ、第２半導体チップと第３金属ブロックと第４金属ブロックとを含む内部構造から絶縁された第２放熱面と、を含む。第２半導体パッケージは、第１半導体パッケージの第１露出面と第２半導体パッケージの第４露出面とが互いに対向して接続されるように、かつ、第１半導体パッケージの第２露出面と第２半導体パッケージの第３露出面とが互いに対向して接続されるように、第１半導体パッケージ上に接合されている。
本発明によれば、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する半導体装置の提供が可能である。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成を示す断面図である。 実施の形態１における半導体装置の構成を示す斜視図である。 第１半導体パッケージおよび第２半導体パッケージの構成を示す断面図である。 第１半導体パッケージおよび第２半導体パッケージの構成を示す斜視図である。 実施の形態１における半導体装置の製造方法を示すフローチャートである。 実施の形態１における半導体装置の製造方法の詳細を示すフローチャートである。 第１ヒートスプレッダ上に固定された第１半導体チップを示す断面図である。 第１半導体チップ上に固定された第１金属ブロックを示す断面図である。 第１絶縁膜の表面に配置された第１ヒートスプレッダ等を示す断面図である。 第１絶縁膜の表面に配置された第１ヒートスプレッダ等を示す斜視図である。 第１樹脂部で封止された内部構造を示す断面図である。 接合前の第１半導体パッケージおよび第２半導体パッケージを示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 実施の形態２における第１半導体パッケージの構成を示す断面図である。 実施の形態２における第２半導体パッケージの構成を示す断面図である。 第１絶縁膜の表面に配置された第１ヒートスプレッダ等を示す断面図である。 第２絶縁膜の表面に配置された第２ヒートスプレッダ等を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態３における半導体装置の製造方法の詳細を示すフローチャートである。 表面処理層が形成された第１半導体パッケージおよび第２半導体パッケージを示す断面図である。 実施の形態４における半導体装置の構成を示す断面図である。 実施の形態５における半導体装置の製造工程を示す斜視図である。 実施の形態５における半導体装置の製造工程を示す斜視図である。 実施の形態５における半導体装置の製造工程を示す斜視図である。 実施の形態６における半導体装置の構成を示す断面図である。 実施の形態７における半導体装置の構成を示す断面図である。 実施の形態７における半導体装置の製造方法を示すフローチャートである。 実施の形態８における半導体装置の構成を示す断面図である。 実施の形態８における半導体装置の構成を示す断面図である。
＜実施の形態１＞
図１は、実施の形態１における半導体装置の構成を示す断面図である。図２は、半導体装置の構成を示す斜視図である。図１は、図２に示されたＡ－Ａ’における断面を示す。
半導体装置は、第１半導体パッケージ１０と、その第１半導体パッケージ１０上に接合された第２半導体パッケージ２０とで構成される。実施の形態１における第１半導体パッケージ１０と第２半導体パッケージ２０とは、互いに同様の構成を有する。
図３は、第１半導体パッケージ１０および第２半導体パッケージ２０の構成を示す断面図である。図４は、第１半導体パッケージ１０および第２半導体パッケージ２０の構成を示す斜視図である。図３は、図４に示されたＢ－Ｂ’における断面を示す。
第１半導体パッケージ１０は、第１絶縁膜１６、第１ヒートスプレッダ１１、第１半導体チップ１３、第１金属ブロック１４、第２金属ブロック１５、第１樹脂部１８、第１露出面１４Ａ、第２露出面１５Ａ、および第１放熱面１７Ａを有する。
第１ヒートスプレッダ１１は、第１絶縁膜１６の表面に設けられている。
第１半導体チップ１３および第１金属ブロック１４は、第１ヒートスプレッダ１１の表面に順に積層されている。第１半導体チップ１３は、例えば、はんだ１２Ａによって第１ヒートスプレッダ１１の表面に固定される。第１金属ブロック１４は、例えば、はんだ１２Ｂによって、第１半導体チップ１３上に固定される。
第２金属ブロック１５は、第１絶縁膜１６の表面に、かつ、第１ヒートスプレッダ１１の隣に設けられている。第２金属ブロック１５は、第１半導体チップ１３に積層されていない。第２金属ブロック１５の表面における第２露出面１５Ａは、第１金属ブロック１４の表面における第１露出面１４Ａと同じ高さに位置する。
第１樹脂部１８は、第１絶縁膜１６と第１ヒートスプレッダ１１と第１半導体チップ１３と第１金属ブロック１４と第２金属ブロック１５とを内包している。
第１樹脂部１８の表面からは、第１金属ブロック１４の表面である第１露出面１４Ａと、第２金属ブロック１５の表面である第２露出面１５Ａとが露出している。このように、第１露出面１４Ａと第２露出面１５Ａとは第１半導体パッケージ１０の同じ側から露出している。
第１樹脂部１８の裏面からは、第１放熱面１７Ａが露出している。第１放熱面１７Ａは、第１露出面１４Ａと第２露出面１５Ａとに対向し、かつ、第１半導体チップ１３と第１金属ブロック１４と第２金属ブロック１５とを含む内部構造から絶縁されている。第１樹脂部１８の裏面には、第１金属箔１７が設けられており、第１金属箔１７が第１放熱面１７Ａに対応する。
第２半導体パッケージ２０の構成は、第１半導体パッケージ１０の構成と同様である。第２半導体パッケージ２０は、第２絶縁膜２６、第２ヒートスプレッダ２１、第２半導体チップ２３、第３金属ブロック２４、第４金属ブロック２５、第２樹脂部２８、第３露出面２４Ａ、第４露出面２５Ａ、および第２放熱面２７Ａを有する。
第２ヒートスプレッダ２１は、第２絶縁膜２６の表面に設けられている。
第２半導体チップ２３および第３金属ブロック２４は、第２ヒートスプレッダ２１の表面に順に積層されている。第２半導体チップ２３は、例えば、はんだ２２Ａによって第２ヒートスプレッダ２１の表面に固定される。第３金属ブロック２４は、例えば、はんだ２２Ｂによって、第２半導体チップ２３上に固定される。
第４金属ブロック２５は、第２絶縁膜２６の表面に、かつ、第２ヒートスプレッダ２１の隣に設けられている。第４金属ブロック２５は、第２半導体チップ２３に積層されていない。第４金属ブロック２５の表面における第４露出面２５Ａは、第３金属ブロック２４の表面における第３露出面２４Ａと同じ高さに位置する。
第２樹脂部２８は、第２絶縁膜２６と第２ヒートスプレッダ２１と第２半導体チップ２３と第３金属ブロック２４と第４金属ブロック２５とを内包している。
第２樹脂部２８の表面からは、第３金属ブロック２４の表面である第３露出面２４Ａと、第４金属ブロック２５の表面である第４露出面２５Ａとが露出している。このように、第３露出面２４Ａと第４露出面２５Ａとは第２半導体パッケージ２０の同じ側から露出している。
第２樹脂部２８の裏面からは、第２放熱面２７Ａが露出している。第２放熱面２７Ａは、第３露出面２４Ａと第４露出面２５Ａとに対向し、かつ、第２半導体チップ２３と第３金属ブロック２４と第４金属ブロック２５とを含む内部構造から絶縁されている。第２樹脂部２８の裏面には、第２金属箔２７が設けられており、第２金属箔２７が第２放熱面２７Ａに対応する。
図１および図２に示されるように、第２半導体パッケージ２０は、第１半導体パッケージ１０上に接合されている。第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとは、互いに対向して接続される。第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとは、互いに対向して接続される。
第１半導体パッケージ１０と、第１半導体パッケージ１０上に接合された第２半導体パッケージ２０とを含む構造は、断面視において、２回対称の構造を有する。
第１半導体パッケージ１０の第１露出面１４Ａと第２露出面１５Ａとは、同一の平面内に位置する。第２半導体パッケージ２０の第３露出面２４Ａと第４露出面２５Ａとは、同一の平面内に位置する。
図５は、実施の形態１における半導体装置の製造方法を示すフローチャートである。
ステップＳ１にて、第１半導体パッケージ１０を準備する。
ステップＳ２にて、第２半導体パッケージ２０を準備する。
上述したように、実施の形態１においては、第１半導体パッケージ１０と第２半導体パッケージ２０とは、同様の構造を有する。以下に、第１半導体パッケージ１０を準備するステップＳ１の詳細工程を説明するが、ステップＳ２の詳細工程もそのステップＳ１の詳細工程と同様である。図６は、ステップＳ１の詳細を示すフローチャートである。
ステップＳ１１にて、第１ヒートスプレッダ１１上に、はんだ１２Ａによって、第１半導体チップ１３を固定する。図７は、第１ヒートスプレッダ１１上に固定された第１半導体チップ１３を示す断面図である。また、図７は、同様の工程で作製される第２半導体パッケージ２０に関して、第２ヒートスプレッダ２１上に固定された第２半導体チップ２３も同時に示している。
ステップＳ１２にて、第１半導体チップ１３上に、はんだ１２Ｂによって、第１金属ブロック１４を固定する。図８は、第１半導体チップ１３上に固定された第１金属ブロック１４を示す断面図である。また、図８は、同様の工程で作製される第２半導体パッケージ２０に関して、第２半導体チップ２３上に固定された第３金属ブロック２４も同時に示している。
ステップＳ１３にて、第１絶縁膜１６の表面に第１ヒートスプレッダ１１と第２金属ブロック１５とを配置する。この際、第２金属ブロック１５は、第１ヒートスプレッダ１１の隣に配置される。また、第１絶縁膜１６の裏面には、第１金属箔１７が設けられている。図９は、第１絶縁膜１６の表面に配置された第１ヒートスプレッダ１１等を示す断面図である。図１０は、第１絶縁膜１６の表面に配置された第１ヒートスプレッダ１１等を示す斜視図である。図９は、図１０に示されるＣ－Ｃ'における断面を示している。また、図９および図１０は、同様の工程で作製される第２半導体パッケージ２０に関して、第２絶縁膜２６の表面に配置された第２ヒートスプレッダ２１等も同時に示している。
ステップＳ１４にて、第１絶縁膜１６、第１ヒートスプレッダ１１、第１半導体チップ１３、第１金属ブロック１４および第２金属ブロック１５を樹脂で封止し、第１樹脂部１８を形成する。図１１は、第１樹脂部１８で封止された内部構造を示す断面図である。第１樹脂部１８は、例えば、モールド成形によって作製される。また、図１１は、同様の工程で作製される第２半導体パッケージ２０に関して、第２樹脂部２８で封止された内部構造も同時に示している。
ステップＳ１５にて、第１樹脂部１８の表面を除去し、第１金属ブロック１４の表面と第２金属ブロック１５の表面とを露出させ、第１露出面１４Ａおよび第２露出面１５Ａを一括して形成する。例えば、第１露出面１４Ａおよび第２露出面１５Ａは、第１樹脂部１８の表面の切削または研削によって形成される。
以上のステップＳ１１からＳ１５により、第１半導体パッケージ１０が準備される。また、同様の上記ステップにより第２半導体パッケージ２０がステップＳ２で準備される。続いて、図５に示されるステップＳ３が実行される。
ステップＳ３にて、第２半導体パッケージ２０を第１半導体パッケージ１０上に接合する。図１２は、接合前の第１半導体パッケージ１０および第２半導体パッケージ２０を示す断面図である。この際、第２半導体パッケージ２０は、第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとが、互いに対向して接続されるように、かつ、第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとが、互いに対向して接続されるように、第１半導体パッケージ１０上に接合される。
以上のステップＳ１からＳ３により、図１および図２に示される半導体装置が形成される。
以上をまとめると、実施の形態１における半導体装置は、第１半導体パッケージ１０と、第２半導体パッケージ２０と、を含む。第１半導体パッケージ１０は、第１露出面１４Ａと、第２露出面１５Ａと、第１放熱面１７Ａと、を含む。第１露出面１４Ａは、第１半導体チップ１３に積層される第１金属ブロック１４の表面が露出する面である。第２露出面１５Ａは、第１半導体チップ１３に積層されていない第２金属ブロック１５の表面が、第１露出面１４Ａと同じ側から、露出する面である。第１放熱面１７Ａは、第１露出面１４Ａと第２露出面１５Ａとに対向し、かつ、第１半導体チップ１３と第１金属ブロック１４と第２金属ブロック１５とを含む内部構造から絶縁されている面である。第２半導体パッケージ２０は、第３露出面２４Ａと、第４露出面２５Ａと、第２放熱面２７Ａと、を含む。第３露出面２４Ａは、第２半導体チップ２３に積層される第３金属ブロック２４の表面が露出する面である。第４露出面２５Ａは、第２半導体チップ２３に積層されていない第４金属ブロック２５の表面が、第３露出面２４Ａと同じ側から、露出する面である。第２放熱面２７Ａは、第３露出面２４Ａと第４露出面２５Ａとに対向し、かつ、第２半導体チップ２３と第３金属ブロック２４と第４金属ブロック２５とを含む内部構造から絶縁されている面である。第２半導体パッケージ２０は、第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとが互いに対向して接続されるように、かつ、第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとが互いに対向して接続されるように、第１半導体パッケージ１０上に接合されている。
このような半導体装置は、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する。両面冷却により、半導体チップの冷却効果が向上する。例えば、その半導体装置がインバータ装置に適用される場合、第１放熱面１７Ａまたは第２放熱面２７Ａと冷却器との間に絶縁板を設ける必要がない。そのため、半導体装置は、インバータ装置を安価に製造することを可能にする。
また、実施の形態１における半導体装置の第１半導体パッケージ１０は、第１ヒートスプレッダ１１と、第１絶縁膜１６と、第１樹脂部１８と、を含む。第１ヒートスプレッダ１１の表面には、第１半導体チップ１３と第１金属ブロック１４とが順に積層されている。第１絶縁膜１６の表面には、第１ヒートスプレッダ１１と、第１ヒートスプレッダ１１の隣に第２金属ブロック１５と、が設けられている。第１樹脂部１８は、第１絶縁膜１６と第１ヒートスプレッダ１１と第１半導体チップ１３と第１金属ブロック１４と第２金属ブロック１５とを内包する。第１樹脂部１８の表面からは、第１金属ブロック１４の第１露出面１４Ａと第２金属ブロック１５の第２露出面１５Ａとが露出している。第２半導体パッケージ２０は、第２ヒートスプレッダ２１と、第２絶縁膜２６と、第２樹脂部２８と、を含む。第２ヒートスプレッダ２１の表面には、第２半導体チップ２３と第３金属ブロック２４とが順に積層されている。第２絶縁膜２６の表面には、第２ヒートスプレッダ２１と、第２ヒートスプレッダ２１の隣に第４金属ブロック２５と、が設けられている。第２樹脂部２８は、第２絶縁膜２６と第２ヒートスプレッダ２１と第２半導体チップ２３と第３金属ブロック２４と第４金属ブロック２５とを内包する。第２樹脂部２８の表面からは、第３金属ブロック２４の第３露出面２４Ａと第４金属ブロック２５の第４露出面２５Ａとが露出している。
このような半導体装置は、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する。
また、実施の形態１における半導体装置において、第１半導体パッケージ１０と、第１半導体パッケージ１０上に接合された第２半導体パッケージ２０とを含む構造は、断面視において、２回対称の構造を有する。
このような半導体装置は、互いに同じ構造を有する第１半導体パッケージ１０と第２半導体パッケージ２０とを貼り合わせることによって実現される。また、その構造は、２ｉｎ１型の半導体装置であり、ボトムアップ製法で製造する２ｉｎ１型の半導体装置と比較して、製造コストが低減する。
また、実施の形態１における半導体装置において、第１半導体パッケージ１０の第１露出面１４Ａと第２露出面１５Ａとは、同一の平面内に位置し、第２半導体パッケージ２０の第３露出面２４Ａと第４露出面２５Ａとは、同一の平面内に位置する。
このような半導体装置は、互いに同じ構造を有する第１半導体パッケージ１０と第２半導体パッケージ２０とを、正確に貼り合わせることを可能にする。その結果、半導体装置の信頼性が向上し、また、半導体装置の製造コストも低減する。
また、実施の形態１における半導体装置の製造方法は、第１半導体パッケージ１０を準備する工程と、第２半導体パッケージ２０を準備する工程と、第２半導体パッケージ２０を第１半導体パッケージ１０上に接合する工程と、を含む。第１半導体パッケージ１０は、第１露出面１４Ａと、第２露出面１５Ａと、第１放熱面１７Ａと、を含む。第１露出面１４Ａは、第１半導体チップ１３に積層される第１金属ブロック１４の表面が露出する面である。第２露出面１５Ａは、第１半導体チップ１３に積層されていない第２金属ブロック１５の表面が、第１露出面１４Ａと同じ側から、露出する面である。第１放熱面１７Ａは、第１露出面１４Ａと第２露出面１５Ａとに対向し、かつ、第１半導体チップ１３と第１金属ブロック１４と第２金属ブロック１５とを含む内部構造から絶縁されている面である。第２半導体パッケージ２０は、第３露出面２４Ａと、第４露出面２５Ａと、第２放熱面２７Ａと、を含む。第３露出面２４Ａは、第２半導体チップ２３に積層される第３金属ブロック２４の表面が露出する面である。第４露出面２５Ａは、第２半導体チップ２３に積層されていない第４金属ブロック２５の表面が、第３露出面２４Ａと同じ側から、露出する面である。第２放熱面２７Ａは、第３露出面２４Ａと第４露出面２５Ａとに対向し、かつ、第２半導体チップ２３と第３金属ブロック２４と第４金属ブロック２５とを含む内部構造から絶縁されている面である。第２半導体パッケージ２０を第１半導体パッケージ１０上に接合する工程において、第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとが互いに対向して接続され、かつ、第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとが互いに対向して接続される。
このような半導体装置の製造方法は、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する半導体装置の製造を可能にする。両面冷却により、半導体チップの冷却効果が向上する。例えば、この半導体装置の製造方法によって製造された半導体装置がインバータ装置に適用される場合、第１放熱面１７Ａまたは第２放熱面２７Ａと冷却器との間に絶縁板を設ける必要がない。そのため、半導体装置は、インバータ装置を安価に製造することを可能にする。
また、実施の形態１における半導体装置の製造方法の第１半導体パッケージ１０を準備する工程は、第１ヒートスプレッダ１１の表面に、第１半導体チップ１３と第１金属ブロック１４とを順に積層する工程と、第１絶縁膜１６の表面に、第１ヒートスプレッダ１１と、第１ヒートスプレッダ１１の隣に第２金属ブロック１５とを配置する工程と、第１絶縁膜１６と、第１ヒートスプレッダ１１と、第１半導体チップ１３と、第１金属ブロック１４と、第２金属ブロック１５とを、樹脂によって封止することにより、第１樹脂部１８を形成する工程と、第１樹脂部１８の表面を除去することにより、第１樹脂部１８の表面から、第１金属ブロック１４の表面と第２金属ブロック１５の表面とを露出させ、第１露出面１４Ａと第２露出面１５Ａとを一括して形成する工程と、を含む。第２半導体パッケージ２０を準備する工程は、第２ヒートスプレッダ２１の表面に、第２半導体チップ２３と第３金属ブロック２４とを順に積層する工程と、第２絶縁膜２６の表面に、第２ヒートスプレッダ２１と、第２ヒートスプレッダ２１の隣に第４金属ブロック２５とを配置する工程と、第２絶縁膜２６と、第２ヒートスプレッダ２１と、第２半導体チップ２３と、第３金属ブロック２４と、第４金属ブロック２５とを、樹脂によって封止することにより、第２樹脂部２８を形成する工程と、第２樹脂部２８の表面を除去することにより、第２樹脂部２８の表面から、第３金属ブロック２４の表面と第４金属ブロック２５の表面とを露出させ、第３露出面２４Ａと第４露出面２５Ａとを一括して形成する工程と、を含む。
このような半導体装置の製造方法は、両面冷却が可能であり、かつ、その両面において半導体パッケージの外部と内部構造とを絶縁する機能を有する半導体装置の製造を可能にする。
また、実施の形態１における半導体装置の製造方法において、第１半導体パッケージ１０と、第１半導体パッケージ１０上に接合された第２半導体パッケージ２０とを含む構造は、断面視において、２回対称の構造を有する。
このような半導体装置の製造方法は、互いに同じ構造を有する第１半導体パッケージ１０と第２半導体パッケージ２０とを貼り合わせることによって２ｉｎ１型の半導体装置の製造を可能にする。したがって、ボトムアップ製法で製造する２ｉｎ１型の半導体装置と比較して、製造コストが低減する。
また、実施の形態１における半導体装置の製造方法において、第１半導体パッケージ１０の第１露出面１４Ａと第２露出面１５Ａとは、同一の平面内に位置し、第２半導体パッケージ２０の第３露出面２４Ａと第４露出面２５Ａとは、同一の平面内に位置する。
このような半導体装置の製造方法は、互いに同じ構造を有する第１半導体パッケージ１０と第２半導体パッケージ２０とを、正確に貼り合わせることを可能にする。また、各樹脂部の表面を研削または切削によって一括して除去するなど、容易に、各露出面を形成することができる。その結果、半導体装置の信頼性が向上し、また、半導体装置の製造コストが低減する。
＜実施の形態２＞
実施の形態２における半導体装置および半導体装置の製造方法を説明する。なお、実施の形態１と同様の構成および機能については説明を省略する。
図１３は、実施の形態２における半導体装置の構成を示す断面図である。実施の形態２において、第１半導体パッケージ１１０および第２半導体パッケージ１２０の構成は異なる。図１４は、第１半導体パッケージ１１０の構成を示す断面図である。図１５は、第２半導体パッケージ１２０の構成を示す断面図である。
第１半導体パッケージ１１０において、第１ヒートスプレッダ１１１と第２金属ブロック１１５とは、一体である。第２金属ブロック１１５の第２露出面１１５Ａは、第１ヒートスプレッダ１１１の表面に対応し、両者は面一である。第２露出面１１５Ａは、第１露出面１４Ａよりも低い位置にあり、第１半導体パッケージ１１０の第１露出面１４Ａと第２露出面１１５Ａとは、同一の平面内に位置していない。
第２半導体パッケージ１２０において、第４金属ブロック１２５の厚さは、第２ヒートスプレッダ２１、第２半導体チップ２３および第３金属ブロック２４を合わせた厚さから、第１半導体チップ１３と第１金属ブロック１４とを合わせた厚さを減じた厚さに対応する。なお、この場合、はんだ１２Ａ，１２Ｂ，２２Ａ，２２Ｂの厚さは、無視している。第４露出面１２５Ａは、第３露出面２４Ａよりも低い位置にあり、第３露出面２４Ａと第４露出面１２５Ａとは、同一の平面内に位置していない。
ここで、第１半導体チップ１３、第１金属ブロック１４およびそれらを接合するはんだ１２Ａ，１２Ｂの総厚と、第２半導体チップ２３、第３金属ブロック２４およびそれらを接合するはんだ２２Ａ，２２Ｂの総厚は等しい。以上のような構成を有する半導体装置においては、図１３に示されるように、第１露出面１４Ａと第４露出面１２５Ａとが接触し、かつ、第２露出面１１５Ａと第３露出面２４Ａとが接触している。
実施の形態２における第１半導体パッケージ１１０を準備する工程を説明する。図５に示されるステップＳ１にて、第１半導体チップ１３と第１金属ブロック１４とが順に積層された第１ヒートスプレッダ１１１を、第１絶縁膜１６の表面に配置する。図１６は、第１絶縁膜１６の表面に配置された第１ヒートスプレッダ１１１等を示す断面図である。第１絶縁膜１６、第１ヒートスプレッダ１１１、第１半導体チップ１３および第１金属ブロック１４を樹脂で封止し、第１樹脂部１８を形成する。第１樹脂部１８の表面を除去し、第１露出面１４Ａおよび第２露出面１１５Ａを露出させる。以上により、図１４に示される第１半導体パッケージ１１０が形成される。
実施の形態２における第２半導体パッケージ１２０を準備する工程を説明する。図５に示されるステップＳ２にて、第２半導体チップ２３と第３金属ブロック２４とが順に積層された第２ヒートスプレッダ２１を、第２絶縁膜２６の表面に配置する。また、第４金属ブロック１２５を、第２絶縁膜２６の表面に、かつ、第２ヒートスプレッダ２１の隣に配置する。図１７は、第２絶縁膜２６の表面に配置された第２ヒートスプレッダ２１等を示す断面図である。第２絶縁膜２６、第２ヒートスプレッダ２１、第２半導体チップ２３、第３金属ブロック２４および第４金属ブロック１２５を樹脂で封止し、第２樹脂部２８を形成する。第２樹脂部２８の表面を除去し、第３露出面２４Ａおよび第４露出面１２５Ａを露出させる。以上により、図１５に示される第２半導体パッケージ１２０が形成される。
図５に示されるステップＳ３にて、第２半導体パッケージ１２０を第１半導体パッケージ１１０上に接合する。以上により、図１３に示される半導体装置が形成される。
以上をまとめると、実施の形態２における半導体装置において、第１半導体パッケージ１１０の第１ヒートスプレッダ１１１と第２金属ブロック１１５とは、一体である。第２金属ブロック１１５の第２露出面１１５Ａは、第１ヒートスプレッダ１１１の表面である。
このような半導体装置は、製造工程の簡略化を可能にする。
＜実施の形態３＞
実施の形態３における半導体装置および半導体装置の製造方法を説明する。実施の形態３は実施の形態１の下位概念であり、実施の形態３における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１または２と同様の構成および機能については説明を省略する。
図１８は、実施の形態３における半導体装置の構成を示す断面図である。半導体装置は、第１半導体パッケージ１０と第２半導体パッケージ２０とを接合する接合層９をさらに有する。接合層９は、第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとの間を接合する。また、接合層９は、第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとの間を接合する。接合層９は、Ａｕを含む。
図１９は、実施の形態３における半導体装置の製造方法を示すフローチャートであって、特に図５におけるステップＳ３の詳細を示すフローチャートである。ステップＳ１およびＳ２は、実施の形態１と同様である。
ステップＳ３１にて、第１半導体パッケージ１０の第１露出面１４Ａと第２露出面１５Ａとに表面処理層を形成する。表面処理層は、Ａｕを含む。表面処理層は、例えばめっき加工により形成される。
ステップＳ３２にて、第２半導体パッケージ２０の第３露出面２４Ａと第４露出面２５Ａとに表面処理層を形成する。表面処理層は、Ａｕを含む。表面処理層は、例えばめっき加工により形成される。図２０は、表面処理層９Ａおよび９Ｂがそれぞれ形成された第１半導体パッケージ１０および第２半導体パッケージ２０を示す断面図である。
ステップＳ３３にて、第１露出面１４Ａにおける表面処理層９Ａと、第４露出面２５Ａにおける表面処理層９Ｂとを接合する。また、第２露出面１５Ａにおける表面処理層９Ａと、第３露出面２４Ａにおける表面処理層９Ｂとを接合する。
以上のステップにより、図１８に示される接合層９が形成される。その接合層９は、第１半導体パッケージ１０と第２半導体パッケージ２０とを接合する。
このような接合層９は、第１半導体パッケージ１０と第２半導体パッケージ２０との接合性を向上させる。また、第１半導体パッケージ１０と第２半導体パッケージ２０との間の電気抵抗および熱抵抗を改善する。その結果、半導体装置の信頼性が向上する。
＜実施の形態４＞
実施の形態４における半導体装置および半導体装置の製造方法を説明する。実施の形態４は実施の形態１の下位概念であり、実施の形態４における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から３のいずれかと同様の構成および機能については説明を省略する。
図２１は、実施の形態４における半導体装置の構成を示す断面図である。第１半導体チップ１１３および第２半導体チップ１２３は、ＳｉＣを含む。第１半導体チップ１１３および第２半導体チップ１２３は、例えば、パワー半導体チップである。第１半導体チップ１１３および第２半導体チップ１２３は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む。
このように、半導体装置は、ＳｉＣを含む半導体チップにも適用可能である。そのため、実施の形態４における半導体装置は、電力制御機器等に実装することができる。
＜実施の形態５＞
実施の形態５における半導体装置および半導体装置の製造方法を説明する。なお、実施の形態１から４のいずれかと同様の構成および機能については説明を省略する。
実施の形態５における半導体装置は、第１半導体チップと第２半導体チップとして、ＲＣ－ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）を含む。
図２２から図２４は、実施の形態５における半導体装置の製造工程を示す斜視図である。図５に示されるステップＳ１にて、第１半導体チップ２１３と第１金属ブロック２１４とが順に積層された第１ヒートスプレッダ２１１を、第１絶縁膜２１６の表面に配置する。また、第２金属ブロック２１５を、第１絶縁膜２１６の表面に、かつ、第１ヒートスプレッダ２１１の隣に配置する。その第１絶縁膜２１６の裏面には、第１金属箔２１７が設けられている（図２２）。第１絶縁膜２１６、第１ヒートスプレッダ２１１、第１半導体チップ２１３、第１金属ブロック２１４および第２金属ブロック２１５を樹脂で封止し、第１樹脂部２１８を形成する。第１樹脂部２１８の表面を除去し、第１露出面２１４Ａおよび第２露出面２１５Ａを露出させる。第１樹脂部２１８の裏面からは、内部構造から絶縁された第１放熱面２１７Ａが露出している。以上により、第１半導体パッケージ２１０が形成される（図２３）。
図５に示されるステップＳ２にて、第２半導体チップ２２３と第３金属ブロック２２４とが順に積層された第２ヒートスプレッダ２２１を、第２絶縁膜２２６の表面に配置する。また、第４金属ブロック２２５を、第２絶縁膜２２６の表面に、かつ、第２ヒートスプレッダ２２１の隣に配置する。その第２絶縁膜２２６の裏面には、第２金属箔２２７が設けられている（図２２）。第２絶縁膜２２６、第２ヒートスプレッダ２２１、第２半導体チップ２２３、第３金属ブロック２２４および第４金属ブロック２２５を樹脂で封止し、第２樹脂部２２８を形成する。第２樹脂部２２８の表面を除去し、第３露出面２２４Ａおよび第４露出面２２５Ａを露出させる。第２樹脂部２２８の裏面からは、内部構造から絶縁された第２放熱面２２７Ａが露出している。以上により、第２半導体パッケージ２２０が形成される（図２３）。
図５に示されるステップＳ３にて、第２半導体パッケージ２２０を第１半導体パッケージ２１０上に接合して、半導体装置を形成する（図２４）。
このように、半導体装置は、ＲＣ－ＩＧＢＴを含む半導体チップにも適用可能である。そのため、実施の形態５における半導体装置は、電力制御機器等に実装することができる。
＜実施の形態６＞
実施の形態６における半導体装置および半導体装置の製造方法を説明する。実施の形態６は実施の形態１の下位概念であり、実施の形態６における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から５のいずれかと同様の構成および機能については説明を省略する。
図２５は、実施の形態６における半導体装置の構成を示す断面図である。半導体装置は、第１半導体パッケージ１０と第２半導体パッケージ２０とを接合する接合層８をさらに有する。接合層８は、第１半導体パッケージ１０の第１露出面１４Ａと第２半導体パッケージ２０の第４露出面２５Ａとの間を接合する。また、接合層８は、第１半導体パッケージ１０の第２露出面１５Ａと第２半導体パッケージ２０の第３露出面２４Ａとの間を接合する。
接合層８は、例えば、低融点はんだである。低融点はんだの融点は、第１半導体パッケージ１０の内部で第１半導体チップ１３を固定するはんだ１２Ａ，１２Ｂ、または、第２半導体パッケージ２０の内部で第２半導体チップ２３を固定するはんだ２２Ａ，２２Ｂの融点よりも低い。この場合、図５に示されるステップＳ３にて、第１露出面１４Ａと第４露出面２５Ａとの間、および、第２露出面１５Ａと第３露出面２４Ａとの間を、低融点はんだによって接合する。
接合層８に適用される低融点はんだは、第１半導体パッケージ１０と第２半導体パッケージ２０とを接合する工程において、第１半導体チップ１３および第２半導体チップ２３に対する熱的損傷を低減する。その結果、半導体装置の信頼性が向上する。
接合層８は、例えば、導電性グリースであってもよい。この場合、図５に示されるステップＳ３にて、第１露出面１４Ａと第４露出面２５Ａとの間、および、第２露出面１５Ａと第３露出面２４Ａとの間を、導電性グリースによって接合する。
接合層８に適用される導電性グリースは、第１半導体パッケージ１０と第２半導体パッケージ２０との間の電気抵抗および熱抵抗を改善する。その結果、高い導電性および高い熱伝導性が確保される。
接合層８は、例えば、銀ペーストであってもよい。この場合、図５に示されるステップＳ３にて、第１露出面１４Ａと第４露出面２５Ａとの間、および、第２露出面１５Ａと第３露出面２４Ａとの間を、銀ペーストによって接合する。その際、銀ペーストは、加圧されながら加熱されて焼結される。
接合層８に適用される銀ペーストは、焼結されるため、その接合性が向上する。その結果、半導体装置の信頼性が向上する。
＜実施の形態７＞
実施の形態７における半導体装置および半導体装置の製造方法を説明する。実施の形態７は実施の形態１の下位概念であり、実施の形態７における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から６のいずれかと同様の構成および機能については説明を省略する。
図２６は、実施の形態７における半導体装置の構成を示す断面図である。半導体装置は、第１冷却器４０および第２冷却器５０をさらに有する。第１冷却器４０は、第１半導体パッケージ１０の第１放熱面１７Ａにグリース４１を介して接合されている。第２冷却器５０は、第２半導体パッケージ２０の第２放熱面２７Ａにグリース５１を介して接合されている。また、第２冷却器５０は、第１冷却器４０にねじ６０によって連結されている。
ねじ６０の締結により、第１冷却器４０と第１半導体パッケージ１０とは、互いに圧力を加えながら接触している。同様に、第２冷却器５０と第２半導体パッケージ２０とは、互いに圧力を加えながら接触している。
図２７は、実施の形態７における半導体装置の製造方法を示すフローチャートである。ステップＳ１からＳ３は、実施の形態１と同様である。
ステップＳ４にて、第１半導体パッケージ１０の第１放熱面１７Ａに第１冷却器４０を取り付ける。ここでは、第１冷却器４０は、第１放熱面１７Ａにグリース４１を介して接合されている。
ステップＳ５にて、第２半導体パッケージ２０の第２放熱面２７Ａに第２冷却器５０を取り付ける。ここでは、第２冷却器５０は、第２放熱面２７Ａにグリース５１を介して接合されている。
以上で図２６に示される半導体装置が形成される。
このような半導体装置は、第１放熱面１７Ａおよび第２放熱面２７Ａの両方から放熱するため、第１半導体チップ１３および第２半導体チップ２３が高効率に冷却される。
＜実施の形態８＞
実施の形態８における半導体装置および半導体装置の製造方法を説明する。実施の形態８は実施の形態１の下位概念であり、実施の形態８における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から７のいずれかと同様の構成および機能については説明を省略する。
図２８は、実施の形態８における半導体装置の構成を示す断面図である。半導体装置は、第１冷却器４０および第２冷却器５０をさらに有する。第１冷却器４０は、第１半導体パッケージ１０の第１放熱面１７Ａにグリース４１を介して接合されている。第２冷却器５０は、第２半導体パッケージ２０の第２放熱面２７Ａにグリース５１を介して接合されている。また、第２冷却器５０は、第１冷却器４０にねじ６０によって連結されている。第１半導体パッケージ１０および第２半導体パッケージ２０は、それぞれ第１樹脂部１８および第２樹脂部２８に、ねじ６０が貫通する貫通穴６１を含む。
このような半導体装置は、第１半導体パッケージ１０、第２半導体パッケージ２０、第１冷却器４０および第２冷却器５０の互いの搭載位置に関する精度を向上させる。
＜実施の形態９＞
実施の形態９における半導体装置および半導体装置の製造方法を説明する。実施の形態９は実施の形態１の下位概念であり、実施の形態９における半導体装置は、実施の形態１における半導体装置の各構成を含む。なお、実施の形態１から８のいずれかと同様の構成および機能については説明を省略する。
図２９は、実施の形態８における半導体装置の構成を示す断面図である。半導体装置は、第１冷却器４０および第２冷却器５０をさらに有する。第１冷却器４０は、第１半導体パッケージ１０の第１放熱面１７Ａにはんだ４２、もしくは、ろう材４３を介して接合されている。第２冷却器５０は、第２半導体パッケージ２０の第２放熱面２７Ａにはんだ５２、もしくは、ろう材５３を介して接合されている。
このような半導体装置は、第１放熱面１７Ａおよび第２放熱面２７Ａの両方から放熱するため、第１半導体チップ１３および第２半導体チップ２３が高効率に冷却される。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１０ 第１半導体パッケージ、１１ 第１ヒートスプレッダ、１２Ａ はんだ、１２Ｂはんだ、１３ 第１半導体チップ、１４ 第１金属ブロック、１４Ａ 第１露出面、１５ 第２金属ブロック、１５Ａ 第２露出面、１６ 第１絶縁膜、１７ 第１金属箔、１７Ａ 第１放熱面、１８ 第１樹脂部、２０ 第２半導体パッケージ、２１ 第２ヒートスプレッダ、２２Ａ はんだ、２２Ｂ はんだ、２３ 第２半導体チップ、２４ 第３金属ブロック、２４Ａ 第３露出面、２５ 第４金属ブロック、２５Ａ 第４露出面、２６ 第２絶縁膜、２７ 第２金属箔、２７Ａ 第２放熱面、２８ 第２樹脂部、８ 接合層、９ 接合層、９Ａ 表面処理層、９Ｂ 表面処理層、４０ 第１冷却器、４１ グリース、４２ はんだ、４３ ろう材、５０ 第２冷却器、５１ グリース、５２ はんだ、５３ ろう材、６０ ねじ、６１ 貫通穴。

Claims (28)

  1. 第１半導体パッケージと、
    第２半導体パッケージと、を備え、
    前記第１半導体パッケージは、
    第１半導体チップに積層される第１金属ブロックの表面が露出する第１露出面と、
    前記第１半導体チップに積層されていない第２金属ブロックの表面が、前記第１露出面と同じ側から、露出する第２露出面と、
    前記第１露出面と前記第２露出面とに対向し、かつ、前記第１半導体チップと前記第１金属ブロックと前記第２金属ブロックとを含む内部構造から絶縁された第１放熱面と、を含み、
    前記第２半導体パッケージは、
    第２半導体チップに積層される第３金属ブロックの表面が露出する第３露出面と、
    前記第２半導体チップに積層されていない第４金属ブロックの表面が、前記第３露出面と同じ側から、露出する第４露出面と、
    前記第３露出面と前記第４露出面とに対向し、かつ、前記第２半導体チップと前記第３金属ブロックと前記第４金属ブロックとを含む内部構造から絶縁された第２放熱面と、を含み、
    前記第２半導体パッケージは、前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面とが互いに対向して接続されるように、かつ、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面とが互いに対向して接続されるように、前記第１半導体パッケージ上に接合されている、半導体装置。
  2. 前記第１半導体パッケージは、
    表面に、前記第１半導体チップと前記第１金属ブロックとが順に積層された第１ヒートスプレッダと、
    表面に、前記第１ヒートスプレッダと、前記第１ヒートスプレッダの隣に前記第２金属ブロックと、が設けられた第１絶縁膜と、
    前記第１絶縁膜と前記第１ヒートスプレッダと前記第１半導体チップと前記第１金属ブロックと前記第２金属ブロックとを内包し、表面から前記第１金属ブロックの前記第１露出面と前記第２金属ブロックの前記第２露出面とが露出している第１樹脂部と、を含み、
    前記第２半導体パッケージは、
    表面に、前記第２半導体チップと前記第３金属ブロックとが順に積層された第２ヒートスプレッダと、
    表面に、前記第２ヒートスプレッダと、前記第２ヒートスプレッダの隣に前記第４金属ブロックと、が設けられた第２絶縁膜と、
    前記第２絶縁膜と前記第２ヒートスプレッダと前記第２半導体チップと前記第３金属ブロックと前記第４金属ブロックとを内包し、表面から前記第３金属ブロックの前記第３露出面と前記第４金属ブロックの前記第４露出面とが露出している第２樹脂部と、を含む、請求項１に記載の半導体装置。
  3. 前記第１半導体パッケージと、前記第１半導体パッケージ上に接合された前記第２半導体パッケージとを含む構造は、断面視において、２回対称の構造を有する、請求項１または請求項２に記載の半導体装置。
  4. 前記第１半導体パッケージの前記第１ヒートスプレッダと前記第２金属ブロックとは、一体であり、
    前記第２金属ブロックの前記第２露出面は、前記第１ヒートスプレッダの前記表面である、請求項２に記載の半導体装置。
  5. Ａｕを含み、前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を接合する接合層をさらに備える、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を接合する低融点はんだをさらに備え、
    前記低融点はんだの融点は、前記第１半導体パッケージの内部で前記第１半導体チップを固定するはんだ、または、前記第２半導体パッケージの内部で前記第２半導体チップを固定するはんだの融点よりも低い、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を接合する導電性グリースをさらに備える、請求項１から請求項５のいずれか一項に記載の半導体装置。
  8. 前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を接合する銀ペーストをさらに備える、請求項１から請求項５のいずれか一項に記載の半導体装置。
  9. 前記第１半導体パッケージの前記第１露出面と前記第２露出面とは、同一の平面内に位置し、
    前記第２半導体パッケージの前記第３露出面と前記第４露出面とは、同一の平面内に位置する、請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 前記第１半導体チップと前記第２半導体チップとは、ＳｉＣを含む、請求項１から請求項９のいずれか一項に記載の半導体装置。
  11. 前記第１半導体チップと前記第２半導体チップとは、ＲＣ－ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）を含む、請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 前記第１半導体パッケージの前記第１放熱面にグリースを介して接合される第１冷却器と、
    前記第２半導体パッケージの前記第２放熱面にグリースを介して接合され、前記第１冷却器にねじによって連結される第２冷却器と、をさらに備え、
    前記ねじの締結により、前記第１冷却器と前記第１半導体パッケージとは、互いに圧力を加えながら接触しており、かつ、前記第２冷却器と前記第２半導体パッケージとは、互いに圧力を加えながら接触している、請求項１から請求項１１のいずれか一項に記載の半導体装置。
  13. 前記第１半導体パッケージと、前記第２半導体パッケージとは、前記ねじが貫通する貫通穴を含む、請求項１２に記載の半導体装置。
  14. 前記第１半導体パッケージの前記第１放熱面にはんだ、もしくは、ろう材を介して接合される第１冷却器と、
    前記第２半導体パッケージの前記第２放熱面にはんだ、もしくは、ろう材を介して接合される第２冷却器と、をさらに備える、請求項１から請求項１３のいずれか一項に記載の半導体装置。
  15. 第１半導体チップに積層される第１金属ブロックの表面が露出する第１露出面と、前記第１半導体チップに積層されていない第２金属ブロックの表面が、前記第１露出面と同じ側から、露出する第２露出面と、前記第１露出面と前記第２露出面とに対向し、かつ、前記第１半導体チップと前記第１金属ブロックと前記第２金属ブロックとを含む内部構造から絶縁された第１放熱面と、を含む第１半導体パッケージを準備する工程と、
    第２半導体チップに積層される第３金属ブロックの表面が露出する第３露出面と、前記第２半導体チップに積層されていない第４金属ブロックの表面が、前記第３露出面と同じ側から、露出する第４露出面と、前記第３露出面と前記第４露出面とに対向し、かつ、前記第２半導体チップと前記第３金属ブロックと前記第４金属ブロックとを含む内部構造から絶縁された第２放熱面と、を含む第２半導体パッケージを準備する工程と、
    前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面とが互いに対向して接続されるように、かつ、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面とが互いに対向して接続されるように、前記第２半導体パッケージを前記第１半導体パッケージ上に接合する工程と、を備える半導体装置の製造方法。
  16. 前記第１半導体パッケージを準備する工程は、
    第１ヒートスプレッダの表面に、前記第１半導体チップと前記第１金属ブロックとを順に積層する工程と、
    第１絶縁膜の表面に、前記第１ヒートスプレッダと、前記第１ヒートスプレッダの隣に前記第２金属ブロックとを配置する工程と、
    前記第１絶縁膜と、前記第１ヒートスプレッダと、前記第１半導体チップと、前記第１金属ブロックと、前記第２金属ブロックとを、樹脂によって封止することにより、第１樹脂部を形成する工程と、
    前記第１樹脂部の表面を除去することにより、前記第１樹脂部の前記表面から、前記第１金属ブロックの前記表面と前記第２金属ブロックの前記表面とを露出させ、前記第１露出面と前記第２露出面とを一括して形成する工程と、を含み、
    前記第２半導体パッケージを準備する工程は、
    第２ヒートスプレッダの表面に、前記第２半導体チップと前記第３金属ブロックとを順に積層する工程と、
    第２絶縁膜の表面に、前記第２ヒートスプレッダと、前記第２ヒートスプレッダの隣に前記第４金属ブロックとを配置する工程と、
    前記第２絶縁膜と、前記第２ヒートスプレッダと、前記第２半導体チップと、前記第３金属ブロックと、前記第４金属ブロックとを、樹脂によって封止することにより、第２樹脂部を形成する工程と、
    前記第２樹脂部の表面を除去することにより、前記第２樹脂部の前記表面から、前記第３金属ブロックの前記表面と前記第４金属ブロックの前記表面とを露出させ、前記第３露出面と前記第４露出面とを一括して形成する工程と、を含む、請求項１５に記載の半導体装置の製造方法。
  17. 前記第１半導体パッケージと、前記第１半導体パッケージ上に接合された前記第２半導体パッケージとを含む構造は、断面視において、２回対称の構造を有する、請求項１５または請求項１６に記載の半導体装置の製造方法。
  18. 前記第１半導体パッケージの前記第１ヒートスプレッダと前記第２金属ブロックとは、一体であり、
    前記第２金属ブロックの前記第２露出面は、前記第１ヒートスプレッダの前記表面である、請求項１６に記載の半導体装置の製造方法。
  19. 前記第２半導体パッケージを前記第１半導体パッケージ上に接合する工程は、
    前記第１半導体パッケージの前記第１露出面と前記第２露出面とに、Ａｕを含む表面処理層を形成する工程と、
    前記第２半導体パッケージの前記第３露出面と前記第４露出面とに、Ａｕを含む表面処理層を形成する工程と、
    前記第１半導体パッケージの前記第１露出面における前記表面処理層と、前記第２半導体パッケージの前記第４露出面における前記表面処理層とを接合し、かつ、前記第１半導体パッケージの前記第２露出面における前記表面処理層と、前記第２半導体パッケージの前記第３露出面における前記表面処理層とを接合する工程と、を含む、請求項１５から請求項１８のいずれか一項に記載の半導体装置の製造方法。
  20. 前記第２半導体パッケージを前記第１半導体パッケージ上に接合する工程は、
    前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を、低融点はんだによって接合する工程を含み、
    前記低融点はんだの融点は、前記第１半導体パッケージの内部で前記第１半導体チップを固定するはんだ、または、前記第２半導体パッケージの内部で前記第２半導体チップを固定するはんだの融点よりも低い、請求項１５から請求項１９のいずれか一項に記載の半導体装置の製造方法。
  21. 前記第２半導体パッケージを前記第１半導体パッケージ上に接合する工程は、
    前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を、導電性グリースによって接合する工程を含む、請求項１５から請求項１９のいずれか一項に記載の半導体装置の製造方法。
  22. 前記第２半導体パッケージを前記第１半導体パッケージ上に接合する工程は、
    前記第１半導体パッケージの前記第１露出面と前記第２半導体パッケージの前記第４露出面との間、および、前記第１半導体パッケージの前記第２露出面と前記第２半導体パッケージの前記第３露出面との間を、銀ペーストによって接合する工程を含み、
    前記銀ペーストは、加圧されながら加熱されることにより焼結する、請求項１５から請求項１９のいずれか一項に記載の半導体装置の製造方法。
  23. 前記第１半導体パッケージの前記第１露出面と前記第２露出面とは、同一の平面内に位置し、
    前記第２半導体パッケージの前記第３露出面と前記第４露出面とは、同一の平面内に位置する、請求項１５から請求項２２のいずれか一項に記載の半導体装置の製造方法。
  24. 前記第１半導体チップと前記第２半導体チップとは、ＳｉＣを含む、請求項１５から請求項２３のいずれか一項に記載の半導体装置の製造方法。
  25. 前記第１半導体チップと前記第２半導体チップとは、ＲＣ－ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）を含む、請求項１５から請求項２４のいずれか一項に記載の半導体装置の製造方法。
  26. 前記第１半導体パッケージの前記第１放熱面に第１冷却器をグリースによって接合する工程と、
    前記第２半導体パッケージの前記第２放熱面に第２冷却器をグリースによって接合し、前記第２冷却器をねじによって前記第１冷却器に連結する工程と、をさらに備え、
    前記ねじの締結により、前記第１冷却器と前記第１半導体パッケージとは、互いに圧力を加えながら接触しており、かつ、前記第２冷却器と前記第２半導体パッケージとは、互いに圧力を加えながら接触している、請求項１５から請求項２５のいずれか一項に記載の半導体装置の製造方法。
  27. 前記第１半導体パッケージと、前記第２半導体パッケージとは、前記ねじが貫通する貫通穴を含む、請求項２６に記載の半導体装置の製造方法。
  28. 前記第１半導体パッケージの前記第１放熱面に第１冷却器をはんだ、もしくは、ろう材によって接合する工程と、
    前記第２半導体パッケージの前記第２放熱面に第２冷却器をはんだ、もしくは、ろう材によって接合する工程と、をさらに備える、請求項１５から請求項２７のいずれか一項に記載の半導体装置の製造方法。
JP2020556478A 2018-11-12 2018-11-12 半導体装置および半導体装置の製造方法 Active JP7008842B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/041829 WO2020100191A1 (ja) 2018-11-12 2018-11-12 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2020100191A1 JPWO2020100191A1 (ja) 2021-03-11
JP7008842B2 true JP7008842B2 (ja) 2022-01-25

Family

ID=70730728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020556478A Active JP7008842B2 (ja) 2018-11-12 2018-11-12 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US11764126B2 (ja)
JP (1) JP7008842B2 (ja)
CN (1) CN112997308B (ja)
DE (1) DE112018008134T5 (ja)
WO (1) WO2020100191A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093733A (ja) 2005-11-11 2006-04-06 Denso Corp 半導体装置
JP2009212302A (ja) 2008-03-04 2009-09-17 Denso Corp 半導体モジュール及びその製造方法
JP2012212776A (ja) 2011-03-31 2012-11-01 Denso Corp 電力変換装置
JP2014086683A (ja) 2012-10-26 2014-05-12 Toyota Motor Corp 半導体モジュール

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3879150B2 (ja) * 1996-08-12 2007-02-07 株式会社デンソー 半導体装置
JP4062157B2 (ja) * 2003-04-10 2008-03-19 株式会社デンソー 半導体モジュール実装構造
JP4496241B2 (ja) * 2007-08-17 2010-07-07 株式会社東芝 半導体素子とそれを用いた半導体パッケージ
JP5067267B2 (ja) * 2008-06-05 2012-11-07 三菱電機株式会社 樹脂封止型半導体装置とその製造方法
JP5279632B2 (ja) * 2009-06-25 2013-09-04 三菱電機株式会社 半導体モジュール
JP5402778B2 (ja) 2010-03-30 2014-01-29 株式会社デンソー 半導体モジュールを備えた半導体装置
JP5273101B2 (ja) * 2010-06-23 2013-08-28 株式会社デンソー 半導体モジュールおよびその製造方法
JP5206822B2 (ja) * 2010-07-09 2013-06-12 株式会社デンソー 半導体装置
JP5947537B2 (ja) * 2011-04-19 2016-07-06 トヨタ自動車株式会社 半導体装置及びその製造方法
DE112012005867B4 (de) * 2012-02-14 2021-10-07 Mitsubishi Electric Corporation Halbleitervorrichtung
CN103354224B (zh) * 2013-05-29 2016-04-13 南通富士通微电子股份有限公司 半导体器件扇出倒装芯片封装结构
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US9282681B2 (en) * 2014-01-21 2016-03-08 Seagate Technology Llc Dissipating heat during device operation
US9978660B2 (en) * 2014-03-14 2018-05-22 Taiwan Semiconductor Manufacturing Company Package with embedded heat dissipation features
KR102307490B1 (ko) * 2014-10-27 2021-10-05 삼성전자주식회사 반도체 패키지
JP6152842B2 (ja) * 2014-11-04 2017-06-28 トヨタ自動車株式会社 半導体装置とその製造方法
JP6409690B2 (ja) * 2014-11-20 2018-10-24 株式会社デンソー 冷却モジュール
JP6485398B2 (ja) * 2016-04-13 2019-03-20 株式会社デンソー 電子装置及びその製造方法
JP6686691B2 (ja) * 2016-05-16 2020-04-22 株式会社デンソー 電子装置
FR3060845B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Circuits electroniques de puissance equipes de bus barres formant dissipateurs thermiques et procede d’integration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093733A (ja) 2005-11-11 2006-04-06 Denso Corp 半導体装置
JP2009212302A (ja) 2008-03-04 2009-09-17 Denso Corp 半導体モジュール及びその製造方法
JP2012212776A (ja) 2011-03-31 2012-11-01 Denso Corp 電力変換装置
JP2014086683A (ja) 2012-10-26 2014-05-12 Toyota Motor Corp 半導体モジュール

Also Published As

Publication number Publication date
JPWO2020100191A1 (ja) 2021-03-11
DE112018008134T5 (de) 2021-07-29
US20210343623A1 (en) 2021-11-04
US11764126B2 (en) 2023-09-19
CN112997308B (zh) 2023-10-31
CN112997308A (zh) 2021-06-18
WO2020100191A1 (ja) 2020-05-22

Similar Documents

Publication Publication Date Title
JP5271886B2 (ja) 半導体装置およびその製造方法
US20120175755A1 (en) Semiconductor device including a heat spreader
JP6097013B2 (ja) パワーモジュール半導体装置
KR101486137B1 (ko) 방열 장치 및 그 제조 방법
JP5126278B2 (ja) 半導体装置およびその製造方法
WO2015166696A1 (ja) 半導体モジュールおよびその製造方法
JP2008042074A (ja) 半導体装置及び電力変換装置
JP2022000871A (ja) 電気回路基板及びパワーモジュール
JPWO2020071185A1 (ja) 半導体装置および半導体装置の製造方法
US11862542B2 (en) Dual side cooling power module and manufacturing method of the same
KR20180121624A (ko) 반도체 장치
JP2013008749A (ja) 半導体装置及びその製造方法
JPWO2018181417A1 (ja) パワーモジュールおよびその製造方法
JP2013062282A (ja) 半導体装置
JP7088224B2 (ja) 半導体モジュールおよびこれに用いられる半導体装置
WO2017217149A1 (ja) 半導体装置
JP7008842B2 (ja) 半導体装置および半導体装置の製造方法
CN105990275A (zh) 功率模块封装件及其制作方法
TWI693684B (zh) Ｉｇｂｔ模組散熱結構改良
WO2020079798A1 (ja) 半導体装置及びその製造方法
WO2015170738A1 (ja) ワイヤボンディング構造の製造方法、ワイヤボンディング構造、電子装置
JP5840102B2 (ja) 電力用半導体装置
JP6797002B2 (ja) 半導体装置および半導体装置の製造方法
JP6255118B2 (ja) 半導体装置
WO2020189508A1 (ja) 半導体モジュールおよびこれに用いられる半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220111

R150 Certificate of patent or registration of utility model

Ref document number: 7008842

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150