JP6989570B2 - 表示装置の作製方法 - Google Patents

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Description

本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、
組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体装
置、表示装置、発光装置、電子機器、それらの駆動方法、または、それらの製造方法に関
する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、電子機器
、または、発光装置に関する。
なお、表示装置とは、表示素子を有する装置のことをいう。なお、表示装置は、複数の
画素を駆動させる駆動回路等を含む。なお、表示装置は、別の基板上に配置された制御回
路、電源回路、信号生成回路等を含む。
液晶表示装置に代表される表示装置は、近年の技術革新の結果、素子及び配線の微細化
が進み、量産技術も各段に進歩してきている。今後はより、製造歩留まりの向上を図るこ
とで、低コストを図ることが求められている。
表示装置に静電気等によるサージ電圧が印加されると、素子が破壊してしまい、正常な
表示ができなくなる。そのため、製造歩留まりが悪化するおそれがある。その対策として
、表示装置には、サージ電圧を別の配線に逃がすための保護回路が設けられている（例え
ば特許文献１乃至７を参照）。
特開２０１０−９２０３６号公報 特開２０１０−９２０３７号公報 特開２０１０−９７２０３号公報 特開２０１０−９７２０４号公報 特開２０１０−１０７９７６号公報 特開２０１０−１０７９７７号公報 特開２０１０−１１３３４６号公報
表示装置では、保護回路に代表されるように、信頼性の向上を目的とした構成が重要で
ある。
そこで、本発明の一態様では、信頼性を向上しうる、新規な構成の表示装置を提供する
ことを課題の一とする。または、本発明の一態様では、静電破壊を低減することができる
、新規な構成の表示装置を提供することを課題の一とする。または、本発明の一態様では
、静電気の影響を低減することができる、新規な構成の表示装置を提供することを課題の
一とする。または、本発明の一態様では、壊れにくい、新規な構成の表示装置を提供する
ことを課題の一とする。または、本発明の一態様では、ラビング工程において、トランジ
スタに与える影響を低減することができる、新規な構成の表示装置を提供することを課題
の一とする。または、本発明の一態様では、検査工程において、トランジスタに与える影
響を低減することができる、新規な構成の表示装置を提供することを課題の一とする。ま
たは、本発明の一態様では、タッチセンサを使用したときの不具合の影響を低減すること
ができる、新規な構成の表示装置を提供することを課題の一とする。または、本発明の一
態様では、トランジスタの特性の変動または劣化を低減することができる、新規な構成の
表示装置を提供することを課題の一とする。または、本発明の一態様では、トランジスタ
のしきい値電圧の変動または劣化を低減することができる、新規な構成の表示装置を提供
することを課題の一とする。または、本発明の一態様では、トランジスタのノーマリオン
状態を低減することができる、新規な構成の表示装置を提供することを課題の一とする。
または、本発明の一態様では、トランジスタの製造歩留まりを向上することができる、新
規な構成の表示装置を提供することを課題の一とする。または、本発明の一態様では、ト
ランジスタをシールドすることができる、新規な構成の表示装置を提供することを課題の
一とする。または、本発明の一態様では、画素電極に溜まった電荷を放電することができ
る、新規な構成の表示装置を提供することを課題の一とする。または、本発明の一態様で
は、配線に溜まった電荷を放電することができる、新規な構成の表示装置を提供すること
を課題の一とする。または、本発明の一態様では、導電率の向上した酸化物半導体層を有
する、新規な構成の表示装置を提供することを課題の一とする。または、本発明の一態様
では、酸化物半導体層の導電率を制御することができる、新規な構成の表示装置を提供す
ることを課題の一とする。または、本発明の一態様では、ゲート絶縁膜の導電率を制御す
ることができる、新規な構成の表示装置を提供することを課題の一とする。または、本発
明の一態様では、正常な表示が出来やすくすることができる、新規な構成の表示装置を提
供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、画素部と、画素部の外側に配置された駆動回路部と、画素部または
駆動回路部のいずれか一方または双方に電気的に接続され、一対の電極を含む保護回路と
、を有し、画素部は、マトリクス状に配置された画素電極と、画素電極に電気的に接続さ
れたトランジスタと、を有し、トランジスタは、窒素とシリコンを含む第１の絶縁層と、
酸素と窒素とシリコンを含む第２の絶縁層と、を有し、保護回路が、一対の電極の間に第
１の絶縁層を有する表示装置である。
本発明の一態様により、表示装置の信頼性を高めることができる。
表示装置の平面模式図、及び保護回路を説明する回路図。 表示装置の抵抗素子を説明する断面図。 表示装置の平面模式図、及び保護回路を説明する回路図。 保護回路、及び抵抗素子を説明する平面図及び断面図。 保護回路を説明する回路図。 表示装置の断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置に用いることのできる画素回路を説明する回路図。 トランジスタの平面及び断面を説明する図。 抵抗素子の平面及び断面を説明する図。 抵抗素子の回路図を説明する図。 抵抗素子の断面を説明する図。 トランジスタの断面図、及び酸化物積層を説明する図。 表示装置の接続端子部を説明する断面図。 タッチセンサを説明する図。 タッチセンサを説明する回路図。 タッチセンサを説明する断面図。 本発明の一態様である表示装置を用いた表示モジュールを説明する図。 本発明の一態様である表示装置を用いた電子機器を説明する図。 本発明の一態様である表示装置を用いた電子機器を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズ
による信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧
、若しくは電流のばらつきなどを含むことが可能である。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるた
め、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソー
スとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ば
ず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電
極と表記する場合がある。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続され
ているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電
気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在
するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定
するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の
回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられて
いる場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機
能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域に
おいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられてい
る場合もある。
また、画素とは、一つの色要素（例えばＲ（赤）Ｇ（緑）Ｂ（青）のいずれか１つ）の
明るさを制御できる表示単位に相当するものとする。従って、カラー表示装置の場合には
、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成され
るものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色
以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお
各実施の形態での説明は、以下の順序で行う。
１． 実施の形態１ （本発明の一態様に関する基本構成について）
２． 実施の形態２ （表示装置の各構成について）
３． 実施の形態３ （表示装置の作製方法について）
４． 実施の形態４ （画素回路の構成について）
５． 実施の形態５ （画素部の構成について）
６． 実施の形態６ （保護回路の変形例について）
７． 実施の形態７ （トランジスタの構成について）
８． 実施の形態８ （接続端子部の構成について）
９． 実施の形態９ （タッチセンサ、表示モジュールについて）
１０．実施の形態１０ （電子機器について）
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について、図１乃至図５を用いて説明を
行う。
図１（Ａ）に示す表示装置は、画素の表示素子を有する領域（以下、画素部１０２とい
う）と、画素を駆動するための回路を有する回路部（以下、駆動回路部１０４という）と
、素子の保護機能を有する回路（以下、保護回路１０６という）と、端子部１０７と、を
有する。
画素部１０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路１０８という）を有し、駆動回
路部１０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
１０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ１０４ｂという）などの駆動回路を有する。
ゲートドライバ１０４ａは、シフトレジスタ等を有する。ゲートドライバ１０４ａは、
端子部１０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ１０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ１０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ１０４ａを複数設け、複数のゲートドライバ１０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ１０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ１０
４ａは、別の信号を供給することも可能である。
ソースドライバ１０４ｂは、シフトレジスタ等を有する。ソースドライバ１０４ｂは、
端子部１０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ１０４ｂは、画像信号を元に画素回路
１０８に書き込むデータ信号を生成する機能を有する。また、ソースドライバ１０４ｂは
、スタートパルス信号、クロック信号等が入力されて得られるパルス信号に従って、デー
タ信号の出力を制御する機能を有する。また、ソースドライバ１０４ｂは、データ信号が
与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を
有する。または、ソースドライバ１０４ｂは、初期化信号を供給することができる機能を
有する。ただし、これに限定されず、ソースドライバ１０４ｂは、別の信号を供給するこ
とも可能である。
ソースドライバ１０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ１０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ１０４ｂを構成してもよい。
複数の画素回路１０８のそれぞれは、走査信号が与えられる複数の配線（以下、走査線
ＧＬという）の一つを介してパルス信号が入力され、データ信号が与えられる複数の配線
（以下、データ線ＤＬという）の一つを介してデータ信号が入力される。また、複数の画
素回路１０８のそれぞれは、ゲートドライバ１０４ａによりデータ信号のデータの書き込
み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路１０８は、走査線ＧＬ＿ｍ（ｍ
はＸ以下の自然数）を介してゲートドライバ１０４ａからパルス信号が入力され、走査線
ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライ
バ１０４ｂからデータ信号が入力される。
保護回路１０６は、ゲートドライバ１０４ａと画素回路１０８の間の配線である走査線
ＧＬに接続される。または、保護回路１０６は、ソースドライバ１０４ｂと画素回路１０
８の間の配線であるデータ線ＤＬに接続される。または、保護回路１０６は、ゲートドラ
イバ１０４ａと端子部１０７との間の配線に接続することができる。または、保護回路１
０６は、ソースドライバ１０４ｂと端子部１０７との間の配線に接続することができる。
なお、端子部１０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入
力するための端子が設けられた部分をいう。
保護回路１０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。ただし、これに限定されず、保護回路１
０６は、別の信号を供給することも可能である。
図１（Ａ）に示すように、画素部１０２と駆動回路部１０４にそれぞれ保護回路１０６
を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静
電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。た
だし、保護回路１０６の構成はこれに限定されず、例えば、ゲートドライバ１０４ａに保
護回路１０６を接続した構成、またはソースドライバ１０４ｂに保護回路１０６を接続し
た構成とすることもできる。あるいは、端子部１０７に保護回路１０６を接続した構成と
することもできる。
また、図１（Ａ）においては、ゲートドライバ１０４ａとソースドライバ１０４ｂによ
って駆動回路部１０４を形成している例を示しているが、この構成に限定されない。例え
ば、ゲートドライバ１０４ａのみを形成し、別途用意されたソースドライバ回路が形成さ
れた基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装
する構成としても良い。
すなわち、保護回路１０６は、画素部１０２と、駆動回路部１０４のいずれか一方また
は双方に電気的に接続される。
保護回路１０６は、例えば、抵抗素子などを用いて構成することができる。図１（Ｂ）
に、具体的な保護回路の一例を示す。
図１（Ｂ）に示す保護回路１０６は、配線１１０と、配線１１２との間に抵抗素子１１
４が接続されている。また、配線１１０は、例えば、図１（Ａ）に示す走査線ＧＬやデー
タ線ＤＬ、若しくは端子部１０７から駆動回路部１０４に引き回される配線である。
また、配線１１２は、例えば、図１（Ａ）に示すゲートドライバ１０４ａ又はソースド
ライバ１０４ｂに電源を供給するための電源線の電位（ＶＤＤ、ＶＳＳまたはＧＮＤ）が
与えられる配線である。または、共通電位（コモン電位）が与えられる配線（コモン線）
である。一例としては、配線１１２は、ゲートドライバ１０４ａに電源を供給するための
電源線、特に、低い電位を供給する配線と接続されることが好適である。なぜなら、走査
線ＧＬは、殆どの期間において、低い電位となっている。したがって、配線１１２の電位
も低い電位となっていると、通常の動作時において、走査線ＧＬから配線１１２へ漏れて
しまう電流を低減することが出来るからである。
ここで、抵抗素子１１４として用いることのできる構成の一例について、図２を用いて
説明を行う。
図２（Ａ）に示す抵抗素子１１４は、基板１４０上に形成された導電性を有する層（以
下、導電層１４２という）と、基板１４０及び導電層１４２上に形成された絶縁性を有す
る層（以下、絶縁層１４４という）と、絶縁層１４４上に形成された導電性を有する層（
以下、導電層１４８という）と、を有する。
図２（Ｂ）に示す抵抗素子１１４は、基板１４０上に形成された導電層１４２と、基板
１４０及び導電層１４２上に形成された絶縁層１４４と、絶縁層１４４上に形成された絶
縁層１４６と、絶縁層１４４及び絶縁層１４６上に形成された導電層１４８と、を有する
。
なお、図１（Ｂ）に示した配線１１２が、導電層１４２で形成される配線に相当する。
また、図１（Ｂ）に示した配線１１０が、導電層１４８で形成される配線に相当する。
図２（Ａ）、（Ｂ）に示す抵抗素子１１４は、換言すると、一対の電極間に絶縁層１４
４を挟持した構造であり、絶縁層１４４の抵抗率（電気抵抗率、比抵抗ともいう）を制御
することによって、一対の電極の一方に過電流が流れた場合に、他方の電極に過電流の一
部または全部を逃がすことができる。
しかし、一対の電極間に挟持された絶縁層の抵抗が高い場合、例えば、１０１８Ωｃｍ
以上の絶縁層を用いた場合、一対の電極のいずれか一方に過電流が流れた際に、他方に過
電流を好適に逃がすことができない。
そこで、本発明の一態様としては、一対の電極間に挟持された絶縁層１４４の抵抗率と
しては、例えば、１０１０Ωｃｍ以上１０１８Ωｃｍ未満、好適には１０１１Ωｃｍ以上
１０１５Ωｃｍ未満の絶縁膜を用いる。このような抵抗率を有する絶縁膜としては、例え
ば、窒素とシリコンを含む絶縁膜が挙げられる。
また、抵抗素子１１４は、図２（Ｂ）に示すように一対の電極の一方の電極の端部を覆
う絶縁層１４６を絶縁層１４４上に設ける構成としてもよい。絶縁層１４６は、絶縁層１
４４よりも抵抗率が高い材料を用いて形成することができる。絶縁層１４６としては、例
えば、１０１８Ωｃｍ以上の絶縁膜を用いるとよい。このような抵抗率を有する絶縁膜と
しては、例えば、酸素と窒素とシリコンを含む絶縁膜が挙げられる。
また、抵抗素子１１４の一対の電極として機能する導電層１４２、１４８、及び抵抗素
子１１４の絶縁層として機能する絶縁層１４４、１４６は、図１（Ａ）に示す表示装置の
画素部１０２、及び駆動回路部１０４を構成するトランジスタの作製工程と同時に形成す
ることができる。
具体的には、例えば、導電層１４２は、上記トランジスタのゲート電極と同一工程で作
製することができ、導電層１４８は、上記トランジスタのソース電極またはドレイン電極
と同一工程で作製することができ、絶縁層１４４、１４６は、上記トランジスタのゲート
絶縁層と同一工程で作製することができる。
このように図１（Ａ）に示す表示装置に保護回路１０６を設けることによって、画素部
１０２、及び駆動回路部１０４は、ＥＳＤなどにより発生する過電流に対する耐性を高め
ることができる。したがって、信頼性を向上しうる新規な表示装置を提供することができ
る。
なお、画素部１０２は、一例としては、保護回路１０６と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。さらに、駆動回路
部１０４の一部、または全部は、一例としては、画素部１０２と同一基板上に形成されて
いることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部１
０４の一部、または全部が、画素部１０２と同一基板上に形成されていない場合には、駆
動回路部１０４の一部、または全部は、ＣＯＧやＴＡＢによって、実装されている場合が
多い。
次に、図１（Ａ）に示す表示装置の具体的な構成について、図３を用いて説明を行う。
図３に示す表示装置は、画素部１０２と、駆動回路部として機能するゲートドライバ１
０４ａと、ソースドライバ１０４ｂと、保護回路１０６＿１と、保護回路１０６＿２と、
保護回路１０６＿３と、保護回路１０６＿４と、を有する。
なお、画素部１０２、ゲートドライバ１０４ａ、及びソースドライバ１０４ｂは、図１
（Ａ）に示す構成と同様である。
保護回路１０６＿１は、トランジスタ１５１、１５２、１５３、１５４と、抵抗素子１
７１、１７２、１７３とを有する。また、保護回路１０６＿１は、ゲートドライバ１０４
ａと接続される配線１８１、１８２、１８３の間に設けられる。また、トランジスタ１５
１は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第
２端子とが接続され、ドレイン電極としての機能を有する第３端子と、配線１８３とが接
続されている。トランジスタ１５２は、ソース電極としての機能を有する第１端子と、ゲ
ート電極としての機能を有する第２端子とが接続され、ドレイン電極としての機能を有す
る第３端子と、トランジスタ１５１の第１端子とが接続されている。トランジスタ１５３
は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第２
端子とが接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５２
の第１端子とが接続されている。トランジスタ１５４は、ソース電極としての機能を有す
る第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電極と
しての機能を有する第３端子と、トランジスタ１５３の第１端子とが接続されている。ま
た、トランジスタ１５４の第１端子が配線１８３及び配線１８１と接続されている。また
、抵抗素子１７１、１７３は、配線１８３に設けられている。また、抵抗素子１７２は、
配線１８２と、トランジスタ１５２の第１端子及びトランジスタ１５３の第３端子との間
に設けられている。
なお、配線１８１は、例えば、低電源電位ＶＳＳが与えられる電源線として用いること
ができる。また、配線１８２は、例えば、コモン線として用いることができる。また、配
線１８３は、例えば、高電源電位ＶＤＤが与えられる電源線として用いることができる。
保護回路１０６＿２は、トランジスタ１５５、１５６、１５７、１５８と、抵抗素子１
７４、１７５とを有する。また、保護回路１０６＿２は、ゲートドライバ１０４ａと画素
部１０２との間に設けられる。また、トランジスタ１５５は、ソース電極としての機能を
有する第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電
極としての機能を有する第３端子と、配線１８５とが接続されている。トランジスタ１５
６は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第
２端子とが接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５
５の第１端子とが接続されている。トランジスタ１５７は、ソース電極としての機能を有
する第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電極
としての機能を有する第３端子と、トランジスタ１５６の第１端子とが接続されている。
トランジスタ１５８は、ソース電極としての機能を有する第１端子と、ゲート電極として
の機能を有する第２端子とが接続され、ドレイン電極としての機能を有する第３端子とト
ランジスタ１５７の第１端子が接続され、トランジスタ１５８の第１端子と配線１８４が
接続されている。また、抵抗素子１７４は、配線１８５と、トランジスタ１５６の第１端
子及びトランジスタ１５７の第３端子との間に設けられている。また、抵抗素子１７５は
、配線１８４と、トランジスタ１５６の第１端子及びトランジスタ１５７の第３端子との
間に設けられている。
なお、配線１８４は、例えば、低電源電位ＶＳＳが与えられる電源線として用いること
ができる。また、配線１８５は、例えば、高電源電位ＶＤＤが与えられる電源線として用
いることができる。また、配線１８６は、例えば、ゲート線として用いることができる。
保護回路１０６＿３は、トランジスタ１５９、１６０、１６１、１６２と、抵抗素子１
７６、１７７とを有する。また、保護回路１０６＿３は、ソースドライバ１０４ｂと画素
部１０２との間に設けられる。また、トランジスタ１５９は、ソース電極としての機能を
有する第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電
極としての機能を有する第３端子と、配線１９０とが接続されている。トランジスタ１６
０は、ソース電極としての機能を有する第１端子と、ゲート電極としての機能を有する第
２端子とが接続され、ドレイン電極としての機能を有する第３端子と、トランジスタ１５
９の第１端子とが接続されている。トランジスタ１６１は、ソース電極としての機能を有
する第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電極
としての機能を有する第３端子と、トランジスタ１６０の第１端子とが接続されている。
トランジスタ１６２は、ソース電極としての機能を有する第１端子と、ゲート電極として
の機能を有する第２端子とが接続され、ドレイン電極としての機能を有する第３端子と、
トランジスタ１６１の第１端子とが接続されている。また、トランジスタ１６２の第１端
子が配線１９１と接続されている。また、抵抗素子１７６は、配線１９０と、トランジス
タ１６０の第１端子及びトランジスタ１６１の第３端子との間に設けられている。また、
抵抗素子１７７は、配線１９１と、トランジスタ１６０の第１端子及びトランジスタ１６
１の第３端子との間に設けられている。
なお、配線１８８は、例えば、コモン線またはソース線として用いることができる。ま
た、配線１８９、１９０は、例えば、高電源電位ＶＤＤが与えられる電源線として用いる
ことができる。また、配線１９１は、例えば、低電源電位ＶＳＳが与えられる電源線とし
て用いることができる。
保護回路１０６＿４は、トランジスタ１６３、１６４、１６５、１６６と、抵抗素子１
７８、１７９、１８０とを有する。また、保護回路１０６＿４は、ソースドライバ１０４
ｂと接続される配線１８７、１８８、１８９、１９０、１９１の間に設けられる。また、
トランジスタ１６３は、ソース電極としての機能を有する第１端子と、ゲート電極として
の機能を有する第２端子とが接続され、ドレイン電極としての機能を有する第３端子と、
配線１８７とが接続されている。トランジスタ１６４は、ソース電極としての機能を有す
る第１端子と、ゲート電極としての機能を有する第２端子とが接続され、ドレイン電極と
しての機能を有する第３端子と、トランジスタ１６３の第１端子とが接続されている。ト
ランジスタ１６５は、ソース電極としての機能を有する第１端子と、ゲート電極としての
機能を有する第２端子とが接続され、ドレイン電極としての機能を有する第３端子と、ト
ランジスタ１６４の第１端子とが接続されている。トランジスタ１６６は、ソース電極と
しての機能を有する第１端子と、ゲート電極としての機能を有する第２端子とが接続され
、ドレイン電極としての機能を有する第３端子と、トランジスタ１６５の第１端子と、が
接続されている。また、トランジスタ１６６の第１端子が配線１８９と接続されている。
また、抵抗素子１７８は、配線１８７と、配線１８８との間に設けられている。また、抵
抗素子１７９は、配線１８８に設けられ、トランジスタ１６４の第１端子及びトランジス
タ１６５の第３端子と接続されている。また、抵抗素子１８０は、配線１８８と、配線１
８９との間に設けられている。
また、配線１８７、１９１は、例えば、低電源電位ＶＳＳが与えられる電源線として用
いることができる。また、配線１８８は、例えば、コモン線またはソース線として用いる
ことができる。また、配線１８９、１９０は、例えば、高電源電位ＶＤＤが与えられる電
源線として用いることができる。
なお、配線１８１乃至配線１９１は、図３中に示す高電源電位ＶＤＤ、低電源電位ＶＳ
Ｓ、コモン線ＣＬに示す機能のみに限定されず、それぞれ独立して走査線、信号線、電源
線、接地線、容量線またはコモン線等の機能を有していても良い。
また、保護回路１０６＿１乃至１０６＿４が有するトランジスタ１５１乃至１６６の半
導体層としては、酸化物半導体を用いることが好ましい。酸化物半導体を用いるトランジ
スタは、半導体層にシリコン等を用いるトランジスタと比較し、アバランシェブレークダ
ウンがないため電界に対する耐性が高い。また、トランジスタ１５１乃至１６６のトラン
ジスタ構造としては、例えば、プレーナ型及び逆スタガ型を用いることができる。
このように、保護回路１０６＿１乃至１０６＿４は、複数のダイオード接続されたトラ
ンジスタと、複数の抵抗素子により、構成されている。すなわち、保護回路１０６＿１乃
至１０６＿４は、ダイオード接続されたトランジスタと抵抗素子を並列に組み合わせて用
いることができる。
また、図３に示すように保護回路１０６＿１乃至保護回路１０６＿４は、画素部１０２
とゲートドライバ１０４ａとの間、ゲートドライバ１０４ａと接続される配線との間、画
素部１０２とソースドライバ１０４ｂとの間、またはソースドライバ１０４ｂと接続され
る配線との間に設けることができる。
また、一例として、図３で説明した保護回路１０６＿２に対応する平面図、及び抵抗素
子として機能する領域の断面図を図４（Ａ）、（Ｂ）に示す。図４（Ａ）に示す平面図に
おいて付した符号は、図３で付した符号に対応する。また、図４（Ｂ）は、図４（Ａ）の
切断線Ｍ−Ｎによる断面図である。図４（Ａ）、（Ｂ）に示すように本実施の形態で説明
する保護回路の抵抗素子は、配線に重畳する絶縁層の一部を除去して、配線間の絶縁層の
抵抗率を制御することにより、過電流を好適に逃がす抵抗素子として用いることができる
。
また、図５は、図３で説明した保護回路とは異なる構成を示す回路図である。図５に示
す回路図では、トランジスタ１５５Ａ、１５６Ａ、１５７Ａ、１５８Ａ、トランジスタ１
５５Ｂ、１５６Ｂ、１５７Ｂ、１５８Ｂ、抵抗素子１７４Ａ、１７５Ａ、抵抗素子１７４
Ｂ、１７５Ｂ、抵抗素子１９９、配線１８４、配線１８５及び配線１８６を示している。
なお、図５に示す回路図において付した符号は、図３で説明した保護回路１０６＿２と同
じ構成について、同じ符号を付して対応させている。図５に示す回路図が図３に示した保
護回路１０６＿２と異なる点は、図３の保護回路１０６＿２に相当する回路を並べて配置
し、配線間に抵抗素子１９９を設けた点である。
なお、図５で示した保護回路１０６＿２が有する抵抗素子１９９の抵抗率は、抵抗素子
１７４Ａ、１７５Ａ、抵抗素子１７４Ｂ、１７５Ｂの抵抗率が１０１０Ωｃｍ以上１０１
８Ωｃｍ未満とするのに対して、１０３Ωｃｍ以上１０６Ωｃｍ未満と、より小さい値と
することが好ましい。図５に示す回路図の構成とすることで、配線に与えられる信号の急
峻な変化を抑制することができる。
このように表示装置に複数の保護回路を設けることによって、画素部１０２、及び駆動
回路部１０４（ゲートドライバ１０４ａ、ソースドライバ１０４ｂ）は、ＥＳＤなどによ
り発生する過電流に対する耐性を、さらに高めることができる。したがって、信頼性を向
上しうる新規な表示装置を提供することができる。
なお、本実施の形態において、保護回路、抵抗素子、トランジスタなどを設ける場合の
例について述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、場合
によっては、保護回路などを設けないことも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した保護回路を有する、縦電界方式の液晶素子
を用いる表示装置（液晶表示装置ともいう）の構成について図６を用いて、説明する。
図６に示す表示装置は、図１（Ａ）に示す表示装置の画素部１０２と、駆動回路部１０
４と、保護回路１０６と、を有する。また、各導電層の接続している箇所として、接続部
１０９を例示している。接続部１０９は、第１層目の導電層と、第２層目の導電層と、の
接続構造を示している。このような接続構造は、駆動回路部１０４、または引き回し配線
等に適用することができる。
なお、図６に示す表示装置においては、駆動回路部１０４に保護回路１０６を接続する
構成について例示するが、これに限定されず、例えば、駆動回路部１０４と画素部１０２
との間に保護回路１０６を接続する構成とすることができる。
本実施の形態に示す表示装置は、一対の基板（基板２０２と基板２５２）間に液晶素子
２６８が挟持されている。
液晶素子２６８は、基板２０２の上方に形成された導電層２２０ｃと、導電層２２０ｃ
上に形成された液晶層２６０と、液晶層２６０上に形成された導電層２５８と、を有する
。導電層２２０ｃは、液晶素子２６８の一方の電極として機能し、導電層２５８は、液晶
素子２６８の他方の電極として機能する。
また、本実施の形態においては、液晶素子２６８が縦電界方式の液晶素子の場合につい
て、説明を行う。縦電界方式の液晶素子としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅ
ｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、
ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが代表的である。ただし、液晶素
子としては、これに限定されず、例えば横電界方式のＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉ
ｔｃｈｉｎｇ）モード、及びＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）
モード等を用いても良い。
このように、液晶表示装置とは、液晶素子を有する装置のことをいう。なお、液晶表示
装置は、複数の画素を駆動させる駆動回路等を含む。また、液晶表示装置は、別の基板上
に配置された制御回路、電源回路、信号生成回路及びバックライトモジュール等を含み、
液晶モジュールと呼ぶこともある。
液晶表示装置において、液晶表示装置が有する駆動回路部１０４、画素部１０２に設け
られたトランジスタは、本実施の形態に示すように保護回路１０６を設けることによって
、外部からの過電流に対する耐性を高めることができる。
例えば、液晶素子を作製する際に行われるラビング処理によって、静電気が発生しうる
。しかし、保護回路１０６を設けることによって、画素部１０２及び駆動回路部１０４に
形成されたトランジスタには、上記静電気によって生じうる過電流が流れない、または抑
制される。したがって、トランジスタの静電破壊が抑制され、信頼性の高い表示装置とす
ることができる。
ここで、図６に示す表示装置のその他の構成要素について、以下説明を行う。
基板２０２上には導電性を有する層（以下、導電層２０４ａ、２０４ｂ、２０４ｃ、２
０４ｄという）が形成されている。導電層２０４ａは、保護回路１０６に形成され、抵抗
素子の一対の電極の一方としての機能を有する。また、導電層２０４ｂは、駆動回路部１
０４に形成され、駆動回路のトランジスタのゲートとしての機能を有する。また、導電層
２０４ｃは、画素部１０２に形成され、画素回路のトランジスタのゲートとしての機能を
有する。また、導電層２０４ｄは、接続部１０９に形成され、導電層２１２ｆと接続する
。
また、基板２０２、及び導電層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ上には、絶縁
性を有する層（以下、絶縁層２０６、２０８という）が形成されている。絶縁層２０６、
２０８は、駆動回路部１０４のトランジスタのゲート絶縁層、及び画素部１０２のトラン
ジスタのゲート絶縁層としての機能を有する。また、絶縁層２０６は、保護回路１０６の
抵抗素子（抵抗層）としての機能を有する。
また、絶縁層２０８上には半導体特性を有する層（以下、半導体層２１０ａ、２１０ｂ
という）が形成されている。半導体層２１０ａは、導電層２０４ｂと重畳する位置に形成
され、駆動回路のトランジスタのチャネルとしての機能を有する。また、半導体層２１０
ｂは、導電層２０４ｃと重畳する位置に形成され、画素回路のトランジスタのチャネルと
しての機能を有する。
また、絶縁層２０６、２０８、及び半導体層２１０ａ、２１０ｂ上には、導電性を有す
る層（以下、導電層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆとい
う）が形成されている。導電層２１２ａは、保護回路１０６の抵抗素子の一対の電極の他
方としての機能を有する。また、導電層２１２ｂは、半導体層２１０ａと電気的に接続さ
れ、駆動回路のトランジスタが有するソース及びドレインの一方としての機能を有する。
また、導電層２１２ｃは、半導体層２１０ａと電気的に接続され、駆動回路のトランジス
タが有するソース及びドレインの他方としての機能を有する。また、導電層２１２ｄは、
半導体層２１０ｂと電気的に接続され、画素回路のトランジスタが有するソース及びドレ
インの一方としての機能を有する。また、導電層２１２ｅは、半導体層２１０ｂと電気的
に接続され、画素回路のトランジスタが有するソース及びドレインの他方としての機能を
有する。また、導電層２１２ｆは、接続部１０９に形成され、絶縁層２０６、２０８に設
けられた開口部を介して導電層２０４ｄと電気的に接続されている。
また、絶縁層２０８、半導体層２１０ａ、２１０ｂ、及び導電層２１２ａ、２１２ｂ、
２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆ上には、絶縁性を有する層（以下、絶縁層２１
４、２１６という）が形成されている。絶縁層２１４、２１６は、トランジスタを保護す
る機能を有する。とくに、絶縁層２１４は、半導体層２１０ａ、２１０ｂを保護する機能
を有する。
また、絶縁層２１６上には絶縁性を有する層（以下、絶縁層２１８という）が形成され
ている。絶縁層２１８は、平坦化層としての機能を有する。また、絶縁層２１８を形成す
ることにより、絶縁層２１８よりも下方に形成された導電層と、絶縁層２１８よりも上方
に形成された導電層と、の間で生じうる寄生容量の発生を抑制することができる。
また、絶縁層２１８上には導電性を有する層（以下、導電層２２０ａ、２２０ｂ、２２
０ｃという）が形成されている。導電層２２０ａは、絶縁層２１４、２１６、２１８を貫
通して形成された開口部により導電層２１２ｂと電気的に接続され、駆動回路部１０４の
導電層２１２ｂと他の配線とを電気的に接続する接続電極としての機能を有する。導電層
２２０ｂは、絶縁層２１４、２１６、２１８を貫通して形成された開口部により導電層２
１２ｄと電気的に接続され、画素部１０２の導電層２１２ｄと他の配線とを電気的に接続
する接続電極としての機能を有する。また、導電層２２０ｃは、絶縁層２１４、２１６、
２１８を貫通して形成された開口部により導電層２１２ｅと電気的に接続され、画素部１
０２の画素電極としての機能を有する。なお、導電層２２０ｃは、画素回路の液晶素子が
有する一対の電極の一方として機能することができる。
また、基板２５２上には、有色性を有する層（以下、有色層２５４という）が形成され
ている。有色層２５４は、カラーフィルタとしての機能を有する。また、図６においては
図示していないが、ブラックマトリクスとしての機能を有する遮光膜を有色層２５４に隣
接して形成してもよい。また、有色層２５４は、必ずしも設ける必要はなく、例えば、表
示装置が白黒の場合等によって、有色層２５４を設けない構成としてもよい。
また、有色層２５４上には、絶縁性を有する層（以下、絶縁層２５６という）が形成さ
れている。絶縁層２５６は、平坦化層としての機能、または有色層２５４が含有しうる不
純物を液晶素子側へ拡散するのを抑制する機能を有する。
また、絶縁層２５６上には、導電性を有する層（以下、導電層２５８という）が形成さ
れている。導電層２５８は、画素回路の液晶素子が有する一対の電極の他方としての機能
を有する。なお、導電層２２０ａ、２２０ｂ、２２０ｃ、及び導電層２５８上には、配向
膜としての機能を有する絶縁膜を別途形成してもよい。
また、導電層２２０ａ、２２０ｂ、２２０ｃと導電層２５８との間には、液晶層２６０
が形成されている。また液晶層２６０は、シール材（図示しない）を用いて、基板２０２
と基板２５２の間に封止されている。なお、シール材は、外部からの水分等の入り込みを
抑制するために、無機材料と接触する構成が好ましい。
また、導電層２２０ａ、２２０ｂ、２２０ｃと導電層２５８との間に液晶層２６０の厚
さ（セルギャップともいう）を維持するスペーサを設けても良い。
なお、本実施の形態に示す表示装置は、画素部１０２、及び駆動回路部１０４が有する
トランジスタと、保護回路１０６と、を同時に形成することができる。したがって、製造
コスト等を増やさずに保護回路１０６を形成することが可能となる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態３）
本実施の形態では、実施の形態２で説明した表示装置の作製方法について、図７乃至図
１２を用いて説明する。
まず、基板２０２を準備する。基板２０２としては、アルミノシリケートガラス、アル
ミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する
上では、基板２０２は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００
ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ
×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度
が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合
、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さ
らに好ましくは３５０℃以下とすることが望ましい。
次に、基板２０２上に導電膜を形成し、該導電膜を所望の領域に加工することで、導電
層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを形成する。なお、導電層２０４ａ、２０４
ｂ、２０４ｃ、２０４ｄの形成は、所望の領域に第１のパターニングによるマスクの形成
を行い、該マスクに覆われていない領域をエッチングすることで形成することができる。
（図７（Ａ）参照）。
導電層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄとしては、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した
金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成する
ことができる。また、導電層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄは、単層構造でも
、二層以上の積層構造としてもよい。例えば、アルミニウム膜上にチタン膜を積層する二
層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン
膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を
積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその
上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、
タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、ま
たは複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、導電層２０４ａ、
２０４ｂ、２０４ｃ、２０４ｄとしては、例えば、スパッタリング法を用いて形成するこ
とができる。
また、上記工程により、保護回路１０６が有する導電層２０４ａと、画素部１０２が有
する導電層２０４ｃと、駆動回路部１０４が有する導電層２０４ｂと、を同一平面上に形
成することができる。
次に、基板２０２、及び導電層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ上に絶縁層２
０６、２０８を形成する（図７（Ｂ）参照）。
絶縁層２０６としては、例えば、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニ
ウム膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。また、
絶縁層２０６を積層構造とした場合、第１の窒化シリコン膜として、欠陥が少ない窒化シ
リコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及
びアンモニア放出量の少ない窒化シリコン膜を設けると好適である。この結果、絶縁層２
０６に含まれる水素及び窒素が、半導体層２１０ａ、２１０ｂへの移動を抑制することが
可能である。
絶縁層２０８としては、酸化シリコン膜、酸化窒化シリコン膜などを用いればよく、Ｐ
Ｅ−ＣＶＤ装置を用いて積層または単層で設ける。なお、絶縁層２０６と絶縁層２０８は
真空中で連続して形成すると、絶縁層２０６と絶縁層２０８との界面に不純物の混入が少
ないため、好ましい。また、導電層２０４ｂ、２０４ｃと重畳する領域の絶縁層２０６、
２０８は、ゲート絶縁層として機能することができ、例えば、絶縁層２０６として厚さ３
００ｎｍの窒化シリコン膜を適用し、絶縁層２０８として厚さ５０ｎｍの酸化窒化シリコ
ン膜を適用することができる。
なお、窒化酸化シリコンとは、窒素の含有量が酸素より大きい絶縁材料であり、他方、
酸化窒化シリコンとは、酸素の含有量が窒素より大きな絶縁材料のことをいう。
ゲート絶縁層として、上記のような構成とすることで、例えば以下のような効果を得る
ことができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静
電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することがで
きる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、
トランジスタの静電破壊を抑制することができる。
次に、絶縁層２０８上に半導体膜を形成し、該半導体膜を所望の領域に加工することで
、半導体層２１０ａ、２１０ｂを形成する。なお、半導体層２１０ａ、２１０ｂの形成は
、所望の領域に第２のパターニングによるマスクの形成を行い、該マスクに覆われていな
い領域をエッチングすることで形成することができる。エッチングとしては、ドライエッ
チング、ウエットエッチング、または双方を組み合わせたエッチングを用いることができ
る（図８（Ａ）参照）。
半導体層２１０ａ、２１０ｂとしては、例えば、酸化物半導体を用いることができる。
半導体層２１０ａ、２１０ｂに適用できる酸化物半導体は、少なくともインジウム（Ｉｎ
）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等
の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。または、Ｉ
ｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電
気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化
物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ
−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、
Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ
酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、
Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄ
ｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ
酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸
化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａ
ｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用い
ることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。また、本明細書等においては、Ｉｎ−Ｇａ
−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を
用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一つの金属元素また
は複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数
）で表記される材料を用いてもよい。
なお、酸化物半導体の成膜には、スパッタリング法を用いることが好ましい。スパッタ
リング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング
法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均
一とすることからＤＣスパッタリング法を用いることが好ましい。
ここで酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ
２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純
物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成さ
れることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以
下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポッ
トが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよ
うに（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素及び窒素など）を低減
すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃
以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレー
ションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２
００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状
のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒
子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットに
ついて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のモル数で混合し、加圧処理後、
１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−
Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、粉
末の種類、及びその混合するモル数比は、作製するスパッタリング用ターゲットによって
適宜変更すればよい。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０
℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、半導体層２１０ａ
、２１０ｂに用いる酸化物半導体の結晶性を高め、さらに絶縁層２０６、２０８、及び半
導体層２１０ａ、２１０ｂから水素や水などの不純物を除去することができる。なお、酸
化物半導体層を形成するエッチングの前に第１の加熱工程を行ってもよい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するた
めには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密
度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であ
ること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、及び主成分以外の金属
元素は不純物となる。例えば、水素及び窒素は、ドナー準位を形成し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不
純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析にお
いて、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましく
は１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化
物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないた
めには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすれ
ばよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
ればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、
数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。
また、酸化物半導体層は、層中の局在準位を低減することで、酸化物半導体層を用いた
トランジスタに安定した電気特性を付与することができる。なお、トランジスタに安定し
た電気特性を付与するためには、酸化物半導体層中のＣＰＭ測定（ＣＰＭ：Ｃｏｎｓｔａ
ｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）で得られる局在準位による吸収係数は
、１×１０−３／ｃｍ未満、好ましくは３×１０−４／ｃｍ未満とすればよい。
次に、絶縁層２０８上に第３のパターニングによるマスクの形成を行い、該マスクに覆
われていない領域をエッチングすることで、保護回路１０６上の絶縁層２０８の一部、及
び接続部１０９上の絶縁層２０６、２０８の一部を除去する。なお、開口部２０７ａ、２
０７ｂの形成は、半導体層２１０ａ、２１０ｂの形成前に行っても良い（図８（Ｂ）参照
）。
なお、第３のパターニングによるマスクの形成は、多階調マスクを用いることができる
。多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行
うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の
露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマス
クを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの
枚数を削減することが可能である。多階調マスクとしては、例えばハーフトーンマスク、
またはグレートーンマスク等が挙げられる。
第３のパターニングを、多階調マスクを用いることによって、開口部２０７ａ、２０７
ｂは、それぞれ深さ方向の違う開口部とすることができる。これにより、開口部２０７ａ
は、絶縁層２０６が露出し、開口部２０７ｂは、導電層２０４ｄが露出した構造とするこ
とができる。なお、開口部２０７ａ、２０７ｂの形成方法は、これに限定されず、例えば
、異なるマスクを用いてパターニングを行っても良い。
これにより、画素部１０２、及び駆動回路部１０４に形成された絶縁層２０６、２０８
は、積層のゲート絶縁層として機能することができる。また、保護回路１０６に形成され
た絶縁層２０６は、抵抗素子として機能することができる。
次に、絶縁層２０６、２０８、半導体層２１０ａ、２１０ｂ、及び導電層２０４ｄ上に
導電膜を形成し、該導電膜を所望の領域に加工することで、導電層２１２ａ、２１２ｂ、
２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆを形成する。なお、導電層２１２ａ、２１２ｂ
、２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆの形成は、所望の領域に第４のパターニング
によるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで、形
成することができる（図９（Ａ）参照）。
また、上記工程により、保護回路１０６が有する導電層２１２ａと、画素部１０２が有
する導電層２１２ｄ、２１２ｅと、駆動回路部１０４が有する導電層２１２ｂ、２１２ｃ
と、を同一平面上に形成することができる。
導電層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆとしては、導電
材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウ
ム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主
成分とする合金を単層構造または積層構造として用いる。例えば、アルミニウム膜上にチ
タン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグ
ネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン
膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、
さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒
化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜
または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三
層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用
いてもよい。また、導電層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅ、２１２
ｆとしては、例えば、スパッタリング法を用いて形成することができる。
なお、本実施の形態では、導電層２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅを半導体層
２１０ａ、２１０ｂ上に設けたが、絶縁層２０８と半導体層２１０ａ、２１０ｂの間に設
けても良い。
次に、絶縁層２０８、半導体層２１０ａ、２１０ｂ、及び導電層２１２ａ、２１２ｂ、
２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆを覆うように、絶縁層２１４、２１６を形成す
る（図９（Ｂ）参照）。
絶縁層２１４としては、半導体層２１０ａ、２１０ｂとして用いる酸化物半導体との界
面特性を向上させるため、酸素を含む無機絶縁材料を用いることができる。また、絶縁層
２１６としては、半導体層２１０ａ、２１０ｂとして用いる酸化物半導体中に外部からの
不純物、例えば、水分等の入り込みが少ない材料を用いることが好ましく、例えば窒素を
含む無機絶縁材料を用いることができる。また、絶縁層２１４、２１６としては、例えば
、ＰＥ−ＣＶＤ法を用いて形成することができる。
一例としては、絶縁層２１４としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリ
コン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いることができ、絶縁層２１６
としては、厚さ１５０ｎｍ以上４００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜等
を用いることができる。本実施の形態においては、絶縁層２１４として、厚さ３００ｎｍ
の酸化窒化シリコン膜を用い、絶縁層２１６として、厚さ１５０ｎｍの窒化シリコン膜を
用いる。このとき窒化シリコン膜は、半導体層２１０ａ、２１０ｂへの水分の入り込みを
防止するブロック層としての機能を有する。該窒化シリコン膜は、ブロック性を高めるた
めに、高温で成膜されることが好ましく、例えば基板温度１００℃以上基板の歪み点以下
、より好ましくは３００℃以上４００℃以下の温度で加熱して成膜することが好ましい。
また高温で成膜する場合は、半導体層２１０ａ、２１０ｂとして用いる酸化物半導体から
酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象
が発生しない温度とする。
次に、絶縁層２１６上に絶縁層２１８を形成する（図１０（Ａ）参照）。
絶縁層２１８としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹
脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることがで
きる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層２１８を
形成してもよい。絶縁層２１８を用いることにより、トランジスタ等の凹凸を平坦化させ
ることが可能となる。絶縁層２１８としては、例えば、スピンコート法を用いて形成する
ことができる。
また、絶縁層２１８として用いることのできるアクリル系樹脂としては、例えば、吸水
性が低く、膜中からの脱ガス成分（例えば、Ｈ２Ｏ、Ｃ、Ｆなど）の放出が少ない材料を
用いると好適である。
次に、絶縁層２１８上に第５のパターニングによるマスクの形成を行い、該マスクに覆
われていない領域をエッチングすることで、開口部２１９ａ、２１９ｂ、２１９ｃを形成
する（図１０（Ｂ）参照）。
なお、開口部２１９ａ、２１９ｂ、２１９ｃは、それぞれ導電層２１２ｂ、２１２ｄ、
２１２ｅに達するように形成する。
次に、開口部２１９ａ、２１９ｂ、２１９ｃを充填するように導電膜を形成し、該導電
膜を所望の領域に加工することで、導電層２２０ａ、２２０ｂ、２２０ｃを形成する。な
お、導電層２２０ａ、２２０ｂ、２２０ｃの形成は、所望の領域に第６のパターニングに
よるマスクの形成を行い、該マスクに覆われていない領域をエッチングすることで形成す
ることができる（図１１参照）。
導電層２２０ａ、２２０ｂ、２２０ｃとしては、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有
する導電性材料を用いることができる。また、導電層２２０ａ、２２０ｂ、２２０ｃとし
ては、例えば、スパッタリング法を用いて形成することができる。
以上の工程で基板２０２上に形成されるトランジスタを有する画素部及び駆動回路部と
、保護回路と、を同一基板上に形成することができる。なお、本実施の形態に示す作製工
程においては、第１乃至第６のパターニング、すなわち６枚のマスクでトランジスタ、及
び保護回路を同時に形成することができる。
次に、基板２０２に対向して設けられる基板２５２上に形成される構造について、以下
説明を行う。
まず、基板２５２を準備する。基板２５２としては、基板２０２に示す材料を援用する
ことができる。次に、基板２５２上に有色層２５４、絶縁層２５６を形成する（図１２（
Ａ）参照）。
有色層２５４としては、特定の波長帯域の光を透過する有色層であればよく、例えば、
赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過
する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフ
ィルタなどを用いることができる。各カラーフィルタは、公知の材料を用いて、印刷法、
インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望
の位置に形成する。また、絶縁層２５６としては、例えば、アクリル系樹脂等の絶縁膜を
用いることができる。
次に、絶縁層２５６上に導電層２５８を形成する（図１２（Ｂ）参照）。導電層２５８
としては、導電層２２０ａ、２２０ｂ、２２０ｃに示す材料を援用することができる。
次に、基板２０２と、基板２５２との間に液晶層２６０を形成する。液晶層２６０の形
成方法としては、ディスペンサ法（滴下法）や、基板２０２と基板２５２とを貼り合わせ
てから毛細管現象を用いて液晶を注入する注入法を用いることができる。
以上の工程で、図６に示す表示装置を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態においては、図１（Ａ）に示す表示装置の画素回路１０８に用いることの
できる構成について、図１３を用いて説明を行う。
図１（Ａ）に示す表示装置において、画素回路１０８は、図１３（Ａ）に示すような構
成とすることができる。
図１３（Ａ）に示す画素回路１０８は、液晶素子１３０と、トランジスタ１３１＿１と
、容量素子１３３＿１と、を有する。
液晶素子１３０の一対の電極の一方の電位は、画素回路１０８の仕様に応じて適宜設定
される。液晶素子１３０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路１０８のそれぞれが有する液晶素子１３０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路１０８毎の液晶素子１３０の一対
の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子１３０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃ
ａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ
Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖ
ｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置
の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ
Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅ
ｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなど
がある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用い
ることができる。
また、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
ｍ行ｎ列目の画素回路１０８において、トランジスタ１３１＿１のソース及びドレイン
の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子１３０の一対の電極の
他方に電気的に接続される。また、トランジスタ１３１＿１のゲートは、走査線ＧＬ＿ｍ
に電気的に接続される。トランジスタ１３１＿１は、オン状態又はオフ状態になることに
より、データ信号のデータの書き込みを制御する機能を有する。
容量素子１３３＿１の一対の電極の一方は、電位が供給される配線（以下、電位供給線
ＶＬ）に電気的に接続され、他方は、液晶素子１３０の一対の電極の他方に電気的に接続
される。なお、電位供給線ＶＬの電位の値は、画素回路１０８の仕様に応じて適宜設定さ
れる。容量素子１３３＿１は、書き込まれたデータを保持する保持容量としての機能を有
する。
例えば、図１３（Ａ）の画素回路１０８を有する表示装置では、ゲートドライバ１０４
ａにより各行の画素回路１０８を順次選択し、トランジスタ１３１＿１をオン状態にして
データ信号のデータを書き込む。
データが書き込まれた画素回路１０８は、トランジスタ１３１＿１がオフ状態になるこ
とで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１３（Ｂ）に示す画素回路１０８は、トランジスタ１３１＿２と、容量素子１
３３＿２と、トランジスタ１３４と、発光素子１３５と、を有する。
トランジスタ１３１＿２のソース及びドレインの一方は、データ信号が与えられる配線
（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ１３１
＿２のゲートは、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的
に接続される。
トランジスタ１３１＿２は、オン状態またはオフ状態になることにより、データ信号の
データの書き込みを制御する機能を有する。
容量素子１３３＿２の一対の電極の一方は、電源が与えられる配線（以下、電源線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ１３１＿２のソース及びドレイ
ンの他方に電気的に接続される。
容量素子１３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する
。
トランジスタ１３４のソース及びドレインの一方は、電源線ＶＬ＿ａに電気的に接続さ
れる。さらに、トランジスタ１３４のゲートは、トランジスタ１３１＿２のソース及びド
レインの他方に電気的に接続される。
発光素子１３５のアノード及びカソードの一方は、電源線ＶＬ＿ｂに電気的に接続され
、他方は、トランジスタ１３４のソース及びドレインの他方に電気的に接続される。
発光素子１３５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子１３５としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電源線ＶＬ＿ａ及び電源線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、
他方には、低電源電位ＶＳＳが与えられる。
図１３（Ｂ）の画素回路１０８を有する表示装置では、ゲートドライバ１０４ａにより
各行の画素回路１０８を順次選択し、トランジスタ１３１＿２をオン状態にしてデータ信
号のデータを書き込む。
データが書き込まれた画素回路１０８は、トランジスタ１３１＿２がオフ状態になるこ
とで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ１３
４のソースとドレインの間に流れる電流量が制御され、発光素子１３５は、流れる電流量
に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な
素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディ
スプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、
反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置
の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例と
しては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプ
レイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔ
ｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶デ
ィスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプ
レイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は
電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を
有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用
するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（
蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、
有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成さ
れたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分
子の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただ
し、これに限定されず、ＥＬ素子として様々なものを用いることができる。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御す
る素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお
、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方
向の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネ
マチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモト
ロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤ
ＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス
液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。
電子ペーパーの表示方法の一例としては、分子により表示されるもの（光学異方性、染
料分子配向など）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化
など）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化によ
り表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自
発光により表示されるものなどを用いることができる。具体的には、電子ペーパーの表示
方法の一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電
気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナ
ー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／
白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック
液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色
、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有
機ＥＬなどがある。ただし、これに限定されず、電子ペーパー及びその表示方法として様
々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによ
って、泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反
射率、広視野角、低消費電力、メモリ性などのメリットを有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
本実施の形態においては、図６に示す表示装置の画素部１０２に用いることのできる構
成について、図１４を用いて説明を行う。
図１４（Ａ）は、画素部１０２に用いることのできるトランジスタの構成の一部を示す
上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ａ１−Ａ２の断面に相当す
る図である。また、図１４（Ｃ）は、画素部１０２に用いることのできるトランジスタの
構成の一部を示す上面図であり、図１４（Ｄ）は、図１４（Ｃ）に示す一点鎖線Ｂ１−Ｂ
２の断面に相当する図である。また、先の実施の形態で説明した部分と同様の機能を有す
る部分については、同様の符号、及び同様のハッチングを付し、その詳細な説明は省略す
る。
なお、図１４（Ａ）、（Ｃ）に示す上面図においては、絶縁層２０６、２０８、２１４
、２１６、２１８等は、図面の煩雑をさけるため、省略して図示してある。
図１４（Ａ）、（Ｂ）に示す画素部１０２に用いることのできるトランジスタは、基板
２０２上に形成された導電層２０４ａと、基板２０２、及び導電層２０４ａ上に形成され
た絶縁層２０６、２０８と、絶縁層２０８上に形成された半導体層２１０ａと、半導体層
２１０ａと電気的に接続された導電層２１２ｄ、２１２ｅと、を有する構成である。
また、上記トランジスタの上方には、絶縁層２１４、２１６、２１８が形成され、絶縁
層２１４、２１６、２１８に設けられた開口部を介して導電層２１２ｅと、導電層２２０
ｃが電気的に接続されている。
図１４（Ａ）、（Ｂ）に示す構造は、図６に示す構造と導電層２２０ｃの位置が異なる
。具体的には、図１４（Ａ）、（Ｂ）に示す構造は、半導体層２１０ａと一部が重畳する
領域に導電層２２０ｃが配置される。
図１４（Ａ）、（Ｂ）に示す構成とすることで、画素部１０２に用いるトランジスタの
上方からの過電流に対して、導電層２２０ｃを用いて過電流を逃がすことができる。
図１４（Ｃ）、（Ｄ）に示す画素部１０２に用いることのできるトランジスタは、基板
２０２上に形成された導電層２０４ａと、基板２０２、及び導電層２０４ａ上に形成され
た絶縁層２０６、２０８と、絶縁層２０８上に形成された半導体層２１０ａと、半導体層
２１０ａと電気的に接続された導電層２１２ｄ、２１２ｅと、を有する構成である。
また、上記トランジスタ上には、絶縁層２１４、２１６、２１８が形成され、絶縁層２
１４、２１６、２１８に設けられた開口部を介して導電層２１２ｅと、導電層２２０ｃが
電気的に接続されている。
図１４（Ｃ）、（Ｄ）に示す構造は、図６に示す構造と絶縁層２０８の位置が異なる。
具体的には、図１４（Ｃ）、（Ｄ）に示す構造は、半導体層２１０ａの側端部と、絶縁層
２０８の側端部と、概略同様の位置に形成されている。例えば、半導体層２１０ａの形成
時のマスクを利用して、絶縁層２０８の一部をエッチングすることで、図１４（Ｃ）、（
Ｄ）に示す構成とすることができる。
図１４（Ｃ）、（Ｄ）に示す構成とすることで、例えば、導電層２２０ｃに帯電した電
荷を導電層２１２ｅ及び絶縁層２０６を介して、導電層２０４ａに逃がすことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態においては、図１に示す保護回路１０６として用いることのできる構成に
ついて、図１５乃至図１７を用いて説明を行う。
図１５（Ａ）、（Ｂ）は、保護回路１０６として用いることのできる素子の上面図を示
しており、図１５（Ｃ）は、図１５（Ａ）に示す一点鎖線Ｃ１−Ｃ２、Ｃ３−Ｃ４の断面
に相当する図であり、図１５（Ｄ）は、図１５（Ｂ）に示す一点鎖線Ｄ１−Ｄ２、Ｄ３−
Ｄ４の断面に相当する図である。
図１５（Ａ）、（Ｃ）は、保護回路１０６として用いることのできる抵抗素子を表して
いる。また、図１５（Ａ）、（Ｃ）に示す抵抗素子は、基板２０２上に形成された絶縁層
２０６、２０８と、絶縁層２０８上に形成された半導体層２１０ｃと、半導体層２１０ｃ
と電気的に接続された導電層２１２ｇ、２１２ｈとを有する。
図１５（Ｂ）、（Ｄ）は、保護回路１０６として用いることのできる抵抗素子を表して
いる。また、図１５（Ｂ）、（Ｄ）に示す抵抗素子は、基板２０２上に形成された絶縁層
２０６、２０８と、絶縁層２０８上に形成された半導体層２１０ｃ、及び導電層２１２ｇ
、２１２ｈと、絶縁層２０８、半導体層２１０ｃ、導電層２１２ｇ、２１２ｈ上に形成さ
れた絶縁層２１４、２１６、２１８と、絶縁層２１８上に形成され、導電層２１２ｇと半
導体層２１０ｃを電気的に接続する導電層２２０ｄと、絶縁層２１８上に形成され、導電
層２１２ｈと半導体層２１０ｃを電気的に接続する導電層２２０ｅとを有する。
上記抵抗素子は、半導体層２１０ｃを抵抗素子として用いることができる。また、半導
体層２１０ｃを、図１５（Ａ）、（Ｂ）に示すような構成とすることで、抵抗率を制御す
ることができる。
また、図１６（Ａ）、（Ｂ）、（Ｃ）は、保護回路１０６として用いることのできる回
路構成の一例を示している。
図１６（Ａ）に示す回路構成は、配線４５１、４５２、４８１とトランジスタ４０２、
４０４と、を有する構成である。
トランジスタ４０２は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４５
１と電気的に接続されている。また、トランジスタ４０２の第１端子は、配線４８１と電
気的に接続されている。トランジスタ４０４は、ソース電極として機能する第１端子がゲ
ート電極として機能する第２端子と電気的に接続されており、ドレイン電極として機能す
る第３端子が配線４５２と電気的に接続されている。また、トランジスタ４０４の第１端
子は、配線４８１と電気的に接続されている。
図１６（Ｂ）に示す回路構成は、配線４５３、４５４、４８２、４８３、４８４と、ト
ランジスタ４０６、４０８、４１０、４１２とを有する構成である。
トランジスタ４０６は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
３と電気的に接続されている。また、トランジスタ４０６の第１端子は、配線４８２と電
気的に接続されている。
トランジスタ４０８は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
４と電気的に接続されている。また、トランジスタ４０８の第１端子は、配線４８３と電
気的に接続されている。
トランジスタ４１０は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
２と電気的に接続されている。また、トランジスタ４１０の第１端子は、配線４８３と電
気的に接続されている。
トランジスタ４１２は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
３と電気的に接続されている。また、トランジスタ４１２の第１端子は、配線４８４と電
気的に接続されている。
図１６（Ｃ）に示す回路構成は、配線４５５、４５６、４８５、４８６と、トランジス
タ４１４、４１６とを有する構成である。
トランジスタ４１４は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
５と電気的に接続されている。また、トランジスタ４１４の第１端子は、配線４８６と電
気的に接続されている。
トランジスタ４１６は、ソース電極として機能する第１端子がゲート電極として機能す
る第２端子と電気的に接続されており、ドレイン電極として機能する第３端子が配線４８
６と電気的に接続されている。また、トランジスタ４１６の第１端子は、配線４８５と電
気的に接続されている。
本発明の一態様に用いることのできる保護回路１０６は、図１６（Ａ）、（Ｂ）、（Ｃ
）に示す回路構成のようにダイオード接続されたトランジスタを使用することもできる。
また、図１６（Ａ）、（Ｂ）、（Ｃ）に示す回路構成において、ソース電極として機能
する第１端子と、ゲート電極として機能する第２端子との接続は、図１７に示す構成とす
ることで、任意に抵抗率を制御することが可能となる。
図１７（Ａ）は、保護回路１０６として用いることのできる抵抗素子を表している。ま
た、図１７（Ａ）に示す抵抗素子は、基板２０２上に形成された導電層２０４ｅと、基板
２０２及び導電層２０４ｅ上に形成された絶縁層２０６、２０８と、絶縁層２０８上に形
成された半導体層２１０ｄと、半導体層２１０ｄと電気的に接続された導電層２１２ｉと
、絶縁層２０８、半導体層２１０ｄ、導電層２１２ｉ上に形成された絶縁層２１４、２１
６、２１８と、絶縁層２１８上に形成され、半導体層２１０ｄと導電層２０４ｅを電気的
に接続させる導電層２２０ｆとを有する。
図１７（Ｂ）は、保護回路１０６として用いることのできる抵抗素子を表している。ま
た、図１７（Ｂ）に示す抵抗素子は、基板２０２上に形成された導電層２０４ｅと、基板
２０２及び導電層２０４ｅ上に形成された絶縁層２０６、２０８と、絶縁層２０８上に形
成された半導体層２１０ｄ、及び導電層２１２ｊと、絶縁層２０８、半導体層２１０ｄ、
及び導電層２１２ｊ上に形成された絶縁層２１４、２１６、２１８と、絶縁層２１８上に
形成され、導電層２１２ｊと半導体層２１０ｄと、を電気的に接続させる導電層２２０ｇ
と、絶縁層２１８上に形成され、導電層２０４ｅと半導体層２１０ｄと、を電気的に接続
させる導電層２２０ｈとを有する。
図１７（Ｃ）は、保護回路１０６として用いることのできる抵抗素子を表している。ま
た、図１７（Ｃ）に示す抵抗素子は、基板２０２上に形成された導電層２０４ｅと、基板
２０２及び導電層２０４ｅ上に形成された絶縁層２０６、２０８と、絶縁層２０８上に形
成された半導体層２１０ｄ、導電層２１２ｊと、半導体層２１０ｄと電気的に接続された
導電層２１２ｋと、絶縁層２０８、半導体層２１０ｄ、導電層２１２ｊ、及び導電層２１
２ｋ上に形成された絶縁層２１４、２１６、２１８と、絶縁層２１８上に形成され、導電
層２１２ｊと半導体層２１０ｄと、を電気的に接続させる導電層２２０ｉと、絶縁層２１
８上に形成され、導電層２１２ｋと導電層２０４ｅと、を電気的に接続させる導電層２２
０ｊとを有する。
図１５乃至図１７で説明した抵抗素子に用いる半導体層２１０ｃ、２１０ｄは、先の実
施の形態に示す半導体層２１０ａ、２１０ｂに記載の材料を援用して用いることができる
。また、半導体層２１０ｃ、２１０ｄは、半導体層２１０ａ、２１０ｂの形成と同一工程
にて形成することができる。
また、図１５乃至図１７で説明した抵抗素子に用いる導電層２１２ｇ、２１２ｈ、２１
２ｉ、２１２ｊ、２１２ｋは、先の実施の形態に示す導電層２１２ａ、２１２ｂ、２１２
ｃ、２１２ｄ、２１２ｅ、２１２ｆに記載の材料を援用して用いることができる。また、
導電層２１２ｇ、２１２ｈは、導電層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２
ｅ、２１２ｆの形成と同一工程にて形成することができる。
また、図１５乃至図１７で説明した抵抗素子に用いる導電層２２０ｄ、２２０ｅ、２２
０ｆ、２２０ｇ、２２０ｈ、２２０ｉ、２２０ｊは、先の実施の形態に示す導電層２２０
ａ、２２０ｂ、２２０ｃに記載の材料を援用して用いることができる。また、導電層２２
０ｄ、２２０ｅは、導電層２２０ａ、２２０ｂ、２２０ｃの形成と同一工程にて形成する
ことができる。
このように、保護回路に用いる導電層としては、トランジスタのゲート電極として機能
する導電層と、トランジスタのソース電極及びドレイン電極として機能する導電層等を用
いることができる。例えば、図１７（Ｂ）に示す保護回路１０６の構成を別言すると、以
下のように表すことができる。
図１７（Ｂ）に示す保護回路１０６は、ゲート電極と同一表面上に形成された第１の導
電層（導電層２０４ｅ）と、第１の導電層（導電層２０４ｅ）上の第１の絶縁層（絶縁層
２０６、２０８）と、第１の絶縁層（絶縁層２０６、２０８）上に形成され、第１の導電
層（導電層２０４ｅ）と重畳する位置の酸化物半導体層（半導体層２１０ｄ）と、酸化物
半導体層（半導体層２１０ｄ）上の第２の絶縁層（絶縁層２１４、２１６、２１８）と、
第２の絶縁層（絶縁層２１４、２１６、２１８）上の第２の導電層（導電層２２０ｇ、２
２０ｈ）と、を有し、第２の導電層（導電層２２０ｇ、２２０ｈ）は、第２の絶縁層（絶
縁層２１４、２１６、２１８）に設けられた開口部において、酸化物半導体層（半導体層
２１０ｄ）と電気的に接続される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態７）
本実施の形態においては、実施の形態１の図１（Ａ）に示す表示装置の画素部１０２、
及び駆動回路部１０４に用いることのできるトランジスタの構成について図１８を用いて
以下説明を行う。
図１８（Ａ）に示すトランジスタは、基板２０２上に形成された導電層２０４ｃと、基
板２０２及び導電層２０４ｃ上に形成された絶縁層２０６、２０８と、絶縁層２０８上に
形成された酸化物積層２１１と、絶縁層２０８及び酸化物積層２１１上に形成された導電
層２１２ｄ、２１２ｅと、を有する。また、図１８（Ａ）に示すトランジスタは、該トラ
ンジスタ上、より詳しくは、絶縁層２０８、酸化物積層２１１、及び導電層２１２ｄ、２
１２ｅ上に形成された絶縁層２１４、２１６、２１８を含む構成としても良い。
なお、導電層２１２ｄ、２１２ｅに用いる導電膜の種類によっては、酸化物積層２１１
の一部から酸素を奪い、または混合層を形成し、酸化物積層２１１中にｎ型領域２０９を
形成することがある。図１８（Ａ）において、ｎ型領域２０９は、酸化物積層２１１中の
導電層２１２ｄ、２１２ｅと接する界面近傍の領域に形成されうる。なお、ｎ型領域２０
９は、ソース領域及びドレイン領域として機能することができる。
また、図１８（Ａ）に示すトランジスタは、導電層２０４ｃがゲート電極として機能し
、導電層２１２ｄがソース電極またはドレイン電極として機能し、導電層２１２ｅがソー
ス電極またはドレイン電極として機能する。
また、図１８（Ａ）に示すトランジスタは、導電層２０４ｃと重畳する領域の酸化物積
層２１１の導電層２１２ｄと導電層２１２ｅとの間隔をチャネル長という。また、チャネ
ル形成領域とは、酸化物積層２１１において、導電層２０４ｃと重畳し、且つ導電層２１
２ｄと導電層２１２ｅに挟まれる領域をいう。また、チャネルとは、チャネル形成領域に
おいて、電流が主として流れる領域をいう。
ここで、酸化物積層２１１の詳細について、図１８（Ｂ）を用いて詳細に説明を行う。
図１８（Ｂ）は、図１８（Ａ）に示す酸化物積層２１１の破線で囲まれた領域の拡大図
である。酸化物積層２１１は、酸化物半導体層２１１ａと、酸化物層２１１ｂと、を有す
る。
酸化物半導体層２１１ａは、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａ
ｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚ
ｎ酸化物で表記される層を含むことが好ましい。なお、酸化物半導体層２１１ａは、先の
実施の形態に示す半導体層２１０ａ、２１０ｂに用いることのできる酸化物半導体材料、
または形成方法等を適宜援用することができる。
酸化物層２１１ｂは、酸化物半導体層２１１ａを構成する元素の一種以上から構成され
、伝導帯下端のエネルギーが酸化物半導体層２１１ａよりも０．０５ｅＶ以上、０．０７
ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５
ｅＶ以下又は０．４ｅＶ以下真空準位に近い酸化物膜である。このとき、ゲート電極とし
て機能する導電層２０４ｃに電界を印加すると、酸化物積層２１１のうち、伝導帯下端の
エネルギーが小さい酸化物半導体層２１１ａにチャネルが形成される。すなわち、酸化物
半導体層２１１ａと絶縁層２１４との間に酸化物層２１１ｂを有することによって、トラ
ンジスタのチャネルを絶縁層２１４と接しない酸化物半導体層２１１ａに形成することが
できる。また、酸化物半導体層２１１ａを構成する元素の一種以上から酸化物層２１１ｂ
が構成されるため、酸化物半導体層２１１ａと酸化物層２１１ｂとの間において、界面散
乱が起こりにくい。したがって、酸化物半導体層２１１ａと酸化物層２１１ｂとの間にお
いて、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体層２１１ａと酸化物層２１１ｂとの間に界面準位を形成しにくい。酸
化物半導体層２１１ａと酸化物層２１１ｂとの間に界面準位があると、該界面をチャネル
としたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上の
しきい値電圧が変動することがある。したがって、酸化物層２１１ｂを設けることにより
、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
酸化物層２１１ｂとしてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層２１１ａよりもＭ
の原子数比が高い酸化物層を含む。具体的には、酸化物層２１１ｂとして、酸化物半導体
層２１１ａよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３
倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く
結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物
層２１１ｂは酸化物半導体層２１１ａよりも酸素欠損が生じにくい酸化物層である。
つまり、酸化物半導体層２１１ａ、酸化物層２１１ｂが、少なくともインジウム、亜鉛
及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を
含むＩｎ−Ｍ−Ｚｎ酸化物であるとき酸化物層２１１ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：
ｚ１［原子数比］、酸化物半導体層２１１ａをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子
数比］、とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ
１はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、酸化物半導体層２１１ａにおいて、ｙ２がｘ２以上であるとトランジス
タの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トラ
ンジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好
ましい。
なお、酸化物半導体層２１１ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数
比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに
好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、
酸化物層２１１ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましく
はＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎ
が２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
酸化物半導体層２１１ａ、及び酸化物層２１１ｂには、例えば、インジウム、亜鉛及び
ガリウムを含んだ酸化物半導体を用いることができる。具体的には、酸化物半導体層２１
１ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の
組成を有する酸化物を用いることができ、酸化物層２１１ｂとしては、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［
原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩ
ｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
また、酸化物半導体層２１１ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎ
ｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物
層２１１ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下と
する。
次に、酸化物積層２１１のバンド構造について、図１８（Ｃ）、（Ｄ）を用いて説明す
る。
例として、酸化物半導体層２１１ａとしてエネルギーギャップが３．１５ｅＶであるＩ
ｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層２１１ｂとしてエネルギーギャップが３．５ｅＶ
であるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメータ（Ｈ
ＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。
酸化物半導体層２１１ａ及び酸化物層２１１ｂの真空準位と価電子帯上端のエネルギー
差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。な
お、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔ
ｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（Ｐ
ＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
したがって、酸化物半導体層２１１ａ及び酸化物層２１１ｂの真空準位と伝導帯下端の
エネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶであっ
た。
図１８（Ｃ）は、酸化物積層２１１のバンド構造の一部を模式的に示している。ここで
は、酸化物積層２１１に酸化シリコン膜を接して設けた場合について説明する。なお、図
１８（Ｃ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１
は酸化物半導体層２１１ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物層２１１
ｂの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギ
ーを示す。また、ＥｃＩ１は、図１８（Ａ）において、絶縁層２０８に相当し、ＥｃＩ２
は、図１８（Ａ）において、絶縁層２１４に相当する。
図１８（Ｃ）に示すように、酸化物半導体層２１１ａ及び酸化物層２１１ｂにおいて、
伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化す
るともいうことができる。これは、酸化物層２１１ｂは、酸化物半導体層２１１ａと共通
の元素を含み、酸化物半導体層２１１ａ及び酸化物層２１１ｂの間で、酸素が相互に移動
することで混合層が形成されるためであるということができる。
図１８（Ｃ）より、酸化物積層２１１の酸化物半導体層２１１ａがウェル（井戸）とな
り、酸化物積層２１１を用いたトランジスタにおいて、チャネル領域が酸化物半導体層２
１１ａに形成されることがわかる。なお、酸化物積層２１１は伝導帯下端のエネルギーが
連続的に変化しているため、酸化物半導体層２１１ａと酸化物層２１１ｂとが連続接合し
ている、ともいえる。
なお、図１８（Ｃ）に示すように、酸化物層２１１ｂと、絶縁層２１４との界面近傍に
は、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物層２１１ｂが設
けられることにより、酸化物半導体層２１１ａと該トラップ準位とを遠ざけることができ
る。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、該エネルギー差を越え
てトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層界
面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしま
う。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは
０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電
気特性となるため好適である。
図１８（Ｄ）は、酸化物積層２１１のバンド構造の一部を模式的に示し、図１８（Ｃ）
に示すバンド構造の変形例である。ここでは、酸化物積層２１１に酸化シリコン膜を接し
て設けた場合について説明する。なお、図１８（Ｄ）に表すＥｃＩ１は酸化シリコン膜の
伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体層２１１ａの伝導帯下端のエネ
ルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、Ｅｃ
Ｉ１は、図１８（Ａ）において、絶縁層２０８に相当し、ＥｃＩ２は、図１８（Ａ）にお
いて、絶縁層２１４に相当する。
図１８（Ａ）に示すトランジスタにおいて、導電層２１２ｄ、２１２ｅの形成時に酸化
物積層２１１の上方、すなわち酸化物層２１１ｂがエッチングされる場合がある。しかし
、酸化物半導体層２１１ａの上面は、酸化物層２１１ｂの成膜時に酸化物半導体層２１１
ａと酸化物層２１１ｂの混合層が形成される場合がある。
例えば、酸化物半導体層２１１ａが、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ
−Ｚｎ酸化物であり、酸化物層２１１ｂが、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］
のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−
Ｇａ−Ｚｎ酸化物である場合、酸化物半導体層２１１ａよりも酸化物層２１１ｂのＧａの
含有量が多いため、酸化物半導体層２１１ａの上面には、ＧａＯｘ層または酸化物半導体
層２１１ａよりもＧａを多く含む混合層が形成されうる。
したがって、酸化物層２１１ｂがエッチングされた場合においても、ＥｃＳ１のＥｃＩ
２側の伝導帯下端のエネルギーが高くなり、図１８（Ｄ）に示すバンド構造のようになる
場合がある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態８）
本実施の形態においては、実施の形態１の図１（Ａ）に示す表示装置に用いることので
きる接続端子部の構成について、図１９を用いて以下説明を行う。また、先の実施の形態
で説明した部分と同様の機能を有する部分については、同様の符号、及び同様のハッチン
グを付し、その詳細な説明は省略する。
図１９に示す表示装置に用いることのできる接続端子部１０３は、基板２０２上に形成
された絶縁層２０６、２０８と、絶縁層２０８上に形成された導電層２１２ｍと、絶縁層
２０８上に形成された絶縁層２１４、２１６と、を有する。また、絶縁層２１４、２１６
は、導電層２１２ｍに達する開口部が設けられ、ＦＰＣ２６４が有する端子と異方性導電
剤２６２を介して、電気的に接続されている。
また、接続端子部１０３において、絶縁層２１６上にシール材２６６が形成されている
。シール材２６６によって、基板２０２と基板２５２の間に液晶層２６０が封止されてい
る。
また、絶縁層２０６、２０８は、先の実施の形態に示す材料を援用することができる。
また、導電層２１２ｍは、保護回路１０６、及び駆動回路部１０４に形成された導電層
２１２ａ、２１２ｂ、２１２ｃと同じ導電膜から形成することができる。
異方性導電剤２６２は、熱硬化性、又は熱硬化性及び光硬化性の樹脂に導電性粒子を混
ぜ合わせたペースト状又はシート状の材料を硬化させたものである。異方性導電剤２６２
は、光照射や熱圧着によって異方性の導電性を示す材料となる。異方性導電剤２６２に用
いられる導電性粒子としては、例えば球状の有機樹脂をＡｕやＮｉ、Ｃｏ等の薄膜状の金
属で被覆した粒子を用いることができる。
本実施の形態に示すように、接続端子部１０３と駆動回路部１０４との間に本発明の一
態様である保護回路１０６を設けることで、例えば、ＦＰＣ２６４を貼り付ける際の静電
気等によって生じる過電流から駆動回路部１０４を保護することが可能となる。したがっ
て、信頼性の高い表示装置を提供することができる。
なお、本明細書における表示装置とは、画像表示デバイス、もしくは光源（照明装置含
む。）を指す。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュ
ール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方
式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする
。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態９）
本実施の形態においては、本発明の一態様の表示装置と組み合わせることができるタッ
チセンサ、及び表示モジュールについて、図２０乃至図２３を用いて説明する。
図２０（Ａ）はタッチセンサ４５００の構成例を示す分解斜視図であり、図２０（Ｂ）
は、タッチセンサ４５００の電極の構成例を示す平面図である。また、図２１は、タッチ
センサ４５００の構成例を示す断面図である。
図２０（Ａ）、（Ｂ）に示すタッチセンサ４５００は、基板４９１０上に、Ｘ軸方向に
配列された複数の導電層４５１０と、Ｘ軸方向と交差するＹ軸方向に配列された複数の導
電層４５２０とが形成されている。図２０（Ａ）、（Ｂ）に示すタッチセンサ４５００は
、複数の導電層４５１０が形成された平面図と、複数の導電層４５２０の平面図と、を分
離して表示されている。
また、図２１は、図２０に示すタッチセンサ４５００の導電層４５１０と導電層４５２
０との交差部分の等価回路図である。図２１に示すように、導電層４５１０と導電層４５
２０の交差する部分には、容量４５４０が形成される。
また、導電層４５１０、４５２０は、複数の四辺形状の導電膜が接続された構造を有し
ている。複数の導電層４５１０及び複数の導電層４５２０は、導電膜の四辺形状の部分の
位置が重ならないように、配置されている。導電層４５１０と導電層４５２０の交差する
部分には、導電層４５１０と導電層４５２０が接触しないように間に絶縁膜が設けられて
いる。
また、図２２は、図２０に示すタッチセンサ４５００の導電層４５１０と導電層４５２
０との接続構造の一例を説明する断面図であり、導電層４５１０（導電層４５１０ａ、４
５１０ｂ、４５１０ｃ）と４５２０が交差する部分の断面図を一例として示す。
図２２に示すように、導電層４５１０は、１層目の導電層４５１０ａおよび導電層４５
１０ｂ、ならびに、絶縁層４８１０上の２層目の導電層４５１０ｃにより構成される。導
電層４５１０ａと導電層４５１０ｂは、導電層４５１０ｃにより接続されている。導電層
４５２０は、１層目の導電膜により形成される。導電層４５１０、４５２０及び電極４７
１０を覆って絶縁層４８２０が形成されている。絶縁層４８１０、４８２０として、例え
ば、酸化窒化シリコン膜を形成すればよい。なお、基板４９１０と導電層４５１０及び電
極４７１０の間に絶縁膜でなる下地膜を形成してもよい、下地膜としては、例えば、酸化
窒化シリコン膜を形成することができる。
導電層４５１０と導電層４５２０は、可視光に対して透光性を有する導電材料で形成さ
れる。例えば、透光性を有する導電材料として、酸化珪素を含む酸化インジウムスズ、酸
化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛等があ
る。
導電層４５１０ａは、電極４７１０に接続されている。電極４７１０は、ＦＰＣとの接
続用端子を構成する。導電層４５２０も、導電層４５１０と同様、他の電極４７１０に接
続される。電極４７１０は、例えば、タングステン膜から形成することができる。
導電層４５１０、４５２０及び電極４７１０を覆って絶縁層４８２０が形成されている
。電極４７１０とＦＰＣとを電気的に接続するために、電極４７１０上の絶縁層４８１０
及び絶縁層４８２０には開口が形成されている。絶縁層４８２０上には、基板４９２０が
接着剤又は接着フィルム等により貼り付けられている。接着剤又は接着フィルムにより基
板４９１０側を表示パネルのカラーフィルタ基板に取り付けることで、タッチパネルが構
成される。
次に、本発明の一態様の表示装置を用いることのできる表示モジュールについて、図２
３を用いて説明を行う。
図２３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８は、バックラ
イトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
（実施の形態１０）
本実施の形態においては、電子機器の例について説明する。
図２４（Ａ）乃至図２４（Ｈ）、図２５（Ａ）乃至図２５（Ｄ）は、電子機器を示す図
である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥ
Ｄランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続
端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離
、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線
、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフ
ォン５００８、等を有することができる。
図２４（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９
、赤外線ポート５０１０、等を有することができる。図２４（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部５００２、記録媒体読込部５０１１、等を有することができる。図２４（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２
、イヤホン５０１３、等を有することができる。図２４（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部５０１１、等を有することができる。図２４（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シ
ャッターボタン５０１５、受像部５０１６、等を有することができる。図２４（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１
、等を有することができる。図２４（Ｇ）はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図２４（Ｈ）は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有すること
ができる。図２５（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、
等を有することができる。図２５（Ｂ）はカメラであり、上述したものの他に、外部接続
ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる
。図２５（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５
０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。
図２５（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移
動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図２４（Ａ）乃至図２４（Ｈ）、図２５（Ａ）乃至図２５（Ｄ）に示す電子機器は、様
々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など
）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示す
る機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能
、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能
を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム
又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数
の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の
一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮し
た画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに
、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮
影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラ
に内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができ
る。なお、図２４（Ａ）乃至図２４（Ｈ）、図２５（Ａ）乃至図２５（Ｄ）に示す電子機
器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。
次に、表示装置の応用例を説明する。
図２５（Ｅ）に、表示装置を、建造物と一体にして設けた例について示す。図２５（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。表示装置は、壁かけ型として建物と一体となっており、設置するスペー
スを広く必要とすることなく設置可能である。
図２５（Ｆ）に、建造物内に表示装置を、建造物と一体にして設けた別の例について示
す。表示モジュール５０２６は、ユニットバス５０２７と一体に取り付けられており、入
浴者は表示モジュール５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の
形態はこれに限定されず、様々な建造物に表示装置を設置することができる。
次に、表示装置を、移動体と一体にして設けた例について示す。
図２５（Ｇ）は、表示装置を、自動車に設けた例について示した図である。表示モジュ
ール５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外
から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能
を有していてもよい。
図２５（Ｈ）は、表示装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図２５（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示モジュール５０３
１を設けたときの、使用時の形状について示した図である。表示モジュール５０３１は、
天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２
の伸縮により乗客は表示モジュール５０３１の視聴が可能になる。表示モジュール５０３
１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示し
たがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノ
レール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、その一部分を取り出して、発明の一態様を構成することは可能である。したがって
、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取
り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成す
ることが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオー
ドなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有
機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面
または文章において、その一部分を取り出して、発明の一態様を構成することが可能であ
るものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有
して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容
量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、
Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層
を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個
（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ
）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すこと
は、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べ
る図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位
概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが
可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）
は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能
である。したがって、ある内容について、図に記載されていれば、文章を用いて述べてい
なくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を
構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様
として開示されているものであり、発明の一態様を構成することが可能である。
（実施の形態１１）
なお、上記実施の形態で開示された、導電膜や半導体膜はスパッタ法やプラズマＣＶＤ法
により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣ
ＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良
い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場
合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお
、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウ
ムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３
）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリ
エチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代え
てジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ
層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、
Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良
いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえ
て、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇ
ａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ
２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
１０２ 画素部
１０３ 接続端子部
１０４ 駆動回路部
１０４ａ ゲートドライバ
１０４ｂ ソースドライバ
１０６ 保護回路
１０６＿１ 保護回路
１０６＿２ 保護回路
１０６＿３ 保護回路
１０６＿４ 保護回路
１０８ 画素回路
１０９ 接続部
１１０ 配線
１１２ 配線
１１４ 抵抗素子
１３０ 液晶素子
１３１＿１ トランジスタ
１３１＿２ トランジスタ
１３３＿１ 容量素子
１３３＿２ 容量素子
１３４ トランジスタ
１３５ 発光素子
１４０ 基板
１４２ 導電層
１４４ 絶縁層
１４６ 絶縁層
１４８ 導電層
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５５Ａ トランジスタ
１５５Ｂ トランジスタ
１５６ トランジスタ
１５６Ａ トランジスタ
１５６Ｂ トランジスタ
１５７ トランジスタ
１５７Ａ トランジスタ
１５７Ｂ トランジスタ
１５８ トランジスタ
１５８Ａ トランジスタ
１５８Ｂ トランジスタ
１５９ トランジスタ
１６０ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ トランジスタ
１６５ トランジスタ
１６６ トランジスタ
１７１ 抵抗素子
１７２ 抵抗素子
１７３ 抵抗素子
１７４ 抵抗素子
１７４Ａ 抵抗素子
１７４Ｂ 抵抗素子
１７５ 抵抗素子
１７５Ａ 抵抗素子
１７５Ｂ 抵抗素子
１７６ 抵抗素子
１７７ 抵抗素子
１７８ 抵抗素子
１７９ 抵抗素子
１８０ 抵抗素子
１８１ 配線
１８２ 配線
１８３ 配線
１８４ 配線
１８５ 配線
１８６ 配線
１８７ 配線
１８８ 配線
１８９ 配線
１９０ 配線
１９１ 配線
１９９ 抵抗素子
２０２ 基板
２０４ａ 導電層
２０４ｂ 導電層
２０４ｃ 導電層
２０４ｄ 導電層
２０４ｅ 導電層
２０６ 絶縁層
２０７ａ 開口部
２０７ｂ 開口部
２０８ 絶縁層
２０９ ｎ型領域
２１０ａ 半導体層
２１０ｂ 半導体層
２１０ｃ 半導体層
２１０ｄ 半導体層
２１１ 酸化物積層
２１１ａ 酸化物半導体層
２１１ｂ 酸化物層
２１２ａ 導電層
２１２ｂ 導電層
２１２ｃ 導電層
２１２ｄ 導電層
２１２ｅ 導電層
２１２ｆ 導電層
２１２ｇ 導電層
２１２ｈ 導電層
２１２ｉ 導電層
２１２ｊ 導電層
２１２ｋ 導電層
２１２ｍ 導電層
２１４ 絶縁層
２１６ 絶縁層
２１８ 絶縁層
２１９ａ 開口部
２１９ｂ 開口部
２１９ｃ 開口部
２２０ａ 導電層
２２０ｂ 導電層
２２０ｃ 導電層
２２０ｄ 導電層
２２０ｅ 導電層
２２０ｆ 導電層
２２０ｇ 導電層
２２０ｈ 導電層
２２０ｉ 導電層
２２０ｊ 導電層
２５２ 基板
２５４ 有色層
２５６ 絶縁層
２５８ 導電層
２６０ 液晶層
２６２ 異方性導電剤
２６４ ＦＰＣ
２６６ シール材
２６８ 液晶素子
４０２ トランジスタ
４０４ トランジスタ
４０６ トランジスタ
４０８ トランジスタ
４１０ トランジスタ
４１２ トランジスタ
４１４ トランジスタ
４１６ トランジスタ
４５１ 配線
４５２ 配線
４５３ 配線
４５４ 配線
４５５ 配線
４５６ 配線
４８１ 配線
４８２ 配線
４８３ 配線
４８４ 配線
４８５ 配線
４８６ 配線
４５００ タッチセンサ
４５１０ 導電層
４５１０ａ 導電層
４５１０ｂ 導電層
４５１０ｃ 導電層
４５２０ 導電層
４５４０ 容量
４７１０ 電極
４８１０ 絶縁層
４８２０ 絶縁層
４９１０ 基板
４９２０ 基板
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示モジュール
５０２７ ユニットバス
５０２８ 表示モジュール
５０２９ 車体
５０３０ 天井
５０３１ 表示モジュール
５０３２ ヒンジ部
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (2)

  1. 画素部と接続部とを有し、
    前記画素部は、ゲート電極と、前記ゲート電極上の第１の絶縁層と、前記第１の絶縁層上に接する第１の酸化物半導体層と、前記第１の酸化物半導体層上に接する第１の導電層及び第２の導電層と、前記第１の導電層又は前記第２の導電層と接続する画素電極と、を有するトランジスタが設けられ、
    前記第１の導電層及び前記第２の導電層は、それぞれ、ソース電極またはドレイン電極として機能し、
    前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能し、
    前記第１の酸化物半導体層は、単層であり、
    前記接続部は、第３の導電層と、前記第３の導電層の上面と接する第４の導電層と、を有し、
    第１の導電膜を加工することで、前記ゲート電極と前記第３の導電層を形成し、
    前記ゲート電極上及び前記第３の導電層上に、前記第１の絶縁層を形成し、
    加工することで前記第１の酸化物半導体層となる半導体膜を形成後に、前記接続部において、前記第１の絶縁層に前記第３の導電層の一部を露出する第１の開口部を形成し、
    前記第１の開口部を形成した後に、第２の導電膜を加工することで、前記第１の導電層、前記第２の導電層、及び前記第１の開口部に前記第４の導電層を形成し、
    前記第１の導電層上、前記第２の導電層上及び前記第４の導電層上に、第２の絶縁層を形成し、
    前記第２の絶縁層に、前記第１の導電層又は前記第２の導電層の一部を露出する第２の開口部を形成するとともに、前記第２の絶縁層には前記第１の開口部と重なる開口部は形成せず、
    前記第２の開口部を形成した後に、第３の導電膜を加工することで、前記第２の開口部に前記画素電極を形成し、
    前記第３の導電膜は、前記第３の導電層と接する前記第４の導電層の部分とは接せず、
    前記第１の酸化物半導体層のチャネル領域の上面は、前記第２の絶縁層と接し、
    前記第４の導電層は、前記第１の絶縁層の上面に接する領域を有する表示装置の作製方法。
  2. 画素部と接続部とを有し、
    前記画素部は、ゲート電極と、前記ゲート電極上に接する第１の絶縁層と、前記第１の絶縁層上に接する第１の酸化物半導体層と、前記第１の酸化物半導体層上の第１の導電層及び第２の導電層と、前記第１の導電層又は前記第２の導電層と接続する画素電極と、を有するトランジスタが設けられ、
    前記第１の導電層及び前記第２の導電層は、それぞれ、ソース電極またはドレイン電極として機能し、
    前記第１の絶縁層は、前記トランジスタのゲート絶縁層として機能し、
    前記第１の酸化物半導体層は、単層であり、
    前記接続部は、第３の導電層と、前記第３の導電層の上面と接する第４の導電層と、を有し、
    前記第１の酸化物半導体層は、ＩｎとＧａとＺｎとを有し、
    第１の導電膜を加工することで、前記ゲート電極と前記第３の導電層を形成し、
    前記ゲート電極上及び前記第３の導電層上に、前記第１の絶縁層を形成し、
    加工することで前記第１の酸化物半導体層となる半導体膜を形成後に、前記接続部において、前記第１の絶縁層に前記第３の導電層の一部を露出する第１の開口部を形成し、
    前記第１の開口部を形成した後に、第２の導電膜を加工することで、前記第１の導電層、前記第２の導電層、及び前記第１の開口部に前記第４の導電層を形成し、
    前記第１の導電層上、前記第２の導電層上及び前記第４の導電層上に、第２の絶縁層を形成し、
    前記第２の絶縁層に、前記第１の導電層又は前記第２の導電層の一部を露出する第２の開口部を形成するとともに、前記第２の絶縁層には前記第１の開口部と重なる開口部は形成せず、
    前記第２の開口部を形成した後に、第３の導電膜を加工することで、前記第２の開口部に前記画素電極を形成し、
    前記第３の導電膜は、前記第３の導電層と接する前記第４の導電層の部分とは接せず、
    前記第１の酸化物半導体層のチャネル領域の上面は、前記第２の絶縁層と接し、
    前記第４の導電層は、前記第１の絶縁層の上面に接する領域を有する表示装置の作製方法。
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TW (1) TWI627483B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757837B (zh) 2012-11-28 2022-03-11 日商半導體能源研究所股份有限公司 顯示裝置
US20150109255A1 (en) * 2013-10-18 2015-04-23 Asia Vital Components Co., Ltd. Optical touch module and assembly formed therefrom
JP6209976B2 (ja) * 2014-01-21 2017-10-11 セイコーエプソン株式会社 電気泳動表示装置、電気泳動表示装置の駆動方法および電子機器
CN103970392B (zh) * 2014-04-18 2019-10-01 京东方科技集团股份有限公司 一种触摸屏及显示装置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20230044334A (ko) * 2014-09-12 2023-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP2016109866A (ja) * 2014-12-05 2016-06-20 株式会社Ｊｏｌｅｄ 表示パネル製造方法、表示パネル
KR102425836B1 (ko) * 2015-03-24 2022-07-29 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI803287B (zh) * 2015-03-27 2023-05-21 日商半導體能源研究所股份有限公司 觸控面板
KR102619052B1 (ko) 2015-06-15 2023-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN105185332B (zh) * 2015-09-08 2018-01-09 深圳市华星光电技术有限公司 液晶显示面板及其驱动电路、制造方法
CN106710541A (zh) * 2015-11-17 2017-05-24 南京瀚宇彩欣科技有限责任公司 液晶显示装置
KR102454383B1 (ko) * 2015-12-28 2022-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 액정 표시장치
CN106653771B (zh) * 2016-12-30 2019-06-18 惠科股份有限公司 一种显示面板及制程
CN108735777B (zh) * 2017-04-21 2020-11-06 群创光电股份有限公司 显示装置
CN107863340B (zh) * 2017-10-25 2020-04-10 上海中航光电子有限公司 一种阵列基板、其制作方法、显示面板及显示装置
CN208189588U (zh) * 2018-06-04 2018-12-04 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
US20210091121A1 (en) * 2019-09-19 2021-03-25 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, method of manufacturing same, and display panel

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3173200B2 (ja) * 1992-12-25 2001-06-04 ソニー株式会社 アクティブマトリクス型液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JPH0990428A (ja) * 1995-09-28 1997-04-04 Casio Comput Co Ltd Ｔｆｔ液晶表示素子
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09283707A (ja) * 1996-04-15 1997-10-31 Tokin Corp 集積半導体装置
JPH10288950A (ja) * 1997-04-14 1998-10-27 Casio Comput Co Ltd 液晶表示装置
JP2974003B2 (ja) * 1998-04-22 1999-11-08 富士電機株式会社 半導体装置およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001117112A (ja) 1999-10-14 2001-04-27 Fujitsu Ltd 液晶パネル及びその製造方法
JP4238956B2 (ja) * 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP4485078B2 (ja) * 2000-01-26 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001337619A (ja) * 2000-05-25 2001-12-07 Toshiba Corp アレイ基板の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4439861B2 (ja) * 2002-09-20 2010-03-24 株式会社半導体エネルギー研究所 表示装置の作製方法
AU2003264515A1 (en) 2002-09-20 2004-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4574158B2 (ja) 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006060191A (ja) * 2004-07-23 2006-03-02 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、電子機器
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) * 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101576813B1 (ko) * 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305646B2 (ja) * 2007-12-18 2013-10-02 株式会社ジャパンディスプレイウェスト 半導体装置、電気光学装置、及び電子機器
JP5409024B2 (ja) 2008-02-15 2014-02-05 株式会社半導体エネルギー研究所 表示装置
US7821012B2 (en) * 2008-03-18 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8174047B2 (en) * 2008-07-10 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101623224B1 (ko) 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101665734B1 (ko) 2008-09-12 2016-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
KR101657957B1 (ko) * 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032638A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101911386B1 (ko) 2008-09-19 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN102881696A (zh) 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
WO2010038819A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP2010186966A (ja) * 2009-02-13 2010-08-26 Sony Corp 固体撮像装置とその製造方法、及び電子機器
EP2486595B1 (en) * 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101680047B1 (ko) * 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011055474A1 (ja) * 2009-11-09 2011-05-12 シャープ株式会社 アクティブマトリクス基板及びそれを備えた液晶表示パネル、並びにアクティブマトリクス基板の製造方法
KR101082174B1 (ko) 2009-11-27 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
US8685803B2 (en) * 2009-12-09 2014-04-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP5504866B2 (ja) * 2009-12-10 2014-05-28 セイコーエプソン株式会社 電気泳動表示装置、電子機器および電気光学装置の製造方法
JP5825895B2 (ja) * 2010-08-06 2015-12-02 株式会社半導体エネルギー研究所 液晶表示装置
JP5978625B2 (ja) * 2011-06-07 2016-08-24 ソニー株式会社 放射線撮像装置、放射線撮像表示システムおよびトランジスタ

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