JP6772217B2 - 金属引き回し抵抗を減少したディスプレイ回路 - Google Patents

金属引き回し抵抗を減少したディスプレイ回路 Download PDF

Info

Publication number
JP6772217B2
JP6772217B2 JP2018120556A JP2018120556A JP6772217B2 JP 6772217 B2 JP6772217 B2 JP 6772217B2 JP 2018120556 A JP2018120556 A JP 2018120556A JP 2018120556 A JP2018120556 A JP 2018120556A JP 6772217 B2 JP6772217 B2 JP 6772217B2
Authority
JP
Japan
Prior art keywords
layer
display
gate
metal layer
routing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2018120556A
Other languages
English (en)
Other versions
JP2018146989A (ja
Inventor
チェン チェン ユー
チェン チェン ユー
チャン シー−チャン
チャン シー−チャン
オーサワ ヒロシ
オーサワ ヒロシ
チャン ティン−クオ
チャン ティン−クオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of JP2018146989A publication Critical patent/JP2018146989A/ja
Application granted granted Critical
Publication of JP6772217B2 publication Critical patent/JP6772217B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Position Input By Displaying (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明は、一般的に、電子装置に関するもので、より特定すれば、ディスプレイを伴う電子装置に関する。
（関連出願の相互参照）
本出願は、２０１４年１月８日出願された米国特許出願第１４／１５０，４５８号の優先権を主張するもので、該出願は、参考としてここにそのまま援用される。
近年、移動電子装置は、その携帯性、多様性及び使用し易さから、非常にポピュラーなものとなってきている。スマートホンや、ポータブル音楽／ビデオプレーヤや、タブレットパーソナルコンピュータ（ＰＣ）のような多数の異なる形式の移動電子装置が、現在、市場で入手できるが、それらのほとんどは、幾つかの基本的なコンポーネントを共有している。特に、タッチセンサパネル、タッチスクリーン、等は、種々の移動電子装置の入力装置として入手できる。特に、タッチスクリーンは、動作し易さ及び多様性から益々ポピュラーなものとなってきている。タッチスクリーンは、タッチ感知面をもつ透明のパネルであるタッチセンサパネルと；そのタッチセンサパネルの後方に一部分又は完全に配置されるＬＣＤパネル又はＯＬＥＤパネルのようなディスプレイ装置であって、タッチ感知面がディスプレイ装置のビューエリアの少なくとも一部分をカバーするようなディスプレイ装置と；を備えている。
典型的な移動電子装置のサイズがラップトップ又はデスクトップコンピュータに比して比較的小さいとすれば、移動電子装置の表示エリアを最大にすることがしばしば要望される。タッチスクリーンを伴う装置では、表示エリアを増大することで、より大きなタッチアクティブエリアにすることができる。典型的に、移動電子装置のディスプレイ／タッチアクティブエリアは、インアクティブなボーダーエリアによって一部分又は完全に包囲される。このボーダーエリアは、多くの場合、ディスプレイ及び／又はタッチセンサパネルから装置の回路へ信号を引き回すために予約される。あるタッチベース装置のボーダーエリアは、ディスプレイ／タッチアクティブエリアに比して既に比較的小さいが、それでもそのボーダーエリアを更に減少すれば、装置の全体的なサイズを増加せずに、装置のディスプレイ／タッチアクティブエリアに利用できるスペースを最大にする上で役立つ。
それ故、ボーダーエリアを減少した電子ディスプレイを提供できることが望まれる。
液晶ディスプレイを有する電子装置が提供される。液晶ディスプレイは、ガラス基板上に形成された表示ピクセル回路を含む。ガラス基板上には薄膜トランジスタ構造体が形成される。この薄膜トランジスタ構造体には、パッシベーション層が形成される（例えば、薄膜トランジスタのゲート導体の頂部には、窒化シリコンパッシベーションライナーが直接形成される）。
窒化物パッシベーション層には誘電体ライナー（例えば、薄い酸化シリコン層）が形成される。この誘電体ライナーには第１の低ｋ誘電体層が形成される。この第１の低ｋ誘電体層には第２の低ｋ誘電体層が形成される。第１及び第２の低ｋ誘電体層は、バックライトの透過性を最大にするために実質的に同様の屈折率を有する材料から形成される。
ディスプレイは、そのアクティブな領域に行列に配置された表示ピクセルのアレイを含む。アレイ内の各表示ピクセルは、導電性の引き回し経路（routing path）を経て関連コントロール回路に結合される。例えば、各表示ピクセルの各薄膜トランジスタは、ディスプレイドライバへ引き回される対応データ線、ゲートドライバへ引き回される少なくとも１つの対応ゲート線、並びに共通電極（Ｖcom）ドライバ又は関連タッチセンサ／ドライバへ引き回されるＶcomに結合される。データ及びゲート線を関連ドライバ回路に結合する導電性の引き回し経路は、ディスプレイのインアクティブなボーダー領域に形成される。
第１の導電性引き回し経路は、第１の低ｋ誘電体層における誘電体ライナーに形成される。第２の導電性引き回し経路は、第２の低ｋ誘電体層における第１の低ｋ誘電体層に形成される。第２の低ｋ誘電体層には、Ｖcom電極及びピクセル蓄積キャパシタ回路が形成される。第１及び第２の導電性引き回し経路は、実質的に同様のシート抵抗を示す。パッシベーション層の下に形成されるＴＦＴゲート導体は、第１及び第２の低ｋ誘電体層に各々形成された第１及び第２の導電性引き回し経路より実質的に大きなシート抵抗を示す耐高温材料から形成される（例えば、ゲート導電性材料は、第１及び第２の導電性引き回し経路を形成するのに使用される材料の少なくとも２倍の抵抗率を示す）。ある構成において、ピクセルアドレス能力を改善するために、アクティブなディスプレイ領域において第１の低ｋ誘電体層には付加的なＴＦＴゲート導体が形成される。
第１の低ｋ誘電体層に引き回し経路を使用することで、全引き回し抵抗が減少される。これは、巾を減少した引き回し経路を使用できるようにし、ディスプレイの周囲引き回し能力を改善すると共に、インアクティブなボーダーエリアを減少する。又、表示ピクセルアレイの関連する行列コントロール線へドライバを接続する配線のファンアウトピッチを減少する上で役立つように、第１及び第２の導電性引き回し経路をインターレースすることもできる。又、配線のファンアウトピッチを減少することは、インアクティブなボーダー領域を減少する上でも役立ち、アクティブなディスプレイ領域を最大にして、有用性を向上させることもできる。
本発明の更に別の特徴、その性質及び種々の効果は、添付図面及び以下の詳細な説明から明らかとなろう。
本発明の実施形態によるポータブルコンピュータのようなディスプレイを伴う例示的電子装置の図である。 本発明の実施形態によるセルラー電話又は他のハンドヘルド装置のようなディスプレイを伴う例示的電子装置の図である。 本発明の実施形態によるタブレットコンピュータのようなディスプレイを伴う例示的電子装置の図である。 本発明の実施形態によるコンピュータ内蔵のコンピュータモニタのようなディスプレイを伴う例示的電子装置の図である。 本発明の実施形態によるディスプレイの断面側面図である。 本発明の実施形態による電子装置ディスプレイを動作するのに使用される回路を示す回路図である。 本発明の実施形態によるディスプレイにおける例示的表示ピクセルの回路図である。 本発明の実施形態による図６の例示的ディスプレイ回路の一部分の拡大図である。 Ｍ２引き回し構造体のみを含む従来の表示ピクセル回路の断面側面図である。 本発明の実施形態によるＭ１ゲート構造体の上及びＭ２引き回し構造体の下の付加的な引き回し構造体を備えた例示的表示ピクセル回路の断面側面図である。 本発明の実施形態によるＭ１ゲート構造体上に形成された付加的なゲート構造体を備えた例示的表示ピクセル回路の断面側面図である。 本発明の実施形態による２つのゲート端子を有する例示的表示ピクセルの回路図である。 本発明の実施形態による図９及び１０に示すタイプの表示ピクセル構造体を形成するための例示的ステップのフローチャートである。
本発明は、電子装置のディスプレイ／双方向タッチエリアを最大にするために電子装置のボーダーエリアを減少する方法及び回路に関する。より詳細には、従来のＭ１及びＭ２金属引き回し層（metal routing layer）間に付加的な金属引き回し構造体（metal routing structure）を形成することができる。この付加的な金属引き回し構造体は、Ｍ１金属引き回し層に形成される導体よりも実質的に低い抵抗を示す。それ故、付加的な金属引き回し構造体の使用は、引き回し抵抗を減少する上で役立ち、薄い引き回し経路を形成できるようにすると共に、Ｍ２金属引き回し層に形成される引き回し構造体に関連してインターレース型の信号引き回しも可能にする。薄い引き回しワイヤを形成しそして引き回し経路をインターレースする（ワイヤピッチを減少する）ことは、電子装置のボーダーエリアを減少する上で役立つ。
ディスプレイが設けられるタイプの例示的な電子装置が図１に示されている。電子装置１０は、コンピュータモニタのようなディスプレイに一体化されたコンピュータのようなコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、若干小型のポータブル装置、例えば、腕時計装置、ペンダント装置、又は他のウェアラブル又はミニアチュア装置、セルラー電話、メディアプレーヤ、タブレットコンピュータ、ゲーム機、ナビゲーション装置、コンピュータモニタ、テレビジョン、又は他の電子装置である。
図１に示すように、装置１０は、ディスプレイ１４のようなディスプレイを備えている。ディスプレイ１４は、容量性タッチ電極又は他のタッチセンサコンポーネントを合体するタッチスクリーンでもよいし、或いはタッチ感知ではないディスプレイでもよい。ディスプレイ１４は、液晶ディスプレイ（ＬＣＤ）コンポーネントから形成された画像ピクセル、又は他の適当な表示ピクセル構造体を含む。ディスプレイ１４が液晶ディスプレイピクセルを使用して形成された構成体をここで一例として時々取り上げる。しかしながら、これは、単なる例示に過ぎない。ディスプレイ１４を形成するのに、必要に応じて、適当なタイプの表示技術が使用されてもよい。
装置１０は、ハウジング１２のようなハウジングを有する。ケースとも称されるハウジング１２は、プラスチック、ガラス、セラミック、繊維組成物、金属（例えば、ステンレススチール、アルミニウム、等）、他の適当な材料、或いは２つ以上のそれら材料の組み合わせで形成される。
ハウジング１２は、ハウジング１２のある部分又は全部が単一の構造体として加工又は成形されるユニボディ構成を使用して形成されてもよいし、或いは複数構造体（例えば、内部フレーム構造体、ハウジング外面を形成する１つ以上の構造体、等）を使用して形成されてもよい。
図１に示すように、ハウジング１２は、複数の部分を有する。例えば、ハウジング１２は、上部１２Ａ及び下部１２Ｂを有する。上部１２Ａは、下部１２Ｂに対して回転軸１６の周りで回転できるようにヒンジを使用して下部１２Ｂに結合される。キーボード１８のようなキーボード及びタッチパッド２０のようなタッチパッドがハウジング部分１２Ｂにマウントされる。
ディスプレイ１４は、アクティブエリアＡＡのようなアクティブエリアと、エリアＩＡのようなインアクティブエリアとを有する。アクティブエリアＡＡは、例えば、装置１０のユーザに画像を表示するために表示ピクセルがアクティブに使用されるディスプレイ１４の中央の長方形エリアである。インアクティブエリアＩＡには、アクティブな表示ピクセルがない。図１の例では、インアクティブエリアＩＡは、ディスプレイ１４のアクティブエリアＡＡの周囲を取り巻く長方形リングの形状を有する。
インアクティブエリアＩＡには、回路及び他のコンポーネントが時々形成される。回路及び他のコンポーネントを装置１０のユーザによる視界から隠すために、インアクティブエリアＩＡには、不透明なマスクが時々設けられる。不透明なマスクは、黒い顔料を含むポリマ材料のような不透明な材料で形成されるか、又は他の色の不透明なマスク材料から形成される。ここでは、一例として、ディスプレイ１４の不透明なマスク材料が黒い見掛けを有する構成を時々取り上げる。しかしながら、これは、例示に過ぎない。装置１０の不透明なマスク層は、適当な色のものでよい。
図２の例では、装置１０は、ユーザの手の中に収まるに充分なほど小さいハウジングを使用して具現化される（例えば、図２の装置１０は、セルラー電話のようなハンドヘルド電子装置である）。図２に示すように、装置１０は、ハウジング１２の前面にマウントされたディスプレイ１４のようなディスプレイを備えている。ディスプレイ１４は、アクティブな表示ピクセルで実質的に埋められるか、或いはアクティブな部分ＡＡのようなアクティブな部分を取り巻くインアクティブな部分ＩＡのようなインアクティブな部分を有する。ディスプレイ１４は、ボタン２２を受け入れる開口及びスピーカ部分２４を受け入れる開口のような開口（例えば、ディスプレイ１４のインアクティブ領域ＩＡ又はアクティブ領域ＡＡの開口）を有する。
図３は、電子装置１０がタブレットコンピュータの形態で具現化された構成の電子装置１０の斜視図である。図３に示すように、ディスプレイ１４は、ハウジング１２の上面（前面）にマウントされる。ボタン２２を受け入れるために（例えば、アクティブ領域ＡＡを取り巻くインアクティブ領域ＩＡにおいて）ディスプレイ１４には開口が形成される。
図４は、コンピュータモニタへ一体化されたコンピュータの形態で具現化された構成の電子装置１０の斜視図である。図４に示すように、ディスプレイ１４は、ハウジング１２の前面にマウントされる。スタンド２６は、ハウジング１２を支持するために使用される。ディスプレイ１４は、アクティブ領域ＡＡを取り巻くインアクティブ領域ＩＡのようなインアクティブ領域を含む。
必要に応じて、ディスプレイ１４は、アクティブ領域ＡＡの１つ以上の縁に沿ったインアクティブ領域ＩＡのサイズを縮小又は排除するように構成される。インアクティブ領域ＩＡが長方形のアクティブ領域ＡＡの４つの全ての縁に沿って延びる構成は、一例として述べるものである。
図１−４のディスプレイ１４を形成するのに使用されるタイプのディスプレイの一部分の断面側面図が図５に示されている。図５に示したように、ディスプレイ１４は、カラーフィルタ（ＣＦ）層２８、及び薄膜トランジスタ（ＴＦＴ）層３０を備えている。カラーフィルタ層２８は、ディスプレイ基板上に形成されたカラーフィルタ素子のアレイを含む。図５に示すように、カラーフィルタアレイ３１は、ディスプレイ１４のアクティブ領域ＡＡにおいてカラーフィルタ基板２９の内面に形成される。
カラーフィルタ層２８は、黒いマスク材料４５のような不透明マスク材料の層も含む。黒いマスク材料４５（黒いマスク層又は黒いマトリクス層とも称される）は、カラーフィルタ基板２９の内面に形成され、そしてディスプレイ１４のアクティブ領域ＡＡを取り巻く不透明な周辺ボーダーを形成する。ディスプレイ１４のアクティブ領域ＡＡ内には黒いマスク層４５'のような不透明なマスク材料も形成される。黒いマスク材料４５'は、色の混合を防止するためにアクティブ領域ＡＡにおいて隣接着色ピクセル間に使用される。ディスプレイのアクティブ部分に使用される黒いマスク材料は、黒いマトリクス又は黒いマトリクス層とも称される。典型的な構成では、黒いマトリクス層４５'には、アクティブエリアＡＡ全体にわたりカラーフィルタ素子開口が分散されている。各開口には、カラーフィルタ素子（例えば、赤、緑又は青のカラーフィルタ素子）が設けられる。
液晶（ＬＣ）層３２は、液晶材料を含み、そしてカラーフィルタ層２８と薄膜トランジスタ層３０との間に挿入される。薄膜トランジスタ層３０は、ＴＦＴ基板３０Ｂのような誘電体基板に形成されたディスプレイ回路３０Ａを含む。ディスプレイ回路３０Ａは、ディスプレイドライバ回路（例えば、１つ以上のディスプレイドライバ集積回路）と、薄膜トランジスタ回路（例えば、ポリシリコントランジスタ回路又はアモルファスシリコントランジスタ回路）と、液晶層３２に加えられる電界をコントロールするための金属線、キャパシタ、電極と、容量性タッチセンサ電極とを含む。
ディスプレイ基板２９及び３０Ｂに使用される適当な材料は、平面ガラス基板、プラスチック基板、又は他の適当な基板材料のシートを含む。
ディスプレイ１４は、上部及び下部の偏光層３９及び４０を有する。バックライトユニット４１は、ディスプレイ１４のための裏側照明を与える。バックライト４１は、発光ダイオードのストリップのような光源を含む。又、バックライト４１は、光ガイドプレート及び背面反射器も含む。背面反射器は、光が漏れるのを防止するために光ガイドパネルの下面に配置される。光源からの光は、光ガイドパネルの縁へ注入され、そしてディスプレイ１４を通過する方向４３に上方へ散乱する。
図５に示すディスプレイ１４の層をカバーし且つ保護するために、カバーガラスの層のような任意のカバー層が使用される。ディスプレイ１４に含まれる他の層は、光学的な膜層（例えば、１／４波長プレート、半波長プレート、拡散膜、光学的接着剤、及び複屈折補償層）、シールド層（例えば、電界がディスプレイの動作を妨げるのを防止する）、ヒートシンク層（例えば、ディスプレイから熱を運び去る）、及び他の適当なディスプレイ層を含む。
ディスプレイ１４の層の１つ以上にタッチセンサ構造体が合体される。典型的なタッチセンサ構成では、インジウムスズ酸化物のような透明な導電性材料のパッド及び／又はストリップを使用して容量性タッチセンサ電極のアレイが具現化される。必要に応じて、他のタッチ技術が使用されてもよい（例えば、抵抗性タッチ、音響タッチ、光学的タッチ、等）。インジウムスズ酸化物又は他の透明な導電性材料又は非透明導体は、ディスプレイ１４に信号線（例えば、データ、電力、コントロール信号、等を搬送する構造体）を形成するのにも使用される。タッチセンサ構造体及び回路は、ＴＦＴ基板３０Ｂ上にディスプレイ回路３０Ａと共に含まれる。
白黒ディスプレイでは、カラーフィルタ層２８が省略される。カラーディスプレイでは、カラーフィルタ層２８を使用して、画像ピクセルのアレイに着色することができる。各画像ピクセルは、例えば、３つの対応するサブピクセルを有する。各サブピクセルは、カラーフィルタアレイ３１の個別のカラーフィルタ素子に関連付けられる。カラーフィルタ素子は、例えば、赤（Ｒ）のカラーフィルタ素子、青（Ｂ）のカラーフィルタ素子、及び緑（Ｇ）のカラーフィルタ素子を含む。これらの素子は、行列に配置される。例えば、カラーフィルタ素子は、ディスプレイ１４の巾を横切ってストライプに（例えば、ＲＧＢパターン又はＢＲＧパターンのような繰り返しパターンで）配置され、各列のカラーフィルタ素子が同じになるようにする（即ち、各列が全て赤の素子、全て青の素子、又は全て緑の素子を含むように）。各サブピクセルの光透過量をコントロールすることにより、望ましい色の画像を表示することができる。
各サブピクセルを透過する光の量は、ディスプレイのコントロール回路及び電極を使用してコントロールすることができる。各サブピクセルは、例えば、透明なインジウムスズ酸化物電極が設けられる。液晶層の関連部分を通る電界をコントロールし、従って、サブピクセルの光透過量をコントロールするサブピクセル電極の信号は、薄膜トランジスタを使用して印加される。薄膜トランジスタは、データ線からデータ信号を受信し、そしてそれに関連するゲート線により返送されるときに、その薄膜トランジスタに関連した電極にデータ線信号を印加する。
必要に応じて、電子装置１０及びディスプレイ１４には他の構成も使用される。図１−５の例は、単なる例示に過ぎない。
ディスプレイ１４及び装置１０に使用されるタイプの回路を示す図が、図６に示されている。図６に示すように、ディスプレイ１４は、入力／出力回路１０２及びコントロール回路１０４のような装置コンポーネント１００に結合される。入力／出力回路１０２は、装置入力を受け取るためのコンポーネントを含む。例えば、入力／出力回路１０２は、オーディオ入力を受け取るためのマイクロホン、キーボード、キーパッド、或いは入力（例えば、ユーザからのキー押圧入力又はボタン押圧入力）を受け取るための他のボタン又はスイッチ、入力を収集するためのセンサ、例えば、加速度計、コンパス、光センサ、接近センサ、タッチセンサ（例えば、ディスプレイ１４に関連したタッチセンサ又は個別のタッチセンサ）、或いは他の入力装置を含む。又、入力／出力回路１０２は、出力を供給するためのコンポーネントも含む。出力回路は、スピーカのようなコンポーネント、発光ダイオード、又は光出力を発生する他の発光装置、バイブレータ、及び出力を供給するための他のコンポーネントを含む。回路１０２の入力／出力ポートは、アナログ及び／又はデジタル入力信号を受信するのに使用されると共に、アナログ及び／又はデジタル出力信号を出力するのに使用される。回路１０２に使用される入力／出力ポートは、例えば、オーディオポート、デジタルデータポート、３０ピンコネクタ、９ピンコネクタ、可逆コネクタに関連したポート、及びユニバーサルシリアルバスコネクタ及び他のデジタルデータコネクタに関連したポートを含む。
コントロール回路１０４は、装置１０の動作をコントロールするのに使用される。コントロール回路１０４は、揮発性及び不揮発性メモリ回路のようなストレージ回路、ソリッドステートドライブ、ハードドライブ、並びに他のメモリ及びストレージ回路を含む。コントロール回路１０４は、マイクロプロセッサ又は他のプロセッサにおける処理回路のような処理回路も含む。コントロール回路１０４を実施するのに１つ以上の集積回路が使用される。コントロール回路１０４に含まれる集積回路は、例えば、マイクロプロセッサ、デジタル信号プロセッサ、電力管理ユニット、基本帯域プロセッサ、マイクロコントローラ、特定用途向け集積回路、オーディオ及び／又はビジュアル情報をハンドリングする回路、及び他のコントロール回路を含む。
コントロール回路１０４は、装置１０のソフトウェアを実行するのに使用される。例えば、コントロール回路１０４は、ディスプレイ１４における画像（例えば、テキスト、ピクチャー、ビデオ、等）の表示に関連してコードを実行するように構成される。
ディスプレイ１４は、ピクセルアレイ１２２のようなピクセルアレイを備えている。ピクセルアレイ１２２は、ディスプレイドライバ回路１１８のようなディスプレイドライバ回路により発生されたコントロール信号を使用してコントロールされる。ディスプレイドライバ回路１１８は、１つ以上の集積回路（ＩＣ）を使用して実施され、時々、ドライバＩＣ、ディスプレイドライバ集積回路、又はディスプレイドライバと称される。ピクセルアレイ１２２は、ガラス層のような基板上の薄膜トランジスタ回路から形成される。ガラス層は、時々、薄膜トランジスタ層又は薄膜トランジスタ基板層と称される。回路１１８のためのディスプレイドライバ集積回路は、薄膜トランジスタ基板の縁にマウントされる（一例として）。
装置１０の動作中に、コントロール回路１０４は、ディスプレイドライバ回路１１８にデータを与える。例えば、コントロール回路１０４は、経路１０８のような経路を使用して、ディスプレイ１４に表示されるべきテキスト、グラフィック、ビデオ、又は他の画像に対応するデジタルデータをディスプレイドライバ回路１１８に供給する。ディスプレイドライバ回路１１８は、経路１０８に受信されるデータを、ピクセルアレイ１２２のピクセルをコントロールするための信号に変換する。ピクセルアレイ１２２のピクセルをコントロールするための信号は、経路１１９のような経路を使用してゲートドライバ回路１１６のようなゲートドライバ回路に送られる。
ピクセルアレイ１２２は、アクティブなディスプレイ領域１２０（ディスプレイ１４のアクティブ領域とも称される）を総体的に形成する表示ピクセル１１０の行及び列を含む。ゲートドライバ回路１１６及びドライバ回路１１８は、アクティブなディスプレイ領域１２０を取り巻くインアクティブなボーダー領域に配置される。ピクセルアレイ１２２の回路は、データ線１１２のデータ線信号及びゲート線１１４のゲート線信号のような信号を使用してコントロールされる。
ピクセルアレイ１２２のピクセル４０は、ディスプレイ１４の液晶材料にまたがって電界を発生するためのポリシリコントランジスタ回路、アモルファスシリコントランジスタ回路、又は酸化物ベースのトランジスタ回路（例えば、ＩｎＧａＺｎＯトランジスタ）、及びその関連構造体のような薄膜トランジスタ回路を含む。ピクセル４０を形成するのに使用される薄膜トランジスタ構造体は、基板（薄膜トランジスタ層又は薄膜トランジスタ基板とも称される）に配置される。薄膜トランジスタ（ＴＦＴ）層は、平面ガラス基板、プラスチック基板、又は他の適当な基板材料のシートから形成される。
ゲートドライバ回路１１６は、ゲート線１１４にゲート信号を発生するのに使用される。ゲートドライバ回路１１６のような回路は、薄膜トランジスタ層上の薄膜トランジスタから（例えば、ポリシリコントランジスタ回路、アモルファスシリコントランジスタ回路、又はＩｎＧａＺｎＯトランジスタのような酸化物ベースのトランジスタ回路から）形成される。例えば、表示ピクセル１１０の薄膜トランジスタがＩｎＧａＺｎＯトランジスタから形成される場合には、ゲートドライバ回路１１６の薄膜トランジスタも、ＩｎＧａＺｎＯトランジスタから形成される。ゲートドライバ回路１１６は、（図６に示すように）ピクセルアレイ１２２の左右両側に配置されるか、又はピクセルアレイ１２２の片側のみに配置される。
ピクセルアレイ１２２のデータ線信号は、アナログ画像データ（例えば、ピクセル輝度レベルを表わす大きさをもつ電圧）を搬送する。ディスプレイ１４に画像を表示するプロセスの間に、ディスプレイドライバ回路１１８は、コントロール回路１０４から経路１０８を経てデジタルデータを受け取り、そしてそれに対応するデータ信号を経路１１２に与える。
データ線１１２のデータ線信号は、ピクセルアレイ１２２における表示ピクセル１１０の列に送られる。ゲート線信号は、各ゲート線１１４を使用しゲートドライバ回路１１６によりピクセルアレイ１２２におけるピクセル１１０の行に送られる。アレイ１２２において表示ピクセル１１０が配置される仕方を説明するのに使用される「行」及び「列」という用語は、単なる例示に過ぎず、交換可能である。一般的に、ディスプレイ１４におけるピクセル１１０は、任意の適当な配列で編成される。
図７は、ピクセルアレイ１２２における例示的な表示ピクセル１１０の回路図である。図７のピクセル１１０のようなピクセルは、アレイ１２２における各ゲート線１１４及びゲート線１１２の交点に配置される。
データ信号Ｄは、データ線１１２（図６）の１つから端子１５４へ供給される。薄膜トランジスタ１５０のような薄膜トランジスタは、ゲートドライバ回路１１６（図６）からゲート線信号Ｇを受信するゲート１５２のようなゲート端子を有する。信号Ｇがアサートされると、トランジスタ１５０がターンオンし、そして信号Ｄが電圧Ｖｐとしてノード１５６へ送られる。ディスプレイ１４のデータは、フレームで表示される。１つのフレームにおいて信号Ｇのアサートに続いて信号Ｇがデアサートされる。次いで、信号Ｇがアサートされて、トランジスタ５２をターンオンし、そしてその後の表示フレームにおいてＶpの新たな値を捕獲する。
ディスプレイ１４は、ノード１５８に結合される共通電極を有する。共通電極（Ｖcom電極とも称される）を使用して、共通電極電圧Ｖcomのような共通電極電圧をアレイ１２２の各ピクセル１１０におけるノード１５８のようなノードに分配する。ピクセル１１０は、キャパシタＣSTのような信号蓄積素子又は他の電荷蓄積素子を有する。蓄積キャパシタＣSTは、ノード１５６と１５８との間に結合される。ピクセルの液晶材料（液晶材料１６０）を通る電界をコントロールするのに使用されるピクセル１１０内の電極構造によりノード１５６及び１５８を横切って平行プレートキャパシタンスＣLCが形成される。図７に示したように、電極構造体１６２は、ノード１５６に結合される。キャパシタンスＣLCは、ノード１５８における電極構造体１６２と共通電極Ｖcomとの間のキャパシタンスに関連付けられる。
データ線１１２と、（図７のゲートＧのようなゲートに結合された）ゲート線１１４のゲート線信号は、ピクセル１１０を充電する（例えば、キャパシタンスＣST及びＣLCを充電する）のに使用される。ピクセル１１０が充電されると、電極構造体１６２は、ピクセル１１０における液晶材料１６０のピクセルサイズ部分を横切ってコントロールされた電界（即ち、ＶpとＶcomとの間の差に比例する大きさの電界）を印加する。蓄積キャパシタＣSTに関連したキャパシタンスは、フレームとフレームとの間に（即ち、連続する信号Ｇのアサートとアサートとの間の期間に）信号Ｖを蓄積するのに使用される。蓄積キャパシタＣST（及びキャパシタンスＣLC）の存在のために、Ｖpの値（ひいては、液晶材料１６０を横切る関連する電界）が各フレームの期間中にノード１５６及び１５８を横切って維持される。
液晶材料１６０を横切って発生される電界は、液晶材料１６０の液晶の配向を変化させる。これは、液晶材料１６０を通過する光の偏光を変化させる。偏光の変化は、アレイ１２２の各ピクセル１１０を透過する光の量をコントロールするのに使用される。
図８は、図６のディスプレイ１４の一部分の拡大図である。より詳細には、図８は、点線で示されたアクティブエリア１２０の縁を越えてデータ線１１２がどれほど延長できるかを示す。各データ線１１２は、各金属引き回し経路１１３を経てディスプレイドライバ１１８に接続される。このタイプの金属トレース１１３は、インアクティブボーダーエリアＩＡにおいて引き回される。金属トレース１１３が互いの経路に交差するのを防止するために、各トレース１１３は、図８に示したように、先ず、装置のｘ方向に（即ち、巾に沿って）引き回され、次いで、装置のｙ方向に（即ち、長さに沿って）平行に引き回される。これは、装置のボーダーエリアが全ての周囲金属引き回し部１１３を受け入れるに充分な広さであることを要求する。このため、ボーダー領域は、装置１０の表面の著しい面積を占有する。ドライバＩＣが、装置の巾又は長さを横切って分散された複数の引き回しトレースへ信号を駆動しなければならないこの構成は、引き回し「ファンアウト(fanout)」とも称される。
高解像度のディスプレイは、比較的大きなファンアウトを要求し、これは、全体的な寸法が固定された装置においてアクティブエリア（即ち、表示／タッチアクティブエリア）として使用できるスペースに否定的な影響を及ぼす。タッチパネルの引き回しトレースによっても同じ問題が生じる。従って、高い有用性を与えるために、図１−４に示すような装置のボーダーエリアを減少して、そのアクティブエリアを最大にすることが望ましい。換言すれば、ボーダーエリアを狭めることにより、装置のディスプレイ及びタッチスクリーンを広くすることができる。
図９は、ディスプレイの薄膜トランジスタ層に形成される従来の表示ピクセル及び関連引き回し構造体２００の断面側面図である。図９に示すように、薄膜トランジスタ２０８は、ガラス基板２０２に形成される。ガラス基板２０２において薄膜トランジスタ２０８の真下に金属の光シールド２０４がしばしば形成され、バックライトが薄膜トランジスタ２０８の動作を潜在的に妨げるのを防止する。
次いで、ガラス基板２０２において光シールド２０４上に１つ以上の緩衝層２０６が形成される。緩衝層２０６上にポリシリコン２１０がパターン化されて、トランジスタ２０８のアクティブエリアを形成する。緩衝層２０６においてポリシリコン２１０の上にゲート絶縁層２１２が形成される。ゲート絶縁層２１２には金属ゲート導体２１４が形成され、トランジスタ２０８のゲート端子として働く。ゲート絶縁材料２１２にはゲート２１４の上に窒化シリコン層２２０が形成される。
次いで、窒化シリコン層２２０上に酸化シリコン層２２２が形成される。層２２２、２２０及び２１２を通して金属コンタクト構造体２１６及び２１８が形成されて、ポリシリコン２１０とのコンタクトをなす。図９において、コンタクト２１６に結合されるポリシリコン２１０の部分は、対応するデータ線に結合されるトランジスタ２０８の第１のソース／ドレイン端子として働き（即ち、コンタクト２１６は、画像データ信号が供給されるところの金属引き回し経路に接続され）、一方、コンタクト２１８に結合されるポリシリコン２１０の部分は、対応するピクセルノードに結合されるトランジスタ２０８の第２のソース／ドレイン端子として働く（即ち、コンタクト２１８は、画像データ信号が一時的に蓄積されるピクセル電極構造体に接続される）。
酸化シリコン層２２２にはアクリル系有機平坦化層２２４が形成される。平坦化層２２４には共通電極（Ｖcom）層２２６が形成される。Ｖcom層２２６には金属引き回し導体２２８が形成される。コンタクト２１８とピクセル電極層２３２との間に伝記的接続を形成するために（即ち、表示ピクセルコンタクトを形成するために）平坦化層２２４には開口が形成される。ピクセル電極層２３２と共通電極層２２６との間には絶縁材料２３０が介在される。Ｖcom電極２２６と、このＶcom電極に重畳するピクセル電極２３２の一部分から、表示ピクセル蓄積キャパシタ２４０が形成される（即ち、Ｖcom層２２６と、このＶcom層２２６に直接向いたピクセル電極層２３２の部分は、絶縁材料２３０により分離され、そして全体的には表示ピクセルのための蓄積キャパシタとして働く）。共通電極層２２６及びピクセル電極層２３２は、典型的に、薄膜トランジスタ層の上の液晶材料へのバックライトの通過を許す透明材料であるインジウムスズ酸化物から形成される。
典型的に、薄膜トランジスタ２０８及びそれに関連したピクセル及びＶcom電極は、ディスプレイ１４のアクティブエリアＡＡ部分に形成される。アクティブエリアＡＡにおける表示ピクセルアレイ回路と、それに関連したコントロール回路（即ち、ディスプレイドライバ、ゲート線ドライバ、タッチドライバ及びセンサ回路、等）との間の引き回しは、インアクティブボーダーエリアＩＡで形成される。図９に示すように、窒化シリコン層２２０においてゲート絶縁層２１２上に金属引き回し構造体２５０が形成され、平坦化層２２４において酸化層２２２上に金属引き回し構造体２５２が形成され、そして平坦化層２２４上に金属引き回し構造体２５４が形成される。金属引き回し構造体２５０が形成される層は、一般的に、「Ｍ１」金属引き回し層と称される。金属引き回し構造体２５２が形成される層は、一般的に、「Ｍ２」金属引き回し層と称される。金属引き回し構造体２５４が形成される層は、一般的に、「Ｍ３」金属引き回し層と称される。それ故、引き回し構造体２５０、２５２及び２５４を形成するのに使用される材料は、各々、Ｍ１金属、Ｍ２金属及びＭ３金属とも称される。
従来のＴＦＴベースのディスプレイでは、Ｍ１金属の形成後にＴＦＴ構造体への高温アニールプロセスの適用を持続できるようにするため、Ｍ１金属を耐高温材料から形成する必要がある。しかしながら、耐高温材料は、抵抗率が高いことで悩みがある。例えば、Ｍ２及びＭ３金属は、０．２オーム／平方未満のシート抵抗を示し、一方、耐高温Ｍ１金属は、０．４オーム／平方より高いシート抵抗を示す（即ち、Ｍ１金属の抵抗率は、Ｍ２金属及びＭ３金属の２倍以上である）。高いＭ１抵抗は、一般的に、高い抵抗率を補償するためにＭ１層の金属引き回し経路を比較的巾広にする必要があり、引き回しエリアを不当に増大する。
一般的に、ディスプレイのインアクティブボーダーは、引き回しファンアウトピッチを減少することにより（即ち、隣接する金属引き回しワイヤ間の距離を縮小することにより）減少される。図９を更に参照すれば、Ｍ２引き回し経路のピッチは、距離Ｔpで示される。最小許容ピッチＴpは、ファンアウトワイヤの密度を制限する現在のＴＦＴ製造技術によってセットされる。金属ファンアウトピッチを減少する１つの方法は、インターレース型の金属引き回しによるものである。インターレース型金属引き回しは、Ｍ１及びＭ２の両方の層において異なる関連信号を引き回しさせて、隣接ワイヤ間の有効ピッチを減少する必要がある。しかしながら、Ｍ１及びＭ２金属のシート抵抗は、インターレース型引き回しの引き回し抵抗要件を満足するには、相違し過ぎる（即ち、インターレース型引き回しでは、異なる金属引き回し層におけるインターレース金属経路が引き回し性能要件を満足するために実質的に同様のシート抵抗を有する必要がある）。
装置表面のより広いエリアを表示及び／又はタッチベース入力受信のためのアクティブエリアとして使用できるように全体的な寸法を増加せずに装置のインアクティブなボーダーエリアを最小にできる本開示の種々の実施形態を以下に説明する。種々の実施形態において、これは、Ｍ１及びＭ２金属引き回し層間に付加的な金属引き回し構造体を形成することにより達成できる。
本発明の実施形態によれば、図９の従来のＴＦＴディスプレイ構造体に比して改善された金属引き回し能力を示す表示ピクセル及び関連引き回し構造体３００が提供される（例えば、図１０を参照）。図１０に示すように、薄膜トランジスタ３０８のような薄膜トランジスタは、ガラス又は他の誘電体材料から作られた透明基板３０２上に形成される。薄膜トランジスタ３０８は、図７を参照して説明された表示ピクセル薄膜トランジスタ１５０として働く。
光シールド３０４のような光シールド構造体は、基板３０２においてトランジスタ３０８の真下に形成され、そしてバックライトがトランジスタ３０８の動作を妨げるのを防止するように働く。緩衝層３０６のような１つ以上の緩衝層が基板３０２上及び光シールド３０４上に形成される。緩衝層３０６は、適当な透明誘電体材料から形成される。
トランジスタ３０８の活性材料３１０が緩衝層３０６上に形成される。活性材料３１０は、アモルファスシリコン又はポリシリコンの層である（一例として）。ゲート絶縁層３１２のようなゲート絶縁層が緩衝層３０６上及び活性材料上に形成される。ゲート絶縁体３１２上には、ゲート導体３１４のような導電性ゲート構造体が配置される。ゲート導体３１４は、薄膜トランジスタ３０８のゲート端子として働く。ゲート３１４の真下にある活性材料３１０の部分は、トランジスタ３０８のチャンネル領域として働く。
窒化シリコン層３２０のようなパッシベーション層がゲート絶縁層３１２上及びゲート３１４上に形成される。層３２０を堆積した後に、水素添加アニールプロセスを適用して、薄膜トランジスタ構造体３０８を不動態化する。ゲート３１４が形成される材料は、「Ｍ１」金属とも称される。その結果、ゲート導体３１４が形成される層３２０は、第１金属（Ｍ１）引き回し層とも称される。
酸化シリコンライナー３２１のような酸化層がパッシベーション層３２０上に形成される。層３２１は、その上に金属構造体を形成する間にエッチング停止層として働く。層３２１上には低ｋ誘電体層３２２（例えば、誘電率ｋが二酸化シリコンより小さい誘電体材料から形成された層）が形成される。層３２２は、アクリル系ホトレジスト又は他の感光材料、シロキサン系ポリマ、シリコン系誘電体、有機材料、これらの材料の組み合わせ、及び／又は適当な低ｋ誘電体層から形成される。
トランジスタの活性材料３１０と電気的コンタクトをなすために、構造体３１６及び３１８のようなトランジスタソース／ドレインコンタクト構造体が層３２２を通して形成される。コンタクト構造体３１６及び３１８は、「ビア(via)」構造体とも称される。特に、ビア３１６にコンタクトする活性材料３１０の部分は、トランジスタ３０８の第１のソース／ドレイン領域として働き、一方、ビア３１８にコンタクトする活性材料３１０の部分は、トランジスタ３０８の第２のソース／ドレイン領域として働く。アクティブなソース／ドレイン領域上にゲート導体が形成される薄膜トランジスタは、一般的に、「トップ・ゲート」薄膜トランジスタと称される。これは、単なる例示に過ぎない。必要があれば、ピクセル３００は、アクティブなソース／ドレイン領域下にゲート導体が形成される「ボトム・ゲート」薄膜トランジスタ構成体を使用して形成される。
トランジスタのソース／ドレイン端子を他の表示ピクセル回路に接続するために、「Ｍ２」金属引き回し経路とも称される金属引き回し構造体が層３２２上に形成される。一例として、層３２２上に形成された第１のＭ２金属引き回し経路は、ビア３１６を経て対応するデータ線（例えば、図７のデータ線Ｄ）に接続するように使用され、一方、層３２２上に形成された第２のＭ２金属引き回し経路は、ビア３１８を経て対応するピクセル電極ノード（例えば、図７においてピクセル電圧Ｖpが蓄積されるノード１５６）に接続するように使用される。
層３２２には別の低ｋ誘電体層が形成される。この層３２４は、平坦化層として働き、第２の金属（Ｍ２）引き回し層とも称される。層３２２と同様に、層３２４は、アクリル系ホトレジスト又は他の感光材料、シロキサン系ポリマ、シリコン系誘電体、有機材料、これらの材料の組み合わせ、及び／又は適当な低ｋ誘電体層から形成される。一般的に、誘電体層を通して伝播するバックライトの透過度を最大にするために、層３２２及び３２４は、実質的に同様の屈折率を有する同じ材料で形成しなければならない（例えば、屈折率は、相違が０．１以下、０．０８以下、０．０５以下、０．０１以下、当でなければならない）
低ｋ誘電体平坦化層３２４には、Ｖcom層３２６のような共通電極層が形成される。この共通電極層３２６は、表示ピクセルアレイ全体をカバーする透明導電性材料のブランケット膜として、又は付加的な引き回し経路によって相互接続された個別のＶcom領域として、又は容量性タッチ感知技術をサポートする他のパターン（例えば、透明導電性材料の水平及び垂直ストリップ）で形成される。Ｖcom電極を他のディスプレイ回路に接続するために（例えば、異なるＶcom層を相互接続し、Ｖcom層を関連Ｖcomドライバ回路に接続し、Ｖcom層をタッチセンサ回路に接続し、等々のために）、付加的なＶcom引き回し構造体３２８（「Ｍ３」金属引き回し経路とも称される）がＶcom層３２６上に形成される。
ビア３１８とピクセル電極層３３２との間に電気的接続を形成して表示ピクセルコンタクト３６０（蓄積キャパシタを薄膜トランジスタ３０８に接続するコンタクト）を形成するために、平坦下層３２４には開口が形成される。ピクセル電極層３３２は、液晶材料１６０（図７）に電界を印加するフィンガー状の電極（図１０には示さず）を形成するパターンとされる。ピクセル電極層３３２と共通電極層３２６との間に絶縁材料３３０が形成される。Ｖcom電極３２６、及びＶcom電極３２６と重畳するピクセル電極３３２の一部分は、蓄積キャパシタ３４０を形成する（例えば、蓄積キャパシタは、Ｖcom層３２６、該Ｖcom層３２６を直接向いたピクセル電極層３３２の一部分、及び２つの対向する平行導体間に介在する絶縁材料３３０を含む）。
一般的に、共通電極３２６及びピクセル電極３３２は、薄膜トランジスタ層の上の液晶材料へのバックライトの通過を許すインジウムスズ酸化物又は他の適当な透明材料から形成される。光シールド構造体３０４及びＭ１ゲート構造体は、モリブデン、タングステン、その２つの組み合わせのような耐高温材料、及び／又は他の適当な耐高温材料から形成される。ビア３１６及び３１８、並びにＭ２及びＭ３金属引き回し構造体は、銅、アルミニウム、銀、金、タングステン、ニッケル、他の金属、それら材料の組み合わせ、及び／又はディスプレイ１４においてデータ及びコントロール信号を引き回すのに適した他の導電性材料から形成される。
典型的に、薄膜トランジスタ３０８及びそれに関連したピクセル及びＶcom電極は、ディスプレイ１４のアクティブエリアＡＡ部分に形成される。アクティブエリアＡＡの表示ピクセルアレイ回路と、それに関連したコントロール回路（例えば、ディスプレイドライバ、ゲート線ドライバ、タッチドライバ及びセンサ回路、等）との間の引き回しは、インアクティブボーダーエリアＩＡ内に形成される。図１０に示すように、ゲート導体３１４は、パッシベーション層３２０においてゲート絶縁層３１２上に形成され、金属引き回し構造体３５０は、低ｋ誘電体層３２２においてエッチング停止層３２１上に形成され、金属引き回し構造体３５２は、低ｋ誘電体平坦化層３２４において低ｋ誘電体層３２２上に形成され、そして金属引き回し構造体３５４は、平坦下層３２４上に形成される。
ゲート構造体３１４が形成される層は、一般的に、「Ｍ１」又は第１／最下部の金属引き回し層と称される。金属引き回し構造体３５２が形成される層は、一般的に、「Ｍ２」又は第２の金属引き回し層と称される。金属引き回し構造体３５４が形成される層は、一般的に、「Ｍ３」又は第３の金属引き回し層と称される。金属引き回し経路３５０は、Ｍ１及びＭ２の金属引き回し層間に形成された付加的な金属引き回し構造体を表わす。それ故、金属引き回し経路３５０が形成される層３２２は、中間引き回し層又はサブＭ２（又は「Ｍ２ｓ」）金属引き回し層と称される。それ故、引き回し構造体３５０、３５２及び３５４を形成するのに使用される材料は、各々、Ｍ２ｓ金属、Ｍ２金属、及びＭ３金属と称される。Ｍ３金属引き回し層上に形成される金属引き回し層がもしあれば、一般的に、順次に、Ｍ４金属引き回し層、Ｍ５金属引き回し層、Ｍ６金属引き回し層、等々と称される。
上述したように、Ｍ１引き回し構造体は、高い抵抗率を示す耐高温材料から形成される。それ故、Ｍ１金属引き回し層以外の金属引き回し層に導電性経路形態を使用して信号の引き回しを遂行することが望まれる。Ｍ２ｓ金属引き回し構造体３５０がパッシベーション層３２０上に形成される（例えば、Ｍ２ｓ引き回し構造体を形成する前に高温アニールプロセスが遂行される）ので、Ｍ２ｓ金属は、耐高温材料を使用して形成する必要がなく、むしろ、Ｍ２及びＭ３金属引き回し経路を形成するのに使用される同じ低抵抗率材料を使用して形成することができる。例えば、Ｍ２ｓ、Ｍ２及びＭ３金属引き回し構造体は、銅、アルミニウム、銀、金、ニッケル、それら材料の組み合わせ、及び／又は低いシート抵抗を示し且つディスプレイ１４においてデータ及びコントロール信号を引き回すのに適した他の導電性材料（即ち、シート抵抗が０．４オーム／平方未満、０．２オーム／平方未満、０．０５オーム／平方未満、０．０１オーム／平方未満、等の材料）から形成される。Ｍ２ｓ及びＭ２金属は、実質的に同様の抵抗率レベルを示す。例えば、Ｍ２ｓ及びＭ２金属引き回し経路は、両方とも、０．０４７オーム／平方のシート抵抗を示す。このようにＭ２ｓ金属の引き回し構造体を形成することで、抵抗率の低い導電性経路を形成でき、ＴＦＴディスプレイ／タッチ構造体に対する全体的な引き回し能力を高める付加的な金属引き回し層が提供される。
Ｍ２及びＭ２ｓ金属引き回し経路が同じ信号を搬送するように並列に使用されるときには、より薄い個々の引き回し経路を形成することができる。というのは、２つの個別の経路を使用して同じ信号を搬送することで、引き回し抵抗が著しく減少するからである。図１０に示すように、層３２２に形成される少なくとも幾つかの導電性引き回し経路３５０、及び層３２２に形成される導電性引き回し経路は、層３２２を通して形成されたビア３５１を使用して並列に短絡される。一般的に、巾を減少した金属引き回し経路を使用することは、ファンアウトピッチを減少する上で役立ち、インアクティブなボーダーエリアを減少する。
隣接するＭ２及びＭ２ｓ金属引き回し経路を使用して異なる信号を搬送するシナリオでは、インターレース型金属引き回しを実施することができる。インターレース型金属引き回しを実施するために、第１の引き回し経路３５０は、Ｍ２ｓ引き回し層（例えば、層３２２）に形成され、そして第２の引き回し経路３５２は、過剰な寄生的結合作用を経験することなく第１の引き回し経路３５０にできるだけ接近してＭ２引き回し層（例えば、層３２４）に形成される。この解決策を使用してＭ２ｓ及びＭ２層に３つ以上の金属引き回し経路を形成することができる。このような構成では、回路３００のエリアＩＡにおける隣接引き回しワイヤ間の有効ピッチＴp'は、図９を参照して述べたように、回路２００のエリアＩＡにおいてＭ２層に形成された隣接引き回しワイヤ間のピッチＴpより小さい（例えば、同じ層に隣接する金属引き回し経路を形成するだけでなく異なる層に隣接する金属引き回し経路を形成できることで、有効配線ピッチが減少される）。インターレース型引き回しによりピッチを減少することで、インアクティブなボーダーエリアを更に減少することができる。
別の適当な構成では、Ｍ２ｓ金属引き回し層に付加的なＴＦＴゲート構造体が形成される。図１１は、Ｍ１ゲート導体３１４の上に付加的なゲート導体３５１が形成される実施例を示す。この実施例では、付加的なゲート導体３５１は、Ｍ２ｓ金属引き回し層においてエッチング停止層３２１上に直接形成される。各表示ピクセルにおいてトランジスタ３０８に対する２つ以上のゲート構造体を使用することで、ピクセルアドレス能力の改善が与えられる。
図１２は、二重ゲートトランジスタ１５１のようなマルチゲート薄膜トランジスタを有する表示ピクセル１１０の回路図である。図１２に示すように、トランジスタ１５１は、対応するデータ線１１２に結合された第１のソース／ドレイン端子と、電圧Ｖpが蓄積されるノード１５６に結合された第２のソース／ドレイン端子と、第１のゲート線１１４−１に結合された第１のゲート端子と、第２のゲート線１１４−２に結合された第２のゲート端子とを有する。第１のゲート線１１４−１は、トランジスタ１５１に第１のゲート信号Ｇ１を供給するために層３２０のＭ１金属を使用して形成され、一方、第２のゲート線１１４−２は、トランジスタ１５１に第２のゲート信号Ｇ２を供給するために層３２２のＭ２ｓ金属を使用して形成される。図１２の実施例では、ゲート線１１４−１は、水平に引き回され、一方、ゲート線１１４−２は、垂直に引き回される（即ち、ゲート線１１４−１は、ゲート線１１４−２に対して直交する）。これは、単に例示に過ぎない。別の例として、ゲート線１１４−１が垂直に引き回され、一方、ゲート線１１４−２が水平に引き回されてもよい。更に別の例として、ゲート線１１４−１及び１１４−２の両方が水平に引き回されてもよい。
ゲート信号Ｇ１及びＧ２は、トランジスタ１５１の動作をコントロールするために個別に使用されてもよいし又は一緒に使用されてもよい。１つの構成では、トランジスタ１５１をターンオンするためにゲート信号Ｇ１及びＧ２の両方をアサートしなければならない（例えば、トランジスタ１５１がデータ信号を線１１２から蓄積ノード１５６へ通過できるようにするには信号Ｇ１及びＧ２が同時に高にならねばならない）。別の構成では、トランジスタ１５１をターンオンするために２つのゲート信号の一方だけをアサートすればよい（例えば、トランジスタ１５１は、Ｇ１を高に駆動するか又はＧ２を高に駆動することでデータ信号を線１１２から蓄積ノード１５６へ通過させることができる）。図１２の表示ピクセル１１０の残り部分（例えば、蓄積キャパシタＣST、キャパシタンスＣLCを有する液晶材料、及びＶcom電極１５８）についての説明は、図７を参照して既に述べたものと同様であり、ここでは繰り返し説明しない。図１２の二重ゲート表示ピクセル構成は、単なる例示に過ぎず、本発明の範囲をそれに限定するものではない。必要に応じて、３つ以上のゲートコントロール線を有する表示ピクセルを実施することができる。
図１３は、図１０及び１１を参照して述べたタイプのＴＦＴ構造体を形成するのに含まれる例示的ステップのフローチャートである。ステップ５００において、基板３０２上に不透明の光シールド構造体３０４が形成される。ステップ５２０において、基板３０２上で光シールド３０４の上に１つ以上の緩衝層３０６が形成される。
ステップ５０４において、緩衝層３０６上に薄膜トランジスタ構造体３０８が形成される（例えば、アクティブエリアポリシリコン材料及びそれに関連したソース／ドレインドーピング及び弱くドープされたドレイン（ＬＤＤ）領域、ゲート絶縁層、及びＭ１ゲート構造体を形成することができる）。ステップ５０６において、アニールプロセスを行ってソース／ドレイン領域を活性化する（例えば、ソース／ドレインドーパントを材料３１０において適切に拡散させる上で役立つように）。
ステップ５０８において、薄膜トランジスタ構造体３０８の上にパッシベーション層３２０（例えば、窒化シリコン層）が形成される。ステップ５１０において、水素添加アニールプロセスを行って、実際上、層３２０で薄膜トランジスタ３０８を不動態化する。
ステップ５１２において、パッシベーション層３２０の上に薄い酸化層３２１が形成される。層３２１は、その上に金属を形成する間にエッチング停止層として働く。
ステップ５１４において、エッチング停止層３２１にＭ２ｓ金属引き回し構造体が形成される。Ｍ２ｓ金属引き回し経路は、インアクティブボーダーエリアに形成されて、周辺信号引き回し（例えば、ゲート線引き回し、データ線引き回し、Ｖcom引き回し、等）を与えると共に、アクティブなディスプレイエリア内にも形成されて付加的なゲートコントロールを与える（例えば、図１１及び１２を参照）。
ステップ５１６において、層３２１上に第１の低ｋ誘電体層３２２が形成される。ステップ５１８において、ホトリソグラフィー及びエッチングプロセスを経て第１の低ｋ誘電体層３２２にコンタクトホールが形成される。ある構成では、層３２２は、感光材料から形成され、そして望ましいコンタクトホールを形成するように露出及び現像されるホトレジストのように使用される。
ステップ５２０において、層３２２上で、アクティブ及びインアクティブの両エリアでＭ２金属引き回し構造体がパターン化される。
ステップ５２２において、第１の低ｋ誘電体層３２２上で、Ｍ２金属引き回し構造体の上に第２の低ｋ誘電体層３２４が形成される。１つの構成では、第１及び第２の低ｋ誘電体層は、同じ低ｋ誘電体材料から形成される。他の構成では、第１及び第２の低ｋ誘電体層が、バックライト透過度を最大にする努力において実質的に同様の屈折率を有する異なる低ｋ誘電体材料から形成される。
ステップ５２４において、ホトリソグラフィー及びエッチングプロセスを経て第２の低ｋ誘電体層３２４にコンタクトホールが形成される（例えば、層３２４は、耐ホトレジスト及びエッチング材料からも形成される）。ステップ５２６において、Ｖcom電極３２６、Ｍ３金属引き回し構造体３２８、蓄積キャパシタ、ピクセル電極３３２、及び他の表示ピクセル構造体が形成される。
図１３のステップは、単なる例示に過ぎず、本発明の範囲をそれに限定するものではない。一般的に、ＬＣＤ及び他のタイプのディスプレイにおけるＴＦＴディスプレイ／タッチ回路は、このように形成される。製造方法を特定の順序で説明したが、上述した動作と動作との間に他のステップを遂行することもでき、上述した動作を、それらが若干異なる時間に生じるように調整することもでき、等々であることを理解されたい。
一実施形態によれば、基板と、基板上に形成された薄膜トランジスタと、薄膜トランジスタ上に形成されたパッシベーション層と、パッシベーション層上に形成された誘電体ライナーと、誘電体ライナー上に形成された導電性引き回し構造体とを備えたディスプレイ回路が提供される。
別の実施形態によれば、パッシベーション層は、窒化シリコンを含む。
別の実施形態によれば、誘電体ライナーは、エッチング停止材料を含む。
別の実施形態によれば、ディスプレイ回路は、誘電体ライナー上で導電性引き回し構造体の上に形成された誘電体層を含む。
別の実施形態によれば、誘電体層は、低ｋ誘電体材料を含む。
別の実施形態によれば、ディスプレイ回路は、誘電体層上に形成された付加的な導電性引き回し構造体を含み、誘電体ライナー上に形成された導電性引き回し構造体、及び誘電体層上に形成された付加的な導電性引き回し構造体は、実質的に同様の抵抗率を示す。
別の実施形態によれば、薄膜トランジスタは、導電性引き回し構造体より大きなシート抵抗を示す導電性材料から形成されたゲート構造体を含む。
別の実施形態によれば、薄膜トランジスタのゲート構造体は、パッシベーション層に形成される。
一実施形態によれば、ディスプレイ回路を製造する方法において、基板上に薄膜トランジスタを形成し、薄膜トランジスタ上に低ｋ誘電体層を形成し、及び低ｋ誘電体層に導電性引き回し経路を形成することを含む方法が提供される。
別の実施形態によれば、前記方法は、薄膜トランジスタ上にパッシベーション層を形成することを含み、そのパッシベーション層は、薄膜トランジスタと低ｋ誘電体層との間に介在される。
別の実施形態によれば、前記方法は、パッシベーション層と低ｋ誘電体層との間に介在する酸化物ライナーを形成することを含み、その酸化物ライナー上に導電性引き回し経路が形成される。
別の実施形態によれば、前記方法は、低ｋ誘電体層上に別の誘電体層を形成し、及びその別の誘電体層上にディスプレイ回路のための共通電極を形成することを含む。
別の実施形態によれば、前記方法は、低ｋ誘電体層上に付加的な導電性引き回し経路を形成することを含み、導電性引き回し経路及びその付加的な導電性引き回し経路は、低ｋ誘電体層を通して形成されたビアを使用して並列に短絡される。
別の実施形態によれば、前記方法は、低ｋ誘電体層上に付加的な導電性引き回し経路を形成することを含み、導電性引き回し経路及びその付加的な導電性引き回し経路は、配線ピッチを減少するようにインターレースされる。
別の実施形態によれば、前記方法は、低ｋ誘電体層上に別の誘電体層を形成し、及びその別の誘電体層上に蓄積キャパシタを形成することを含む。
一実施形態によれば、基板と、基板上に形成された薄膜トランジスタとを備え、薄膜トランジスタは、基板上に形成されたソース／ドレイン構造体、ソース／ドレイン構造体上に形成された第１ゲート構造体、及び第１ゲート構造体上に形成された第２ゲート構造体を含む電子装置ディスプレイ構造体が提供される。
別の実施形態によれば、第１ゲート構造体は、第１材料から形成され、そして第２ゲート構造体は、第１材料とは異なる第２材料から形成される。
別の実施形態によれば、第１材料は、第２材料より大きなシート抵抗を示す。
別の実施形態によれば、電子装置ディスプレイ構造体は、第１ゲート構造体上に形成されたパッシベーション層と、そのパッシベーション層上に形成された誘電体ライナーとを備え、その誘電体ライナー上に第２ゲート構造体が形成される。
別の実施形態によれば、電子装置ディスプレイ構造体は、第１ゲート構造体に結合された第１ゲート線と、第２ゲート構造体に結合された第２ゲート線とを備え、第１ゲート線は、第２ゲート線に直交する。
以上、本発明の原理を例示したが、当業者であれば、本発明の精神及び範囲から逸脱せずに種々の変更がなされ得ることが明らかであろう。上述した実施形態は、個々に具現化されてもよいし又は任意の組み合わせで具現化されてもよい。
１０：電子装置
１２：ハウジング
１４：ディスプレイ
１８：キーボード
２０：タッチパッド
２８：カラーフィルタ（ＣＦ）層
２９：カラーフィルタ基板
３０：薄膜トランジスタ（ＴＦＴ）層
３１：カラーフィルタアレイ
３２：液晶（ＬＣ）層
３９、４０：偏光層
４１：バックライトユニット
４５：黒いマスク材料
１００：装置コンポーネント
１０２：入力／出力回路
１０４：コントロール回路
１１０：表示ピクセル
１１２：データ線
１１４：ゲート線
１１６：ゲートディスプレイ回路
１１８：ディスプレイドライバ回路
１１９：経路
１２０：アクティブディスプレイ領域
１２２：ピクセルアレイ
３００：表示ピクセル及び関連引き回し構造体
３０２：透明基板
３０６：緩衝層
３０８：薄膜トランジスタ
３１０：活性材料
３１２：ゲート絶縁体
３１４：ゲート導体
３１６、３１８：コンタクト構造体
３２０：窒化シリコン層（パッシベーション層）
３２１：酸化シリコンライナー
３２２：低ｋ誘電体層
３２４：低ｋ誘電体平坦化層
３２６：Ｖcom層
３２８：Ｖcom引き回し構造体
３３０：絶縁材料
３３２：ピクセル電極層
３４０：蓄積キャパシタ
３５０：金属引き回し経路
３６０：表示ピクセルコンタクト
ＡＡ：アクティブエリア
ＩＡ：インアクティブエリア

Claims (10)

  1. アクティブエリア及びインアクティブエリアを有するディスプレイであって、
    基板と、
    前記アクティブエリア内の前記基板上の薄膜トランジスタであって、アクティブ半導体材料層と、第１の金属層で形成されたゲート電極とを含む、薄膜トランジスタと、
    前記薄膜トランジスタのソース・ドレイン端子において、前記アクティブ半導体材料層に電気的に接続された第２の金属層で形成されたデータ線であって、前記第２の金属層が前記インアクティブエリア内に第１の導電性引き回し構造体を形成する、データ線と、
    前記第１の金属層と前記第２の金属層との間に置かれた誘電材料層と、
    前記誘電材料層上に形成され、前記第１の金属層と前記第２の金属層との間に置かれた第３の金属層であって、前記データ線をディスプレイドライバに接続する第２の導電性引き回し構造体を前記インアクティブエリア内に形成する第３の金属層と、
    前記第２の金属層と重なり、前記第２の金属層と短絡される透明導電性材料層であって、前記アクティブエリア内にピクセル電極を形成する透明導電性材料層と、を備える、ディスプレイ。
  2. 前記ゲート電極と前記アクティブ半導体材料層との間に置かれたゲート絶縁体層をさらに備える、請求項１に記載のディスプレイ。
  3. 前記誘電材料層と前記ゲート電極との間に置かれたパッシベーション層をさらに備える、請求項１に記載のディスプレイ。
  4. 前記誘電材料層上に形成された追加の誘電材料層をさらに備え、
    前記第３の金属層は、前記誘電材料層と前記追加の誘電材料層との間に置かれている、請求項１に記載のディスプレイ。
  5. 前記追加の誘電材料層上に形成された平坦化層をさらに備え、
    前記第２の金属層は、前記追加の誘電材料層と前記平坦化層との間に置かれている、請求項４に記載のディスプレイ。
  6. 前記平坦化層の上に形成された第４の金属層をさらに備え、
    前記平坦化層は、前記第４の金属層と前記第２の金属層との間に置かれている、請求項５に記載のディスプレイ。
  7. 前記ディスプレイは、前記インアクティブエリア内に、前記第２の金属層によって形成された前記第１の導電性引き回し構造体の少なくとも１つを、前記第３の金属層によって形成された前記第２の導電性引き回し構造体に短絡する導電性ビアをさらに備える、請求項１に記載のディスプレイ。
  8. 前記薄膜トランジスタは、前記ゲート電極の上に形成された追加のゲート構造体をさらに含む、請求項１に記載のディスプレイ。
  9. 前記ゲート電極は、第１の材料で形成され、前記追加のゲート構造体は、前記第１の材料とは異なる第２の材料で形成されている、請求項８に記載のディスプレイ。
  10. 前記第２の金属層によって形成された前記第１の導電性引き回し構造体からの導電性引き回し構造体が、前記第３の金属層によって形成された前記第２の導電性引き回し構造体と電気的に並列に短絡される、請求項７に記載のディスプレイ。
JP2018120556A 2014-01-08 2018-06-26 金属引き回し抵抗を減少したディスプレイ回路 Expired - Fee Related JP6772217B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/150,458 2014-01-08
US14/150,458 US9704888B2 (en) 2014-01-08 2014-01-08 Display circuitry with reduced metal routing resistance

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017031730A Division JP6362721B2 (ja) 2014-01-08 2017-02-23 金属引き回し抵抗を減少したディスプレイ回路

Publications (2)

Publication Number Publication Date
JP2018146989A JP2018146989A (ja) 2018-09-20
JP6772217B2 true JP6772217B2 (ja) 2020-10-21

Family

ID=53125388

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2015002350A Expired - Fee Related JP6313716B2 (ja) 2014-01-08 2015-01-08 金属引き回し抵抗を減少したディスプレイ回路
JP2017031730A Expired - Fee Related JP6362721B2 (ja) 2014-01-08 2017-02-23 金属引き回し抵抗を減少したディスプレイ回路
JP2018120556A Expired - Fee Related JP6772217B2 (ja) 2014-01-08 2018-06-26 金属引き回し抵抗を減少したディスプレイ回路

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2015002350A Expired - Fee Related JP6313716B2 (ja) 2014-01-08 2015-01-08 金属引き回し抵抗を減少したディスプレイ回路
JP2017031730A Expired - Fee Related JP6362721B2 (ja) 2014-01-08 2017-02-23 金属引き回し抵抗を減少したディスプレイ回路

Country Status (5)

Country Link
US (1) US9704888B2 (ja)
JP (3) JP6313716B2 (ja)
KR (2) KR20150083043A (ja)
CN (2) CN204391112U (ja)
DE (1) DE102014226616A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN103928472A (zh) * 2014-03-26 2014-07-16 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示装置
KR102205856B1 (ko) * 2014-06-11 2021-01-21 삼성디스플레이 주식회사 센서를 포함하는 유기 발광 표시 장치
TWI578544B (zh) * 2014-12-02 2017-04-11 鴻海精密工業股份有限公司 薄膜電晶體及使用該薄膜電晶體之顯示陣列基板
KR102411327B1 (ko) * 2015-01-02 2022-06-21 삼성디스플레이 주식회사 표시 장치
KR20160086016A (ko) * 2015-01-08 2016-07-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR102263603B1 (ko) * 2015-01-20 2021-06-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104698711B (zh) * 2015-04-01 2018-06-01 上海天马微电子有限公司 一种阵列基板、显示面板及电子设备
CN104777692B (zh) * 2015-05-08 2018-09-04 厦门天马微电子有限公司 阵列基板及制作方法、触控显示面板
KR102430817B1 (ko) * 2015-11-05 2022-08-10 삼성디스플레이 주식회사 디스플레이 장치
CN105470197B (zh) * 2016-01-28 2018-03-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
KR102485707B1 (ko) * 2016-01-29 2023-01-09 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106094373A (zh) * 2016-06-02 2016-11-09 武汉华星光电技术有限公司 Tft基板及其制作方法
US10288871B1 (en) * 2016-06-27 2019-05-14 Amazon Technologies, Inc. Organic material layer as light shield for thin film transistor channel
JP6801297B2 (ja) * 2016-08-26 2020-12-16 大日本印刷株式会社 配線基板及び表示装置
TWI625847B (zh) * 2016-09-09 2018-06-01 友達光電股份有限公司 畫素結構及其製作方法
KR102376412B1 (ko) * 2017-07-14 2022-03-22 삼성디스플레이 주식회사 터치 센서 및 이를 포함하는 표시 장치
US11222931B2 (en) * 2017-07-28 2022-01-11 Sharp Kabushiki Kaisha Display device
US10566354B2 (en) * 2018-02-26 2020-02-18 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, touch display screen and manufacturing method of array substrate
CN108540600B (zh) * 2018-03-30 2020-09-18 Oppo广东移动通信有限公司 电子装置
US20240021629A1 (en) * 2018-04-27 2024-01-18 Boe Technology Group Co., Ltd. Array substrate, method of manufacturing the same and method of improving performance of the same, display panel and display device
US11187834B2 (en) * 2018-06-14 2021-11-30 Intevac, Inc. Multi-colored dielectric coating
US11852938B2 (en) 2018-08-21 2023-12-26 Apple Inc. Displays with data lines that accommodate openings
US10852607B2 (en) 2018-08-21 2020-12-01 Apple Inc. Displays with data lines that accommodate openings
CN109768054B (zh) * 2019-02-25 2020-11-10 云谷（固安）科技有限公司 阵列基板及显示屏
US11036322B2 (en) * 2019-06-24 2021-06-15 Wuhan China Star Optoelectronics Technology Co., Ltd Array substrate and method of manufacturing same
CN112309280B (zh) * 2019-07-31 2022-04-29 北京梦之墨科技有限公司 一种具有可控图案的冷光片及其制作方法、发光装置
TW202329672A (zh) * 2021-09-07 2023-07-16 美商歐柏西迪恩感應器公司 感測器設計
CN114355686B (zh) * 2022-01-07 2023-08-01 武汉华星光电技术有限公司 阵列基板和液晶显示面板
KR20230155700A (ko) * 2022-05-04 2023-11-13 경희대학교 산학협력단 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법
US11966544B2 (en) 2022-07-29 2024-04-23 Apple Inc. Data line shielding for electronic device displays with touch sensors

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859784B2 (ja) 1992-09-03 1999-02-24 シャープ株式会社 アクティブマトリクス基板
JPH1197698A (ja) 1997-09-24 1999-04-09 Toshiba Corp 薄膜トランジスタ
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2000258798A (ja) * 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 表示装置
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6777254B1 (en) 1999-07-06 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
KR100675924B1 (ko) 1999-11-09 2007-02-01 비오이 하이디스 테크놀로지 주식회사 고개구율 및 고투과율을 갖는 액정 표시 장치
JP2002094065A (ja) 2000-09-11 2002-03-29 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた液晶表示装置およびその液晶表示装置を用いた画像表示応用機器
JP3861590B2 (ja) * 2000-11-21 2006-12-20 セイコーエプソン株式会社 電気光学装置及びプロジェクタ
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP4884586B2 (ja) 2000-12-18 2012-02-29 株式会社 日立ディスプレイズ 液晶表示装置
SG118117A1 (en) 2001-02-28 2006-01-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3702860B2 (ja) 2001-04-16 2005-10-05 セイコーエプソン株式会社 電気光学装置、その製造方法及び電子機器
JP2003255381A (ja) * 2001-12-28 2003-09-10 Advanced Display Inc 画像表示装置およびその製造方法
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
JP4006284B2 (ja) * 2002-07-17 2007-11-14 株式会社 日立ディスプレイズ 液晶表示装置
KR100968560B1 (ko) 2003-01-07 2010-07-08 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법
JP3991883B2 (ja) 2003-02-20 2007-10-17 日本電気株式会社 薄膜トランジスタ基板の製造方法
US7161184B2 (en) * 2003-06-16 2007-01-09 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP4663257B2 (ja) 2003-06-16 2011-04-06 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP2005057242A (ja) 2003-07-18 2005-03-03 Seiko Epson Corp 薄膜トランジスタ、アクティブマトリクス基板、表示装置、及び電子機器
JP4780950B2 (ja) 2003-11-21 2011-09-28 株式会社半導体エネルギー研究所 表示装置
KR20070032808A (ko) 2004-08-11 2007-03-22 산요덴키가부시키가이샤 반도체 소자 매트릭스 어레이, 그 제조 방법 및 표시 패널
US20060082536A1 (en) * 2004-10-04 2006-04-20 Jun Koyama Display device and driving method
US7999994B2 (en) * 2005-02-23 2011-08-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
JP4799952B2 (ja) * 2005-08-08 2011-10-26 三菱電機株式会社 液晶表示装置
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
JP2008034367A (ja) 2006-07-04 2008-02-14 Semiconductor Energy Lab Co Ltd 表示装置
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2008305199A (ja) 2007-06-07 2008-12-18 Fujitsu Component Ltd 入力システム及びプログラム
US8143093B2 (en) 2008-03-20 2012-03-27 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
TWI374510B (en) 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
US8258511B2 (en) 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
KR101024535B1 (ko) 2008-07-07 2011-03-31 엘지디스플레이 주식회사 액정표시장치
JP4798186B2 (ja) * 2008-08-21 2011-10-19 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5176814B2 (ja) * 2008-09-22 2013-04-03 セイコーエプソン株式会社 電気光学装置及び電子機器、並びに電気光学装置の製造方法
CN102265405B (zh) 2008-12-24 2015-09-23 3M创新有限公司 金属氧化物半导体薄膜晶体管中的稳定性增强
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
JP5399494B2 (ja) 2009-07-28 2014-01-29 シャープ株式会社 配線基板およびその製造方法、表示パネル、並びに表示装置
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043195A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8617986B2 (en) 2009-11-09 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the integrated circuits
US8617946B2 (en) 2009-11-11 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including metal gates and fabrication methods thereof
KR101654324B1 (ko) 2009-12-28 2016-09-09 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
JP2011164329A (ja) 2010-02-09 2011-08-25 Sony Corp 電気光学表示パネル
JP5370221B2 (ja) 2010-03-11 2013-12-18 セイコーエプソン株式会社 電気光学装置及び電子機器
CN111326435B (zh) * 2010-04-23 2023-12-01 株式会社半导体能源研究所 半导体装置的制造方法
WO2011162104A1 (en) * 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
CN103718231B (zh) * 2011-08-09 2018-09-14 夏普株式会社 显示装置
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102018284B1 (ko) * 2013-02-28 2019-09-05 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR102173707B1 (ko) * 2013-05-31 2020-11-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
KR102296294B1 (ko) * 2013-11-05 2021-09-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance

Also Published As

Publication number Publication date
KR20170047198A (ko) 2017-05-04
DE102014226616A1 (de) 2015-07-09
JP2017107595A (ja) 2017-06-15
JP6362721B2 (ja) 2018-07-25
CN104599651B (zh) 2017-03-22
JP2018146989A (ja) 2018-09-20
KR101837343B1 (ko) 2018-03-09
JP2015129941A (ja) 2015-07-16
US20150194443A1 (en) 2015-07-09
JP6313716B2 (ja) 2018-04-18
US9704888B2 (en) 2017-07-11
CN204391112U (zh) 2015-06-10
KR20150083043A (ko) 2015-07-16
CN104599651A (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
JP6772217B2 (ja) 金属引き回し抵抗を減少したディスプレイ回路
US10210830B2 (en) Display having vertical gate line extensions and minimized borders
JP6847501B2 (ja) 補助負荷構造を有するディスプレイ
US9977276B2 (en) Array substrate, display panel and display device
US9182643B1 (en) Display having pixel circuits with adjustable storage capacitors
CN204360062U (zh) 显示像素电路和显示像素结构
US8994906B2 (en) Display with multilayer and embedded signal lines
TW201409116A (zh) 具有彎曲非作用邊緣區域的顯示器
TW201205407A (en) System for displaying images
US10019090B2 (en) Display with touch sensor circuitry
US20170235389A1 (en) Touch Panel and Display Device
US20200241346A1 (en) Active matrix substrate and display panel
US20240065057A1 (en) Fanout Lines with Shielding in an Active Area
US20240027847A1 (en) Pixel Layouts for Electronic Device Displays
JP2019066719A (ja) 表示パネル

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180702

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190624

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200831

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200930

R150 Certificate of patent or registration of utility model

Ref document number: 6772217

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees